KR102194666B1

KR102194666B1 - 표시 패널

Info

Publication number: KR102194666B1
Application number: KR1020140082614A
Authority: KR
Inventors: 조세형; 고준철; 강장미; 김성환; 김일곤; 송상현; 정미혜
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-07-02
Filing date: 2014-07-02
Publication date: 2020-12-24
Also published as: US20160005357A1; CN105304032B; US9530350B2; CN105304032A; KR20160004480A

Abstract

본 발명은 행 방향을 따라서 연장되어 있는 게이트선; 열 방향을 따라서 연장되어 있는 데이터선; 상기 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 소자를 포함하는 화소; 및 상기 게이트선과 연결되어 있으며, 상기 게이트선의 전압을 낮추어 주는 게이트 오프 전압 인가부를 포함하는 표시 패널에 대한 것이다.

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것이다.

표시 패널 중에서 액정 표시 패널은 현재 가장 널리 사용되고 있는 평판 표시 패널 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 패널은 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시 패널은 액정 표시 패널외에도 유기 발광 표시 패널, 플라즈마 표시 패널, 전기 영동 표시 패널 등이 있다.

이러한 표시 패널에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 패널 위에 집적될 수 있다.

게이트 구동부에서 각 게이트선에 인가하는 게이트 신호는 순차적으로 게이트 온 전압이 인가되는데, 표시 패널이 커짐에 따라서 게이트 신호가 지연되는 문제가 발생한다. 특히 게이트 신호에서 게이트 온 전압이 게이트 오프 전압으로 변하는 시점이 지연되면 불필요한 데이터 전압이 화소로 전달되어 표시 품질이 저하되는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 게이트 신호가 지연되더라도 게이트 오프 전압으로 변하는 타이밍이 일정할 수 있는 표시 패널을 제공하고자 한다.

이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 표시 패널은 행 방향을 따라서 연장되어 있는 게이트선; 열 방향을 따라서 연장되어 있는 데이터선; 상기 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터를 포함하는 화소; 및 본단의 게이트선과 연결되어 있으며, 상기 본단의 게이트선에 인가되는 게이트 온 전압이 게이트 오프 전압으로 변하기 시작하는 시점 이후에 상기 게이트 오프 전압에 준하는 전압을 인가하는 전압 인가부를 포함한다.

상기 전압 인가부는 하나의 트랜지스터를 포함하며, 상기 하나의 트랜지스터의 제어 단자는 게이트 오프 전압 인가 신호를 전달하는 제어 배선과 연결되어 있으며, 소스 단자에는 상기 게이트 오프 전압이 인가되고, 드레인 단자는 상기 본단의 게이트선과 연결되어 있을 수 있다.

상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 상기 본단의 게이트선의 전단에 위치하는 전단 게이트선 또는 후단에 위치하는 후단 게이트선에 인가되는 상기 게이트 온 전압과 일부 중첩할 수 있다.

상기 게이트 오프 전압 인가 신호를 전달하는 상기 제어 배선은 홀수 번째 상기 게이트선에 연결되어 있는 상기 전압 인가부를 제어하는 홀수번째 제어 배선과 짝수 번째 상기 게이트선에 연결되어 있는 상기 전압 인가부를 제어하는 짝수번째 제어 배선을 포함할 수 있다.

상기 게이트 오프 전압 인가 신호를 전달하는 상기 제어 배선은 제1 제어 배선, 제2 제어 배선 및 제3 제어 배선을 포함하며, 상기 제1 제어 배선, 상기 제2 제어 배선 및 상기 제3 제어 배선에 인가되는 각 게이트 오프 전압 인가 신호는 서로 중첩하지 않을 수 있다.

상기 제어 배선은 상기 데이터선과 평행할 수 있다.

상기 화소는 액정 커패시터를 더 포함할 수 있다.

상기 화소는 구동 트랜지스터 및 발광 다이오드를 더 포함할 수 있다.

상기 전압 인가부는 하나의 트랜지스터를 포함하며, 상기 하나의 트랜지스터의 제어 단자는 후단의 게이트선과 연결되어 있으며, 소스 단자에는 상기 게이트 오프 전압이 인가되고, 드레인 단자는 상기 본단의 게이트선과 연결되어 있을 수 있다.

상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 전단 게이트선 또는 상기 후단 게이트선에 인가되는 상기 게이트 온 전압과 중첩하지 않을 수 있다.

상기 전압 인가부는 하나의 트랜지스터를 포함하며, 상기 하나의 트랜지스터의 제어 단자는 후단의 게이트선과 연결되어 있으며, 소스 단자는 전단의 게이트선과 연결되어 있으며, 드레인 단자는 상기 본단의 게이트선과 연결되어 있을 수 있다.

상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 상기 전단 게이트선 또는 상기 후단 게이트선에 인가되는 상기 게이트 온 전압과 중첩하지 않을 수 있다.

상기 전압 인가부는 제1 게이트 오프 전압 인가 트랜지스터, 제2 게이트 오프 전압 인가 트랜지스터 및 커패시터를 포함하며, 상기 제1 게이트 오프 전압 인가 트랜지스터의 소스 단자에는 전 단의 게이트선이 연결되어 있고, 드레인 단자에는 상기 본단의 게이트선이 연결되어 있으며, 게이트 단자는 제1 접점과 연결되어 있고, 상기 제2 게이트 오프 전압 인가 트랜지스터의 소스 단자에는 상기 본단의 게이트선이 연결되어 있고, 드레인 단자에는 상기 제1 접점이 연결되어 있으며, 게이트 단자는 후단의 게이트선과 연결되어 있으며, 상기 커패시터는 접지단과 상기 제1 접점의 사이에 위치하고 있을 수 있다.

상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 상기 전단 게이트선 또는 상기 후단 게이트선에 인가되는 상기 게이트 온 전압과 일부 중첩할 수 있다.

상기 화소는 구동 트랜지스터 및 발광 다이오드를 더 포함하며, 상기 구동 트랜지스터의 일단에는 전원 전압이 인가될 수 있다.

상기 게이트 온 전압은 상기 게이트 오프 전압보다 전압 레벨이 낮을 수 있다.

상기 전압 인가부는 하나의 트랜지스터를 포함하며, 상기 하나의 트랜지스터의 제어 단자는 후단의 게이트선과 연결되어 있으며, 소스 단자에는 상기 전원 전압이 인가되고, 드레인 단자는 상기 본단의 게이트선과 연결되어 있을 수 있다.

상기 전원 전압은 상기 게이트 온 전압보다 높고 상기 게이트 오프 전압보다 낮은 전압 레벨을 가지며, 상기 게이트 오프 전압에 준하는 전압 레벨을 가질 수 있다.

상기 전압 인가부는 상기 본단의 게이트선에 적어도 하나가 연결되어 있을 수 있다.

이상과 같이 표시 패널에 게이트 신호를 게이트 오프 전압으로 바꾸어주는 소자를 포함하여 게이트 신호가 지연되더라도 게이트 오프 전압으로 변하는 시점을 일정하게 유지하여 표시 품질이 저하되지 않도록 한다.

도 1은 본 발명의 실시예에 따른 표시 패널의 정면도이다.
도 2는 본 발명의 또 다른 실시예에 따른 표시 패널의 정면도이다.
도 3은 위치에 따른 게이트 신호의 지연을 보여주는 그래프이다.
도 4는 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 5는 도 4의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 6 및 도 7은 본 발명의 실시예에 따른 표시 패널에서의 게이트 신호의 파형을 도시한 그래프이다.
도 8 및 도 9는 본 발명의 실시예에 따른 표시 패널에서 화소 출력 신호의 인가 위치를 도시한 정면도이다.
도 10은 위치에 따른 게이트 신호 및 화소 출력 신호를 보여주는 그래프이다.
도 11 및 도 12는 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 13은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 14는 도 13의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 15 및 도 16은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 17은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 18은 도 17의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 19는 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 20은 도 19의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 21은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 22는 도 21의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 23은 도 21 및 도 22의 실시예에 따른 표시 패널에서의 게이트 신호의 파형을 도시한 그래프이다.
도 24는 본 발명의 실시예에 따른 표시 패널에서 위치에 따른 게이트 신호의 파형을 도시한 그래프이다.
도 25는 본 발명의 실시예에 따른 표시 패널에서의 게이트 신호의 파형을 도시한 그래프이다.
도 26은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 27은 도 26의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 28은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 29 및 도 30은 도 28의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.
도 31은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.
도 32 내지 도 34는 본 발명의 실시예에 따른 표시 패널의 게이트 구동부 중 하나의 스테이지의 회로도이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 표시 패널(100)에 대하여 도 1 및 도 2를 참고로 하여 살펴본다.

도 1은 본 발명의 실시예에 따른 표시 패널의 정면도이고, 도 2는 본 발명의 또 다른 실시예에 따른 표시 패널의 정면도이다.

도 1 및 도 2에서는 서로 다른 실시예에 다른 표시 패널(100)을 도시하고 있다.

먼저, 도 1의 표시 패널(100)은 아래와 같은 특징을 가진다.

본 발명의 한 실시예에 따른 표시 패널(100)은 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트선에 게이트 전압을 인가하는 게이트 구동부(400 400-1), 표시 영역(300)의 데이터선에 데이터 전압을 인가하는 데이터 구동부(500)를 포함한다. 한편, 게이트 구동부(400) 및 데이터 구동부(500)는 신호 제어부(도시하지 않음)에 의하여 제어된다.

도 1에서는 표시 영역(300)의 좌측 및 우측에 각각 게이트 구동부(400, 400-1)가 위치하고 있으며, 데이터 구동부(500)는 표시 영역(300)의 상측에만 위치하고 있다.

그 결과 게이트 전압은 표시 영역(300)의 좌측 및 우측에서 인가되며, 데이터 전압은 표시 영역(300)의 위쪽에서 인가된다. 이는 도 1에서 화살표로 도시하고 있다.

표시 영역(300)에는 복수의 화소가 형성되어 있다. 표시 패널(100)은 액정 표시 패널, 유기 발광 표시 패널과 같은 평판 표시 패널이다. 액정 표시 패널인 경우에는 박막 트랜지스터(Q) 및 액정 커패시터(Clc) 등을 포함하며, 유기 발광 표시 패널에서는 스위칭 박막 트랜지스터(TRs), 구동 박막 트랜지스터(TRd) 및 유기 발광 다이오드 등을 포함한다. 본 발명에 따른 표시 패널(100)은 액정 표시 패널일 수도 있으며, 유기 발광 표시 패널일 수도 있는데, 표시 패널이 어떠한 것인지 설명되어 있지 않은 경우에는 두 표시 패널에 모두 적용 가능한 것을 의미한다.

한편, 도 2의 표시 패널(100)은 도 1과 달리 데이터 구동부(500)가 상측 및 하측에 각각 위치하고 있다. 그 결과 도 2의 표시 패널(100)에서는 데이터 전압이 표시 영역(300)의 위쪽 및 아래쪽에서 인가되며, 이는 도 2에서 화살표로 도시되어 있다.

이하에서는 도 3을 통하여 신호 지연의 문제에 대하여 살펴본다.

도 3은 위치에 따른 게이트 신호의 지연을 보여주는 그래프이다.

도 3에서는 도 1 및 도 2의 표시 영역(300) 중 ① 위치와 ② 위치에서의 게이트 신호의 지연을 도시하고 있다.

즉, ① 위치와 ② 위치는 데이터 구동부(500)로부터의 거리는 동일하므로 동일한 타이밍에 데이터 전압이 인가된다. 하지만, 게이트 구동부(400)로부터의 거리는 차이가 있어 ① 위치에서는 지연되지 않은 게이트 신호(이하 게이트 신호 ①이라 함)가 인가되지만, ② 위치에서는 지연된 게이트 신호(이하 게이트 신호 ②라 함)가 인가된다.

도 3에서 도시되어 있는 바와 같이 게이트 신호 ②는 지연으로 인하여 구형파의 모양을 가지지 못하며, 점차 상승하는 전압을 가진다. 특히 게이트 신호 ①의 전압이 급 상승할 때, 게이트 신호 ②는 서서히 상승하고, 게이트 신호 ①의 전압이 급 하강할 때에도 게이트 신호 ②는 서서히 하강하고 있다. 도 3에서는 게이트 신호 ②의 오프 타이밍이 게이트 신호 ①에 비하여 OE 시간만큼 늦는 것을 도시하고 있으며, 그 결과 다음 행의 데이터 전압이 인가되는 문제가 발생할 수 있다. 그러므로, 게이트 신호 ②와 같이 신호가 지연되는 경우에는 게이트 오프 전압이 인가되어야 할 타이밍에도 여전히 게이트 온 신호가 인가되어 문제이며, 본 발명에서는 신호 지연에 따른 게이트 오프 타이밍이 늦어지는 것을 극복하기 위하여 다양한 실시예가 사용될 수 있다.

이하에서는 먼저 도 4 및 도 5를 통하여 본 발명의 실시예를 살펴본다.

도 4는 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 5는 도 4의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

먼저, 도 4의 회로도는 액정 표시 패널의 회로도를 도시하고 있다.

도 4의 액정 표시 패널은 행열 방향으로 매트릭스 배열되어 있는 복수의 화소를 가진다. 복수의 화소 중 하나의 열에 속한 화소는 동일한 색의 색필터(R, G, B)를 포함한다. 각 화소는 박막 트랜지스터(Q) 및 액정 커패시터(Clc)를 포함한다. 각 화소의 박막 트랜지스터(Q)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 박막 트랜지스터(Q)의 드레인 단자는 액정 커패시터(Clc)의 일단과 연결되어 있다. 액정 커패시터(Clc)의 타단은 공통 전압을 인가받는다. 실시예에 따라서는 각 화소는 유기 커패시터(도시하지 않음)를 더 포함할 수 있다.

행을 따라서 배열되어 있는 적색(R) 화소, 녹색(G) 화소 및 청색(B) 화소는 합하여 하나의 단위 화소를 이루며, 단위 화소는 서로 다른 색의 화소를 각각 하나씩 포함한다.

각 게이트선에는 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 게이트 오프 전압 인가부(600)는 박막 트랜지스터(Q)가 턴 오프되는 전압을 인가하는 부분으로 게이트 오프 전압 인가 트랜지스터(Tpo, Tpe)를 포함한다. 게이트 오프 전압 인가 트랜지스터(Tpo, Tpe)의 게이트 단자는 게이트 오프 전압 인가 신호를 전달하는 제어 배선(POE_ODD, POE_EVEN)과 각각 연결되어 있으며, 소스 단자에는 게이트 오프 전압이 인가되고, 드레인 단자는 게이트선과 연결되어 있다.

본 실시예에서는 게이트 오프 전압 인가부(600)는 단위 화소마다 형성되어 있지만, 하나의 게이트선에 연결되는 게이트 오프 전압 인가부(600)의 개수는 다양할 수 있다.

게이트 오프 전압 인가부(600)는 홀수 번째의 게이트선에 연결되어 있는 홀수 번째 게이트 오프 전압 인가부(600)와 짝수 번째의 게이트선에 연결되어 있는 짝수 번째 게이트 오프 전압 인가부(600)로 나누어진다. 홀수 번째 게이트 오프 전압 인가부(600)는 모두 동일한 제어 배선인 홀수 번째 제어 배선(POE_ODD)과 연결되어 있으며, 짝수 번째 게이트 오프 전압 인가부(600)는 모두 동일한 제어 배선인 짝수 번째 제어 배선(POE_EVEN)과 연결되어 있다. 즉, 홀수 번째 게이트 오프 전압 인가부(600)는 모두 동일한 타이밍에 게이트 오프 전압을 홀수 번째 게이트선에 인가하며, 짝수 번째 게이트 오프 전압 인가부(600)는 모두 동일한 타이밍에 게이트 오프 전압을 짝수 번째 게이트선에 인가한다.

홀수 번째 제어 배선과 짝수 번째 제어 배선에 인가되는 신호는 도 5에서 도시되어 있다.

도 5를 참고하면, 각 게이트선에는 순차적으로 게이트 온 전압(하이 전압)이 인가된다. 본 실시예에서는 각 게이트선에 인가되는 게이트 온 전압이 서로 중첩한다. 즉, 인접하는 게이트선에 인가되는 게이트 온 전압이 서로 중첩하며, 게이트 온 전압의 유지 시간은 1H의 기간보다 길다. 즉, 게이트 온 전압이 인가되는 시간 중 선행하는 게이트 온 전압과 중첩하는 시간을 제외한 시간으로 1H가 구성된다. 또한, 짝수 번째 게이트선에 인가되는 게이트 온 전압끼리는 중첩하지 않고, 홀수 번째 게이트선에 인가되는 게이트 온 전압끼리는 중첩하지 않는다.

이 때, 짝수 번째 제어 배선에 인가되는 제어 신호(이하 짝수 번째 제어 신호라고 함)는 짝수 번째 게이트선에 게이트 온 전압이 인가된 후에 하이 전압으로 변경된 후 다음 짝수 번째 게이트선에 게이트 온 전압이 인가되기 전에 로우 전압으로 변경된다. 그 결과 한 프레임에 복수의 하이 전압이 포함되어 있으며, 그 수는 총 게이트선의 개수의 반일 수 있다.

또한, 홀수 번째 제어 배선에 인가되는 제어 신호(이하 홀수 번째 제어 신호라고 함)는 홀수 번째 게이트선에 게이트 온 전압이 인가된 후에 하이 전압으로 변경된 후 다음 홀수 번째 게이트선에 게이트 온 전압이 인가되기 전에 로우 전압으로 변경된다. 그 결과 한 프레임에 복수의 하이 전압이 포함되어 있으며, 그 수는 총 게이트선의 개수의 반일 수 있다.

이상과 같은 제어 신호가 인가되면, 짝수 번째 게이트선 중 하나의 게이트선에 게이트 온 전압이 인가된 후에는 짝수 번째 게이트선에 연결되어 있는 전체 화소는 모두 게이트 오프 전압 인가부(600)를 통하여 게이트 오프 전압을 인가받고, 홀수 번째 게이트선 중 하나의 게이트선에 게이트 온 전압이 인가된 후에는 홀수 번째 게이트선에 연결되어 있는 전체 화소는 모두 게이트 오프 전압 인가부(600)를 통하여 게이트 오프 전압을 인가받는다.

그러므로 게이트 오프 전압 인가부(600)의 동작으로 인하여 모든 화소는 게이트 온 전압이 인가된 후 빠르게 게이트 오프 전압(로우 전압)이 유지되어 지연에 따른 문제가 발생하지 않는다.

게이트 오프 전압 인가부(600)에 따른 게이트 전압의 변화를 도 6 및 도 7을 통하여 살펴본다.

도 6 및 도 7은 본 발명의 실시예에 따른 표시 패널에서의 게이트 신호의 파형을 도시한 그래프이다.

도 6 및 도 7은 서로 다른 조건에서 시뮬레이션한 것이다.

먼저, 도 6은 1H의 시간, 즉, 게이트 온 전압이 인가되는 시간,을 3.7μs로 설정하고, 게이트선이 가지는 저항값을 2㏀으로, 게이트선의 커패시턴스를 800pF로 하고, 게이트 오프 전압 인가부(600)를 두 개의 화소마다 위치하고 있다. 또한, 게이트 오프 전압 인가부(600)에 포함되어 있는 게이트 오프 전압 인가 트랜지스터의 채널의 폭은 60㎛, 길이는 4㎛로 설정되어 있으며, 비정질 실리콘을 반도체층으로 사용한다.

이에 반하여, 도 7은 1H의 시간, 게이트선의 저항값 및 커패시턴스의 값은 도 6과 동일하게 설정되어 있다. 또한, 도 6과 동일하게 게이트 오프 전압 인가부(600)가 두 개의 화소마다 위치하며, 게이트 오프 전압 인가 트랜지스터는 비정질 실리콘을 반도체층으로 사용한다. 다만, 도 6과 달리 게이트 오프 전압 인가 트랜지스터의 채널의 폭은 100㎛로 되어 있으며, 채널의 길이는 도 7과 같이 4㎛로 설정되어 있다.

도 6 및 도 7을 비교하면, 게이트 오프 전압 인가 트랜지스터의 채널의 폭이 서로 다르지만, 거의 동일하게 동작하며, 게이트 온 전압이 게이트 오프 전압으로 떨어지는 시간이 종래보다 줄어드는 것을 확인할 수 있다.

이상에서는 게이트 오프 전압 인가 트랜지스터를 추가 형성하고, 제어 배선에 인가되는 제어 신호(POE)에 의하여 게이트 오프 전압으로 떨어지는 시간을 줄이는 것을 살펴보았다.

하지만, 화소의 위치에 따라서 제어 신호(POE)가 인가되는 타이밍이 다를 수 있다.

이에 대하여 도 8 내지 도 10을 통하여 살펴본다.

도 8 및 도 9는 본 발명의 실시예에 따른 표시 패널에서 화소 출력 신호의 인가 위치를 도시한 정면도이고, 도 10은 위치에 따른 게이트 신호 및 화소 출력 신호를 보여주는 그래프이다.

먼저, 도 8 및 도 9는 도 1 및 도 2의 실시예에 대응하는 표시 패널(100)을 도시하고 있는데, 제어 신호(POE)가 인가되는 위치가 추가로 한정되어 있다.

즉, 도 8의 실시예에서는 데이터 구동부(500)의 반대측인 아래에서 제어 신호(POE)가 인가되는 실시예가 도시되어 있고, 도 9의 실시예에서는 데이터 구동부(500)도 상하 양측에 위치하고, 제어 신호(POE)도 상하 양측에서 인가되는 실시예가 도시되어 있다.

먼저, 도 8을 중심으로 살펴본다.

도 8의 실시예에서는 게이트 구동부(400, 400-1)에서 게이트 신호가 출력되면, 표시 패널(100)의 중앙(④의 위치)에서 가장 지연된 게이트 신호가 전달되며, 표시 패널(100)의 좌우측(③의 위치)에서는 지연이 없는 게이트 신호가 전달된다. 즉, 표시 패널(100)의 중앙(④)에서의 게이트 신호는 도 6 및 도 7에서와 같이 게이트 온 전압으로 상승하는 시간이 오래 걸리고 게이트 오프 전압으로 하강하는 시간도 오래 걸리는 신호이고, 표시 패널(100)의 좌우측(③)에서는 게이트 온 및 게이트 오프로 변할 때 지연이 거의 없는 신호이다.

이 때, 제어 신호(POE)가 표시 패널(100)의 하측에서 인가되면, ③의 위치와 ④의 위치에서 제어 신호(POE)의 지연 특성도 다르다. 즉, ③의 위치에서는 제어 신호(POE)는 지연이 없이 인가되지만, ④의 위치는 제어 신호(POE)가 지연이 많이 발생한 후 인가된다.

이와 같은 제어 신호(POE)와 게이트 신호의 특성을 고려하면, 도 10과 같은 신호 관계가 발생한다.

도 10에서 ③의 위치에서의 신호를 살펴보면, 게이트 신호는 지연이 거의 발생하지 않았으며, 제어 신호(POE)도 지연이 없어 정상 타이밍에 오프 신호로 변경된다.

하지만, ④의 위치에서는 게이트 신호도 지연이 발생하고, 제어 신호(POE)도 지연이 발생하여 게이트 오프 전압 인가 트랜지스터를 턴 온 시키는 타이밍이 지연된다. 도 10에서는 d 만큼의 시간만큼 지연되어 게이트 오프 전압 인가 트랜지스터가 턴 온된다.

이와 같이 표시 패널(100)에서는 위치에 따라서 게이트 오프 전압 인가 트랜지스터가 턴 온되는 시간이 지연에 의하여 다를 수 있으므로, 지연을 고려하여 제어 신호(POE)를 인가하는 타이밍을 변경할 수 있다. 즉, ④의 위치에서 발생하는 d 만큼의 지연 시간을 고려하여 원하는 게이트 오프 전압 타이밍보다 d 시간만큼 앞어서 제어 신호(POE)의 하이 전압을 송출할 수 있다. 그 결과 실시예에 따라서는 제어 신호(POE)에 인가되는 하이 전압의 타이밍이 위치별로 상이할 수 있다.

도 9의 실시예도 도 8의 실시예와 동일하지만, 제어 신호(POE)가 인가되는 위치가 달라서 ③의 위치와 ④의 위치가 다르다. 도 9의 실시예에서도 ③의 위치에서의 게이트 신호와 제어 신호(POE)의 관계 및 ④의 위치에서의 게이트 신호와 제어 신호(POE)의 관계는 도 10과 동일하다.

한편, 표시 패널(100)에 인가되는 신호는 데이터 전압이 더 있으며, 데이터 전압의 지연도 고려하면, 도 8 및 도 9의 실시예에서 도시된 w 또는 w-1 영역에서 문제가 발생할 여지가 있다.

즉, w 또는 w-1 영역에서는 게이트 신호는 지연되지 않지만, 데이터 전압이 지연되면서 화소에 다른 화소의 데이터 전압이 인가될 수 있는 영역을 표시하고 있다.

도 8 및 도 9의 실시예에 따른 표시 패널(100)에는 좌측 및 우측에 게이트 구동부(400 400-1)가 위치하고 있으므로, 표시 패널(100) 중 좌측과 우측에 위치하는 화소가 가장 먼저 게이트 신호를 인가 받으며, ④가 도시되어 있는 표시 패널(100)의 중앙에서는 지연된 게이트 신호를 인가받는다.

이 때, 데이터 구동부(500)에서는 데이터 전압을 인가하며, 데이터 구동부(500)에 인접한 화소에서는 가장 먼저 데이터 전압을 인가 받고, 데이터 구동부(500)에서 먼 위치에서는 지연된 데이터 전압이 인가된다. 즉, 도 8의 실시예에서는 표시 패널(100)의 하측에 위치하는 화소에 지연된 데이터 전압이 인가되며, 도 9의 실시예에서는 표시 패널(100)의 상측과 하측의 사이에 위치하는 화소에 지연된 데이터 전압이 인가된다.

표시 패널(100)에서 화소가 게이트 신호도 지연되어 인가받고, 데이터 전압도 지연되어 인가받으면 지연된 타이밍에 적절한 데이터 전압에 따라 화상을 표현하게 된다.

하지만, 게이트 신호는 정상으로 인가되지만, 데이터 전압이 지연되는 경우에는 화소가 다른 데이터 전압에 기초하여 화상을 표시하는 문제가 발생하며, 도 8의 실시예에서 w 영역이나 도 9의 실시예에서 w 및 w-1의 영역이 이에 해당된다.

이에 w 및 w-1 영역에서 발생할 수 있는 문제를 제거하기 위하여 게이트 신호에서 하이 구간과 데이터 전압의 인가 타이밍을 조정할 수 있다. 이는 도 3에서 데이터 전압의 반전 타이밍과 게이트 온 전압의 상승 타이밍이 일치하지 않도록 설정하여 다른 데이터 전압이 화소에 인가되는 것을 제거하고 있다.

이하에서는 도 11 내지 도 31을 통하여 도 4와 다른 또 다른 실시예를 살펴본다.

먼저, 도 11 및 도 12의 실시예를 살펴본다.

도 11 및 도 12는 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.

도 11 및 도 12의 실시예에서는 도 4의 실시예와 달리 6개의 화소(두 개의 단위 화소)마다 하나의 게이트 오프 전압 인가부(600)가 위치하고 있다.

도 11 및 도 12도 도 4와 같이 각 화소는 박막 트랜지스터(Q) 및 액정 커패시터(Clc)를 포함한다. 각 화소의 박막 트랜지스터(Q)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 박막 트랜지스터(Q)의 드레인 단자는 액정 커패시터(Clc)의 일단과 연결되어 있다. 액정 커패시터(Clc)의 타단은 공통 전압을 인가받는다. 실시예에 따라서는 각 화소는 유기 커패시터(도시하지 않음)를 더 포함할 수 있다.

각 게이트선에는 두 개의 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 게이트 오프 전압 인가부(600)는 박막 트랜지스터(Q)가 턴 오프되는 전압을 인가하는 부분으로 게이트 오프 전압 인가 트랜지스터(Tpo, Tpe)를 포함한다. 게이트 오프 전압 인가 트랜지스터(Tpo, Tpe)의 게이트 단자는 게이트 오프 전압 인가 신호를 전달하는 제어 배선(POE_ODD, POE_EVEN)과 각각 연결되어 있으며, 소스 단자에는 게이트 오프 전압이 인가되고, 드레인 단자는 게이트선과 연결되어 있다.

여기서, 홀수 번째 제어 배선과 짝수 번째 제어 배선에 인가되는 신호는 도 5에서 도시된 신호를 사용할 수 있다.

도 11 및 도 12와 같이 6개의 화소(두 개의 단위 화소)마다 하나의 게이트 오프 전압 인가부(600)를 형성하면, 게이트 오프 전압 인가부(600) 및 제어 배선(홀수 번째 제어 배선과 짝수 번째 제어 배선)의 수를 줄일 수 있어 개구율을 감소를 줄인다.

도 11 및 도 12의 실시예와 달리 3개의 단위 화소 또는 그 이상의 단위 화소마다 하나의 게이트 오프 전압 인가부(600)를 형성할 수도 있다.

이하에서는 도 13 및 도 14를 통하여 제어 신호가 도 5와 달리 3개로 구성되는 실시예를 살펴본다.

도 13은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 14는 도 13의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

도 13에서 도시하고 있는 표시 패널의 화소는 도 4와 동일하다. 하지만, 도 4와 달리 세 개의 제어 신호에 의하여 제어되는 게이트 오프 전압 인가부(600)를 가진다.

도 13의 각 화소는 박막 트랜지스터(Q) 및 액정 커패시터(Clc)를 포함한다. 각 화소의 박막 트랜지스터(Q)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 박막 트랜지스터(Q)의 드레인 단자는 액정 커패시터(Clc)의 일단과 연결되어 있다. 액정 커패시터(Clc)의 타단은 공통 전압을 인가받는다. 실시예에 따라서는 각 화소는 유기 커패시터(도시하지 않음)를 더 포함할 수 있다.

각 게이트선에는 두 개의 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 도 13의 실시예에서는 게이트 오프 전압 인가부(600)가 제1 제어 신호(POE_1), 제2 제어 신호(POE_2) 및 제3 제어 신호(POE_3)에 의하여 제어되는 표시 패널을 도시하고 있으며, 제1 제어 신호(POE_1)가 인가되는 제어 배선은 제1 제어 배선이라 하고, 제2 제어 신호(POE_2)가 인가되는 제어 배선은 제2 제어 배선이라 하며, 제3 제어 신호(POE_3)가 인가되는 제어 배선은 제3 제어 배선이라 한다. 제1 내지 제3 제어 배선은 데이터선과 평행한 방향으로 배열되어 있을 수 있다. 여기서, 각 제어 신호(POE_1, POE_2, POE_3)는 게이트 오프 전압 인가 신호라고도 할 수 있다.

제1 제어 신호(POE_1), 제2 제어 신호(POE_2) 및 제3 제어 신호(POE_3)는 도 14에서 도시하고 있다.

제1 제어 신호(POE_1)는 첫번째 게이트 신호가 온 전압에서 오프 전압으로 변하는 타이밍에 맞추어 하이 전압이 인가되고, 두번째 게이트 신호가 온 전압으로 바뀌기 전에 로우 전압으로 변경된다. 제2 제어 신호(POE_2)는 두번째 게이트 신호가 온 전압에서 오프 전압으로 변하는 타이밍에 맞추어 하이 전압이 인가되고, 세번째 게이트 신호가 온 전압으로 바뀌기 전에 로우 전압으로 변경된다. 제3 제어 신호(POE_3)는 세번째 게이트 신호가 온 전압에서 오프 전압으로 변하는 타이밍에 맞추어 하이 전압이 인가되고, 네번째 게이트 신호가 온 전압으로 바뀌기 전에 로우 전압으로 변경된다.

이상과 같이, 제1 제어 신호(POE_1), 제2 제어 신호(POE_2) 및 제3 제어 신호(POE_3)에서 하이 전압은 서로 중첩하지 않는다.

이에 따라서 표시 패널(100)에서 화상을 표시하는 전체 화소는 3개의 그룹으로 나뉘어 제1 제어 신호(POE_1), 제2 제어 신호(POE_2) 및 제3 제어 신호(POE_3)에 의하여 각각 제어된다.

도 13의 실시예에서는 게이트 오프 전압 인가부(600)가 3개의 화소(하나의 단위 화소)마다 형성되어 있다.

하지만, 도 15 및 도 16에서는 9개의 화소(세 개의 단위 화소)마다 게이트 오프 전압 인가부(600)가 형성되어 있는 실시예가 도시되어 있다.

도 15 및 도 16은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.

도 15 및 도 16도 도 13과 같이 각 화소는 박막 트랜지스터(Q) 및 액정 커패시터(Clc)를 포함한다. 각 화소의 박막 트랜지스터(Q)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 박막 트랜지스터(Q)의 드레인 단자는 액정 커패시터(Clc)의 일단과 연결되어 있다. 액정 커패시터(Clc)의 타단은 공통 전압을 인가받는다. 실시예에 따라서는 각 화소는 유기 커패시터(도시하지 않음)를 더 포함할 수 있다.

각 게이트선에는 세 개의 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 게이트 오프 전압 인가부(600)는 박막 트랜지스터(Q)가 턴 오프되는 전압을 인가하는 부분으로 게이트 오프 전압 인가 트랜지스터(Tp1, Tp2, Tp3)를 포함한다. 게이트 오프 전압 인가 트랜지스터(Tp1, Tp2, Tp3)의 게이트 단자는 게이트 오프 전압 인가 신호를 전달하는 제어 신호(POE_1, POE_2, POE_3)와 각각 연결되어 있으며, 소스 단자에는 게이트 오프 전압이 인가되고, 드레인 단자는 게이트선과 연결되어 있다.

여기서, 제1 내지 제3 제어 배선 각각에 흐르는 제1 내지 제3 제어 신호(POE_1, POE_2, POE_3)는 도 14에서 도시된 신호를 사용할 수 있다.

도 15 및 도 16과 같이 9개의 화소(세 개의 단위 화소)마다 하나의 게이트 오프 전압 인가부(600)를 형성하면, 게이트 오프 전압 인가부(600) 및 제어 배선의 수를 줄일 수 있어 개구율을 감소를 줄인다.

도 15 및 도 16의 실시예와 달리 4개의 단위 화소 또는 그 이상의 단위 화소마다 하나의 게이트 오프 전압 인가부(600)를 형성할 수도 있다.

이하에서는 도 17 및 도 18을 통하여 게이트 오프 전압 인가부(600)의 구조가 다른 실시예를 살펴본다.

도 17은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 18은 도 17의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

도 17에서 도시하고 있는 표시 패널의 화소는 도 4와 동일하다. 하지만, 도 4와 달리 게이트 오프 전압 인가부(600)에 포함되어 있는 게이트 오프 전압 인가 트랜지스터(Tpn)의 연결 구조가 다르다. 즉, 도 17의 실시예에 따른 게이트 오프 전압 인가부(600)는 게이트 오프 전압 인가 트랜지스터(Tpn)를 포함하며, 게이트 오프 전압 인가 트랜지스터(Tpn)의 게이트 단자는 다음 단의 게이트선에 연결되어 있으며, 소스 단자에는 게이트 오프 전압이 인가되고, 드레인 단자는 본 단의 게이트선과 연결되어 있다. 도 17의 실시예에 따른 게이트 오프 전압 인가 트랜지스터(Tpn)는 다음 단의 게이트선에 인가되는 게이트 온 전압에 따라서 본 단 게이트선의 게이트 신호를 게이트 오프 전압으로 바꾸어 준다.

도 18을 참고하면, 본 단의 게이트선에 인가되는 게이트 온 전압과 다음 단의 게이트선에 인가되는 게이트 온 전압이 서로 중첩하지 않으므로 게이트 오프 전압 인가부(600)를 제어하는 제어 신호로 다음 단의 게이트 신호를 사용할 수 있다.

이하에서는 도 19 및 도 20을 통하여 또 다른 게이트 오프 전압 인가부(600)의 구조를 가지는 실시예를 살펴본다.

도 19는 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 20은 도 19의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

도 19에서 도시하고 있는 표시 패널의 화소는 도 17과 동일하다. 하지만, 도 17과 달리 게이트 오프 전압 인가부(600)에 포함되어 있는 게이트 오프 전압 인가 트랜지스터(Tpn)의 연결 구조가 다르다. 즉, 도 19의 실시예에 따른 게이트 오프 전압 인가부(600)는 게이트 오프 전압 인가 트랜지스터(Tpn)를 포함하며, 게이트 오프 전압 인가 트랜지스터(Tpn)의 게이트 단자는 다음 단의 게이트선에 연결되어 있으며, 소스 단자에는 전 단의 게이트선에 연결되어 있고, 드레인 단자는 본 단의 게이트선과 연결되어 있다. 도 19의 실시예에 따른 게이트 오프 전압 인가 트랜지스터(Tpn)는 다음 단의 게이트선에 인가되는 게이트 온 전압에 따라서 본 단 게이트선의 게이트 신호를 전 단의 게이트 신호로 바꾸어 준다. 그런데, 도 20을 참고하면, 다음 단의 게이트 선에 게이트 온 전압이 인가될 때에는 이미 전 단의 게이트 신호는 게이트 오프 전압이므로 본 단의 게이트 신호도 게이트 오프 전압으로 바뀐다.

도 20을 참고하면, 본 단의 게이트선에 인가되는 게이트 온 전압, 다음 단의 게이트선에 인가되는 게이트 온 전압 및 전 단의 게이트선에 인가되는 게이트 온 전압은 서로 중첩하지 않으므로 게이트 오프 전압 인가부(600)를 제어하는 제어 신호 및 게이트 오프 전압 인가부(600)에 인가하는 소스 단자측의 전압으로 다음 단의 게이트 신호 및 전 단의 게이트 신호를 사용할 수 있다.

이하에서는 도 21 및 도 22를 통하여 또 다른 게이트 오프 전압 인가부(600)의 구조를 가지는 실시예를 살펴본다.

도 21은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 22는 도 21의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

도 21에서 도시하고 있는 표시 패널의 화소는 도 17과 동일하다. 하지만, 도 17과 달리 게이트 오프 전압 인가부(600)의 구조가 다르다.

도 21에서 사용되는 게이트 오프 전압 인가부(600)는 두 개의 트랜지스터 및 하나의 커패시터를 포함한다. 즉, 도 21의 실시예에 따른 게이트 오프 전압 인가부(600)는 제1 게이트 오프 전압 인가 트랜지스터(Tpn1), 제2 게이트 오프 전압 인가 트랜지스터(Tpn2) 및 커패시터(Cpn2)를 포함한다.

게이트 오프 전압 인가부(600)의 제1 게이트 오프 전압 인가 트랜지스터(Tpn1)의 소스 단자에는 전 단의 게이트선이 연결되어 있고, 드레인 단자에는 본 단의 게이트선이 연결되어 있으며, 게이트 단자는 제1 접점과 연결되어 있다. 한편, 제2 게이트 오프 전압 인가 트랜지스터(Tpn2)의 소스 단자에는 본 단의 게이트선이 연결되어 있고, 드레인 단자에는 제1 접점이 연결되어 있으며, 게이트 단자는 다음 단의 게이트선과 연결되어 있다. 한편, 커패시터(Cpn2)는 접지단과 제1 접점의 사이에 형성되어 있다.

이와 같은 구조를 가지는 게이트 오프 전압 인가부(600)에는 도 22와 같은 타이밍의 게이트 신호가 인가될 수 있다.

도 22에 도시되어 있는 게이트 신호는 전 단 게이트 신호의 게이트 온 전압과 본 단 게이트 신호의 게이트 온 전압이 서로 중첩하는 구조를 가진다. 또한, 하나의 게이트 온 전압은 1H 구간보다 긴 구간을 가진다.

도 22와 같은 게이트 신호가 인가되면 게이트 오프 전압 인가부(600)는 아래와 같이 동작한다.

먼저, 전단 게이트선에 게이트 온 전압이 인가되면, 본 단의 게이트선에 연결되어 있는 게이트 오프 전압 인가부(600)는 별다른 동작을 하지 않는다. 그 후, 전단 게이트선에 게이트 온 전압이 인가되는 동안에 본 단의 게이트선에도 게이트 온 전압이 인가된다. 하지만, 이 때에도 본 단의 게이트 오프 전압 인가부(600)는 별다른 동작을 하지 않는다. 그 후, 전 단의 게이트선에는 게이트 오프 전압으로 변경되어 인가되고 본 단의 게이트선에는 게이트 온 전압이 계속 인가된다. 이 때에도 본 단의 게이트 오프 전압 인가부(600)는 별다른 동작을 하지 않는다.

그 후, 본 단의 게이트선에 게이트 온 전압이 인가되는 중에 다음 단의 게이트선에 게이트 온 전압이 인가된다. 이 때, 본 단의 게이트 오프 전압 인가부(600)는 제2 게이트 오프 전압 인가 트랜지스터(Tpn2)가 턴 온 되며, 커패시터(Cpn2)에 본 단의 게이트 온 전압이 축적된다. 커패시터(Cpn2)에 저장된 전압은 제1 접점의 전압이 되며, 게이트 온 전압이 커패시터(Cpn2)에 저장되면서 제1 게이트 오프 전압 인가 트랜지스터(Tpn1)가 턴 온 된다. 제1 게이트 오프 전압 인가 트랜지스터(Tpn1)가 턴 온 되면 전단 게이트선과 본 단 게이트선이 서로 도통하게 된다. 그 결과 본 단 게이트선의 전압은 저전압으로 변경된다.

본 단 게이트선의 전압이 저전압으로 변경되는 타이밍은 커패시터(Cpn2)에 저장되는 전압과 제1 게이트 오프 전압 인가 트랜지스터(Tpn1)의 문턱 전압에 의하여 변경될 수 있다. 이러한 값을 조절하여 게이트 오프 전압으로 떨어지는 타이밍은 변경될 수 있다.

도 23의 그래프는 도 21 및 도 22의 실시예에 대한 게이트 전압의 변동을 시뮬레이션한 그래프이다.

도 23은 도 21 및 도 22의 실시예에 따른 표시 패널에서의 게이트 신호의 파형을 도시한 그래프이다.

도 23에서는 게이트 오프 전압 인가부(600)가 없는 경우는 before로 도시하고 있으며, 게이트 오프 전압 인가부(600)가 동작한 경우는 after로 도시하고 있다.

도 23에 의하며, 게이트 오프 전압 인가부(600)에 의하여 게이트 오프 전압으로 떨어지는 속도가 훨씬 빠른 것을 확인할 수 있다. 다만, 게이트 오프 전압 인가부(600)가 동작하는 경우 일정 전압 레벨(약 -3V)에서부터는 떨어지는 속도가 줄어들며, 다음 게이트선에 게이트 오프 전압이 인가되는 타이밍에 맞추어 게이트 오프 전압으로 급격하게 떨어지는 것을 확인할 수 있다.

이와 같이 게이트 오프 전압 인가부(600)에 의하여 게이트 오프 전압은 빠른 속도로 게이트 오프 전압에 준하는 전압으로 떨어져 게이트 온 전압이 지연 인가됨에 의한 문제가 제거된다.

이하에서는 도 24 및 도 25를 통하여 다음단의 게이트 신호를 이용하여 게이트 오프 전압을 인가하는 실시예에 대하여 보다 상세하게 살펴본다.

도 24는 본 발명의 실시예에 따른 표시 패널에서 위치에 따른 게이트 신호의 파형을 도시한 그래프이고, 도 25는 본 발명의 실시예에 따른 표시 패널에서의 게이트 신호의 파형을 도시한 그래프이다.

대형 표시 장치에서는 게이트 구동부가 표시 패널의 좌우에 각각 존재하며, 서로 교대로 게이트 온 전압을 인가하는 구조를 가질 수 있다. 이 경우에는 앞 단의 게이트 전압은 좌측의 게이트 구동부에서 인가되지만, 다음 단의 게이트 전압은 우측의 게이트 구동부에서 인가된다.

이와 같은 경우의 게이트 파형은 도 24에서 도시되어 있다.

도 24에 의하면, N-1번째 및 N+1번째 게이트선은 좌측의 게이트 구동부에서 게이트 전압이 인가되어 표시 패널의 좌측에 위치하는 화소에는 지연되지 않은 게이트 전압이 인가되지만, 표시 패널의 우측에 위치하는 화소에는 지연된 게이트 전압이 인가된다. 한편, N번째 및 N+2번째 게이트선은 우측의 게이트 구동부에서 게이트 전압이 인가되어 표시 패널의 우측에 위치하는 화소에는 지연되지 않은 게이트 전압이 인가되지만, 표시 패널의 좌측에 위치하는 화소에는 지연된 게이트 전압이 인가된다.

도 25에서는 게이트 오프 전압 인가부(600)를 포함하지 않는 경우는 before로 도시하고 있고, after best는 표시 패널에서 게이트 전압을 인가하는 게이트 구동부와 근접하게 위치하여 지연이 발생하지 않은 게이트 전압이고, after worse는 표시 패널에서 게이트 전압을 인가하는 게이트 구동부와 멀리 위치하여 지연이 가장 많이 발생한 게이트 전압이다.

이와 같은 구조에서 게이트 오프 전압 인가부(600)가 다음 게이트선의 게이트 전압에 기초하여 동작하는 경우에는 게이트 신호의 지연에 의하여 게이트 오프 전압으로 떨어지는 타이밍이 늦어질 수 있다. 하지만, 실제로는 지연이 전혀 없는 게이트 전압과 지연이 가장 많이 발생한 게이트 전압이 모두 게이트 오프 전압 인가부(600)에 연결되어 상호 작용하기 때문에 보상이 되는 장점을 가져 전체적으로 일정한 게이트 전압을 가질 수 있다.

이상에서는 게이트 온 전압이 하이 전압이고 게이트 오프 전압이 로우 전압인 경우로 액정 표시 장치를 중심으로 살펴보았다.

이하에서는 도 26 내지 도 31을 통하여 게이트 온 전압이 로우 전압이고, 게이트 오프 전압이 하이 전압인 경우로 다결정 반도체를 사용하는 유기 발광 표시 장치를 중심으로 살펴본다.

먼저, 도 26 및 도 27의 실시예를 살펴본다.

도 26은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 27은 도 26의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

먼저, 도 26의 회로도는 유기 발광 표시 패널의 회로도를 도시하고 있다.

도 26의 유기 발광 표시 패널은 행열 방향으로 매트릭스 배열되어 있는 복수의 화소를 가진다. 각 화소는 스위칭 트랜지스터(TRs), 구동 트랜지스터(TRd) 및 발광 다이오드를 포함한다. 스위칭 트랜지스터(TRs)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 스위칭 트랜지스터(TRs)의 드레인 단자는 구동 트랜지스터(TRd)의 게이트 단자와 연결되어 있다. 구동 트랜지스터(TRd)의 소스 단자는 전원 전압(ELVDD)과 연결되며, 드레인 단자는 유기 발광 다이오드의 일 단자와 연결되어 있다. 구동 트랜지스터(TRd)의 게이트 단자와 소스 단자의 사이에는 커패시터가 형성되어 있을 수 있다. 유기 발광 다이오드의 타측 단자는 저전압(ELVSS)가 연결되어 있다.

도 26의 실시예에서는 기본적인 유기 발광 표시 패널의 화소 구조를 도시하고 있으며, 화소의 회로 구조는 다양한 구조를 가질 수 있다.

도 26의 실시예에 따르면, 각 게이트선에는 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 게이트 오프 전압 인가부(600)는 스위칭 트랜지스터(TRs)가 턴 오프되는 전압을 인가하는 부분으로 게이트 오프 전압 인가 트랜지스터(Tp)를 포함한다. 게이트 오프 전압 인가 트랜지스터(Tp)의 게이트 단자는 다음 단의 게이트선과 각각 연결되어 있으며, 소스 단자에는 전 단의 게이트선과 연결되고, 드레인 단자는 본단의 게이트선과 연결되어 있다.

각 게이트선에 인가되는 게이트 신호는 도 27에서 도시되어 있다.

도 27를 참고하면, 각 게이트선에는 순차적으로 게이트 온 전압(로우 전압)이 인가되며, 게이트 온 전압(로우 전압)이 인가되지 않는 구간에는 게이트 오프 전압(하이 전압)이 인가된다. 도 26 및 도 27에서는 다결정 반도체를 사용하는 트랜지스터를 사용하여 게이트 온 전압이 로우 전압인 경우이다. 또한, 본 실시예에서는 각 게이트선에 인가되는 게이트 온 전압이 서로 중첩하지 않는다.

도 27의 신호에 기초하여 도 26의 구조를 살펴보면, 본 단의 게이트선에 게이트 온 전압(로우 전압)이 인가되면, 화소 내의 스위칭 트랜지스터(TRs)는 턴 온되어 데이터선에 인가되고 있는 데이터 전압을 구동 트랜지스터(TRd)의 게이트 단자로 전달한다. 전달된 게이트 전압은 커패시터에 저장되며, 저장된 커패시터의 전압에 따라서 구동 트랜지스터(TRd)에서 출력하는 전류의 양이 정해진다. 구동 트랜지스터(TRd)에서 출력된 전류는 발광 다이오드로 전달되어 발광되며, 구동 트랜지스터(TRd)의 출력 전류의 크기에 따라서 발광 다이오드의 발광 휘도도 정해진다.

그 후, 본 단의 게이트선에 게이트 오프 전압(하이 전압)이 인가되고, 다음 단의 게이트선에 게이트 온 전압(로우 전압)이 인가되면, 본 단의 게이트선에 연결되어 있는 게이트 오프 전압 인가부(600)의 게이트 오프 전압 인가 트랜지스터(Tp)는 다음 단의 게이트 온 전압(로우 전압)에 의하여 턴 온 된다. 이 때, 전단의 게이트선에서는 게이트 오프 전압(하이 전압)이 인가되고 있기 때문에, 본 단의 게이트선에는 전단의 게이트선에 인가되고 있는 게이트 오프 전압(하이 전압)이 인가된다. 그 결과 본 단의 게이트선에서는 게이트 온 전압(로우 전압)에서 게이트 오프 전압(하이 전압)으로 변하면서 발생하는 지연이 전 단의 게이트 오프 전압(하이 전압)이 추가 인가됨으로 인하여 급격하게 게이트 오프 전압(하이 전압)으로 변경되어 지연이 줄어든다.

그러므로 게이트 오프 전압 인가부(600)의 동작으로 인하여 모든 화소는 게이트 온 전압이 인가된 후 빠르게 게이트 오프 전압(하이 전압)이 유지되어 지연에 따른 문제가 발생하지 않는다.

이하에서는 도 28 내지 도 30을 통하여 본 발명의 또 다른 실시예에 따른 표시 장치에 대하여 살펴본다.

도 28은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이고, 도 29 및 도 30은 도 28의 실시예에 따른 표시 패널에서 전달되는 신호의 파형도이다.

먼저, 도 28의 회로도는 유기 발광 표시 패널의 회로도를 도시하고 있다.

도 28의 실시예는 도 26의 실시예와 달리 게이트 오프 전압 인가 트랜지스터(Tp)의 소스 단자가 전원 전압(ELVDD)과 연결되어 있다.

이하 도 28의 구조를 살펴본다.

도 28의 유기 발광 표시 패널은 행열 방향으로 매트릭스 배열되어 있는 복수의 화소를 가진다. 각 화소는 스위칭 트랜지스터(TRs), 구동 트랜지스터(TRd) 및 발광 다이오드를 포함한다. 스위칭 트랜지스터(TRs)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 스위칭 트랜지스터(TRs)의 드레인 단자는 구동 트랜지스터(TRd)의 게이트 단자와 연결되어 있다. 구동 트랜지스터(TRd)의 소스 단자는 전원 전압(ELVDD)과 연결되며, 드레인 단자는 유기 발광 다이오드의 일 단자와 연결되어 있다. 구동 트랜지스터(TRd)의 게이트 단자와 소스 단자의 사이에는 커패시터가 형성되어 있을 수 있다. 유기 발광 다이오드의 타측 단자는 저전압(ELVSS)가 연결되어 있다.

도 28의 실시예에서는 기본적인 유기 발광 표시 패널의 화소 구조를 도시하고 있으며, 화소의 회로 구조는 다양한 구조를 가질 수 있다.

도 28의 실시예에 따르면, 각 게이트선에는 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 게이트 오프 전압 인가부(600)는 스위칭 트랜지스터(TRs)가 턴 오프되는 전압을 인가하는 부분으로 게이트 오프 전압 인가 트랜지스터(Tp)를 포함한다. 게이트 오프 전압 인가 트랜지스터(Tp)의 게이트 단자는 다음 단의 게이트선과 각각 연결되어 있으며, 소스 단자에는 전원 전압(ELVDD)과 연결되고, 드레인 단자는 본단의 게이트선과 연결되어 있다.

각 게이트선에 인가되는 게이트 신호는 도 29에서 도시되어 있다.

도 29를 참고하면, 각 게이트선에는 순차적으로 게이트 온 전압(로우 전압)이 인가되며, 게이트 온 전압(로우 전압)이 인가되지 않는 구간에는 게이트 오프 전압(하이 전압)이 인가된다. 도 28 및 도 29에서는 다결정 반도체를 사용하는 트랜지스터를 사용하여 게이트 온 전압이 로우 전압인 경우이다. 또한, 본 실시예에서는 각 게이트선에 인가되는 게이트 온 전압이 서로 중첩하지 않는다.

도 29의 신호에 기초하여 도 28의 구조를 살펴보면, 본 단의 게이트선에 게이트 온 전압(로우 전압)이 인가되면, 화소 내의 스위칭 트랜지스터(TRs)는 턴 온되어 데이터선에 인가되고 있는 데이터 전압을 구동 트랜지스터(TRd)의 게이트 단자로 전달한다. 전달된 게이트 전압은 커패시터에 저장되며, 저장된 커패시터의 전압에 따라서 구동 트랜지스터(TRd)에서 출력하는 전류의 양이 정해진다. 구동 트랜지스터(TRd)에서 출력된 전류는 발광 다이오드로 전달되어 발광되며, 구동 트랜지스터(TRd)의 출력 전류의 크기에 따라서 발광 다이오드의 발광 휘도도 정해진다.

그 후, 본 단의 게이트선에 게이트 오프 전압(하이 전압)이 인가되고, 다음 단의 게이트선에 게이트 온 전압(로우 전압)이 인가되면, 본 단의 게이트선에 연결되어 있는 게이트 오프 전압 인가부(600)의 게이트 오프 전압 인가 트랜지스터(Tp)는 다음 단의 게이트 온 전압(로우 전압)에 의하여 턴 온 된다. 그 결과 전원 전압(ELVDD)이 본 단의 게이트선에 인가된다.

전원 전압(ELVDD)도 하이 전압이므로 본 실시예에서는 게이트 오프 전압 대신 전원 전압(ELVDD)을 사용하고 있다. 하지만, 게이트 오프 전압(하이 전압)과 전원 전압(ELVDD)의 전압 값은 서로 다를 수 있으며, 도 30을 참고하면, 본 실시예에서는 전원 전압(ELVDD)보다 게이트 오프 전압(하이 전압)이 더 높은 값을 가진다.

그 결과 본 단의 게이트선은 게이트 오프 전압 인가 트랜지스터(Tp)를 통하여 인가된 전원 전압(ELVDD)에 의하여 1차적으로 게이트 전압이 높아지고, 그 후 다시 게이트 오프 전압으로 높아지는 2 단계의 동작이 수행된다. (도 30 참고)

이와 같이 2 단계로 동작하지만, 전원 전압(ELVDD)에 의하여 급격하게 전압 레벨이 상승하여 게이트 전압의 지연에 따른 문제가 발생하지 않는다.

도 30을 제외하고는 게이트 오프 전압 인가부(600)가 게이트 오프 전압과 동일한 전압만을 인가하고 있지만, 도 30의 실시예에서는 게이트 오프 전압에 준하는 전압을 인가하고 있다. 이 경우에는 게이트 오프 전압 인가부라는 표현 대신에 전압 인가부라고도 표현할 수 있다.

한편, 전원 전압(ELVDD)과 게이트 오프 전압의 전압 차이는 다양할 수 있으며, 전원 전압(ELVDD)이 게이트 오프 전압보다 더 높은 실시예에도 본 발명이 적용될 수 있다.

이하에서는 도 31을 통하여 본 발명의 또 다른 실시예에 따른 표시 장치에 대하여 살펴본다.

도 31은 본 발명의 실시예에 따른 표시 패널 내의 복수의 화소의 회로도이다.

도 31의 실시예에서는 도 26 및 도 28과 달리 게이트 오프 전압 인가부(600)에 두 개의 트랜지스터와 하나의 커패시터를 포함하는 구성을 가진다.

도 31의 유기 발광 표시 패널은 행열 방향으로 매트릭스 배열되어 있는 복수의 화소를 가진다. 각 화소는 스위칭 트랜지스터(TRs), 구동 트랜지스터(TRd) 및 발광 다이오드를 포함한다. 스위칭 트랜지스터(TRs)의 게이트 단자는 게이트선과 연결되어 있으며, 소스 단자는 데이터선과 연결되어 있다. 스위칭 트랜지스터(TRs)의 드레인 단자는 구동 트랜지스터(TRd)의 게이트 단자와 연결되어 있다. 구동 트랜지스터(TRd)의 소스 단자는 전원 전압(ELVDD)과 연결되며, 드레인 단자는 유기 발광 다이오드의 일 단자와 연결되어 있다. 구동 트랜지스터(TRd)의 게이트 단자와 소스 단자의 사이에는 커패시터가 형성되어 있을 수 있다. 유기 발광 다이오드의 타측 단자는 저전압(ELVSS)가 연결되어 있다.

도 31의 실시예에서는 기본적인 유기 발광 표시 패널의 화소 구조를 도시하고 있으며, 화소의 회로 구조는 다양한 구조를 가질 수 있다.

도 31의 실시예에 따르면, 각 게이트선에는 단위 화소마다 하나의 게이트 오프 전압 인가부(600)가 연결되어 있다. 게이트 오프 전압 인가부(600)는 스위칭 트랜지스터(TRs)가 턴 오프되는 전압을 인가하는 부분으로 제1 게이트 오프 전압 인가 트랜지스터(Tpn1), 제2 게이트 오프 전압 인가 트랜지스터(Tpn2) 및 커패시터(Cpn2)를 포함한다.

이와 같은 도 31의 게이트 오프 전압 인가부(600)는 도 21의 실시예와 동일한 구조의 게이트 오프 전압 인가부(600)이다. 이에 도 31의 실시예는 도 22와 유사한 파형의 게이트 신호가 인가될 수 있다. 다만, 도 22와 달리 게이트 오프 전압을 하이 전압으로, 게이트 온 전압을 로우 전압으로 변경하여 도 31의 구조에 적용할 수 있다.

도 31의 게이트 오프 전압 인가부(600)도 도 21 및 도 22에서 살펴본 바와 같이, 게이트 오프 전압을 인가하여 지연의 문제를 제거할 수 있다.

이하에서는 도 32 내지 도 34를 통하여 게이트 구동부(400, 400-1)에서 각 게이트선에 게이트 온 전압을 순차적으로 제공하는 스테이지의 구조를 살펴본다.

도 32 내지 도 34는 각 스테이지의 회로도를 나타내며, 표시 패널의 화소와 함께 동일한 공정으로 형성된다.

도 32 내지 도 34는 본 발명의 실시예에 따른 표시 패널의 게이트 구동부 중 하나의 스테이지의 회로도이다.

먼저, 도 32의 스테이지를 살펴본다.

도 32를 참조하면, 본 실시예에 따른 주 게이트 구동부(400)의 각 스테이지(SR)는 입력부, 전달 신호 생성부, 출력부, 인버터 및 풀다운 구동부를 포함한다.

상기 입력부는 제4 트랜지스터(4)를 포함하며, 제4 트랜지스터(4)의 입력 단자 및 제어 단자는 전단 캐리신호가 입력되는 제1 입력 단자(CR(N-1))와 공통 연결(다이오드 연결)되고, 출력 단자는 Q 접점과 연결되어 있다. 입력부는 제1 입력 단자로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

전달 신호 생성부는 하나의 제15 트랜지스터(15) 및 하나의 제4 커패시터(C4)를 포함한다. 제15 트랜지스터(15)의 입력 전극에는 제1 클럭 단자(CKV)을 통하여 클록 신호가 입력되고, 제어 전극이 입력부의 출력, 즉 Q 접점에 연결되고 제어 전극과 출력 전극이 제4 캐패시터(C4)로 연결되어 있다. 전달 신호 생성부는 Q 접점에서의 전압 및 클록 신호에 따라 전달 신호(CR)를 출력한다.

출력부는 하나의 제1 트랜지스터(1) 및 하나의 제1 커패시터(C1)를 포함한다. 제1 트랜지스터(1)의 제어 전극은 Q 접점에 연결되고, 입력 전극은 제1 클럭 단자(CKV)을 통하여 클록 신호를 입력 받으며, 제어 전극과 출력 전극이 제1 캐패시터(C1)로 연결되며, 출력 단자가 게이트선과 연결되어 있다. 출력부는 Q 접점에서의 전압 및 클록 신호에 따라 게이트 전압을 출력한다.

인버터는 제7 트랜지스터(7), 제8 트랜지스터(8), 제12 트랜지스터(12), 제13 트랜지스터(13), 제2 커패시터(C2) 및 제3 커패시터(C3)를 포함하며, Q 접점의 전압과 반전된 전압을 출력한다. 인버터의 출력은 제3 트랜지스터(3)로 전달된다.

풀-다운 구동부는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압이 원활하게 출력되도록 하기 위한 부분으로 나머지 트랜지스터(제2, 제3, 제5, 제6, 제9, 제10 및 제11 트랜지스터)를 모두 포함한다. 풀- 다운 구동부는 Q 접점의 전위를 낮추는 역할, 게이트선으로 출력되는 전압을 낮추는 역할 등을 수행한다. 실시예에 따라서는 풀-다운 구동부는 제2 트랜지스터(2)를 포함하지 않을 수도 있다.

또한, 도 32에서 CKV는 제1 클록 단자를, CKVB는 제2 클록 단자를, Reset은 리셋 단자를, STVP/CR(N-1)은 제1 입력 단자를, VSS는 저전압 단자를, G-OUT(N+1)은 제2 입력 단자를 나타낸다. 제1 클록 단자와 제2 클록 단자에는 반전된 두 클록이 입력되고, 리셋 단자는 리셋 신호가 인가되고, 제1 입력 단자는 전단 캐리신호 또는 시작신호(STVP)가 인가되며, 저전압 단자는 저전압이 일정하게 인가되고, 제2 입력 단자는 다음 단 캐리신호가 입력된다.

이하에서는 도 33의 스테이지를 살펴본다.

도 33을 참조하면, 본 실시예에 따른 게이트 구동부(400)의 각 스테이지(SR)는 입력부, 전달 신호 생성부, 출력부, 인버터 및 풀다운 구동부를 포함한다.

입력부는 하나의 제4 트랜지스터(4)를 포함하며, 제4 트랜지스터(4)의 입력 단자 및 제어 단자는 제1 입력 단자(CR(N-1))에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 입력부는 제1 입력 단자로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.

전달 신호 생성부는 하나의 제15 트랜지스터(15)를 포함한다. 제15 트랜지스터(15)의 입력 단자에는 클럭 단자(CKV)가 연결되어 제1 클록 신호 또는 제2 클록 신호가 입력되고, 제어 단자는 입력부의 출력, 즉 Q 접점에 연결되고, 출력 단자로는 전달 신호(CR)를 출력한다. 여기서 제어 단자와 출력 단자 사이에는 캐패시터가 형성되어 있을 수 있다. 제15 트랜지스터(15)의 출력 단자는 풀다운 구동부와 연결되어 제2 저전압(Vss2)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제2 저전압(Vss2)값을 가진다.

출력부는 제1 트랜지스터(Tr1) 및 하나의 제1 커패시터(C1)를 포함한다. 제1 트랜지스터(1)의 제어 단자는 Q 접점에 연결되고, 입력 단자는 클럭 단자(CKV)를 통하여 제1 클록 신호 또는 제2 클록 신호를 입력 받으며, 제어 단자와 출력 단자 사이에는 제1 캐패시터(C1)가 형성되며, 출력 단자로는 게이트 전압이 출력된다. 또한, 출력 단자는 풀다운 구동부와 연결되어 제1 저전압(Vss1)을 인가 받는다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(Vss1)값을 가진다. 이와 같은 출력부는 Q 접점에서의 전압 및 클록 신호에 따라 게이트 전압을 출력한다.

인버터는 제7 트랜지스터(7), 제8 트랜지스터(8), 제12 트랜지스터(12) 및 제13 트랜지스터(13)를 포함하며, Q 접점의 전압과 반전된 전압을 출력한다. 인버터는 도 32와 같이 두 개의 커패시터를 더 포함할 수도 있다. 인버터의 출력은 제3 트랜지스터(3) 및 제11 트랜지스터(11)로 전달된다.

풀다운 구동부는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 전달 신호(CR)의 로우(low) 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할, Q' 접점의 전위를 낮추는 역할, 전달 신호(CR)로 출력되는 전압을 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행한다. 풀다운 구동부는 나머지 트랜지스터를 모두 포함하며, 제2, 제3, 제5, 제6, 제9, 제10, 제11, 제16 및 제 17 트랜지스터를 포함한다. 실시예에 따라서는 제2 트랜지스터(2)를 포함하지 않을 수 있다.

또한, 도 33에서 CKV는 클록 단자를, STVP/CR(N-1)은 제1 입력 단자를, VSS1 및 VSS2는 각각 제1 저전압 단자 및 제2 저전압 단자를, CR(N+1)은 제2 입력 단자를, CR(N+2)는 제3 입력 단자를 나타낸다. 클록 단자는 클록 신호가 입력되고, 제1 입력 단자는 전단 캐리신호 또는 시작신호(STVP)가 인가되며, 제2 입력 단자는 다음 단 캐리신호가 인가되고, 제3 입력 단자는 다다음단의 캐리 신호가 인가되고, 제1 저전압 단자 및 제2 저전압 단자는 서로 다른 레벨의 저전압이 일정하게 인가되는데, 제2 저전압이 제1 저전압 보다 낮은 전압값을 가진다.

마지막으로 도 34의 스테이지를 살펴본다.

도 34를 참조하면, 본 실시예에 따른 게이트 구동부(400)의 각 스테이지(SR)는 입력부, 전달 신호 생성부, 출력부, 인버터 및 풀다운 구동부를 포함한다.

풀다운 구동부는 스테이지(SR) 상에 존재하는 전하를 제거하여 게이트 오프 전압 및 전달 신호(CR)의 로우(low) 전압이 원활하게 출력되도록 하기 위한 부분으로 Q 접점의 전위를 낮추는 역할, 전달 신호(CR)로 출력되는 전압을 낮추는 역할 및 게이트선으로 출력되는 전압을 낮추는 역할을 수행한다. 풀다운 구동부는 나머지 트랜지스터를 모두 포함하며, 제2, 제3, 제6, 제9, 제10, 및 제11 트랜지스터를 포함한다. 실시예에 따라서는 제2 트랜지스터(2)를 포함하지 않을 수 있다.

또한, 도 34에서 CKV는 클록 단자를, STVP/CR(N-1)은 제1 입력 단자를, VSS1 및 VSS2는 각각 제1 저전압 단자 및 제2 저전압 단자를, CR(N+1)은 제2 입력 단자를, CR(N+2)는 제3 입력 단자를 나타낸다. 클록 단자는 클록 신호가 입력되고, 제1 입력 단자는 전단 캐리신호 또는 시작신호(STVP)가 인가되며, 제2 입력 단자는 다음 단 캐리신호가 인가되고, 제3 입력 단자는 다다음단의 캐리 신호가 인가되고, 제1 저전압 단자 및 제2 저전압 단자는 서로 다른 레벨의 저전압이 일정하게 인가되는데, 제2 저전압이 제1 저전압 보다 낮은 전압값을 가진다.

도 32 내지 도 34에서 도시하고 있는 스테이지의 구조는 하나의 실시예이며, 이와 다른 구조의 스테이지가 사용될 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100: 표시 패널 300: 표시 영역
400, 400-1: 게이트 구동부 500: 데이터 구동부
600: 게이트 오프 전압 인가부 POE: 제어 신호
Tp: 게이트 오프 전압 인가 트랜지스터

Claims

행 방향을 따라서 각각 연장되어 있는 복수의 게이트선;
열 방향을 따라서 각각 연장되어 있는 복수의 데이터선;
상기 복수의 게이트선 중 하나의 게이트선 및 상기 복수의 데이터선 중 하나의 데이터선과 연결되어 있는 스위칭 트랜지스터를 각각 포함하며 행렬 형태로 배열된 복수의 화소; 및
본단의 게이트선과 연결되어 있으며, 상기 본단의 게이트선에 인가되는 게이트 온 전압이 게이트 오프 전압으로 변하기 시작하는 시점 이후에 상기 게이트 오프 전압에 준하는 전압을 인가하는 전압 인가부를 포함하고,
상기 전압 인가부는 하나의 트랜지스터를 포함하고,
상기 하나의 트랜지스터의 제어 단자는 게이트 오프 전압 인가 신호를 전달하는 제어 배선과 연결되어 있고, 상기 제어 배선은 이웃한 화소열 사이에 위치하는 표시 패널.
제1항에서,
상기 하나의 트랜지스터의 소스 단자에는 상기 게이트 오프 전압이 인가되고, 상기 하나의 트랜지스터의 드레인 단자는 상기 본단의 게이트선과 연결되어 있는 표시 패널.
제2항에서,
상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 상기 본단의 게이트선의 전단에 위치하는 전단 게이트선 또는 후단에 위치하는 후단 게이트선에 인가되는 상기 게이트 온 전압과 일부 중첩하는 표시 패널.
제2항에서,
상기 제어 배선은 홀수 번째 게이트선에 연결되어 있는 상기 전압 인가부를 제어하는 홀수번째 제어 배선과 짝수 번째 게이트선에 연결되어 있는 상기 전압 인가부를 제어하는 짝수번째 제어 배선을 포함하는 표시 패널.
제2항에서,
상기 제어 배선은 제1 제어 배선, 제2 제어 배선 및 제3 제어 배선을 포함하며, 상기 제1 제어 배선, 상기 제2 제어 배선 및 상기 제3 제어 배선에 인가되는 각 게이트 오프 전압 인가 신호는 서로 중첩하지 않는 표시 패널.
제2항에서,
상기 제어 배선은 상기 데이터선과 평행한 표시 패널.
제2항에서,
상기 화소는 액정 커패시터를 더 포함하는 표시 패널.
제2항에서,
상기 화소는 구동 트랜지스터 및 발광 다이오드를 더 포함하는 표시 패널.
행 방향을 따라서 연장되어 있는 게이트선;
열 방향을 따라서 연장되어 있는 데이터선;
상기 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터를 포함하는 화소; 및
본단의 게이트선과 연결되어 있으며, 상기 본단의 게이트선에 인가되는 게이트 온 전압이 게이트 오프 전압으로 변하기 시작하는 시점 이후에 상기 게이트 오프 전압에 준하는 전압을 인가하는 전압 인가부를 포함하고,
상기 전압 인가부는 하나의 트랜지스터를 포함하며,
상기 하나의 트랜지스터의 제어 단자는 후단의 게이트선과 연결되어 있으며, 소스 단자에는 상기 게이트 오프 전압이 인가되고, 드레인 단자는 상기 본단의 게이트선과 연결되어 있는 표시 패널.
제9항에서,
상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 전단 게이트선 또는 상기 후단 게이트선에 인가되는 상기 게이트 온 전압과 중첩하지 않는 표시 패널.
행 방향을 따라서 연장되어 있는 게이트선;
열 방향을 따라서 연장되어 있는 데이터선;
상기 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터를 포함하는 화소; 및
본단의 게이트선과 연결되어 있으며, 상기 본단의 게이트선에 인가되는 게이트 온 전압이 게이트 오프 전압으로 변하기 시작하는 시점 이후에 상기 게이트 오프 전압에 준하는 전압을 인가하는 전압 인가부를 포함하고,
상기 전압 인가부는 하나의 트랜지스터를 포함하며,
상기 하나의 트랜지스터의 제어 단자는 후단의 게이트선과 연결되어 있으며, 소스 단자는 전단의 게이트선과 연결되어 있으며, 드레인 단자는 상기 본단의 게이트선과 연결되어 있는 표시 패널.
제11항에서,
상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 상기 전단 게이트선 또는 상기 후단 게이트선에 인가되는 상기 게이트 온 전압과 중첩하지 않는 표시 패널.
행 방향을 따라서 연장되어 있는 게이트선;
열 방향을 따라서 연장되어 있는 데이터선;
상기 게이트선 및 상기 데이터선과 연결되어 있는 스위칭 트랜지스터를 포함하는 화소; 및
본단의 게이트선과 연결되어 있으며, 상기 본단의 게이트선에 인가되는 게이트 온 전압이 게이트 오프 전압으로 변하기 시작하는 시점 이후에 상기 게이트 오프 전압에 준하는 전압을 인가하는 전압 인가부를 포함하고,
상기 전압 인가부는 제1 게이트 오프 전압 인가 트랜지스터, 제2 게이트 오프 전압 인가 트랜지스터 및 커패시터를 포함하며,
상기 제1 게이트 오프 전압 인가 트랜지스터의 소스 단자에는 전 단의 게이트선이 연결되어 있고, 드레인 단자에는 상기 본단의 게이트선이 연결되어 있으며, 게이트 단자는 제1 접점과 연결되어 있고, 상기 제2 게이트 오프 전압 인가 트랜지스터의 소스 단자에는 상기 본단의 게이트선이 연결되어 있고, 드레인 단자에는 상기 제1 접점이 연결되어 있으며, 게이트 단자는 후단의 게이트선과 연결되어 있으며, 상기 커패시터는 접지단과 상기 제1 접점의 사이에 위치하고 있는 표시 패널.
제13항에서,
상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 상기 전단 게이트선 또는 상기 후단 게이트선에 인가되는 상기 게이트 온 전압과 일부 중첩하는 표시 패널.
제1항에서,
상기 화소는 구동 트랜지스터 및 발광 다이오드를 더 포함하며,
상기 구동 트랜지스터의 일단에는 전원 전압이 인가되는 표시 패널.
제15항에서,
상기 게이트 온 전압은 상기 게이트 오프 전압보다 전압 레벨이 낮은 표시 패널.
삭제
제16항에서,
상기 본단의 게이트선에 인가되는 상기 게이트 온 전압은 전단 게이트선 또는 후단 게이트선에 인가되는 상기 게이트 온 전압과 중첩하지 않는 표시 패널.
제16항에서,
상기 전원 전압은 상기 게이트 온 전압보다 높고 상기 게이트 오프 전압보다 낮은 전압 레벨을 가지며, 상기 게이트 오프 전압에 준하는 전압 레벨을 가지는 표시 패널.
제1항에서,
상기 전압 인가부는 상기 본단의 게이트선에 적어도 하나가 연결되어 있는 표시 패널.