KR20160005859A

KR20160005859A - 표시 장치

Info

Publication number: KR20160005859A
Application number: KR1020140084663A
Authority: KR
Inventors: 김미해
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-07-07
Filing date: 2014-07-07
Publication date: 2016-01-18
Also published as: US9646541B2; US20160005346A1

Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 게이트선 및 상기 복수의 게이트선과 연결되는 복수의 화소를 포함하며, p개의 화소를 포함하는 제1 화소행 및 p개보다 적은 q개의 화소를 포함하는 제2 화소행을 포함하는 표시 패널; 및 상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함한다. 각각의 스테이지는 클럭 신호 입력단과 스테이지 출력단 사이에 연결되어 있으며 게이트 신호를 출력하는 출력 트랜지스터를 포함하고, 상기 제1 화소행의 게이트선에 연결되어 있는 스테이지의 출력 트랜지스터의 채널 폭이 상기 제2 화소행의 게이트선에 연결되어 있는 스테이지의 출력 트랜지스터의 채널 폭보다 크다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 좀더 상세하게는 화소 부하(pixel load)가 서로 다른 화소 어레이(pixel array)를 포함하는 표시 장치에 관한 것이다.

최근에는 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode, OLED), 전기영동 표시 장치(electrophoretic display, EPD) 등의 평판 표시 장치(flat panel display, FPD)가 널리 사용되고 있다.

이러한 평판 표시 장치는 복수의 화소가 매트릭스 형태로 배치되어 있고, 각각의 화소에 게이트선과 데이터선이 연결되어 있다. 게이트선은 게이트 구동부에 연결되어 게이트 신호를 인가받고, 데이터선은 데이터 구동부에 연결되어 데이터 신호를 인가받는다. 이에 따라 복수의 화소는 데이터 신호를 선택적으로 인가받아 영상을 표시한다.

통상적으로, 위와 같은 평판 표시 장치에서, 각각의 게이트선에 연결되어 있는 화소의 개수는 동일하다. 따라서 각각의 게이트선의 화소 부하가 동일하고, 각각의 게이트선에 게이트 신호를 인가하는 게이트 구동부의 스테이지 회로들은 서로 동일한 버퍼 크기(buffer size)로 설계된다.

본 발명의 목적은 표시 품질이 우수한 표시 장치를 제공하는 것이다.

본 발명은 또한 화소 부하가 서로 다른 화소 어레이를 포함하는 표시 장치에서 이들 화소 어레이 간의 휘도 편차를 개선하는 것을 목적으로 한다.

상기 출력 트랜지스터는 제2 클럭 신호 입력단에 연결되어 있는 입력 단자, 상기 스테이지 출력단에 연결되어 있는 출력 단자, 그리고 J2 노드에 연결되어 있는 제어 단자를 포함할 수 있다.

상기 출력 트랜지스터의 채널 폭의 차이는 상기 제1 화소행에 인가되는 게이트 신호의 특성과 상기 제2 화소행에 인가되는 게이트 신호의 특성 간의 편차가 작아지게 하는 값을 가질 수 있다.

상기 게이트 신호의 특성은 게이트 온 전압의 폴링 시간 및 라이징 시간일 수 있다.

각각의 상기 스테이지에는 수직 시작 신호 또는 이전 단 스테이지 출력 신호, 제1 및 제2 클럭 신호, 그리고 제1 및 제2 전원 전압이 입력될 수 있다.

상기 제1 및 제2 클럭 신호는 위상이 순차적으로 지연된 파형을 가질 수 있다.

각각의 스테이지는 J1 노드 및 J2 노드, 그리고 상기 J1 노드 및 J2 노드의 전압 레벨을 하이 또는 로우로 제어하는 전압 레벨 제어부를 포함할 수 있다.

상기 전압 레벨 제어부는 T1, T2, T3 및 T4 트랜지스터를 포함할 수 있다. 상기 T1 트랜지스터는 수직 개시 신호 또는 이전 단 스테이지 출력 신호의 입력단과 상기 J2 노드 사이에 연결되어 있을 수 있다. 상기 T2 트랜지스터는 상기 제1 전원 전압과 상기 T3 트랜지스터 사이에 연결되어 있을 수 있다. 상기 T3 트랜지스터는 상기 T2 트랜지스터와 상기 J2 노드 사이에 연결되어 있을 수 있다. 상기 T4 트랜지스터는 상기 J1 노드와 제1 클럭 신호 입력단 사이에 연결되어 있을 수 있다. 상기 T1, T2, T3 및 T4 트랜지스터 각각의 제어 단자는 상기 제1 클럭 신호 입력단, 상기 J1 노드, 상기 제2 클럭 신호 입력단 및 상기 J2 노드에 연결되어 있을 수 있다.

각각의 스테이지는 제2 전원 전압과 상기 J1 노드 사이에 연결되어 있으며, 제어 단자가 제1 클럭 신호 입력단에 연결되어 있는 T5 트랜지스터를 포함할 수 있다.

각각의 스테이지는 제1 전원 전압과 상기 스테이지 출력단 사이에 연결되어 있으며, 제어 단자가 상기 J1 단자에 연결되어 있는 T6 트랜지스터를 포함할 수 있다.

각각의 스테이지는 상기 J2 노드와 상기 스테이지 출력단 사이에 연결되어 있는 제1 커패시터를 포함할 수 있다.

각각의 스테이지는 상기 J1 노드와 상기 제1 전원 전압 사이에 연결되어 있는 제2 커패시터를 포함할 수 있다.

상기 표시 패널 또는 상기 표시 패널의 표시 영역은 사각형이 아닌 형상을 가질 수 있고, 상기 표시 패널 또는 상기 표시 영역은 실질적으로 원형 또는 타원형일 수 있다.

상기 게이트 구동부는 상기 표시 패널에 집적되어 있을 수 있다.

본 발명에 따라서 표시 품질이 우수한 표시 장치를 제공할 수 있다. 특히, 화소 부하가 서로 다른 화소 어레이에 게이트선을 통해 연결되어 있는 게이트 구동부의 스테이지들의 버퍼 크기를 다르게 설계함으로써, 이들 화소 어레이에 인가되는 게이트 신호의 파형의 편차를 줄일 수 있고, 이에 따라 화소 어레이 간 휘도 차이를 줄이거나 제거할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 배치도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 한 화소의 예시적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이다.
도 4는 도 3의 게이트 구동부용 시프트 레지스터의 한 스테이지의 예시적인 회로도이다.
도 5는 도 3의 게이트 구동부의 신호 파형도이다.
도 6 및 도 7은 도 4의 스테이지의 출력단의 전압과 도 2의 화소의 구동 트랜지스터의 게이트 전압의 관계를 나타내는 그래프이다.

첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

명세서 전반에 걸쳐, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이것은 직접적으로 연결되어 있는 경우뿐만 아니라 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

본 발명의 실시예에 따른 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다. 이하에서, 주로 유기 발광 표시 장치를 예로 들어 설명할지라도, 본 발명은 액정 표시 장치, 전기 영동 표시 장치 같은 다른 표시 장치에도 적용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 배치도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 한 화소의 예시적인 회로도이다.

먼저 도 1을 참조하면, 표시 장치는 표시 패널(100), 이에 연결된 데이터 구동부(300)와 게이트 구동부(400)와 발광 구동부(500), 그리고 이들을 제어하는 신호 제어부(200)를 포함한다.

표시 패널(100)은 복수의 데이터선(D1-Dm), 복수의 게이트선(S1-Sn), 복수의 발광선(E1-En), 그리고 이들에 연결되어 있으며 대략 행렬 형태로 배열된 복수의 화소(PX)를 포함한다. 복수의 데이터선(D1-Dm)은 대략 열 방향(세로 방향)으로 연장되어 있으며, 복수의 게이트선(S1-Sn)과 복수의 발광선(E1-En)은 복수의 데이터선(D1-Dm)과 절연되어 교차하면서 대략 행 방향(가로 방향)으로 연장되어 있다. 각각의 데이터선(D1-Dm)은 해당 화소열에 있는 모든 화소(PX)에 연결되어 있을 수 있고, 각각의 게이트선(S1-Sn)과 각각의 발광선(E1-En)은 해당 화소행에 있는 모든 화소(PX)에 연결되어 있을 수 있다.

여기서 각각의 게이트선에 행 방향으로 연결되어 있는 화소들의 집합을 화소행이라고 하고, 각각의 데이터선에 열 방향으로 연결되어 있는 화소들의 집합을 화소열이라고 한다.

통상적인 표시 패널과 달리, 본 발명의 실시예에 따른 표시 패널(100)은 사각형(특히, 직사각형)이 아닐 수 있고, 예컨대 원형이나 타원형일 수 있다. 따라서 본 발명의 실시예에 따른 표시 패널(100)은 화소행에 따라 화소의 개수가 다를 수 있다. 예컨대 어떤 화소행은 p개(p은 양의 정수)의 화소를 포함하지만, 다른 어떤 화소행은 q개(q는 양의 정수이고 p보다 작음)의 화소를 포함할 수 있다. 화소의 개수가 서로 다른 화소행들은 화소 부하가 서로 다르고, 따라서 이러한 화소행에 연결되는 각각의 게이트선에 게이트 신호를 출력하는 게이트 구동부의 회로들이 담당하는 부하가 다르다.

도 1에 도시된 바와 같이 표시 패널(100)이 원형인 경우, 표시 패널(100)의 중심 영역(Ac)에 위치하는 화소행은 대략 m개의 화소를 포함하지만, 상부 영역(A1)이나 하부 영역(An)에 위치하는 화소행은 m개보다 훨씬 적은 개수의 화소를 포함할 수 있다. 그리고 상부 영역(A1)과 중심 영역(Ac) 사이에는 상부 영역(A1) 보다 많은 수의 화소를 포함하지만 중심 영역(Ac)보다 적은 수의 화소를 포함하는 복수의 영역이 존재할 수 있다. 유사하게, 하부 영역(An)과 중심 영역(Ac) 사이에는 하부 영역(An) 보다 많은 수의 화소를 포함하지만 중심 영역(Ac)보다 적은 수의 화소를 포함하는 복수의 영역이 존재할 수 있다.

도면의 복잡화를 피하기 위해 도 1에서 각 영역에 단순히 하나의 화소행만이 도시되어 있지만, 각각의 영역은 복수의 화소행을 포함할 수 있고, 표시 장치의 해상도에 따라 수 십 내지 수 백 개의 화소행을 포함할 수도 있다. 또한, 하나의 영역에 있는 복수의 화소행 간에도 포함되는 화소의 개수가 다를 수 있다.

실시예에 따라서는, 표시 패널 자체는 사각형이지만 표시 패널에 포함된 화소들이 사각형이 아닌 형태로 배치될 수 있다. 예컨대, 화면 즉, 영상이 표시되는 표시 영역이 사각형이 아닐 수 있다. 어느 경우든, 화소의 개수가 서로 다른 복수의 화소행을 표시 장치가 포함한다면 본 발명이 적용될 수 있으며, 본 발명은 표시 패널의 형상에 의해 제한되지 않는다.

데이터 구동부(300)는 표시 패널(100)의 데이터선(D1-Dm)과 연결되어 있으며, 영상 신호(R, G, B)에 대응하는 데이터 전압을 데이터 신호로서 데이터선(D1-Dm)에 인가한다.

게이트 구동부(400)는 표시 패널(100)의 게이트선(S1-Sn)과 연결되어 있으며, 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 게이트 신호를 게이트선(S1-Sn)에 인가한다.

발광 구동부(500)는 표시 패널(100)의 발광선(E1-En)과 연결되어 있으며, 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 발광 신호를 발광선(E1-En)에 인가한다.

신호 제어부(200)는 데이터 구동부(300)와 게이트 구동부(400)와 발광 구동부(500)를 제어한다. 신호 제어부(200)는 외부로부터 영상 신호(R, G, B) 및 이의 제어 신호(CONT)를 수신한다. 제어 신호(CONT)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 클럭 신호(CLK), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 신호 제어부(200)는 제어 신호(CONT)를 기초로 영상 신호(R, G, B)를 표시 패널(100)의 동작 조건에 적합하게 처리한 후, 영상 데이터(DAT), 데이터 제어 신호(CONT1), 게이트 제어 신호(CONT2), 발광 제어 신호(CONT3), 클럭 신호 등을 생성하여 출력한다. 게이트 제어 신호(CONT2)는 게이트 온 전압의 출력 시작을 지시하는 수직 개시 신호(start pulse vertical signal, STV), 게이트 온 전압의 출력 시기를 제어하는 수직 클럭 신호(clock pulse vertical signal, CPV) 등을 포함할 수 있다. 수직 개시 신호(STV)의 출력 주기는 1 프레임 또는 리프레시 레이트(refresh rate)와 일치할 수 있다.

도 1에 도시되지 않았지만, 표시 장치는 복수의 화소(PX)에 연결되어 있는 복수의 초기화선 및 이와 연결되어 있는 초기화 구동부를 포함할 수 있다. 초기화 구동부는 신호 제어부(200)로부터 출력되는 초기화 제어 신호에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 초기화 신호를 초기화선에 인가할 수 있다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 화소 회로가 도시된다. 하나의 화소(PX)에는 데이터 신호를 전달하는 데이터선(Dj), 게이트 신호를 전달하는 게이트선(Si, Si-1), 발광 신호를 전달하는 발광선(Ei) 및 초기화 신호를 전달하는 초기화선(Vint)이 연결되어 있다. 또한 화소(PX)는 제1 전원 전압(VDD) 및 제2 전원 전압(VSS)을 공급 받는다.

화소(PX)는 발광 소자(LD) 및 이를 제어하기 위한 화소 회로를 포함한다. 화소 회로는 제1 스위칭 트랜지스터(M1), 제2 스위칭 트랜지스터(M2), 구동 트랜지스터(M3), 보상 트랜지스터(M4), 초기화 트랜지스터(M5), 발광 트랜지스터(M6) 및 유지 커패시터(Cst)를 포함한다.

제1 스위칭 트랜지스터(M1)는 게이트선(Si)에 연결되어 있는 제어 단자와, 데이터선(Dj)에 연결되어 있는 입력 단자와, 제1 노드(N1)에 연결되어 있는 출력 단자를 포함한다. 제1 스위칭 트랜지스터(M1)은 게이트 신호에 따라 데이터 신호가 구동 트랜지스터(M3)로 전달되는 것을 제어할 수 있다.

제2 스위칭 트랜지스터(M2)는 발광선(Ei)에 연결되어 있는 제어 단자와, 제1 전원 전압(VDD)에 연결되어 있는 입력 단자와, 제1 노드(N1)에 연결되어 있는 출력 단자를 포함한다. 제2 스위칭 트랜지스터(M2)는 발광 신호에 따라 제1 전원 전압(VDD)이 구동 트랜지스터(M3)로 전달되는 것을 제어할 수 있다.

구동 트랜지스터(M3)는 제2 노드(N2)에 연결되어 있는 제어 단자와, 제1 노드(N1)에 연결되어 있는 입력 단자와, 제3 노드(N3)에 연결되어 있는 출력 단자를 포함한다. 구동 트랜지스터(M3)는 데이터 신호에 대응하는 전류가 발광 소자(LD)로 흐르는 것을 제어한다.

보상 트랜지스터(M4)는 게이트선(Si)에 연결되어 있는 제어 단자와, 제3 노드(N3)에 연결되어 있는 입력 단자와, 제2 노드(N2)에 연결되어 있는 출력 단자를 포함한다. 보상 트랜지스터(M4)는 게이트 신호에 따라 구동 트랜지스터(M3)를 다이오드 연결시켜 구동 트랜지스터(M3)의 문턱 전압이 보상되도록 할 수 있다.

초기화 트랜지스터(M5)는 이전 게이트선(Si-1)에 연결되어 있는 제어 단자와, 초기화선(Vint)에 연결되어 있는 입력 단자와, 제2 노드(N2)에 연결되어 있는 출력 단자를 포함한다. 초기화 트랜지스터(M5)는 이전 게이트선(Si-1)의 게이트 온 전압에 따라 구동 트랜지스터(M3)의 게이트 전압을 초기화시킬 수 있다.

발광 트랜지스터(M6)는 발광선(Ei)에 연결되어 있는 제어 단자와, 제3 노드(N3)에 연결되어 있는 입력 단자와, 발광 소자(LD)의 애노드(anode)에 연결되어 있는 출력 단자를 포함한다. 발광 트랜지스터(M6)는 구동 트랜지스터(M3)를 통하여 흐르는 전류가 발광 신호에 따라 발광 소자(LD)로 전달되도록 제어한다.

유지 커패시터(Cst)는 제1 전원 전압(VDD)에 연결되어 있는 제1 전극과, 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 유지 커패시터(Cst)는 구동 트랜지스터(M3)의 게이트 전압을 저장한다.

발광 소자(LD)는 발광 트랜지스터(M6)의 출력 단자에 연결되어 있는 애노드와, 제2 전원 전압(VSS)에 연결되어 있는 캐소드(cathode)를 포함한다. 유기 발광 다이오드(OLED)일 수 있는 발광 소자(LD)는 구동 트랜지스터(M3)의 출력 전류에 따라 세기를 달리하여 발광하고, 이러한 발광 소자들이 조합하여 영상을 표시할 수 있다.

제1 스위칭 트랜지스터(M1), 제2 스위칭 트랜지스터(M2), 구동 트랜지스터(M3), 보상 트랜지스터(M4), 초기화 트랜지스터(M5) 및 발광 트랜지스터(M6)는 p-채널 전계 효과 트랜지스터(field effect transistor, FET)일 수 있다. 실시예에 따라서는 이들 트랜지스터(M1-M6) 중 적어도 하나는 n-채널 전계 효과 트랜지스터일 수 있다.

이제, 화소 회로에 포함되어 있는 트랜지스터들(M1-M6)이 모두 p-채널인 경우 화소 구동의 일 예에 대하여 설명한다.

이전 게이트선(Si-1)의 게이트 신호가 게이트 온 전압으로 인가될 때, 해당 게이트선(Si)의 게이트 신호와 발광선(Ei)의 발광 신호는 게이트 오프 전압으로 인가될 수 있다. 그러면, 제1 스위칭 트랜지스터(M1), 제2 스위칭 트랜지스터(M2), 보상 트랜지스터(M4) 및 발광 트랜지스터(M6)는 턴 오프(turn off) 되고, 초기화 트랜지스터(M5)만이 턴 온(turn on) 된다. 이에 따라, 유지 커패시터(Cst)의 제1 전극에는 제1 전원 전압(VDD)이 인가되고 제2 전극에는 초기화 전압이 인가된다. 이전에 유지 커패시터(Cst)에 저장되어 있던 데이터 전압 즉, 구동 트랜지스터(M3)의 게이트 전압이 초기화된다.

그 다음, 이전 게이트선(Si-1)의 게이트 신호가 게이트 오프 전압으로 인가되고, 해당 게이트선(Si)의 게이트 신호는 게이트 온 전압으로 인가되고, 발광선(Ei)의 발광 신호는 게이트 오프 전압으로 인가될 수 있다. 이 시점에서 데이터 전압이 데이터선(Dj)에 인가된다. 제2 스위칭 트랜지스터(M2), 초기화 트랜지스터(M5) 및 발광 트랜지스터(M6)는 턴 오프 되고, 제1 스위칭 트랜지스터(M1) 및 보상 트랜지스터(M4)는 턴 온 된다. 이에 따라, 구동 트랜지스터(M3)의 제어 단자는 보상 트랜지스터(M4)의 출력 단자에 연결되고, 구동 트랜지스터(M3)의 출력 단자는 보상 트랜지스터(M4)의 입력 단자에 연결되어, 구동 트랜지스터(M3)는 다이오드 형태로 연결된다. 구동 트랜지스터(M3)가 다이오드 형태로 연결되어 있으므로, 구동 트랜지스터(M3)의 게이트 전극에는 데이터 전압(Vdata)에서 구동 트랜지스터(M3)의 문턱 전압(Vth)을 제한 게이트 전압(Vdata-Vth)이 인가된다. 게이트 전압(Vdata-Vth)은 유지 커패시터(Cst)에 저장된다.

그 다음, 이전 게이트선(Si-1)의 게이트 신호 및 해당 게이트선(Si)의 게이트 신호는 게이트 오프 전압으로 인가되고, 발광선(Ei)의 발광 신호는 게이트 온 전압으로 인가될 수 있다. 따라서 제1 스위칭 트랜지스터(M1), 보상 트랜지스터(M4) 및 초기화 트랜지스터(M5)는 턴 오프 되고, 제2 스위칭 트랜지스터(M2) 및 발광 트랜지스터(M6)는 턴 온 된다. 이에 따라, 제1 전원 전압(VDD)이 제2 스위칭 트랜지스터(M2)를 통하여 구동 트랜지스터(M3)로 전달되고, 구동 트랜지스터(M3)는 게이트 전압(Vdata-Vth)에 종속하는 전류를 발광 소자(LD)로 흘러 보내고, 발광 소자(LD)는 전류량에 따른 소정의 휘도로 발광한다.

이제, 도 3 내지 도 5를 참조하여, 표시 장치의 게이트 구동부(400)에 대하여 상세하게 설명한다.

도 3은 본 발명의 일 실시예에 따른 게이트 구동부의 블록도이고, 도 4는 도 3의 게이트 구동부용 시프트 레지스터의 한 스테이지의 예시적인 회로도이고, 도 5는 도 3의 게이트 구동부의 신호 파형도이다.

도 3을 참조하면, 게이트 구동부(400)는 행 방향으로 순차적으로 배열되어 있으며 게이트선(S1-Sn)에 각각 연결되어 있는 복수의 스테이지(ST1-STn)을 포함하는 시프트 레지스터를 포함할 수 있다. 시프트 레지스터에는 수직 개시 신호(STV), 그리고 순차적으로 위상이 지연되게 공급되는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CKL2)가 입력된다.

제1 스테이지(ST1)는 제1 및 제2 클럭 신호(CLK1, CLK2)에 대응하여 자신에게 공급되는 수직 개시 신호(STV)를 한 클럭만큼 위상 지연시켜 게이트 신호에 해당하는 출력 신호(SS1)를 출력한다. 제2 내지 제n 스테이지(ST2 내지 STn)는 제1 및 제2 클럭 신호(CLK1, CLK2)에 대응하여 자신에게 공급되는 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호(SS1 내지 SSn-1)를 한 클럭만큼 위상 지연시켜 출력 신호(SS2 내지 SSn)를 출력한다. 이와 같은 구동에 의하여, 각 스테이지(ST1-STn)는 순차적으로 위상 지연된 출력 신호(SS1-SSn)를 생성하고, 출력 신호(SS1-SSn)는 각각의 게이트선(S1-Sn)에 게이트 신호로서 순차적으로 인가된다.

한편, 도 3에서는 순차적으로 위상 지연되는 2개의 클럭 신호(CLK1, CLK2)에 의해 구동되는 시프트 레지스터가 도시되지만, 시트 레지스터는 순차적으로 위상 지연된 3개 또는 그 이상의 클럭 신호에 의해 구동될 수도 있다.

게이트선(S1-Sn)에 연결되어 있는 화소의 개수가 서로 다른 게이트선이 존재할 경우 즉, 화소행에 따라 화소의 개수가 다를 경우, 해당 게이트선에 연결되어 있는 스테이지의 출력이 담당하는 부하(load)에 차이가 발생한다. 따라서 이들 스테이지를 동일한 버퍼 크기로 설계하면 화소행별 부하의 차이로 인해 스테이지 간의 출력 신호의 특성 특히, 라이징 시간(rising time) 및 폴링 시간(falling time)의 차이가 발생한다. 이에 따라 화소의 개수가 다른 화소행 간에, 데이터 전압의 인가 시간 및/또는 발광 소자의 발광 시간에 차이가 발생할 수 있다. 본 발명에 따라서 이러한 차이를 없애거나 최소화할 수 있도록 게이트 구동부 특히, 스테이지가 설계되고, 이에 대해서는 후술한다.

도 4를 참조하면, 한 스테이지(STi)는 제1 내지 제7 트랜지스터(T1-T7)와 제1 및 제2 커패시터(C1, C2)를 포함한다. 제1 내지 제7 트랜지스터(T1-T7)는 모두 p-채널 FET인 것으로 도시되지만, 실시예에 따라서 이들 중 적어도 하나는 n-채널 FET일 수도 있다.

제1 내지 제4 트랜지스터(T1-T4)는 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)와 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 응답하여 제1 노드(J1)와 제2 노드(J2)의 전압 레벨을 하이 또는 로우로 제어한다. 따라서 제1 내지 제4 트랜지스터(T1-T4)는 전압 레벨 제어부로 칭해질 수 있다.

제1 트랜지스터(T1)는 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)의 입력단과 제2 노드(J2) 사이에 연결되어 있고, 제1 트랜지스터(T1)의 제어 단자는 제1 클럭 신호(CLK1)의 입력단에 연결되어 있다. 제1 트랜지스터(T1)는 제어 단자에 로우 레벨의 제1 클럭 신호(CLK1)가 공급될 때 턴 온 되어 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)를 제2 노드(J2)에 공급한다.

제2 트랜지스터(T2)는 하이 레벨 전압인 제1 전원 전압(VDD)의 입력단과 제3 트랜지스터(T3) 사이에 연결되어 있고, 제2 트랜지스터(T2)의 제어 단자는 제1 노드(J1)에 연결되어 있다.

제3 트랜지스터(T3)는 제2 트랜지스터(T2)와 제2 노드(J2) 사이에 연결되어 있고, 제3 트랜지스터(T3)의 제어 단자는 제2 클럭 신호(CLK2)의 입력단에 연결되어 있다. 제3 트랜지스터(T3)는 제어 단자에 로우 레벨의 제2 클럭 신호(CLK2)가 공급될 때 턴 온 되고, 이때 제2 트랜지스터(T2)가 턴 온 되면 제1 전원 전압(VDD)과 제2 노드(J2)가 전기적으로 연결된다.

제4 트랜지스터(T4)는 제1 노드(J1)와 제1 클럭 신호(CLK1)의 입력단 사이에 연결되어 있고, 제4 트랜지스터(T4)의 제어 단자는 제2 노드(J2)에 연결되어 있다. 제4 트랜지스터(T4)는 제2 노드(J2)의 전압 레벨이 소정 값 이하의 로우 레벨로 하강할 때 턴 온 되어 제1 클럭 신호(CLK1)와 제1 노드(J1)를 전기적으로 연결한다.

제5 트랜지스터(T5)는 제1 노드(J1)와 로우 레벨 전압인 제2 전원 전압(VSS)의 입력단 사이에 연결되어 있고, 제5 트랜지스터(T5)의 제어 단자는 제1 클럭 신호(CLK1)의 입력단에 연결되어 있다. 제5 트랜지스터(T5)는 로우 레벨의 제1 클럭 신호(CLK1)가 입력될 때 턴 온 되어 제1 노드(J1)와 제2 전원 전압(VSS)을 전기적으로 연결한다.

제6 트랜지스터(T6)는 제1 전원 전압(VDD)과 제3 노드(J3) 사이에 연결되어 있고, 제6 트랜지스터(T6)의 제어 단자는 제1 노드(J1)에 연결되어 있다. 제6 트랜지스터(T6)는 제1 노드(J1)의 전압 레벨이 로우일 때 (즉, 제1 노드(J1)의 전압이 제6 트랜지스터(T6)의 입력 단자의 전압보다 작을 때) 턴 온 되어, 제1 전원 전압(VDD)과 스테이지(STi)의 출력단(OUT)을 전기적으로 연결한다.

제7 트랜지스터(T7)는 게이트 온 전압을 생성하여 출력하는, 스테이지(STi)의 가장 핵심적인 구성이다. 스테이지(STi)의 게이트 온 전압을 출력한다는 측면에서 제7 트랜지스터(T7)는 출력 트랜지스터로 칭해질 수 있다.

제7 트랜지스터(T7)는 제3 노드(J3)와 제2 클럭 신호(CLK2)의 입력단 사이에 연결되어 있고, 제7 트랜지스터(T7)의 제어 단자는 제2 노드(J2)에 연결되어 있다. 제3 노드(J3)는 스테이지(STi)의 출력단(OUT)과 동일하다. 제7 트랜지스터(T7)는 제2 노드(J2)의 전압 레벨이 로우일 때 턴 온 되어 스테이지(STi)의 출력단(OUT)과 제2 클럭 신호(CLK2)의 입력단을 전기적으로 연결한다. 즉, 제7 트랜지스터(T7)가 턴 온 되면, 스테이지 출력 신호(SSi)의 전압 레벨은 제2 클럭 신호(CLK2)의 전압 레벨과 동일해진다.

제2 클럭 신호(CLK2)가 제7 트랜지스터(T7)를 통하여 스테이지 출력 신호(SSi)인 게이트 온 전압으로 출력되므로, 출력 신호(SSi)의 특성은 특히 제7 트랜지스터(T7)에 의해 영향을 받는다. 제7 트랜지스터(T7)의 채널 폭(width)이 클수록 저항이 작아져서 제2 클럭 신호(CLK2)의 출력 특성이 더 좋아질 수 있다.

출력 특성은 출력 신호(SSi)의 라이징 및 폴링 특성일 수 있다. 제7 트랜지스터(T7)의 채널 폭이 클수록 출력 신호(SSi)의 라이징 속도 및 폴링 속도가 빨라진다. 반대로, 제7 트랜지스터(T7)의 채널 폭이 작을수록 출력 신호(SSi)의 파형에서 지연(delay)이 증가한다. 제7 트랜지스터(T7)는 버퍼 트랜지스터로 불릴 수 있고, 제7 트랜지스터(T7)의 채널 폭은 버퍼 크기로 불릴 수 있다.

본 발명의 실시예에 있어서, 상대적으로 적은 개수의 화소를 포함하는 화소행(예컨대 도 1의 상부 영역(A1)에 있는 화소행)에 연결되는 스테이지의 제7 트랜지스터(T7)는 상대적으로 많은 개수의 화소를 포함하는 화소행(예컨대 도 1의 중심 영역(Ac)에 있는 화소행)에 연결되는 스테이지의 제7 트랜지스터(T7)보다 채널 폭이 작을 수 있다. 예컨대, 중심 영역(Ac)의 화소행에 연결되어 있는 스테이지의 제7 트랜지스터(T7)의 채널 폭이 약 80 μm로 설계되는 경우, 상부 영역(A1)과 하부 영역(An)의 화소행에 연결되어 있는 스테이지의 제7 트랜지스터(T7)의 채널 폭은 약 40 μm로 설계될 수 있다. 또한, 중심 영역(Ac)과 상부 영역(A1) 사이의 영역(A2 내지 Ac-1)의 화소행에 연결되어 있는 스테이지의 제7 트랜지스터(T7)은 중심 영역(Ac)에서 상부 영역으로 갈수록 채널 폭이 약 80 μm 내지 약 40 μm로 점점 감소하게 설계될 수 있다. 마찬가지로, 중심 영역(Ac)과 하부 영역(An) 사이의 영역(Ac+1 내지 An-1)의 화소행에 연결되어 있는 스테이지의 제7 트랜지스터(T7)은 중심 영역(Ac)에서 하부 영역으로 갈수록 채널 폭이 약 80 μm 내지 약 40 μm로 점점 감소하게 설계될 수 있다. 이와 같은 식으로, 스테이지별 제7 트랜지스터(T7)의 채널 폭은 차등 설계될 수 있으며, 그 차등의 정도는 각 화소행에 대한 출력 신호(SSi)의 편차가 작아지거나 최소화되도록 설계될 수 있다. 다시 말해, 각각의 스테이지의 T7 트랜지스터의 채널 폭은 스테이지별 출력 신호(SSi)의 라이징 및 폴링 시간이 유사해지거나 실질적으로 동일해지도록 설계될 수 있다.

스테이지 간 채널 폭이 다른 제7 트랜지스터(T7)는 크기가 동일한 트랜지스터의 개수를 달리하거나, 하나 또는 그 이상의 트랜지스터의 크기를 다르게 함으로써 설계될 수 있다. 전자의 경우, 예컨대 채널의 폭과 길이가 5 X 5 크기인 트랜지스터를 10개 병렬 연결하면 50 X 5 크기의 트랜지스터가 되고, 2개 병렬 연결하면 10 X 5 크기의 트랜지스터가 된다.

제1 커패시터(C1)는 제2 노드(J2)와 제3 노드(J3) 사이에 연결되어 있다. 제1 커패시터(C1)는 자신의 두 전극 간 전위차에 해당되는 소정의 전압을 저장함으로써 제7 트랜지스터(T7)의 동작을 안정화한다.

제2 커패시터(C2)는 제1 전원 전압(VDD)과 제1 노드(J1) 사이에 연결되어 있다. 제2 커패시터(C2)는 제1 전원 전압(VDD) 또는 제1 노드(J1)에 인가되는 전압의 변동을 줄이는 역할을 한다.

한편, 도 4에 도시된 스테이지(STi)에서는 제1 및 제5 트랜지스터(T1, T5)의 제어 단자에 제1 클럭 신호(CLK1)가 공급되고 제3 트랜지스터(T3)의 제어 단자와 제7 트랜지스터(T7)의 입력 단자에 제2 클럭 신호(CLK2)가 공급되고 있지만, 각 스테이지로 입력되는 제1 및 제2 클럭 신호(CLK1, CLK2)는 스테이지마다 한 클럭만큼 시프트되어 공급될 수 있다. 예컨대, 도 4에 도시된 스테이지(STi)의 다음 단 스테이지(STi+1)에서는 제1 및 제5 트랜지스터(T1, T5)의 제어 단자에 제2 클럭 신호(CLK2)가 공급되고 제3 트랜지스터(T3)의 제어 단자와 제7 트랜지스터(T7)의 입력 단자에 제1 클럭 신호(CLK1)가 공급될 수 있다.

위와 같은 스테이지를 포함하는 시프트 레지스터는 화소 회로와 함께 기판 상에 집적될 수 있다. 이 경우 별도의 게이트 구동용 칩을 제조할 필요가 없어 제조 원가가 절감되는 장점이 있다. 하지만, 시프트 레지스터가 칩 등에 내장되어 기판에 실장될 수도 있다.

이하에서는 도 4에 도시된 스테이지의 동작을 도 5에 도시된 신호 파형과 결부하여 설명한다. 편의상, 트랜지스터의 문턱 전압 등의 요소는 고려하지 않기로 한다.

도 5를 참조하면, 우선, t1 구간 동안 로우 레벨의 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)가 제1 트랜지스터(T1)의 입력 단자에 공급된다. 또한, 로우 레벨의 제1 클럭 신호(CLK1)가 제1 트랜지스터(T1)의 제어 단자와 제5 트랜지스터(T5)의 제어 단자에 공급되고, 하이 레벨의 제2 클럭 신호(CLK2)가 제3 트랜지스터(T3)의 제어 단자와 제7 트랜지스터(T7)의 입력 단자에 공급된다. 여기서, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 위상이 순차적으로 지연된 파형을 갖는 신호이다. 이에 의해 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)는 턴 온 되고, 제3 트랜지스터(T3)는 턴 오프 된다.

제5 트랜지스터(T5)가 턴 온 되면, 제1 노드(J1)에는 제2 전원 전압(VSS)이 전달된다. 따라서 t1 구간 동안 제1 노드(J1)에는 로우 레벨의 전압이 인가된다. 이때, 로우 레벨의 제1 노드(J1)의 전압에 따라 제6 트랜지스터(T6)가 턴 온 되어 제1 전원 전압(VDD)을 스테이지(STi)의 출력단(OUT)으로 공급한다. 따라서 스테이지(STi)에서 출력되는 출력 신호(SSi)는 t1 구간 동안 하이 레벨을 유지한다. 제2 노드(J2)에는 로우 레벨의 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)가 인가되고, 제1 커패시터(C1)에는 제7 트랜지스터(T7)가 턴 온 될 수 있는 전압이 충전된다.

이후, t2 구간 동안 하이 레벨의 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)가 제1 트랜지스터(T1)의 입력 단자에 공급된다. 또한, 제1 트랜지스터(T1)의 제어 단자와 제5 트랜지스터(T5)의 제어 단자에는 하이 레벨의 제1 클럭 신호(CLK1)가 공급되고, 제3 트랜지스터(T3)의 제어 단자와 제7 트랜지스터(T7)의 입력 단자에는 로우 레벨의 제2 클럭 신호(CLK2)가 공급된다. 그러면, 하이 레벨의 제1 클럭 신호(CLK1)에 대응하여 제1 및 제5 트랜지스터(T1, T5)가 턴 오프 된다. 또한, 이전 구간인 t1 구간에서 제1 커패시터(C1)에 제7 트랜지스터(T7)를 턴 온 시킬 수 있는 전압이 충전되었기 때문에 제7 트랜지스터(T7)는 턴 온 상태를 유지한다. 이에 의해 스테이지(STi)의 출력 신호(SSi)의 파형은 제2 클럭 신호(CLK2)의 파형을 따르게 된다. 즉, t2 구간에서 스테이지(STi)의 출력 신호(SSi)는 로우 레벨을 갖는다.

t2 구간에서 제2 클럭 신호(CLK2)가 하이 레벨에서 로우 레벨로 변함에 따라 제7 트랜지스터(T7)의 게이트-소스 간 커패시터(도시되지 않음)의 커플링 작용에 의해 제2 노드(J2)는 t1 구간에서의 로우 레벨보다 더 낮은 로우 레벨을 갖는다. 이에 의해 제4 트랜지스터(T4)가 턴 온 되어 제1 노드(J1)는 하이 레벨을 갖는다.

이후, t3 구간 동안 하이 레벨의 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)가 제1 트랜지스터(T1)의 입력 단자에 공급되고, 하이 레벨의 제1 클럭 신호(CLK1)가 제1 트랜지스터(T1)의 제어 단자 및 제5 트랜지스터(T5)의 제어 단자에 공급되고, 하이 레벨의 제2 클럭 신호(CLK2)가 제3 트랜지스터(T3)의 제어 단자 및 제7 트랜지스터(T7)의 입력 단자에 공급된다. 그러면, 하이 레벨의 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)와 제1 및 제2 클럭 신호(CLK1, CLK2)에 대응하여, 제1, 제3 및 제5 트랜지스터(T1, T3, T5)가 턴 오프 상태를 유지한다. 제7 트랜지스터(T7)는 제1 커패시터(C1)에 의하여 턴 온 상태를 유지하며, 이에 의하여 스테이지(STi)의 출력 신호(SSi)는 제2 클럭 신호(CLK2)의 파형을 따라 하이 레벨을 갖는다.

이때, 제7 트랜지스터(T7)의 게이트-소스 간 커패시터의 커플링 작용에 의해 제2 노드(J2)는 t2 구간에서의 로우 레벨에서 소정의 값만큼 상승하여 t1 구간에서의 레벨과 유사하거나 동일한 레벨을 갖는다. 이에 따라, 제4 트랜지스터(T4)가 턴 온 상태를 유지함으로써 제1 노드(J1)는 하이 레벨을 유지한다.

이후의 구간에서는 수직 개시 신호(STV) 또는 이전 단 스테이지 출력 신호(SSi-1)와 제2 노드(J2)가 하이 레벨을 유지하기 때문에 스테이지(STi)의 출력 신호(SSi)도 하이 레벨을 유지한다.

전술한 바와 같은 구동에 의하여, 본 발명의 실시예에 따른 시프트 레지스터의 스테이지(STi)는 자신에게 입력되는 이전 단 스테이지 출력 신호(SSi-1) 또는 수직 개시 신호(STV)를 제1 및 제2 클럭 신호(CLK1, CLK2)에 대응하여 한 클럭만큼 위상 지연시켜 출력단(OUT)으로 출력한다.

도 6 및 도 7은 도 4의 스테이지의 출력단의 전압과 도 2의 화소의 구동 트랜지스터의 게이트 전압의 관계를 나타내는 그래프이다.

도 6은 도 1에 도시된 상부 영역(A1)에 있는 화소행과 중심 영역(Ac)에 있는 화소행에 모두 T7 트랜지스터의 채널 폭이 동일한 스테이지(m=10, 여기서 m은 T7 트랜지스터를 구성하는 트랜지스터의 개수)가 연결되어 있는 경우로서, T7 트랜지스터는 크기가 동일한 트랜지스터 10개가 병렬 연결되어 있다. 도 7은 중심 영역(Ac)에 있는 화소행에는 T7 트랜지스터의 채널 폭이 도 6의 경우와 동일한 스테이지(m=10)가 연결되어 있지만, 상부 영역(A1)에 있는 화소행에는 T7 트랜지스터의 채널 폭이 약 1/10인 스테이지(m=1)가 연결되어 있는 경우이다.

채널 폭(T7의 트랜지스터 개수 m=10)을 갖는 스테이지가 연결된 경우이고, 도 7은 상부 영역(A1)에 있는 화소행에는 작은 버퍼 크기(m=1)를 갖는 스테이지가 연결된 경우이다.

도 6을 참조하면, 상부 영역(A1)의 화소행과 연결된 스테이지의 출력 신호(V1(SS))는 중심 영역(Ac)의 화소행과 연결된 스테이지의 출력 신호(Vc(SS))보다 라이징 시간 및 폴링 시간이 모두 빠르다. 그 결과 상부 영역(A1)의 화소와 중심 영역(Ac)의 화소에 동일한 데이터 전압을 인가하더라도, 도 2의 화소 회로에서 구동 트랜지스터(M3)의 제어 단자인 제2 노드(N2)의 전압(V1(N2), Vc(N2))은 두 영역(A1, Ac)에 있는 화소 간에 차이(ΔV)가 발생한다. 이로 인해 각 영역의 화소의 발광 소자(LD)를 흐르는 전류량의 차이가 발생하고, 결국 상부 영역(A1)과 중심 영역(Ac) 간에 휘도차가 발생한다.

아래 표 1은 상부 영역(A1)과 중심 영역(Ac)에 있는 화소의 발광 소자(LD)를 흐르는 전류를 시뮬레이션한 결과를 나타낸다. 중심 영역(Ac)에 있는 발광 소자에는 상부 영역(A1)에 있는 발광 소자보다 계조에 따라 -1.71% 내지 -12.58% 정도 전류가 덜 흐르는 것을 알 수 있다. 이것은 중심 영역(Ac)의 휘도가 상부 영역(A1)의 휘도보다 낮음을 의미한다.

Gray	255	127	87	31
A1	1.87E-08	4.05E-09	1.74E-09	1.93E-10
Ac	1.84E-08	3.94E-09	1.61E-09	1.71E-10
전류차 (%)	-1.71	-2.82	-8.13	-12.58

도 7을 참조하면, 상부 영역(A1)의 화소행과 연결된 스테이지의 출력 신호(V1(SS))와 중심 영역(Ac)의 화소행과 연결된 스테이지의 출력 신호(Vc(SS))는 라이징 시간 및 폴링 시간이 거의 동일하다. 그 결과 상부 영역(A1)의 화소와 중심 영역(Ac)의 화소에 동일한 데이터 전압의 인가 시, 두 영역(A1, Ac) 간에 제2 노드(N2)의 전압(V1(N2), Vc(N2))의 차이(ΔV)가 현저하게 줄어든다. 그 결과 상부 영역(A1)과 중심 영역(Ac)에 있는 화소의 발광 소자를 흐르는 전류를 시뮬레이션한 결과를 나타낸 표 2에서 알 수 있듯이, 두 영역 간에 계조별 전류차가 개선되는 것을 확인할 수 있다.

계조	255	127	87	31
A1	1.86E-08	3.99E-09	1.64E-09	1.76E-10
Ac	1.84E-08	3.93E-09	1.61E-09	1.71E-10
전류차 (%)	-0.89	-1.45	-2.00	-2.98

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.

100: 표시 패널 200: 신호 제어부
300: 데이터 구동부 400: 게이트 구동부
500: 발광 구동부 CKL, CLK1, CLK2: 클럭 신호
LD: 발광 소자 M1-M6: 화소 회로의 트랜지스터
T1-T7: 스테이지의 트랜지스터

Claims

복수의 게이트선 및 상기 복수의 게이트선과 연결되는 복수의 화소를 포함하며, p개의 화소를 포함하는 제1 화소행 및 p개보다 적은 q개의 화소를 포함하는 제2 화소행을 포함하는 표시 패널; 및
상기 복수의 게이트선에 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부;를 포함하며,
각각의 스테이지는 클럭 신호 입력단과 스테이지 출력단 사이에 연결되어 있으며 게이트 신호를 출력하는 출력 트랜지스터를 포함하고,
상기 제1 화소행의 게이트선에 연결되어 있는 스테이지의 출력 트랜지스터의 채널 폭이 상기 제2 화소행의 게이트선에 연결되어 있는 스테이지의 출력 트랜지스터의 채널 폭보다 큰 표시 장치.
제1항에서,
상기 출력 트랜지스터는 제2 클럭 신호 입력단에 연결되어 있는 입력 단자, 상기 스테이지 출력단에 연결되어 있는 출력 단자, 그리고 J2 노드에 연결되어 있는 제어 단자를 포함하는 표시 장치.
제2항에서,
상기 출력 트랜지스터의 채널 폭의 차이는 상기 제1 화소행에 인가되는 게이트 신호의 특성과 상기 제2 화소행에 인가되는 게이트 신호의 특성 간의 편차가 작아지게 하는 값을 갖는 표시 장치.
제3항에서,
상기 게이트 신호의 특성은 게이트 온 전압의 폴링 시간 및 라이징 시간인 표시 장치.
제2항에서,
각각의 상기 스테이지에는 수직 시작 신호 또는 이전 단 스테이지 출력 신호, 제1 및 제2 클럭 신호, 그리고 제1 및 제2 전원 전압이 입력되는 표시 장치.
제5항에서,
상기 제1 및 제2 클럭 신호는 위상이 순차적으로 지연된 파형을 갖는 표시 장치.
제2항에서,
각각의 스테이지는 J1 노드 및 J2 노드, 그리고 상기 J1 노드 및 J2 노드의 전압 레벨을 하이 또는 로우로 제어하는 전압 레벨 제어부를 포함하는 표시 장치.
제7항에서,
상기 전압 레벨 제어부는 T1, T2, T3 및 T4 트랜지스터를 포함하며,
상기 T1 트랜지스터는 수직 개시 신호 또는 이전 단 스테이지 출력 신호의 입력단과 상기 J2 노드 사이에 연결되어 있고,
상기 T2 트랜지스터는 상기 제1 전원 전압과 상기 T3 트랜지스터 사이에 연결되어 있고,
상기 T3 트랜지스터는 상기 T2 트랜지스터와 상기 J2 노드 사이에 연결되어 있고,
상기 T4 트랜지스터는 상기 J1 노드와 제1 클럭 신호 입력단 사이에 연결되어 있으며,
상기 T1, T2, T3 및 T4 트랜지스터 각각의 제어 단자는 상기 제1 클럭 신호 입력단, 상기 J1 노드, 상기 제2 클럭 신호 입력단 및 상기 J2 노드에 연결되어 있는 표시 장치.
제7항에서,
각각의 스테이지는 제2 전원 전압과 상기 J1 노드 사이에 연결되어 있으며, 제어 단자가 제1 클럭 신호 입력단에 연결되어 있는 T5 트랜지스터를 포함하는 표시 장치.
제9항에서,
각각의 스테이지는 제1 전원 전압과 상기 스테이지 출력단 사이에 연결되어 있으며, 제어 단자가 상기 J1 단자에 연결되어 있는 T6 트랜지스터를 포함하는 표시 장치.
제10항에서,
각각의 스테이지는 상기 J2 노드와 상기 스테이지 출력단 사이에 연결되어 있는 제1 커패시터를 포함하는 표시 장치.
제11항에서,
각각의 스테이지는 상기 J1 노드와 상기 제1 전원 전압 사이에 연결되어 있는 제2 커패시터를 포함하는 표시 장치.
제1항에서,
상기 표시 패널 또는 상기 표시 패널의 표시 영역은 사각형이 아닌 형상을 갖는 표시 장치.
제13항에서,
상기 표시 패널 또는 상기 표시 영역은 실질적으로 원형 또는 타원형인 표시 장치.
제1항에서,
상기 게이트 구동부는 상기 표시 패널에 집적되어 있는 표시 장치.