TWI690912B - 顯示面板及驅動方法 - Google Patents

Abstract

一種顯示面板包含第一、第二顯示區、第一、第二閘極驅動電路、第一、第二與第三閘極線。第二顯示區包含開口以及第一、第二子顯示區。第一閘極線位於第一子顯示區。第二閘極線位於第二子顯示區。第三閘極線位於第一顯示區，並從第一閘極線以及第二閘極線中之一者接收第一閘極訊號。第一閘極驅動電路交錯輸出第一以及第二閘極訊號至第一閘極線。第二閘極驅動電路交錯輸出第一以及第二閘極訊號至第二閘極線。第二閘極訊號的上升時間與下降時間長於第一閘極訊號的上升時間與下降時間。

Description

顯示面板及驅動方法

本案是有關於一種顯示面板及驅動方法，且特別是有關於一種具有開口的顯示面板及其驅動方法。

在現在，智慧手機螢幕越來越大，並且在不增加手機體積的前提之外，多手機大廠都採用窄邊框或超窄邊框的高解析度顯示面板，以提高顯示部分占比，進而使顯示部分加大。然而，受限於手機上的聲光元件(如鏡頭、揚聲器等)，限制了矩形的顯示面板的可占比。於是，具有開口的顯示面板被開發，以進一步提高顯示面板的可占比。然而，由於開口部分無法配置線路，因此新的佈局方式被提出以適用於具有開口的顯示面板，以使顯示面板上畫素可以正常驅動。

然，開口兩側的顯示區域因為是單邊驅動，相對於推動整個面內，所控制顯示畫素都算是近端，波型接近。其餘顯示區域因為是交錯單驅動，所驅動畫素分近、遠端，波型會產生差異，而產生交界現象。

本案之一態樣是在提供一種顯示面板，包含第一顯示區、第二顯示區、第一閘極驅動電路以及第二閘極驅動電路、多條第一閘極線、多條第二閘極線、第三閘極線。第二顯示區包含開口以及位於開口兩側的第一子顯示區、第二子顯示區。第一閘極驅動電路以及第二閘極驅動電路位於第一顯示區與第二顯示區的兩側。多條第一閘極線位於第一子顯示區，與第一閘極驅動電路相耦接。多條第二閘極線，位於第二子顯示區，與第二閘極驅動電路相耦接。多條第三閘極線，位於第一顯示區，與第一閘極驅動電路以及第二閘極驅動電路中之一者相耦接，並從第一閘極驅動電路以及第二閘極驅動電路中之一者接收第一閘極訊號。第一閘極驅動電路交錯輸出第一閘極訊號以及第二閘極訊號至多條第一閘極線。第二閘極驅動電路交錯輸出第一閘極訊號以及第二閘極訊號至多條第二閘極線。第二閘極訊號的上升時間長於第一閘極訊號的上升時間，且第二閘極訊號的下降時間長於第一閘極訊號的下降時間。

本案之一態樣是在提供一種驅動方法，適用於顯示面板。顯示面板包含第一顯示區、第二顯示區、第一閘極驅動電路以及第二閘極驅動電路，第二顯示區包含開口。由第一閘極驅動電路輸出第一閘極訊號至位於第一顯示區的多條第一閘極線。由第二閘極驅動電路輸出第一閘極訊號至位於第一顯示區的多條第二閘極線，其中多條第一閘極線與多條第二閘極線交錯排列。由第一閘極驅動電路以及第二 閘極驅動電路交錯輸出第一閘極訊號以及第二閘極訊號至位於第二顯示區的多條第三閘極線。第二閘極訊號的上升時間長於第一閘極訊號的上升時間，且第二閘極訊號的下降時間長於第一閘極訊號的下降時間。

因此，根據本案之技術態樣，本案之實施例藉由提供一種顯示面板及驅動方法，透過對驅動開口兩側的顯示區域的單邊驅動電路做補償，使單邊驅動波型近似於交錯單驅動的顯示區域的近端遠端交錯之波型，避免交錯現象的產生。

100‧‧‧顯示面板

AA、AA1、AA2、AS1、AS2‧‧‧顯示區

GD1、GD2‧‧‧閘極驅動電路

LSR1至LSR6、RSR1至RSR6‧‧‧移位暫存器

OP‧‧‧開口

PX‧‧‧畫素電路

F11至F13、F21至F23、F31至F36‧‧‧閘極線

GS1、GS2‧‧‧閘極訊號

G21至G24、G31至G36‧‧‧電晶體

VGH‧‧‧電壓

L1、L2‧‧‧負載

CK‧‧‧時脈訊號

200、300‧‧‧移位暫存器

400‧‧‧驅動方法

S410至S450‧‧‧步驟

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係根據本案之一些實施例所繪示之一種顯示面板的示意圖。

第2圖係根據本案之一些實施例所繪示之一種移位暫存器的示意圖。

第3圖係根據本案之一些實施例所繪示之一種用以輸出閘極訊號的移位暫存器的示意圖。

第4圖係根據本案之一些實施例所繪示之一種驅動方法的示意圖。

以下揭示提供許多不同實施例或例證用以實施本發明的不同特徵。特殊例證中的元件及配置在以下討論中 被用來簡化本揭示。所討論的任何例證只用來作解說的用途，並不會以任何方式限制本發明或其例證之範圍和意義。此外，本揭示在不同例證中可能重複引用數字符號且/或字母，這些重複皆為了簡化及闡述，其本身並未指定以下討論中不同實施例且/或配置之間的關係。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，而『耦接』或『連接』還可指二或多個元件相互操作或動作。

在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本發明的本意。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。本案文件中提到的「及/或」是指表列元件的任一者、全部或至少一者的任意組合。

請參閱第1圖。第1圖係根據本案之一些實施例所繪示之一種顯示面板100的示意圖。如第1圖所繪示，顯示面板100包含顯示區AA、閘極驅動電路GD1、GD2。顯示區AA包含顯示區AA1以及AA2。顯示區AA1包含開口OP以及位於開口OP兩側的子顯示區AS1以及AS2。閘極驅動電路GD1與GD2位於顯示區AA1與AA2的兩側。

顯示面板100更包含位於子顯示區AS1的閘極線F11至F13、位於子顯示區AS2的閘極線F21至F23、位於顯示區AA2的閘極線F31至F36。

於連接關係上，閘極線F11至F13與閘極驅動電路GD1相耦接，並與位於子顯示區AS1中的畫素電路PX相耦接。閘極線F21至F23與閘極驅動電路GD2相耦接，並與位於子顯示區AS2中的畫素電路PX相耦接。閘極線F31至F36與閘極驅動電路GD1、GD2中之一者相耦接，並與位於顯示區AA2中的畫素電路PX相耦接。

如第1圖所繪示，閘極驅動電路GD1交錯輸出閘極訊號GS1、GS2至閘極線F11至F13。閘極驅動電路GD2交錯輸出閘極訊號GS1、GS2至閘極線F21至F23。閘極驅動電路GD1、GD2輸出閘極訊號GS1至閘極線F31至F36。

詳細而言，閘極驅動電路GD1輸出閘極訊號GS1至閘極線F11，閘極驅動電路GD1輸出閘極訊號GS2至閘極線F12，閘極驅動電路GD1輸出閘極訊號GS1至閘極線F13。另一方面，閘極驅動電路GD2輸出閘極訊號GS2至閘極線F21，閘極驅動電路GD2輸出閘極訊號GS1至閘極線 F22，閘極驅動電路GD2輸出閘極訊號GS2至閘極線F23。

於顯示區AA2的部分，閘極驅動電路GD2輸出閘極訊號GS1至閘極線F31、F33、F35，閘極驅動電路GD1輸出閘極訊號GS1至閘極線F32、F34、F36。

閘極訊號GS2的上升時間長於閘極訊號GS1的上升時間，而閘極訊號GS2的下降時間長於閘極訊號GS1的下降時間。

由於顯示區AA2的驅動方式係採交錯單驅動的方式。於此情況下，閘極線F31至F36的近端所接收的訊號係閘極訊號GS1，但傳送到閘極線F31至F36的遠端時，閘極訊號的波形會失真，使得閘極線F31至F36的遠端的訊號波形為閘極訊號GS2的波形。於本案的實施例中，於顯示區AA1的區域，閘極驅動電路GD1、GD2交錯輸出閘極訊號GS1、GS2至閘極線F11至F13與閘極線F21至F23。如此，可使顯示區AA1與AA2的左右兩側的閘極訊號一致，即無論係於顯示區AA1或AA2，左右兩側所接收到的閘極訊號均為閘極訊號GS1、GS2交錯。如此，可避免交錯現象的產生。

於部分實施例中，如第1圖所繪示，閘極驅動電路GD1輸出閘極訊號GS1至閘極線F11至F13中的奇數條閘極線，閘極驅動電路GD1輸出閘極訊號GS2至閘極線F11至F13中的偶數條閘極線。另一方面，閘極驅動電路GD2輸出閘極訊號GS1至閘極線F21至F23中的偶數條閘極線，閘極驅動電路GD2輸出閘極訊號GS2至閘極線F21至F23 中的奇數條閘極線。

然而，本案不以上述為限。於其他一些實施例中，閘極驅動電路GD1輸出閘極訊號GS1至閘極線F11至F13中的偶數條閘極線，閘極驅動電路GD1輸出閘極訊號GS2至閘極線F11至F13中的奇數條閘極線。另一方面，閘極驅動電路GD2輸出閘極訊號GS1至閘極線F21至F23中的奇數條閘極線，閘極驅動電路GD2輸出閘極訊號GS2至閘極線F21至F23中的偶數條閘極線。

於部分實施例中，如第1圖所示，閘極驅動電路GD1包含多個移位暫存器LSR1至LSR6。閘極驅動電路GD2包含多個移位暫存器RSR1至RSR6。移位暫存器LSR1輸出閘極訊號GS1至閘極線F11，移位暫存器LSR2輸出閘極訊號GS2至閘極線F12，移位暫存器LSR3輸出閘極訊號GS1至閘極線F13。另一邊，移位暫存器RSR1輸出閘極訊號GS2至閘極線F21，移位暫存器RSR2輸出閘極訊號GS1至閘極線F22，移位暫存器RSR3輸出閘極訊號GS2至閘極線F23。

也就是說，閘極驅動電路GD1中輸出閘極訊號GS1的移位暫存器LSR1、LSR3與輸出閘極訊號GS2的移位暫存器LSR2交錯排列。同樣地閘極驅動電路GD2中輸出閘極訊號GS1的移位暫存器RSR2與輸出閘極訊號GS2的移位暫存器RSR1、RSR3交錯排列。

請參閱第2圖。第2圖係根據本案之一些實施例所繪示之一種移位暫存器200的示意圖。如第2圖所繪示， 移位暫存器200包含驅動電晶體G21、上拉電晶體G22以及下拉電晶體G23、G24。於連接關係上，上拉電晶體G22的控制端用以接收VGH電壓，上拉電晶體G22的一端與驅動電晶體G21的控制端相耦接。驅動電晶體的一端用以接收時脈訊號CK，驅動電晶體的另一端、下拉電晶體G23的一端、下拉電晶體G24與負載L1的一端耦接於節點N21。節點N21並耦接於多條閘極線F11至F13、F21至F23以及F31至F36中之一者，以輸出閘極訊號至畫素電路。此外，節點N21並耦接於下一級的移位暫存器，用以輸出下級訊號至下一級的移位暫存器。

如第2圖所繪式的移位暫存器200可用以表示第1圖中的移位暫存器LSR1至LSR6、RSR1至RSR6。需注意的是，於移位暫存器LSR1至LSR6、RSR1至RSR6中，用以輸出閘極訊號GS1的移位暫存器的驅動電晶體G21的通道長寬比大於輸出閘極訊號GS2的移位暫存器的驅動電晶體G21的通道長寬比。如此，可使移位暫存器輸出的閘極訊號GS1的上升時間較移位暫存器輸出的閘極訊號GS2的上升時間短，並使移位暫存器輸出的閘極訊號GS1的下降時間較移位暫存器輸出的閘極訊號GS2的下降時間短。

請參閱第3圖。第3圖係根據本案之一些實施例所繪示之一種用以輸出閘極訊號GS2的移位暫存器300的示意圖。如第3圖所繪示，移位暫存器300包含補償電晶體G31、驅動電晶體G32、上拉電晶體G33以及下拉電晶體G34、G35、G36。於連接關係上，上拉電晶體G33的控制 端耦接於電壓VGH，上拉電晶體G33的一端與補償電晶體G31的控制端以及驅動電晶體G32的控制端耦接，即補償電晶體G31與驅動電晶體G32互相串接。補償電晶體G31的一端以及驅動電晶體G32的一端耦接於時脈訊號CK。補償電晶體G31的另一端耦接於下拉電晶體G34的一端。驅動電晶體G32的另一端耦接於下拉電晶體G35的一端、下拉電晶體G36的一端以及負載L1。此外，補償電晶體G31的另一端並耦接於下一級的移位暫存器，用以輸出下級訊號至下一級的移位暫存器。上拉電晶體G32的另一端並耦接於多條閘極線F11至F13、F21至F23以及F31至F36中之一者，以輸出閘極訊號至畫素電路。

如第3圖所繪式的移位暫存器300可用以表示第1圖中輸出閘極訊號GS2的移位暫存器LSR2、RSR1與RSR3。於部分實施例中，如第1圖中所示輸出閘極訊號GS1的移位暫存器LSR1、LSR3、RSR2、LSR4至LSR6、RSR4至RSR6係如第2圖所繪式之移位暫存器200，而如第1圖中所示輸出閘極訊號GS2的移位暫存器LSR2、RSR1、RSR2係如第3圖所繪式之移位暫存器300。

於此情況下，用以輸出閘極訊號GS2的移位暫存器300的驅動電晶體G32的通道長寬比大於用以輸出閘極訊號GS1的移位暫存器200的驅動電晶體G21的通道長寬比。如此，可使移位暫存器輸出的閘極訊號GS1的上升時間較移位暫存器輸出的閘極訊號GS2的上升時間短，並使移位暫存器輸出的閘極訊號GS1的下降時間較移位暫存器輸 出的閘極訊號GS2的下降時間短。

於部分實施例中，補償電晶體G31的通道長寬比與驅動電晶體G32的通道長寬比的和相等於驅動電晶體G21的通道長寬比。如此，可使用以輸出閘極訊號GS2的移位暫存器300的寄生電容與用以輸出閘極訊號GS1的移位暫存器200的寄生電容維持一致或相近。

於部分實施例中，如第3圖所繪示，移位暫存器300更包含負載L2。即，用以輸出閘極訊號GS2的移位暫存器300於閘極線上的負載大於用以輸出閘極訊號GS1的移位暫存器200於閘極線上的負載。如此，亦可使移位暫存器輸出的閘極訊號GS1的上升時間較移位暫存器輸出的閘極訊號GS2的上升時間短，並使移位暫存器輸出的閘極訊號GS1的下降時間較移位暫存器輸出的閘極訊號GS2的下降時間短。

此外，於第3圖中，由於下拉電晶體G34至G36互相串接，移位暫存器300相較於移位暫存器200的下拉效率更佳。

於第3圖的實施例中，透過輸出閘極訊號GS2的移位暫存器300的驅動電晶體G32的通道長寬比小於用以輸出閘極訊號GS1的移位暫存器200的驅動電晶體G21的通道長寬比，以使移位暫存器輸出的閘極訊號GS1的上升時間較移位暫存器輸出的閘極訊號GS2的上升時間短，並使移位暫存器輸出的閘極訊號GS1的下降時間較移位暫存器輸出的閘極訊號GS2的下降時間短。於此同時，由於驅動電 晶體G32的通道長寬比減小可能會造成波形失真，使得下級訊號的輸出產生錯誤，因此，透過設置補償電晶體G31，以透過補償電晶體G31的一端輸出波形與閘極訊號GS1相同或較相近的訊號，以避免下級訊號的輸出產生錯誤。

請參閱第4圖。第4圖係根據本案之一些實施例所繪示之一種驅動方法400的示意圖。驅動方法包含步驟S410至S450。為了方便例示與說明，請一併參閱第1圖與第4圖。

於步驟S410中，由第一閘極驅動電路輸出第一閘極訊號至位於第一顯示區的多條第一閘極線。舉例而言，由第1圖中的閘極驅動電路GD1輸出閘極訊號GS1至位於顯示區AA2的閘極線F32、F34、F36。

於步驟S430中，由第二閘極驅動電路輸出第一閘極訊號至位於第一顯示區的多條第二閘極線，其中多條第一閘極線與多條第二閘極線交錯排列。舉例而言，由第1圖中的閘極驅動電路GD2輸出閘極訊號GS1至位於顯示區AA2的閘極線F31、F33、F35。閘極線F32、F34、F36與閘極線F31、F33、F35交錯排列。

於步驟S450中，由第一閘極驅動電路以及第二閘極驅動電路交錯輸出第一閘極訊號以及第二閘極訊號至位於第二顯示區的多條第三閘極線。舉例而言，由第1圖中的閘極驅動電路GD1輸出閘極訊號GS1至閘極線F12，由第1圖中的閘極驅動電路GD1輸出閘極訊號GS2至閘極線F11、F13。由第1圖中的閘極驅動電路GD2輸出閘極訊號 GS1至閘極線F21、F23，由第1圖中的閘極驅動電路GD2輸出閘極訊號GS2至閘極線F22。

閘極訊號GS2的上升時間長於閘極訊號GS1的上升時間，而閘極訊號GS2的下降時間長於閘極訊號GS1的下降時間。如此一來，於顯示區AA1的區域，閘極驅動電路GD1、GD2交錯輸出閘極訊號GS1、GS2至閘極線F11至F13與閘極線F21至F23。在此情況下，可使顯示區AA1與AA2的左右兩側的閘極訊號一致，即無論係於顯示區AA1或AA2，左右兩側所接收到的閘極訊號均為閘極訊號GS1、GS2交錯。

於實作上，第2圖與第3圖中的電晶體G21至G24、G31至G36可以用P型的低溫多晶矽薄膜電晶體來實現，但本實施例並不以此為限。例如，電晶體G21至G24、G31至G36也可以用P型的非晶矽(amorphous silicon)薄膜電晶體來實現。在一些實施方式中，也可以採用N型的薄膜電晶體來實現，本發明不限制所採用的電晶體型態。

由上述本案之實施方式可知，本案之實施例藉由提供一種顯示面板及驅動方法。透過對驅動開口兩側的顯示區域的單邊驅動電路做補償，使單邊驅動波型近似於交錯單驅動的顯示區域的近端遠端交錯之波型，避免交錯現象的產生。

另外，上述例示包含依序的示範步驟，但該些步驟不必依所顯示的順序被執行。以不同順序執行該些步驟皆在本揭示內容的考量範圍內。在本揭示內容之實施例的精 神與範圍內，可視情況增加、取代、變更順序及/或省略該些步驟。

雖然本案已以實施方式揭示如上，然其並非用以限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧顯示面板

AA、AA1、AA2、AS1、AS2‧‧‧顯示區

GD1、GD2‧‧‧閘極驅動電路

LSR1至LSR6、RSR1至RSR6‧‧‧移位暫存器

OP‧‧‧開口

PX‧‧‧畫素電路

F11至F13、F21至F23、F31至F36‧‧‧閘極線

GS1、GS2‧‧‧閘極訊號

Claims (10)

1. 一種顯示面板，包含：一第一顯示區；一第二顯示區，包含一開口以及位於該開口兩側的第一子顯示區、第二子顯示區；一第一閘極驅動電路以及一第二閘極驅動電路，位於該第一顯示區與該第二顯示區的兩側；複數條第一閘極線，位於該第一子顯示區，與該第一閘極驅動電路相耦接；複數條第二閘極線，位於該第二子顯示區，與該第二閘極驅動電路相耦接；以及複數條第三閘極線，位於該第一顯示區，與該第一閘極驅動電路以及該第二閘極驅動電路中之一者相耦接，並從該第一閘極驅動電路以及該第二閘極驅動電路中之一者接收一第一閘極訊號；其中該第一閘極驅動電路交錯輸出該第一閘極訊號以及一第二閘極訊號至該些第一閘極線；其中該第二閘極驅動電路交錯輸出該第一閘極訊號以及該第二閘極訊號至該些第二閘極線；其中該第二閘極訊號的上升時間長於該第一閘極訊號的上升時間，且該第二閘極訊號的下降時間長於該第一閘極訊號的下降時間。
2. 如請求項第1項所述之顯示面板，其中該第 一閘極驅動電路輸出該第一閘極訊號至該些第一閘極線中的偶數條閘極線，並輸出該第二閘極訊號至該些第一閘極線中的奇數條閘極線，其中該第二閘極驅動電路輸出該第一閘極訊號至該些第一閘極線中的奇數條閘極線，並輸出該第二閘極訊號至該些第一閘極線中的偶數條閘極線。
3. 如請求項第1項所述之顯示面板，其中該第一閘極驅動電路輸出該第一閘極訊號至該些第一閘極線中的奇數條閘極線，並輸出該第二閘極訊號至該些第一閘極線中的偶數條閘極線，其中該第二閘極驅動電路輸出該第一閘極訊號至該些第一閘極線中的偶數條閘極線，並輸出該第二閘極訊號至該些第一閘極線中的奇數條閘極線。
4. 如請求項第1項所述之顯示面板，其中該第一閘極驅動電路以及該第二閘極驅動電路分別包含複數個第一移位暫存器以及複數個第二移位暫存器，其中該些第一移位暫存器分別輸出該第一閘極訊號，其中該些第二移位暫存器分別輸出該第二閘極訊號，且該些第一移位暫存器與該些第二移位暫存器交錯排列。
5. 如請求項第4項所述之顯示面板，其中該些第一移位暫存器分別包含一第一驅動電晶體，該些第二移位暫存器分別包含一第二驅動電晶體，且該第一驅動電晶體的通道長寬比大於該第二驅動電晶體的通道長寬比。
6. 如請求項第4項所述之顯示面板，其中該些第一移位暫存器分別包含一第一驅動電晶體；其中該些第二移位暫存器分別包含一補償電晶體以及一第二驅動電晶體，其中該補償電晶體與該第二驅動電晶體互相串接，且該補償電晶體用以傳送一下級訊號至下一級之該些第一移位暫存器中之一者，該第二驅動電晶體用以傳送該第二閘極訊號。
7. 如請求項第6項所述之顯示面板，其中該第一驅動電晶體的通道長寬比大於該第二驅動電晶體的通道長寬比。
8. 如請求項第7項所述之顯示面板，其中該第一驅動電晶體的通道長寬比相等於該補償電晶體的通道長寬比與該第二驅動電晶體的通道長寬比的總和。
9. 如請求項第4項所述之顯示面板，其中該些第一移位暫存器分別包含一第一負載，其中該些第二移位暫存器分別包含一第二負載，且該第二負載大於該第一負載。
10. 一種驅動方法，適用於一顯示面板，其中該顯示面板包含一第一顯示區、一第二顯示區、一第一閘極驅動電路以及一第二閘極驅動電路，其中該第二顯示區包含 一開口：由該第一閘極驅動電路輸出一第一閘極訊號至位於該第一顯示區的複數條第一閘極線；由該第二閘極驅動電路輸出該第一閘極訊號至位於該第一顯示區的複數條第二閘極線，其中該些第一閘極線與該些第二閘極線交錯排列；由該第一閘極驅動電路以及該第二閘極驅動電路交錯輸出該第一閘極訊號以及一第二閘極訊號至位於該第二顯示區的複數條第三閘極線；其中該第二閘極訊號的上升時間長於該第一閘極訊號的上升時間，且該第二閘極訊號的下降時間長於該第一閘極訊號的下降時間。

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