KR20170130016A - 표시 장치 - Google Patents

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Abstract

본 발명은 데드 스페이스를 축소할 수 있도록 한 표시 장치에 관한 것이다.
본 발명의 실시예에 의한 표시 장치는, 적어도 제1 코너부가 라운딩된 화소 영역과 상기 화소 영역의 외곽 둘레를 따라 순차적으로 배치되는 제1 내지 제3 비화소 영역을 포함하는 기판과, 상기 화소 영역에 배치되는 다수의 화소들과, 상기 제1 비화소 영역에 배치되며 상기 화소 영역의 제1 코너부에 인접한 제1 단부가 상기 제1 코너부 형상을 따라 라운딩된 내장 회로부와, 상기 화소 영역 하단의 제3 비화소 영역으로부터 상기 제2 비화소 영역 및 상기 제1 비화소 영역을 경유하여 상기 화소 영역으로 연결되는 다수의 라우팅 배선들을 포함하며, 상기 라우팅 배선들 중 적어도 제1 라우팅 배선은, 상기 제3 비화소 영역으로부터 상기 내장 회로부의 제1 단부가 형성되는 영역을 통과하여 상기 화소 영역으로 연결됨을 특징으로 한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 데드 스페이스를 축소할 수 있도록 한 표시 장치에 관한 것이다.
표시 장치는 다수의 화소들을 포함하는 화소 영역과, 화소 영역의 주변부에 배치되는 비화소 영역을 포함한다. 화소 영역에는 화면을 구성하기 위한 다수의 화소들이 배치된다. 비화소 영역에는 화소들을 구동하기 위한 구동 회로부나, 화소들 혹은 구동 회로부로 각종 전원 및 구동 신호를 공급하기 위한 다수의 배선들이 배치된다. 또한, 비화소 영역에는 적어도 화소 영역을 밀봉하기 위한 실링재가 배치되거나, 혹은 봉지층의 접합영역이 배치될 수 있다.
표시 장치에서 이러한 비화소 영역이 차지하는 공간이 넓어지게 되면, 화면이 상대적으로 작아지게 된다. 따라서, 대화면을 구현하기 위해서는 데드 스페이스를 효율적으로 축소할 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 데드 스페이스를 축소할 수 있도록 한 표시 장치를 제공하는 것이다.
본 발명의 실시예에 의한 표시 장치는, 적어도 제1 코너부가 라운딩된 화소 영역과 상기 화소 영역의 외곽 둘레를 따라 순차적으로 배치되는 제1 내지 제3 비화소 영역을 포함하는 기판과, 상기 화소 영역에 배치되는 다수의 화소들과, 상기 제1 비화소 영역에 배치되며 상기 화소 영역의 제1 코너부에 인접한 제1 단부가 상기 제1 코너부 형상을 따라 라운딩된 내장 회로부와, 상기 화소 영역 하단의 제3 비화소 영역으로부터 상기 제2 비화소 영역 및 상기 제1 비화소 영역을 경유하여 상기 화소 영역으로 연결되는 다수의 라우팅 배선들을 포함하며, 상기 라우팅 배선들 중 적어도 제1 라우팅 배선은, 상기 제3 비화소 영역으로부터 상기 내장 회로부의 제1 단부가 형성되는 영역을 통과하여 상기 화소 영역으로 연결됨을 특징으로 한다.
실시예에 따라, 상기 표시 장치는, 상기 화소들 및 상기 내장 회로부를 커버하도록 상기 기판 상에 형성되는 봉지층을 더 포함하며, 상기 봉지층은, 상기 화소 영역 및 상기 제1 비화소 영역에 배치되는 제1 봉지층과, 상기 제1 봉지층을 커버하며 단부가 상기 제2 비화소 영역에 배치되는 제2 봉지층을 포함할 수 있다.
실시예에 따라, 상기 제2 봉지층은, 상기 내장 회로부의 제1 단부 외곽에서 적어도 상기 제1 라우팅 배선과 중첩될 수 있다.
실시예에 따라, 상기 내장 회로부는 순차적으로 제어신호를 출력하는 다수의 스테이지들을 포함할 수 있다.
실시예에 따라, 상기 제1 라우팅 배선은 인접한 두 스테이지들 사이의 영역을 가로질러 제1열의 화소에 연결될 수 있다.
실시예에 따라, 상기 내장 회로부의 외곽에 배치되는 적어도 하나의 전원 배선을 더 포함할 수 있다.
실시예에 따라, 상기 전원 배선의 적어도 일 영역은 상기 내장 회로부와 중첩될 수 있다.
실시예에 따라, 상기 전원 배선의 적어도 일 영역은 상기 내장 회로부의 제1 단부와 중첩될 수 있다.
실시예에 따라, 상기 내장 회로부는 트랜지스터를 포함하며, 상기 전원 배선은, 상기 트랜지스터의 일 전극과 동일층에 형성되는 제1 도전층과, 한 층 이상의 절연막을 사이에 개재하고 상기 제1 도전층 상에 형성되며 상기 제1 도전층에 전기적으로 연결되는 제2 도전층을 포함할 수 있다.
실시예에 따라, 상기 제1 도전층은, 상기 트랜지스터를 구성하는 전극들 중 가장 상부층에 배치되는 전극과 동일층에 형성될 수 있다.
실시예에 따라, 상기 제1 도전층은 상기 내장 회로부와 중첩되는 영역을 제외한 나머지 영역에만 형성될 수 있다.
실시예에 따라, 상기 제2 도전층의 적어도 일 영역은 상기 내장 회로부의 제1 단부와 중첩될 수 있다.
실시예에 따라, 상기 제2 도전층은, 상기 제1 단부와 중첩되는 영역의 폭이 나머지 영역의 폭보다 넓게 형성될 수 있다.
실시예에 따라, 상기 전원 배선은, 상기 내장 회로부의 제1 단부에 인접한 영역에서, 상기 제1 단부를 사이에 두고 적어도 제1 서브 전원선 및 제2 서브 전원선으로 분기될 수 있다.
실시예에 따라, 상기 제1 서브 전원선은 상기 제1 단부의 바깥쪽 둘레에 이웃하게 배치되고, 상기 제2 서브 전원선은 상기 제1 단부의 안쪽 둘레에 이웃하게 배치될 수 있다.
실시예에 따라, 상기 전원 배선은, 상기 제1 서브 전원선과 상기 제2 서브 전원선을 전기적으로 연결하는 연결선을 더 포함할 수 있다.
실시예에 따라, 상기 연결선은, 상기 내장 회로부에 구비된 복수의 스테이지들 사이의 영역을 가로질러 상기 제1 서브 전원선과 상기 제2 서브 전원선을 전기적으로 연결할 수 있다.
실시예에 따라, 상기 연결선은, 상기 내장 회로부에 구비된 트랜지스터와 상이한 층에 배치되는 도전층을 포함할 수 있다.
실시예에 따라, 상기 제1 서브 전원선과 상기 제2 서브 전원선이 상기 제1 단부를 사이에 두고 서로 마주하는 영역에서의 상기 제1 및 제2 서브 전원선의 폭의 합은, 상기 전원 배선의 비분기 영역에서의 폭과 실질적으로 동일하게 설정될 수 있다.
본 발명의 실시예에 의하면, 효율적인 공간 활용을 통해 표시 장치의 데드 스페이스를 축소할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 표시 장치의 일 영역(PA 영역)을 확대하여 각 구성 요소 간의 배치 관계를 나타내는 도면이다.
도 3은 도 1의 I-I'선에 따른 단면의 실시예를 나타내는 도면이다.
도 4는 비교 예의 단면의 일례를 나타내는 도면이다.
도 5는 본 발명의 실시예에 의한 화소를 나타내는 도면이다.
도 6은 본 발명의 실시예에 의한 주사 구동부를 나타내는 도면이다.
도 7은 도 6에 도시된 주사 스테이지의 실시예를 나타내는 도면이다.
도 8은 도 7에 도시된 주사 스테이지의 구동방법의 실시예를 나타내는 파형도이다.
도 9는 본 발명의 실시예에 의한 발광 구동부를 나타내는 도면이다.
도 10은 도 9에 도시된 발광 스테이지의 실시예를 나타내는 도면이다.
도 11은 도 10에 도시된 발광 스테이지의 구동방법의 실시예를 나타내는 파형도이다.
도 12는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다.
도 14는 도 13의 Ⅱ-Ⅱ'선에 따른 단면의 실시예를 나타내는 도면이다.
도 15는 도 13에 도시된 표시 장치의 일 영역(PB 영역)에 대한 실시예를 나타내는 도면이다.
도 16은 도 13에 도시된 표시 장치의 일 영역(PB 영역)에 대한 다른 실시예를 나타내는 도면이다.
도 17은 도 13에 도시된 표시 장치의 일 영역(PB 영역)에 대한 또 다른 실시예를 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.
다만, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명을 명확하게 설명하기 위하여 생략하였으며, 일부 구성요소는 도면 상에 크기 등이 과장되어 도시되었을 수 있다. 명세서 전체를 통하여 유사 또는 동일한 부분에 대해서는 동일한 도면 부호를 부여하였다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 의한 표시 장치에 대하여 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다.
그리고, 도 2는 도 1에 도시된 표시 장치의 일 영역(PA 영역)을 확대하여 각 구성 요소 간의 배치 관계를 나타내는 도면이다.
우선, 도 1을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(100)는, 기판(101)과, 기판(101) 상의 화소 영역(AA)에 형성된 다수의 화소들(102)과, 기판(101) 상의 비화소 영역(NA)에 형성된 구동 회로부(110, 120, 130)를 포함한다.
기판(101)은 유리나 수지(resin) 등과 같은 다양한 절연성 재료로 이루어질 수 있다. 또한, 기판(101)은 쉽게 휘어지지 않는 리지드(rigid) 기판으로 구현되거나, 혹은 휘어지거나 접힐 수 있는 플렉서블(flexible) 기판으로 구현될 수 있다.
실시예에 따라, 기판(101)은 화소 영역(AA)과 비화소 영역(NA)을 포함한다. 이러한 기판(101)은 코너부가 90도로 각진 형태로 구현되거나, 혹은 적어도 일 코너부가 라운딩된 형태로 구현될 수 있다. 예컨대, 기판(101)의 네 코너부는 모두 곡선 형태로 라운딩될 수 있다.
한편, 본 발명을 설명함에 있어 코너부 또는 단부가 라운딩되었다 함은, 상기 코너부 또는 단부가 반드시 곡선 형태로만 라운딩되는 것을 한정적으로 의미하는 것은 아니며, 사선 형태나 스텝 형태, 혹은 사선, 스텝 및 곡선 형태 중 적어도 두 가지 형태가 혼합된 형태로 상기 코너부 또는 단부의 외곽 라인이 다듬어진 형태를 포괄적으로 의미할 수 있다.
화소 영역(AA)에는, 다수의 주사선들(S) 및 데이터선들(D)과, 상기 주사선들(S) 및 데이터선들(D)에 접속되는 다수의 화소들(102)이 배치된다. 실시예에 따라, 화소 영역(AA)에는 발광제어선들(E)과 같은 제어선들이 더 배치될 수 있다. 이 경우, 각각의 화소(102)는, 해당 행에 배치된 주사선(S) 및 발광제어선(E)과, 해당 열에 배치된 데이터선(D)에 접속된다. 실시예에 따라, 행과 열은 서로 뒤바뀔 수 있다. 예컨대, 주사선(S) 및 발광제어선(E)이 열 방향으로 연장되고, 데이터선(D)이 행 방향으로 연장될 수도 있다. 또한, 표시 장치(100)의 배치 방향에 따라 행과 열은 서로 반대로 해석될 수도 있다.
실시예에 따라, 화소 영역(AA)의 적어도 일 코너부는 라운딩될 수 있다. 예컨대, 화소 영역(AA)의 네 코너부 모두가 라운딩될 수 있다.
비화소 영역(NA)은 화소 영역(AA)의 외곽 둘레를 따라 순차적으로 배치되는 제1 비화소 영역(NA1), 제2 비화소 영역(NA2) 및 제3 비화소 영역(NA3)을 포함한다.
제1 비화소 영역(NA1)에는, 화소 영역(AA)의 화소들(102)과 함께 밀봉되는 내장 회로부(110, 120)가 배치될 수 있다.
일례로, 화소 영역(AA) 양측의 제1 비화소 영역(NA1)에는 각각 제1 내장 회로부(110) 및 제2 내장 회로부(120)가 배치될 수 있다. 실시예에 따라, 제1 내장 회로부(110) 및 제2 내장 회로부(120) 중 어느 하나는 생략되고, 화소 영역(AA)의 어느 일 측에만 제1 내장 회로부(110) 또는 제2 내장 회로부(120)가 배치될 수도 있다.
제1 내장 회로부(110) 및 제2 내장 회로부(120)는 각각 주사 구동부 및 발광 구동부 중 적어도 하나를 포함할 수 있다. 예컨대, 제1 내장 회로부(110)는 주사 구동부로 구성되고, 제2 내장 회로부(120)는 발광 구동부로 구성될 수 있다. 또한, 제1 내장 회로부(110) 및 제2 내장 회로부(120) 중 적어도 하나는 주사 구동부 및 발광 구동부를 모두 포함하도록 구성되는 것도 가능하다.
실시예에 따라, 화소 영역(AA)의 적어도 일 코너부가 라운딩되었을 ‹š, 제1 내장 회로부(110) 및 제2 내장 회로부(120)의 단부도 화소 영역(AA)의 코너부 형상을 따라 라운딩되어 배치될 수 있다.
예컨대, 화소 영역(AA)의 적어도 일 코너부가 라운딩되었을 때, 상기 코너부에 인접한 제1 및/또는 제2 내장 회로부(110, 120)의 제1 단부도 제1 코너부 형상을 따라 라운딩될 수 있다.
제2 비화소 영역(NA2)에는, 도 1에 도시되지 않은 봉지층의 접합부가 배치될 수 있다.
제3 비화소 영역(NA3)은 기판(101)의 최외곽 영역에 배치되며, 이러한 제3 비화소 영역(NA3)에는 데이터 구동부(130)가 배치될 수 있다. 다만, 실시예에 따라, 데이터 구동부(130)는 기판(101) 외부의 회로기판 등에 실장되어 도시되지 않은 패드부를 통해 기판(101)과 연결될 수도 있다.
데이터 구동부(130)와 화소 영역(AA)의 사이에는, 다수의 라우팅 배선들(DR)이 배치된다. 이러한 라우팅 배선들(DR)은 일례로 데이터 라우팅 배선들일 수 있다. 라우팅 배선들(DR)은 화소 영역(AA)에 배치되는 데이터선들(D)과 전기적으로 연결되며, 실시예에 따라 상기 데이터선들(D)과 일체로 구현될 수 있다.
이러한 라우팅 배선들(DR)은 화소 영역(AA) 하단의 제3 비화소 영역(NA3)으로부터 차례로 제2 비화소 영역(NA2) 및 제1 비화소 영역(NA1)을 경유하여 화소 영역(AA)으로 연결될 수 있다. 실시예에 따라, 화소 영역(AA)의 상단과 하단은 서로 반대로 해석될 수도 있다. 예컨대, 표시 장치(100)를 180도 회전하였을 때, 라우팅 배선들(DR) 및 데이터 구동부(130)는 화소 영역(AA)의 상단에 배치된 것으로도 볼 수 있다.
본 실시예에 있어서, 라우팅 배선들(DR) 중 적어도 하나는 제3 비화소 영역(NA3)으로부터 제1 및/또는 제2 내장 회로부(110, 120)의 라운딩된 단부가 형성되는 영역을 통과하여 화소 영역(AA)으로 연결된다.
예컨대, 적어도 화소 영역(AA)의 좌측 하단 코너부(이하, 제1 코너부)가 라운딩됨과 아울러, 상기 제1 코너부에 인접한 제1 내장 회로부(110)의 하단부(이하, 제1 단부)가 라운딩되어 배치되었을 때, 화소 영역(AA) 하단의 제3 비화소 영역(NA)으로부터 화소 영역(AA)의 제1 코너부로 연결되는 제1 라우팅 배선(DR1)을 포함한 적어도 일부의 라우팅 배선들(DR)(예컨대, 제1 내지 제k 라우팅 배선(DR1 내지 DRk); k는 자연수)은 제1 내장 회로부(110)의 제1 단부가 형성되는 영역을 통과하여 화소 영역(AA)으로 연결될 수 있다.
이를 위해, 제1 라우팅 배선(DR1)을 포함한 적어도 일부의 라우팅 배선들(DR)은, 화소 영역(AA) 하단의 제3 비화소 영역(NA3)으로부터, 제1 내장 회로부(110)의 제1 단부의 외곽에 인접한 제2 비화소 영역(NA2)을 통해 제1 비화소 영역(NA1)으로 진입하여, 제1 내장 회로부(110)가 형성되는 영역 일부(예컨대, 제1 단부)를 통과하여 화소 영역(AA)으로 연결될 수 있다.
또한, 실시예에 따라 화소 영역(AA)의 우측 하단 코너부(이하, 제2 코너부)가 라운딩됨과 아울러, 이에 인접한 제2 내장 회로부(120)의 하단부(이하, 제2 단부)가 라운딩되어 배치되었을 때, 화소 영역(AA)의 우측 하단으로 연결되는 라우팅 배선들(DR) 중 적어도 일부, 예컨대 제m-k 내지 제m 라우팅 배선(DRm-k 내지 DRm); m은 k보다 큰 자연수)은, 제3 비화소 영역(NA3)으로부터 제2 내장 회로부(120)의 제2 단부가 형성되는 영역을 통과하여 화소 영역(AA)으로 연결될 수 있다.
한편, 라우팅 배선들(DR) 중 적어도 하나가 제1 및/또는 제2 내장 회로부(110, 120)를 통과할 때, 이들 간의 쇼트 결함이 방지될 수 있도록 회로소자나 배선을 설계할 수 있다.
예컨대, 제1 라우팅 배선(DR1)이 제1 내장 회로부(110)와 중첩될 때, 적어도 제1 내장 회로부(110)와 중첩되는 영역에서 제1 라우팅 배선(DR1)을 구성하는 도전층이, 제1 내장 회로부(110)에 포함된 회로소자와 적어도 하나의 절연층을 사이에 개재하고 상이한 레이어에 배치되도록 설계할 수 있다.
또는, 도 2에 도시된 바와 같이, 일례로 제1 내지 제3 라우팅 배선(DR1, DR2, DR3)이 제1 내장 회로부(110)가 형성되는 영역을 통과한다고 할 때, 제1 내지 제3 라우팅 배선들(DR1, DR2, DR3) 각각이 제1 내장 회로부(110)를 구성하는 스테이지들(112) 사이의 영역을 가로지르도록 배치할 수 있다.
예컨대, 제1 내장 회로부(110)는 순차적으로 제어신호(예컨대, 주사신호 또는 발광제어신호)를 출력하는 다수의 스테이지들(112)을 포함하고, 제1 라우팅 배선(DR1)은 상기 스테이지들(112) 중 인접한 두 스테이지들(112) 사이의 영역을 가로질러 제1열의 화소(102)에 전기적으로 연결될 수 있다.
전술한 바와 같은 본 발명의 실시예에 의한 표시 장치(100)에 의하면, 화소 영역(AA)의 라운딩된 코너부에서 화소 영역(AA)과 제1 및/또는 제2 내장 회로부(110, 120)의 사이에 상기 제1 및/또는 제2 내장 회로부(110, 120)와 중첩되지 않도록 라우팅 배선들(DR)을 배치하는 비교 예 대비, 비화소 영역(NA)의 공간을 효율적으로 활용할 수 있다.
또한, 본 실시예에 의한 표시 장치(100)에 의하면, 제1 및/또는 제2 내장 회로부(110, 120)의 외곽에 배치된 라우팅 배선들(DR)을 봉지층의 접합영역과 중첩되도록 배치함으로써 공간 활용을 극대화하여 데드 스페이스를 축소할 수 있다. 이에 대해서는 도 3 내지 도 4를 참조하여 보다 상세히 설명하기로 한다.
도 3은 도 1의 I-I'선에 따른 단면의 실시예를 나타내는 도면이다. 그리고, 도 4는 비교 예의 단면의 일례를 나타내는 나타내는 도면이다. 이러한 도 3 내지 도 4에서는 적어도 화소 영역을 밀봉하기 위한 봉지층을 도시하였다. 도 3 내지 도 4를 설명함에 있어, 도 1에 도시된 구성 요소와 동일 또는 유사한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 3 내지 도 4를 참조하면, 기판(101, 101') 상의 영역은 내측으로부터 외측 방향으로 차례로 화소 영역(AA), 제1 비화소 영역(NA1), 제2 비화소 영역(NA2) 및 제3 비화소 영역(NA3)으로 정의된다.
적어도 화소 영역(AA)과 제1 비화소 영역(NA1)은 봉지층(140)에 의해 밀봉되며, 봉지층(140)은 제2 비화소 영역(NA2)에서 기판(101)에 접합된다.
제3 비화소 영역(NA3)은 봉지층(140)의 외곽 영역으로서, 기판(101)의 최외곽 영역일 수 있다.
실시예에 따라, 봉지층(140)은 화소들(102)과 제1 및/또는 제2 내장 회로부(110, 120)를 커버하도록 기판(101) 상에 형성된다.
이러한 봉지층(140)은 밀봉영역, 즉 화소 영역(AA) 및 제1 비화소 영역(NA1)에 배치되는 제1 봉지층(142)과, 상기 제1 봉지층(144)의 상부 및 측면을 모두 커버하며 제2 비화소 영역(NA2)에서 가장자리 영역이 기판(101)에 접합되는 제2 봉지층(144)을 포함한다.
제1 봉지층(142)은 외부 환경으로부터 적어도 화소 영역(AA)에 형성된 회로 소자를 효과적으로 보호할 수 있도록 적어도 하나의 유기막 및/또는 무기막으로 구성될 수 있다. 예컨대, 제1 봉지층(142)은 단일의 유기막 또는 무기막으로 구성된 단층 구조로 구성될 수 있다. 또는, 제1 봉지층(142)은 복수의 유기막 및/또는 무기막으로 구성된 다층 구조로 구성될 수 있다. 예컨대, 제1 봉지층(142)은 복수의 유기막으로 구성되거나, 복수의 무기막으로 구성되거나, 각각 하나 이상의 유기막과 무기막으로 구성된 다층 구조로 구성될 수 있다. 또는, 제1 봉지층(142)은 적어도 하나의 유,무기 복합막을 포함하도록 구성될 수도 있다.
제2 봉지층(144)은 제1 봉지층(142)의 상부에 형성되는 것으로서, 하나 이상의 무기막, 예컨대 복수의 무기막을 포함한다. 일례로, 제2 봉지층(144)은 제1 봉지층(142)에 포함되어 있는 무기막과, 제1 봉지층(142)의 상부에 형성되어 있는 무기막의 적층 구조로 이루어질 수 있다. 이러한 제2 봉지층(144)은 제1 봉지층(142)에 포함된 유기막의 상부 및 측면을 모두 커버하여 밀봉영역 내부로 수분이 침투하지 못하도록 한다.
본 발명의 실시예에 의한 표시 장치(100)에 있어서, 적어도 하나의 라우팅 배선들(DR), 예컨대, 제1 내지 제k 라우팅 배선들(DR1 내지 DRk)은 제1 내장 회로부(110)의 제1 단부 외곽에 배치되는 제2 비화소 영역(NA2)에서 제2 봉지층(142)과 중첩된다. 편의상, 도 3에서는 제1 내지 제k 라우팅 배선들(DR1 내지 DRk)을 하나의 블록으로 도시하였으나, 실제로 이들은 서로 분리된 복수의 배선들로 구성될 수 있다.
이러한 본 발명의 실시예에 의한 표시 장치(100)에 의하면, 봉지층(140)의 접합영역(즉, 제2 비화소 영역(NA2))과 라우팅 배선들(DR)이 배치되는 라우팅 영역의 적어도 일부를 중첩시켜 비화소 영역(NA)의 공간을 효율적으로 활용한다.
반면, 도 4에 도시된 비교 예의 표시 장치(100')의 경우, 도 1의 I-I' 영역에 상응하는 영역에서 제1 내지 제k 라우팅 배선들(DR1' 내지 DRk')이 제1 내장 회로부(110')의 외측을 통해 라우팅되지 않고, 화소영역(AA)과 제1 내장 회로부(110')의 사이로 바로 라우팅됨으로써, 제1 비화소 영역(NA1)의 폭이 넓게 형성된다. 또한, 제2 봉지층(144')은 제1 봉지층(144')의 상부 및 측면을 모두 커버하도록 기판(101)에 접합되어 수분의 침투로부터 밀봉영역을 보호하여야 하므로, 안정적인 밀봉을 위하여 제2 비화소 영역(NA2)의 폭은 소정의 폭 이상으로 확보되어야 한다. 따라서, 제2 비화소 영역(NA2)의 폭을 줄이는 데에는 한계가 있다.
즉, 본 발명의 실시예에 의하면, 효율적인 공간 활용을 통해 표시 장치(100)의 데드 스페이스를 축소할 수 있다.
도 5는 본 발명의 실시예에 의한 화소를 나타내는 도면이다. 편의상, 도 5에서는 제m 데이터선(Dm; m은 자연수) 및 제i 주사선(Si; i는 자연수)에 접속된 화소를 도시하기로 한다. 한편, 본 발명이 도 5에 도시된 구조의 화소를 적용한 표시 장치에 한정되는 것은 아니며, 화소의 구조는 다양하게 변경 실시될 수 있을 것이다.
도 5를 참조하면, 본 발명의 실시예에 의한 화소(102)는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 및 스토리지 커패시터(Cst)를 구비한다.
유기 발광 다이오드(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속된다. 이와 같은 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류의 전류량에 대응하는 휘도의 빛을 생성한다.
유기 발광 다이오드(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)의 전압 레벨은 제2 전원(ELVSS)의 전압 레벨보다 높게 설정될 수 있다. 즉, 제1 전원(ELVDD)은 고전위 화소전원으로 설정되고, 제2 전원(ELVSS)은 저전위 화소전원으로 설정될 수 있다. 실시예에 따라, 유기 발광 다이오드(OLED)는 구동 전류에 대응하여 적색, 녹색 및 청색을 포함한 다양한 색상의 광 중 어느 하나를 생성할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 일례로, 유기 발광 다이오드(OLED)는 구동 전류에 대응하여 백색 광을 생성할 수도 있다. 이 경우, 별도의 컬러필터 등을 이용하여 컬러 영상을 구현할 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제i+1 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 제i+1 주사선(Si+1)으로 주사신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 다이오드(OLED)의 애노드 전극으로 공급한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 전압보다 낮은 전압으로 설정될 수 있다. 예컨대, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 다이오드(OLED) 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 제i 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 제i 발광 제어선(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 제i 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 제i 발광 제어선(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드 전극에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제 10노드(N10)에 접속된다. 이와 같은 제1 트랜지스터(T1)는 제10 노드(N10)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제i 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 제I 주사선(Si)으로 주사신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때, 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제10 노드(N10)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제i-1 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 제i-1 주사선(Si-1)으로 주사신호가 공급될 때 턴-온되어 제10 노드(N10)로 초기화 전원(Vint)의 전압을 공급한다.
제2 트랜지스터(T2)는 제m 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제i 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제i 주사선(Si)으로 주사신호가 공급될 때 턴-온되어 제m 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제10 노드(N10) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 6은 본 발명의 실시예에 의한 주사 구동부를 나타내는 도면이다. 도 6에 도시된 주사 구동부는, 제1 및/또는 제2 내장 회로부 내에 구성될 수 있는 것으로, 편의상 이하에서는 제1 내장 회로부가 주사 구동부로 구성됨을 가정하여 설명하기로 한다. 이러한 주사 구동부는 순차적으로 주사신호를 출력하는 다수의 주사 스테이지들을 구비한다. 편의상, 도 6에서는 4개의 주사 스테이지들을 도시하기로 한다.
도 6을 참조하면, 본 발명의 실시예에 의한 주사 구동부(110)는 복수의 주사 스테이지들(SST1 내지 SST4)을 구비한다. 주사 스테이지들(SST1 내지 SST4) 각각은 주사선들(S1 내지 S4) 중 어느 하나와 접속되며 클럭신호(CLK1, CLK2)에 대응하여 구동된다. 이와 같은 주사 스테이지들(SST1 내지 SST4)은 실질적으로 동일한 회로로 구현될 수 있다.
주사 스테이지들(SST1 내지 SST4) 각각은 제1 입력단자(1001) 내지 제3 입력단자(1003)와, 출력단자(1004)를 구비한다.
주사 스테이지들(SST1 내지 SST4) 각각의 제1 입력단자(1001)는 이전 단 주사 스테이지의 출력신호(즉, 주사신호) 또는 제1 스타트 펄스(SSP1)를 공급받는다. 일례로, 첫 번째 주사 스테이지(SST1)의 제1 입력단자(1001)는 제1 스타트 펄스(SSP1)를 공급받고, 나머지 주사 스테이지들(SST2 내지 SST4)의 제1 입력단자(1001)는 이전 단 스테이지의 출력신호를 공급받을 수 있다.
j(j는 홀수 또는 짝수)번째 주사 스테이지(SSTj)의 제2 입력단자(1002)는 제1 클럭신호(CLK1)를 공급받고, 제3 입력단자(1003)는 제2 클럭신호(CLK2)를 공급받는다. j+1번째 주사 스테이지(SSTj+1)의 제2 입력단자(1002)는 제2 클럭신호(CLK2)를 공급받고, 제3 입력단자(1003)는 제1 클럭신호(CLK1)를 공급받는다.
제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다. 일례로, 하나의 제1 주사선(S1)으로 주사신호가 공급되는 기간을 1 수평기간(1H)이라고 할 때, 클럭신호들(CLK1, CLK2) 각각은 2H의 주기를 가지며 서로 다른 수평기간에 공급될 수 있다.
또한, 주사 스테이지들(SST1 내지 SST4) 각각은 제1 구동전원(VDD) 및 제2 구동전원(VSS)을 공급받는다. 여기서, 제1 구동전원(VDD)은 게이트 오프 전압, 예를 들면 하이 전압으로 설정될 수 있다. 그리고, 제2 구동전원(VSS)은 게이트 온 전압, 예를 들면 로우 전압으로 설정될 수 있다.
도 7은 도 6에 도시된 주사 스테이지의 실시예를 나타내는 도면이다. 편의상, 도 7에서는 제1 주사 스테이지 및 제2 주사 스테이지를 도시하기로 한다.
도 7을 참조하면, 본 발명의 실시예에 의한 제1 주사 스테이지(SST1)는 제1 구동부(1210), 제2 구동부(1220), 출력부(1230)(또는 버퍼) 및 제1 트랜지스터(M1)를 구비한다.
출력부(1230)는 제1 노드(N1) 및 제2 노드(N2) 전압에 대응하여 출력단자(1004)로 공급되는 전압을 제어한다. 이를 위하여, 출력부(1230)는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 구비한다.
제5 트랜지스터(M5)는 제1 구동전원(VDD)과 출력단자(1004) 사이에 접속되며, 게이트 전극이 제1 노드(N1)에 접속된다. 이와 같은 제5 트랜지스터(M5)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 구동전원(VDD)과 출력단자(1004)의 접속을 제어한다.
제6 트랜지스터(M6)는 출력단자(1004)와 제 3입력단자(1003) 사이에 접속되며, 게이트 전극이 제2 노드(N2)에 접속된다. 이와 같은 제6 트랜지스터(M6)는 제2 노드(N2)에 인가되는 전압에 대응하여 출력단자(1004)와 제3 입력단자(1003)의 접속을 제어한다. 이와 같은 출력부(1230)는 버퍼로 구동된다. 추가적으로, 제5 트랜지스터(M5) 및/또는 제6 트랜지스터(M6)는 복수의 트랜지스터가 병렬로 접속되어 구성될 수 있다.
제1 구동부(1210)는 제1 입력단자(1001) 내지 제3 입력단자(1003)로 공급되는 신호들에 대응하여 제3 노드(N3)의 전압을 제어한다. 이를 위하여, 제1 구동부(1210)는 제2 트랜지스터(M2) 내지 제4 트랜지스터(M4)를 구비한다.
제2 트랜지스터(M2)는 제1 입력단자(1001)와 제3 노드(N3) 사이에 접속되며, 게이트 전극이 제2 입력단자(1002)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제2 입력단자(1002)로 공급되는 신호에 대응하여 제1 입력단자(1001)와 제3 노드(N3)의 접속을 제어한다.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제3 노드(N3)와 제1 구동전원(VDD) 사이에 직렬로 접속된다. 제3 트랜지스터(M3)는 제4 트랜지스터(M4)와 제3 노드(N3) 사이에 접속되며, 게이트 전극이 제3 입력단자(1003)에 접속된다. 이와 같은 제3 트랜지스터(M3)는 제3 입력단자(1003)로 공급되는 신호에 대응하여 제4 트랜지스터(M4)와 제3 노드(N3)의 접속을 제어한다.
제4 트랜지스터(M4)는 제3 트랜지스터(M3)와 제1 구동전원(VDD) 사이에 접속되며, 게이트 전극이 제1 노드(N1)에 접속된다. 이와 같은 제4 트랜지스터(M4)는 제1 노드(N1)의 전압에 대응하여 제3 트랜지스터(M3)와 제1 구동전원(VDD)의 접속을 제어한다.
제2 구동부(1220)는 제2 입력단자(1002) 및 제3 노드(N3)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 구동부(1220)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 구비한다.
제1 커패시터(C1)는 제2 노드(N2)와 출력단자(1004) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제6 트랜지스터(M6)의 턴-온 및 턴-오프에 대응하는 전압을 충전한다.
제2 커패시터(C2)는 제1 노드(N1)와 제1 구동전원(VDD) 사이에 접속된다. 이와 같은 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전한다.
제7 트랜지스터(M7)는 제1 노드(N1)와 제2 입력단자(1002) 사이에 접속되며, 게이트 전극이 제3 노드(N3)에 접속된다. 이와 같은 제7 트랜지스터(M7)는 제3 노드(N3)의 전압에 대응하여 제1 노드(N1)와 제2 입력단자(1002)의 접속을 제어한다.
제8 트랜지스터(M8)는 제1 노드(N1)와 제2 구동전원(VSS) 사이에 접속되며, 게이트 전극이 제2 입력단자(1002)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 제2 입력단자(1002)의 신호에 대응하여 제1 노드(N1)와 제2 구동전원(VSS)의 접속을 제어한다.
제1 트랜지스터(M1)는 제3 노드(N3)와 제2 노드(N2) 사이에 접속되며, 게이트 전극이 제2 구동전원(VSS)에 접속된다. 이와 같은 제1 트랜지스터(M1)는 턴-온 상태를 유지하면서 제3 노드(N3) 및 제2 노드(N2)의 전기적 접속을 유지한다. 추가적으로, 제1 트랜지스터(M1)는 제2 노드(N2)의 전압에 대응하여 제3 노드(N3)의 전압 하강 폭을 제한한다. 다시 말하여, 제2 노드(N2)의 전압이 제2 구동전원(VSS)보다 낮은 전압으로 하강하더라도 제3 노드(N3)의 전압은 제2 구동전원(VSS)에서 제1 트랜지스터(M1)의 문턱전압을 감한 전압보다 낮아지지 않는다. 이와 관련하여 상세한 설명은 후술하기로 한다.
도 8은 도 7에 도시된 주사 스테이지의 구동방법의 실시예를 나타내는 파형도이다. 편의상, 도 8에서는 제1 주사 스테이지(SST1)를 이용하여 동작과정을 설명하기로 한다.
도 8을 참조하면, 제1 클럭신호(CLK1) 및 제2 클럭신호(CLK2)는 2 수평기간(2H)의 주기를 가지며, 서로 다른 수평기간에 공급된다. 다시 말하여, 제2 클럭신호(CLK2)는 제1 클럭신호(CLK1)에서 반주기(즉, 1 수평기간)만큼 쉬프트된 신호로 설정된다. 그리고, 제1 입력단자(1001)로 공급되는 제1 스타트 펄스(SSP1)는 제2 입력단자(1002)로 공급되는 클럭신호, 즉 제1 클럭신호(CLK1)와 동기되도록 공급된다.
추가적으로, 제1 스타트 펄스(SSP1)가 공급될 때 제1 입력단자(1001)는 제2 구동전원(VSS)의 전압으로 설정되고, 제1 스타트 펄스(SSP1)가 공급되지 않을 때 제1 입력단자(1001)는 제1 구동전원(VDD)의 전압으로 설정될 수 있다. 그리고, 제2 입력단자(1002) 및 제3 입력단자(1003)로 클럭신호(CLK)가 공급될 때 제2 입력단자(1002) 및 제3 입력단자(1003)는 제2 구동전원(VSS)의 전압으로 설정되고, 클럭신호(CLK)가 공급되지 않을 때 제2 입력단자(1002) 및 제3 입력단자(1003)는 제1 구동전원(VDD)의 전압으로 설정될 수 있다.
동작과정을 상세히 설명하면, 먼저 제1 클럭신호(CLK1)와 동기되도록 제1 스타트 펄스(SSP1)가 공급된다.
제1 클럭신호(CLK1)가 공급되면 제2 트랜지스터(M2) 및 제8 트랜지스터(M8)가 턴-온된다. 제2 트랜지스터(M2)가 턴-온되면 제1 입력단자(1001)와 제3 노드(N3)가 전기적으로 접속된다. 여기서, 제1 트랜지스터(M1)는 항상 턴-온 상태로 설정되기 때문에 제2 노드(N2)는 제3 노드(N3)와 전기적 접속을 유지한다.
제1 입력단자(1001)와 제3 노드(N3)가 전기적으로 접속되면 제1 입력단자(1001)로 공급되는 제1 스타트 펄스(SSP)에 의하여 제3 노드(N3) 및 제2 노드(N2)의 전압이 로우 전압으로 설정된다. 제3 노드(N3) 및 제2 노드(N2)의 전압이 로우 전압으로 설정되면, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)가 턴-온된다.
제6 트랜지스터(M6)가 턴-온되면 제3 입력단자(1003)와 출력단자(1004)가 전기적으로 접속된다. 여기서, 제3 입력단자(1003)는 하이 전압으로 설정되고(즉, 제2 클럭신호(CLK2)가 공급되지 않음), 이에 따라 출력단자(1004)로도 하이 전압이 출력된다. 제7 트랜지스터(M7)가 턴-온되면 제2 입력단자(1002)와 제1 노드(N1)가 전기적으로 접속된다. 그러면, 제2 입력단자(1002)로 공급되는 제1 클럭신호(CLK1)의 전압, 즉 로우 전압이 제1 노드(N1)로 공급된다.
추가적으로, 제1 클럭신호(CLK1)가 공급되면 제8 트랜지스터(M8)가 턴-온된다. 제8 트랜지스터(M8)가 턴-온되면 제1 노드(N1)로 제2 구동전원(VSS)의 전압이 공급된다. 여기서, 제2 구동전원(VSS)의 전압은 제1 클럭신호(CLK1)와 동일(또는 유사)한 전압으로 설정되고, 이에 따라 제1 노드(N1)는 안정적으로 로우 전압을 유지한다.
제1 노드(N1)가 로우 전압으로 설정되면 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다. 제4 트랜지스터(M4)가 턴-온되면 제1 구동전원(VDD)과 제3 트랜지스터(M3)가 전기적으로 접속된다. 여기서, 제3 트랜지스터(M3)가 턴-오프 상태로 설정되기 때문에 제4 트랜지스터(M4)가 턴-온되더라도 제3 노드(N3)는 안정적으로 로우 전압을 유지한다. 제5 트랜지스터(M5)가 턴-온되면 출력단자(1004)로 제1 구동전원(VDD)의 전압이 공급된다. 여기서, 제1 구동전원(VDD)의 전압은 제3 입력단자(1003)로 공급되는 하이 전압과 동일한 전압으로 설정되고, 이에 따라 출력단자(1004)는 안정적으로 하이 전압을 유지한다.
이후, 제1 스타트 펄스(SSP1) 및 제1 클럭신호(CLK1)의 공급이 중단된다. 제1 클럭신호(CLK1)의 공급이 중단되면 제2 트랜지스터(M2) 및 제8 트랜지스터(M8)가 턴-오프된다. 이때, 제1 커패시터(C1)에 저장된 전압에 대응하여 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 턴-온 상태를 유지한다. 즉, 제1 커패시터(C1)에 저장된 전압에 의하여 제2 노드(N2) 및 제3 노드(N3)는 로우 전압을 유지한다.
제6 트랜지스터(M6)가 턴-온 상태를 유지하는 경우 출력단자(1004)와 제3 입력단자(1003)는 전기적 접속을 유지한다. 제7 트랜지스터(M7)가 턴-온 상태를 유지하는 경우 제1 노드(N1)는 제2 입력단자(1002)와 전기적 접속을 유지한다. 여기서, 제2 입력단자(1002)의 전압은 제1 클럭신호(CLK1)의 공급 중단에 대응하여 하이 전압으로 설정되고, 이에 따라 제1 노드(N1)도 하이 전압으로 설정된다. 제1 노드(N1)로 하이 전압이 공급되면 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-오프된다.
이후, 제3 입력단자(1003)로 제2 클럭신호(CLK2)가 공급된다. 이때, 제6 트랜지스터(M6)가 턴-온 상태로 설정되기 때문에 제3 입력단자(1003)로 공급된 제2 클럭신호(CLK2)는 출력단자(1004)로 공급된다. 이 경우, 출력단자(1004)는 제2 클럭신호(CLK2)를 주사신호로서 제1 주사선(S1)으로 출력한다.
한편, 제2 클럭신호(CLK2)가 출력단자(1004)로 공급되는 경우 제1 커패시터(C1)의 커플링에 의하여 제2 노드(N2)의 전압이 제2 구동전원(VSS)보다 낮은 전압으로 하강되고, 이에 따라 제6 트랜지스터(M6)는 안정적으로 턴-온 상태를 유지한다.
한편, 제2 노드(N2)의 전압이 하강되더라도 제1 트랜지스터(M1)에 의하여 제3 노드(N3)는 대략 제2 구동전원(VSS)의 전압(실제로, 제2 구동전원(VSS)에서 제1 트랜지스터(M1)의 문턱전압을 감한 전압)을 유지한다.
제1 주사선(S1)으로 주사신호가 출력된 후 제2 클럭신호(CLK2)의 공급이 중단된다. 제2 클럭신호(CLK2)의 공급이 중단되면 출력단자(1004)는 하이 전압을 출력한다. 그리고, 제2 노드(N2)의 전압은 출력단자(1004)의 하이 전압에 대응하여 대략 제2 구동전원(VSS)의 전압으로 상승한다.
이후, 제1 클럭신호(CLK1)가 공급된다. 제1 클럭신호(CLK1)가 공급되면 제2 트랜지스터(M2) 및 제8 트랜지스터(M8)가 턴-온된다. 제2 트랜지스터(M2)가 턴-온되면 제1 입력단자(1001)와 제3 노드(N3)가 전기적으로 접속된다. 이때, 제1 입력단자(1001)로는 제1 스타트 펄스(SSP1)가 공급되지 않고, 이에 따라 하이 전압으로 설정된다. 따라서, 제1 트랜지스터(M1)가 턴-온되면 제3 노드(N3) 및 제2 노드(N2)로 하이 전압이 공급되고, 이에 따라 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)가 턴-오프된다.
제8 트랜지스터(M8)가 턴-온되면 제2 구동전원(VSS)이 제1 노드(N1)로 공급되고, 이에 따라 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)가 턴-온된다. 제5 트랜지스터(M5)가 턴-온되면 출력단자(1004)로 제1 구동전원(VDD)의 전압이 공급된다. 이후, 제4 트랜지스터(M4) 및 제5 트랜지스터(M5)는 제2 커패시터(C2)에 충전된 전압에 대응하여 턴-온 상태를 유지하고, 이에 따라 출력단자(1004)는 제1 구동전원(VDD)의 전압을 안정적으로 공급받는다.
추가적으로, 제2 클럭신호(CLK2)가 공급될 때 제3 트랜지스터(M3)가 턴-온된다. 이때, 제4 트랜지스터(M4)가 턴-온 상태로 설정되기 때문에 제3 노드(N3) 및 제2 노드(N2)로 제1 구동전원(VDD)의 전압이 공급된다. 이 경우, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 안정적으로 턴-오프 상태를 유지한다.
제2 주사 스테이지(SST2)는 제2 클럭신호(CLK2)와 동기되도록 제1 주사 스테이지(SST1)의 출력신호(즉, 주사신호)를 공급받는다. 이 경우, 제2 주사 스테이지(SST2)는 제2 클럭신호(CLK2)와 동기되도록 제2 주사선(S2)으로 주사신호를 출력한다. 실제로, 본 발명의 실시예에 의한 주사 스테이지들(SST)은 상술한 과정을 반복하면서 주사선들(S)로 주사신호를 순차적으로 출력한다.
한편, 본 실시예에서 제1 트랜지스터(M1)는 제2 노드(N2)의 전압과 무관하게 제3 노드(N3)의 전압 하강 폭을 제한하고, 이에 따라 제조비용 및 구동의 신뢰성을 확보할 수 있다.
상세히 설명하면, 출력단자(1004)로 주사신호가 공급될 때 제2 노드(N2)의 전압은 대략 VSS - (VDD - VSS)의 전압으로 하강된다. 여기서, 제1 구동전원(VDD)이 7V, 제2 구동전원(VSS)이 -8V로 가정하는 경우 트랜지스터들의 문턱전압을 고려하더라도 제2 노드(N2)의 전압은 대략 -20V로 하강된다.
여기서, 제1 트랜지스터(M1)가 삭제되는 경우 제2 트랜지스터(M2)의 소스-드레인 전압(Vds) 및 제7 트랜지스터(M7)의 소스-게이트 전압(Vgs)은 대략 -27V로 설정된다. 따라서, 제2 트랜지스터(M2) 및 제7 트랜지스터(M7)로 내압이 높은 부품을 사용해야 한다. 또한, 제2 트랜지스터(M2) 및 제7 트랜지스터(M7)로 높은 전압이 인가되는 경우 높은 소비전력이 소모됨과 아울러 구동의 신뢰성이 저하될 수 있다. 하지만, 본 실시예에서와 같이 제3 노드(N3)와 제2 노드(N2) 사이에 제1 트랜지스터(M1)를 추가하는 경우, 제3 노드(N3)의 전압은 대략 제2 전원(VSS)의 전압을 유지하고, 이에 따라 제2 트랜지스터(M2)의 소스-드레인 전압(Vds) 및 제7 트랜지스터(M7)의 소스-게이트 전압(Vgs) 대략 -14V로 설정된다.
도 9는 본 발명의 실시예에 의한 발광 구동부를 나타내는 도면이다. 도 9에 도시된 발광 구동부는, 제1 및/또는 제2 내장 회로부 내에 구성될 수 있는 것으로, 편의상 이하에서는 제2 내장 회로부가 발광 구동부로 구성됨을 가정하여 설명하기로 한다. 이러한 발광 구동부는 순차적으로 발광제어신호를 출력하는 다수의 발광 스테이지들을 구비한다. 편의상, 도 9에서는 4개의 발광 스테이지를 도시하기로 한다.
도 9를 참조하면, 본 발명의 실시예에 의한 발광 구동부(120)는 복수의 발광 스테이지들(EST1 내지 EST4)을 구비한다. 발광 스테이지들(EST1 내지 EST4) 각각은 발광 제어선들(E1 내지 E4) 중 어느 하나와 접속되며, 클럭신호(CLK3, CLK4)에 대응하여 구동된다. 이와 같은 발광 스테이지들(EST1 내지 EST4)은 동일한 회로로 구현될 수 있다.
발광 스테이지들(EST1 내지 EST4) 각각은 제1 입력단자(2001) 내지 제3 입력단자(2003)와 출력단자(2004)를 구비한다.
발광 스테이지들(EST1 내지 EST4) 각각의 제1 입력단자(2001)는 이전 단 발광 스테이지의 출력신호(즉, 발광 제어신호) 또는 제2 스타트 펄스(SSP2)를 공급받는다. 일례로, 첫 번째 발광 스테이지(EST1)의 제1 입력단자(2001)는 제2 스타트 펄스(SSP2)를 공급받고, 나머지 발광 스테이지들(EST2 내지 EST4)의 제1 입력단자(2001)는 이전 단 스테이지의 출력신호를 공급받는다.
j번째 발광 스테이지(ESTj)의 제2 입력단자(2002)는 제3 클럭신호(CLK3)를 공급받고, 제3 입력단자(2003)는 제4 클럭신호(CLK4)를 공급받는다. j+1번째 발광 스테이지(ESTj+1)의 제2 입력단자(2002)는 제4 클럭신호(CLK4)를 공급받고, 제3 입력단자(2003)는 제3 클럭신호(CLK3)를 공급받는다.
제3 클럭신호(CLK3) 및 제4 클럭신호(CLK4)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다. 일례로, 클럭신호(CLK3, CLK4) 각각은 2H의 주기를 가지며 서로 다른 수평기간에 공급될 수 있다.
또한, 발광 스테이지들(EST1 내지 EST4) 각각은 제3 구동전원(VDD1) 및 제4 구동전원(VSS1)을 공급받는다. 여기서, 제3 구동전원(VDD1)은 게이트 오프 전압으로 설정되고, 제4 구동전원(VSS1)은 게이트 온 전압으로 설정될 수 있다. 실시예에 따라, 제3 구동전원(VDD1)은 제1 구동전원(VDD)과 동일 전압으로 설정될 수 있고, 제4 구동전원(VSS1)은 제2 구동전원(VSS)과 동일 전압으로 설정될 수 있다.
도 10은 도 9에 도시된 발광 스테이지의 실시예를 나타내는 도면이다. 편의상, 도 10에서는 제1 발광 스테이지(EST1) 및 제2 발광 스테이지(EST2)를 도시하기로 한다.
도 10을 참조하면, 본 발명의 실시예에 의한 제1 발광 스테이지(EST1)는 제1 신호 처리부(2100), 제2 신호 처리부(2200), 제3 신호 처리부(2300) 및 출력부(2400)(또는 버퍼)를 구비한다.
제1 신호 처리부(2100)는 제1 입력단자(2001) 및 제2 입력단자(2002)로 공급되는 신호들에 대응하여 제22 노드(N22) 및 제21 노드(N21)의 전압을 제어한다. 이를 위하여, 제1 신호 처리부(2100)는 제11 트랜지스터(M11) 내지 제13 트랜지스터(M13)를 구비한다.
제11 트랜지스터(M11)는 제1 입력단자(2001)와 제21 노드(N21) 사이에 접속되며, 게이트 전극이 제2 입력단자(2002)에 접속된다. 이와 같은 제11 트랜지스터(M11)는 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급될 때 턴-온된다.
제12 트랜지스터(M12)는 제2 입력단자(2002)와 제22 노드(N22) 사이에 접속되며, 게이트 전극이 제21 노드(N21)에 접속된다. 이와 같은 제12 트랜지스터(M12)는 제21 노드(N21)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제13 트랜지스터(M13)는 제4 구동전원(VSS1)과 제22 노드(N22) 사이에 접속되며, 게이트 전극이 제2 입력단자(2002)에 접속된다. 이와 같은 제13 트랜지스터(M13)는 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급될 때 턴-온된다.
제2 신호 처리부(2200)는 제3 입력단자(2003)로 공급되는 신호 및 제22 노드(N22)의 전압에 대응하여 제21 노드(N21) 및 제23 노드(N23)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(2200)는 제14 트랜지스터(M14) 내지 제17 트랜지스터(M17), 제11 커패시터(C11) 및 제12 커패시터(C12)를 구비한다.
제14 트랜지스터(M14)는 제15 트랜지스터(M15)와 제21 노드(N21) 사이에 접속되며, 게이트 전극이 제3 입력단자(2003)에 접속된다. 이와 같은 제14 트랜지스터(M14)는 제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급될 때 턴-온된다.
제15 트랜지스터(M15)는 제3 구동전원(VDD1)과 제14 트랜지스터(M14) 사이에 접속되며, 게이트 전극이 제22 노드(N22)에 접속된다. 이와 같은 제15 트랜지스터(M15)는 제22 노드(N22)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제16 트랜지스터(M16)는 제17 트랜지스터(M17)의 제1 전극과 제3 입력단자(2003) 사이에 접속되며, 게이트 전극이 제22 노드(N22)에 접속된다. 이와 같은 제16 트랜지스터(M16)는 제22 노드(N22)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제17 트랜지스터(M17)는 제16 트랜지스터(M16)의 제1 전극과 제23 노드(N23) 사이에 접속되며, 게이트 전극이 제3 입력단자(2003)에 접속된다. 이와 같은 제17 트랜지스터(M17)는 제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급될 때 턴-온된다.
제11 커패시터(C11)는 제21 노드(N21)와 제3 입력단자(2003) 사이에 접속된다.
제12 커패시터(C12)는 제22 노드(N22)와 제17 트랜지스터(M17)의 제1 전극 사이에 접속된다.
제3 신호 처리부(2003)는 제21 노드(N21)의 전압에 대응하여 제23 노드(N23)의 전압을 제어한다. 이를 위하여, 제3 신호 처리부(2003)는 제18 트랜지스터(M18) 및 제13 커패시터(C13)를 구비한다.
제18 트랜지스터(M18)는 제3 구동전원(VDD1)과 제23 노드(N23) 사이에 접속되며, 게이트 전극이 제21 노드(N21)에 접속된다. 이와 같은 제18 트랜지스터(M18)는 제21 노드(N21)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제13 커패시터(C13)는 제3 구동전원(VDD1)과 제23 노드(N23) 사이에 접속된다.
출력부(2400)는 제21 노드(N21) 및 제23 노드(N23)의 전압에 대응하여 출력단자(2004)로 공급되는 전압을 제어한다. 이를 위하여, 출력부(2400)는 제19 트랜지스터(M19) 및 제20 트랜지스터(M20)를 구비한다.
제19 트랜지스터(M19)는 제3 구동전원(VDD1)과 출력단자(2004) 사이에 접속되며, 게이트 전극이 제23 노드(N23)에 접속된다. 이와 같은 제19 트랜지스터(M19)는 제23 노드(N23)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제20 트랜지스터(M20)는 출력단자(2004)와 제4 구동전원(VSS1) 사이에 접속되며, 게이트 전극이 제21 노드(N21)에 접속된다. 이와 같은 제20 트랜지스터(M20)는 제21 노드(N21)의 전압에 대응하여 턴-온 또는 턴-오프된다. 이와 같은 출력부(2400)는 버퍼로 구동된다. 추가적으로, 제19 트랜지스터(M19) 및/또는 제20 트랜지스터(M20)는 복수의 트랜지스터가 병렬로 접속되어 구성될 수 있다.
도 11은 도 10에 도시된 발광 스테이지의 구동방법의 실시예를 나타내는 파형도이다. 편의상, 도 11에서는 제1 발광 스테이지(EST1)를 이용하여 동작과정을 설명하기로 한다.
도 11을 참조하면, 제3 클럭신호(CLK3) 및 제4 클럭신호(CLK4)는 2 수평기간(2H)의 주기를 가지며, 서로 다른 수평기간에 공급된다. 다시 말하여, 제4 클럭신호(CLK4)는 제3 클럭신호(CLK3)에서 반주기(즉, 1 수평기간(1H))만큼 쉬프트된 신호로 설정된다.
제2 스타트 펄스(SSP2)가 공급될 때 제1 입력단자(2001)는 제3 구동전원(VDD1)의 전압으로 설정되고, 제2 스타트 펄스(SSP2)가 공급되지 않을 때 제1 입력단자(2001)는 제4 구동전원(VSS1)의 전압으로 설정될 수 있다. 그리고, 제2 입력단자(2002) 및 제3 입력단자(2003)로 클럭신호(CLK)가 공급될 때 제2 입력단자(2002) 및 제3 입력단자(2003)는 제4 구동전원(VSS1)의 전압으로 설정되고, 클럭신호(CLK)가 공급되지 않을 때 제2 입력단자(2002) 및 제3 입력단자(2003)는 제3 구동전원(VDD1)의 전압으로 설정될 수 있다.
제2 입력단자(1002)로 공급되는 제2 스타트 펄스(SSP2)는 제2 입력단자(2002)로 공급되는 클럭신호, 즉 제3 클럭신호(CLK3)와 동기되도록 공급될 수 있다. 그리고, 제2 스타트 펄스(SSP2)는 제3 클럭신호(CLK3) 보다 넓은 폭을 갖도록 설정된다. 일례로, 제2 스타트 펄스(SSP2)는 4 수평기간(4H) 동안 공급될 수 있다.
동작과정을 상세히 설명하면, 먼저 제1 시간(t1)에는 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급된다. 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급되면 제11 트랜지스터(M11) 및 제13 트랜지스터(M13)가 턴-온된다.
제11 트랜지스터(M11)가 턴-온되면 제1 입력단자(2001)와 제21 노드(N21)가 전기적으로 접속된다. 이때, 제1 입력단자(2001)로 제2 스타트 펄스(SSP2)가 공급되지 않기 때문에 제21 노드(N21)로는 로우 전압이 공급된다.
제21 노드(N21)로 로우 전압이 공급되면 제12 트랜지스터(M12), 제18 트랜지스터(M18) 및 제20 트랜지스터(M20)가 턴-온된다.
제18 트랜지스터(M18)가 턴-온되면 제23 노드(N23)로 제3 구동전원(VDD1)이 공급되고, 이에 따라 제19 트랜지스터(M19)가 턴-오프된다. 이때, 제13 커패시터(C13)는 제3 구동전원(VDD1)에 대응되는 전압을 충전하고, 이에 따라 제1 시간(t1) 이후에도 제19 트랜지스터(M19)는 안정적으로 턴-오프 상태를 유지한다.
제20 트랜지스터(M20)가 턴-온되면 제4 구동전원(VSS1)의 전압이 출력단자(2004)로 공급된다. 따라서, 제1 시간(t1)에는 제1 발광 제어선(E1)으로 발광 제어신호가 공급되지 않는다.
제12 트랜지스터(M12)가 턴-온되면 제22 노드(N22)로 제3 클럭신호(CLK3)가 공급된다. 그리고, 제13 트랜지스터(M13)가 턴-온되면 제4 구동전원(VSS1)의 전압이 제22 노드(N22)로 공급된다. 여기서, 제3 클럭신호(CLK3)는 제4 구동전원(VSS1)의 전압으로 설정되고, 이에 따라 제22 노드(N22)는 안정적으로 제4 구동전원(VSS1)의 전압으로 설정된다. 한편, 제22 노드(N22)의 전압이 제4 전원(VSS1)으로 설정될 때 제17 트랜지스터(M17)는 턴-오프 상태로 설정된다. 따라서, 제22 노드(N22)의 전압과 무관하게 제23 노드(N23)는 제3 구동전원(VDD1)의 전압을 유지한다.
제2 시간(t2)에는 제2 입력단자(2002)로 제3 클럭신호(CLK3)의 공급이 중단된다. 제3 클럭신호(CLK3)의 공급이 중단되면 제11 트랜지스터(M11) 및 제13 트랜지스터(M13)가 턴-오프된다. 이때, 제21 노드(N21)의 전압은 제11 커패시터(C11)에 의하여 로우 전압을 유지하고, 이에 따라 제12 트랜지스터(M12), 제18 트랜지스터(M18) 및 제20 랜지스터(M20)는 턴-온 상태를 유지한다.
제12 트랜지스터(M12)가 턴-온되면 제2 입력단자(2002)와 제22 노드(N22)가 전기적으로 접속된다. 이때, 제22 노드(N22)는 하이 전압으로 설정된다.
제18 트랜지스터(M18)가 턴-온되면 제23 노드(N23)로 제3 구동전원(VDD1)의 전압이 공급되고, 이에 따라 제19 트랜지스터(M19)는 턴-오프 상태를 유지한다.
제20 트랜지스터(M20)가 턴-온되면 출력단자(2004)로는 제4 구동전원(VSS1)의 전압이 공급된다.
제3 시간(t3)에는 제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급된다. 제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급되면 제14 트랜지스터(M14) 및 제17 트랜지스터(M17)가 턴-온된다.
제17 트랜지스터(M17)가 턴-온되면 제12 커패시터(C12)와 제23 노드(N23)가 전기적으로 접속된다. 이때, 제23 노드(N23)는 제3 구동전원(VDD1)의 전압을 유지한다. 그리고, 제14 트랜지스터(M14)가 턴-온될 때 제15 트랜지스터(M15)가 턴-오프 상태로 설정되기 때문에 제14 트랜지스터(M14)가 턴-온되더라도 제21 노드(N21)의 전압이 변화되지 않는다.
제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급되면 제11 커패시터(C11)의 커플링에 의하여 제21 노드(N21)의 전압이 제4 구동전원(VSS1)의 전압보다 낮은 전압으로 하강된다. 이와 같이 제21 노드(N21)의 전압이 제4 구동전원(VSS1)보다 낮은 전압으로 하강되는 경우, 제18 트랜지스터(M18) 및 제20 트랜지스터(M20)의 구동 특성이 향상된다. (PMOS 트랜지스터는 더 낮은 전압레벨을 인가 받을수록 좋은 구동특성을 갖는다.)
제4 시간(t4)에는 제1 입력단자(2001)로 제2 스타트 펄스(SSP2)가 공급되고, 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급된다.
제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급되면 제11 트랜지스터(M11) 및 제13 트랜지스터(M13)가 턴-온된다. 제11 트랜지스터(M11)가 턴-온되면 제1 입력단자(2001)와 제21 노드(N21)가 전기적으로 접속된다. 이때, 제1 입력단자(2001)로 제2 스타트 펄스(SSP2)가 공급되기 때문에 제21 노드(N21)로 하이 전압이 공급된다. 제21 노드(N21)로 하이 전압이 공급되면 제12 트랜지스터(M12), 제18 트랜지스터(M18) 및 제20 트랜지스터(M20)가 턴-오프된다.
제13 트랜지스터(M13)가 턴-온되면 제4 구동전원(VSS1)의 전압이 제22 노드(N22)로 공급된다. 이때, 제14 트랜지스터(M14)가 턴-오프 상태로 설정되기 때문에 제21 노드(N21)는 하이 전압을 유지한다. 그리고, 제17 트랜지스터(M17)가 턴-오프 상태로 설정되기 때문에 제23 노드(N23)의 전압은 제13 커패시터(C13)에 의하여 하이 전압을 유지한다. 따라서, 제19 트랜지스터(M19)는 턴-오프 상태를 유지한다.
제5 시간(t5)에는 제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급된다. 제3 입력단자(2003)로 제4 클럭신호(CLK4)가 공급되면 제14 트랜지스터(M14) 및 제17 트랜지스터(M17)가 턴-온된다. 또한, 제22 노드(N22)의 전압이 제4 구동전원(VSS1)의 전압으로 설정되기 때문에 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)가 턴-온된다.
제16 트랜지스터(M16) 및 제7 트랜지스터(M7)가 턴-온되면 제4 클럭신호(CLK4)가 제23 노드(N23)로 공급된다. 제4 클럭신호(CLK4)가 제23 노드(N23)로 공급되면 제19 트랜지스터(M19)가 턴-온된다. 제19 트랜지스터(M19)가 턴-온되면 제3 구동전원(VDD1)의 전압이 출력단자(2004)로 공급된다. 출력단자(2004)로 공급된 제3 구동전원(VDD1)의 전압은 발광 제어신호로써 첫 번째 수평라인에 배치된 제1 발광 제어선(E1)으로 공급된다.
한편, 제23 노드(N23)로 제4 클럭신호(CLK4)의 전압이 공급되면 제12 커패시터(C12)의 커플링에 의하여 제22 노드(N22)의 전압이 제4 구동전원(VSS1)의 전압보다 낮은 전압으로 하강되고, 이에 따라 제22 노드(N22)와 접속된 트랜지스터들의 구동 특성이 향상될 수 있다.
제14 트랜지스터(M14) 및 제15 트랜지스터(M15)가 턴-온되면 제21 노드(N21)로 제3 구동전원(VDD1)의 전압이 공급된다. 제21 노드(N21)로 제3 구동전원(VDD1)의 전압이 공급됨에 따라, 제20 트랜지스터(M20)가 턴-오프 상태를 유지한다. 따라서, 제 1발광 제어선(E1)으로 제3 구동전원(VDD1)의 전압이 안정적으로 공급될 수 있다.
제6 시간(t6)에는 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급된다. 제2 입력단자(2002)로 제3 클럭신호(CLK3)가 공급되면 제11 트랜지스터(M11) 및 제13 트랜지스터(M13)가 턴-온된다.
제11 트랜지스터(M11)가 턴-온되면, 제21 노드(N21)와 제1 입력단자(2001)가 전기적으로 접속된다. 이에 따라, 제21 노드(N21)의 전압이 로우 전압으로 설정된다. 제21 노드(N21)의 전압이 로우 전압으로 설정되면 제18 트랜지스터(M18) 및 제20 트랜지스터(M20)가 턴-온된다.
제18 트랜지스터(M18)가 턴-온되면 제23 노드(N23)로 제3 구동전원(VDD1)의 전압이 공급되고, 이에 따라 제19 트랜지스터(M19)가 턴-오프된다. 제20 트랜지스터(M20)가 턴-온되면 출력단자(2004)로 제4 구동전원(VSS1)의 전압이 공급된다. 출력단자(2004)로 공급된 제4 구동전원(VSS1)의 전압은 제1 발광 제어선(E1)으로 공급되고, 이에 따라 발광 제어신호의 공급이 중단된다.
실제로, 본 발명의 실시예에 의한 발광 스테이지들(EST)은 상술한 과정을 반복하면서 발광 제어선들로 발광 제어신호를 순차적으로 출력한다.
한편 도 5 내지 도 11에 도시된 실시예에서는 트랜지스터들을 피모스(PMOS)로 구현하였지만, 본 발명이 이에 한정되지는 않는다. 다시 말하여, 트랜지스터들은 엔모스(NMOS)로 구현될 수도 있다.
도 12는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다. 도 12의 실시예를 설명함에 있어서, 도 1에 도시된 실시예와 동일 또는 유사한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 일 실시예에 의한 표시 장치(300)는 제1 및/또는 제2 내장 회로부(110, 120)의 외곽에 배치된 적어도 하나의 전원 배선(310)을 더 포함한다.
일례로, 전원 배선(310)은 화소 영역(AA)으로 제1 또는 제2 전원(ELVDD, ELVSS)을 공급하기 위한 제1 또는 제2 전원선일 수 있다.
실시예에 따라, 제1 전원선은 화소 영역(AA)의 양측에 모두 배치되거나, 좌측 혹은 우측에만 배치될 수 있다. 또한, 제2 전원선은 제1 전원선과 분리되어 화소 영역(AA)의 양측에 모두 배치되거나, 혹은 좌측 및 우측 중 어느 일 측에만 배치될 수 있다.
실시예에 따라, 전원 배선(310)은 제1 및/또는 제2 내장 회로부(110, 120)와 함께 제1 비화소 영역(NA1)에 배치될 수 있다. 또는, 실시예에 따라 전원 배선(310)은 제2 비화소 영역(NA2)에 배치되거나, 혹은 제1 비화소 영역(NA1) 및 제2 비화소 영역(NA2) 사이의 경계에 배치될 수 있다.
한편, 전원 배선(310)은 도시되지 않은 적어도 하나의 전원 연결선, 예컨대 복수의 전원 연결선에 의하여 화소 영역(AA)에 전기적으로 연결된다. 실시예에 따라, 전원 연결선은 제1 및/또는 제2 내장 회로부(110, 120)에 구비된 스테이지들 사이를 가로지르도록 배치될 수 있다. 또는, 실시예에 따라, 전원 연결선은 제1 및/또는 제2 내장 회로부(110, 120)에 포함된 회로소자들과 적어도 하나의 절연막을 사이에 개재하고 상이한 레이어에 배치될 수 있다.
또한, 전원 배선(310)은 도시되지 않은 전원 공급선을 통해 패드부에 연결됨으로써, 외부의 전원 공급회로로부터 소정의 전원을 공급받을 수 있다.
실시예에 따라, 전원 배선(310)은 제1 및/또는 제2 내장 회로부(110, 120)와 같이 화소 영역(AA)의 형상에 대응하는 형태로 적어도 일단이 곡선 형태로 라운딩될 수 있다.
도 13은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다. 도 13을 설명함에 있어, 도 1 또는 도 12에 도시된 실시예와 동일 또는 유사한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(400)는 적어도 하나의 전원 배선(410)을 포함한다. 이러한 전원 배선(410)의 적어도 일 영역은 인접한 내장 회로부(110, 120), 즉, 제1 또는 제2 내장 회로부(110, 120)와 중첩된다.
예컨대, 전원 배선(410)의 적어도 일 영역은 인접한 제1 또는 제2 내장 회로부(110, 120)의 제1 단부와 중첩될 수 있다. 일례로, 전원 배선(410)은, 화소 영역(AA)의 라운딩된 제1 코너부와 인접한 적어도 일 영역이 제1 또는 제2 내장 회로부(110, 120)의 라운딩된 제1 단부와 중첩되도록 설계될 수 있다.
이와 같이 전원 배선(410)과 제1 또는 제2 내장 회로부(110, 120)가 중첩될 때, 상기 전원 배선(410)은 제1 또는 제2 내장 회로부(110, 120)에 구비된 회로 소자와의 절연성이 확보되도록 구성될 수 있다.
일례로, 전원 배선(410)은, 이에 중첩되는 제1 또는 제2 내장 회로부(110, 120)에 포함된 회로 소자가 형성된 레이어와 상이한 레이어에 형성된 하나 이상의 도전층을 포함할 수 있다. 또는, 전원 배선(410)은 적어도 제1 또는 제2 내장 회로부(110, 120)와 중첩되는 영역에서는 상기 제1 또는 제2 내장 회로부(110, 120)를 구성하는 스테이지들 사이를 가로지르는 연결배선으로 구현될 수도 있다.
전술한 바와 같이, 전원 배선(410)의 적어도 일 영역, 특히 표시 장치(400)의 라운딩된 코너부에 인접한 일 영역을 제1 또는 제2 내장 회로부(110, 120)와 중첩시킬 수 있다. 이에 의해, 표시 장치(400)의 코너부 데드 스페이스를 축소할 수 있다.
도 14는 도 13의 Ⅱ-Ⅱ'선에 따른 단면의 실시예를 나타내는 도면이다.
도 14를 참조하면, 각각의 화소 영역(102A)에는 화소 트랜지스터(P_TR)와 이에 전기적으로 연결되는 유기 발광 다이오드(OLED)가 형성된다. 내장 회로부 영역(110A)에는 드라이버 트랜지스터(D_TR)가 형성되고, 전원 배선 영역(410A)에는 전원 배선(410)이 형성된다.
화소 트랜지스터(P_TR)와 드라이버 트랜지스터(D_TR)는 기판(101) 상에 형성된 버퍼층(103) 상에 형성된다. 실시예에 따라, 버퍼층(103)은 생략될 수도 있다.
화소 트랜지스터(P_TR)는 반도체층(102a), 게이트 전극(102b) 및 소스 및 드레인 전극(102c)을 포함한다. 반도체층(102a)과 게이트 전극(102b) 사이에는 제1 절연막(104)(예컨대, 게이트 절연막)이 개재되고, 게이트 전극(102b)과 소스 및 드레인 전극(102c) 사이에는 제2 절연막(105)(예컨대, 제1 층간 절연막)이 개재된다. 소스 및 드레인 전극(102c) 상에는 제3 절연막(106)(예컨대, 제2 층간 절연막)이 형성된다. 제3 절연막(106)의 상부에는 패시베이션막(107)이 형성된다. 이러한 화소 트랜지스터(P_TR)는 제3 절연막(106) 및 패시베이션막(107)을 관통하는 비아홀(혹은 컨택홀)에 의해 유기 발광 다이오드(OLED)와 전기적으로 연결된다.
유기 발광 다이오드(OLED)는 패시베이션막(107) 상에 형성된 제1 전극(102d)(예컨대, 애노드 전극), 상기 제1 전극(102d) 상에 형성된 발광층(102e) 및 상기 발광층(102e) 상에 형성된 제2 전극(102f)(예컨대, 캐소드 전극)을 포함한다. 이러한 유기 발광 다이오드(OLED)의 상부에는 제1 봉지층(142) 및 제2 봉지층(144)을 포함하는 봉지층(140)이 형성된다. 미설명 도면부호 102g는 화소 정의막이다.
드라이버 트랜지스터(D_TR)는 반도체층(110a), 게이트 전극(110b) 및 소스 및 드레인 전극(110c)을 포함한다. 반도체층(110a)과 게이트 전극(110b) 사이에는 제1 절연막(104)이 개재되고, 게이트 전극(110b)과 소스 및 드레인 전극(110c) 사이에는 제2 절연막(105)이 개재된다. 이러한 드라이버 트랜지스터(D_TR)의 상부에는 제3 절연막(106) 및 패시베이션막(107)이 형성되고, 제3 절연막(106) 및 패시베이션막(107)의 상부에는 제1 봉지층(142) 및 제2 봉지층(144)을 포함하는 봉지층(140)이 형성된다.
실시예에 따라, 전원 배선(410)은 제1 도전층(410a)과 상기 제1 도전층(410a)에 전기적으로 연결되는 제2 도전층(410b)을 포함하는 복층 구조로 형성된다. 전원 배선(410)이 복층 구조로 형성되면, 배선의 저항을 낮출 수 있어 RC 딜레이로 인한 화질 저하를 개선할 수 있다.
제1 도전층(410a) 및 제2 도전층(410b)의 사이에는 제3 절연막(106)이 개재된다. 이러한 제1 도전층(410a) 및 제2 도전층(410b)은, 제3 절연막(106)에 형성된 컨택홀을 통해 서로 전기적으로 연결될 수 있다.
실시예에 따라, 제1 도전층(410a)은 드라이버 트랜지스터(D_TR)의 일 전극, 예컨대 드라이버 트랜지스터(D_TR)를 구성하는 전극들 중 가장 상부층에 배치되는 소스 및 드레인 전극(110c)과 동일층(예컨대, 제1 소스 드레인층)에 형성될 수 있다. 그리고, 제2 도전층(410b)은 한 층 이상의 절연막, 예컨대 제3 절연막(106)을 사이에 개재하고 제1 도전층(410a) 상에 배치된다. 예컨대, 제2 도전층(410b)은 제1 소스 드레인층보다 상부에 배치되는 제2 소스 드레인층에 배치될 수 있다.
한편, 도 14에서는 전원 배선(410)의 일 영역 상에만 제1 봉지층(142)이 형성되는 실시예를 개시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 전원 배선(410)과 제1 봉지층(142)의 배치 관계는 다양하게 변경 실시될 수 있다.
전술한 실시예에 의한 표시 장치(400)에 있어서, 전원 배선(410)은 내장 회로부 영역(110A)에 형성되는 회로 소자, 예컨대 드라이버 트랜지스터(D_TR)가 형성되는 층과 상이한 층에 형성되는 적어도 하나의 제2 도전층(410b)을 포함한다.
따라서, 데드 스페이스 축소를 위해 전원 배선(410)의 적어도 일 영역이 제1 또는 제2 내장 회로부(110, 120)와 중첩되도록 배치되는 경우에도, 전원 배선(410)과 상기 제1 또는 제2 내장 회로부(110, 120) 사이의 전기적 안정성(절연성)을 확보하도록 설계하는 것이 가능하다.
도 15는 도 13에 도시된 표시 장치의 일 영역(PB 영역)에 대한 실시예를 나타내는 도면이다. 도 15를 설명함에 있어, 도 1, 도 13 및/또는 도 14에 도시된 실시예와 동일 또는 유사한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 15를 참조하면, 전원 배선(410)은 제1 도전층(410a) 및 제2 도전층(410b)을 포함한다. 이러한 전원 배선(410)의 일 영역은, 일례로 제1 내장 회로부(110)의 제1 단부(예컨대, 하단부)와 중첩된다.
제1 내장 회로부(110)에 구비된 회로 소자와 동일층에 배치되는 제1 도전층(410a)은 제1 내장 회로부(110)의 제1 단부와 중첩되지 않도록 상기 제1 단부에 인접한 코너부로 갈수록 그 폭이 점차 감소하면서 얇아진다. 즉, 전원 배선(410)이 제1 내장 회로부(110)와 중첩되는 영역의 폭이 증가하는 코너부로 갈수록 제1 도전층(410a)의 폭은 감소한다.
이와 같이 제1 도전층(410a)은 전원 배선(410)이 제1 내장 회로부(110)와 중첩되는 영역을 제외한 나머지 영역에만 형성됨으로써, 전원 배선(410)과 제1 내장 회로부(110) 사이의 쇼트를 방지할 수 있다.
반면, 하나 이상의 절연막을 사이에 개재하고 제1 내장 회로부(110)에 구비된 회로 소자의 형성층과 상이한 층에 배치되는 제2 도전층(410b)은, 적어도 일 영역이 제1 내장 회로부(110)의 제1 단부와 중첩된다.
전술한 실시예에서와 같이, 전원 배선(410)의 적어도 일 영역, 특히 표시 장치(400)의 코너부에 인접한 영역을 제1 내장 회로부(110)에 중첩시킴으로써, 비화소 영역(NA)의 데드 스페이스를 효과적으로 축소할 수 있다.
도 16은 도 13에 도시된 표시 장치의 일 영역(PB 영역)에 대한 다른 실시예를 나타내는 도면이다. 도 16을 설명함에 있어, 도 15에 도시된 실시예와 동일 또는 유사한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 16을 참조하면, 제1 내장 회로부(110)와 중첩되는 영역에서, 전원 배선(410)의 제2 도전층(410b)의 폭이 확장될 수 있다. 즉, 제1 내장 회로부(110)와의 중첩 영역에서의 제2 도전층(410b)의 폭(예컨대, 제2폭(w2))은, 제1 내장 회로부(110)와 중첩되지 않는 나머지 영역에서의 폭(예컨대, 제1폭(w1))보다 넓게 형성될 수 있다. 일례로, 제2폭(w2)은 제1폭(w1)의 대략 두 배 이상으로 설정될 수 있다.
이와 같이, 제1 내장 회로부(110)와의 중첩 영역에서 제2 도전층(410b)의 폭을 확장하게 되면, 상기 중첩 영역에서 제1 도전층(401a)이 제거됨에 따른 저항 증가를 보상할 수 있게 된다. 이에 따라, 전원 배선(410)의 저항값을 일정하게 유지할 수 있다.
도 17은 도 13에 도시된 표시 장치의 일 영역(PB 영역)에 대한 또 다른 실시예를 나타내는 도면이다. 도 17을 설명함에 있어, 도 15 또는 도 16에 도시된 실시예와 동일 또는 유사한 구성 요소에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 17을 참조하면, 전원 배선(410)은, 제1 내장 회로부(110)의 제1 단부(표시 장치의 라운딩된 코너부에 위치되는 일 단부)에 인접한 영역에서, 상기 제1 단부를 사이에 두고 적어도 두 개의 서브 전원선들(412, 414), 예컨대 제1 서브 전원선(412) 및 제2 서브 전원선(414)으로 분기된다.
제1 서브 전원선(412) 및 제2 서브 전원선(414)은 각각 제1 내장 회로부(110)의 바깥쪽과 안쪽에 배치된다.
예컨대, 제1 서브 전원선(412)은 제1 내장 회로부(110)의 제1 단부의 바깥쪽 둘레에 이웃하게 배치되고, 제2 서브 전원선(414)은 상기 제1 단부의 안쪽 둘레에 이웃하게 배치될 수 있다. 실시예에 따라, 제1 및/또는 제2 서브 전원선(412, 414)은 적어도 하나의 라우팅 배선(DR)과 중첩될 수 있다.
실시예에 따라, 제1 서브 전원선(412)과 제2 서브 전원선(414)이 내장 회로부(110)를 사이에 두고 서로 마주하는 영역에서, 제1 서브 전원선(412)과 제2 서브 전원선(414)의 폭의 합(w3+w4)은, 전원 배선(410)의 나머지 영역(비분기 영역)에서의 제1폭(w1)과 실질적으로 동일하게 설정될 수 있다. 본 명세서에서 폭이 실질적으로 동일하다 함은, 폭이 서로 동일하거나 혹은 소정의 오차 범위를 허용하는 범위 내에서 폭이 서로 유사한 정도를 포괄적으로 의미할 수 있다. 이에 따라, 전원 배선(410)의 저항값을 일정하게(즉, 균일하게) 유지할 수 있다.
이를 위해, 일례로 표시 장치(400)의 라운딩된 코너부로 갈수록 제1 서브 전원선(412)의 폭은 감소하고, 제2 서브 전원선(414)의 폭은 증가할 수 있다.
제1 서브 전원선(412) 및/또는 제2 서브 전원선(414)은 단층 구조로 형성되거나, 혹은 복층 구조로 형성될 수 있다. 예컨대, 제1 및 제2 서브 전원선(412, 414) 모두 앞선 실시예에서 설명한 제1 도전층(410a) 및 제2 도전층(410b)을 포함하는 복층 구조로 형성될 수 있다. 이 경우, 라우팅 배선들(DR)은 하나 이상의 절연막을 사이에 개재하고 제1 도전층(410a) 및 제2 도전층(410b)과 상이한 층에 형성될 수 있다. 일례로, 라우팅 배선들(DR)은 게이트층에 형성될 수 있다.
한편, 라우팅 배선들(DR)이 제1 또는 제2 도전층(410a, 410b)과 동일한 층에 형성될 경우, 제1 서브 전원선(412) 및/또는 제2 서브 전원선(414)이 라우팅 배선들(DR)과 중첩되는 영역에서, 상기 라우팅 배선들(DR)과 동일한 층에 배치되는 도전층(즉, 제1 또는 제2 도전층(410a, 410b))은 부분적으로 제거될 수 있다.
한편, 전원 배선(410)은 제1 서브 전원선(412)과 제2 서브 전원선(414)을 전기적으로 연결하기 위한 연결선(416)을 더 포함한다.
실시예에 따라, 연결선(416)은 제1 내장 회로부(110)에 구비된 복수의 스테이지들 사이의 영역을 가로질러 제1 서브 전원선(412)과 제2 서브 전원선(414)을 연결할 수 있다. 이 경우, 연결선(416)은 제1 및/또는 제2 도전층(410a, 410b)으로 형성될 수 있다. 일례로, 연결선(416)은 제1 도전층(410a)과 일체로 제1 소스 드레인 층에 형성되거나, 제2 도전층(410b)과 일체로 제2 소스 드레인 층에 형성될 수 있다.
연결선(416)이 제2 소스 드레인 층에 형성되는 제2 도전층(410b)으로 구현되는 경우, 연결선(416)은 제1 내장 회로부(110)에 구비된 드라이버 트랜지스터(도 14의 D_TR)와 적어도 하나의 절연막을 사이에 두고 상이한 층에 배치된다. 이 경우, 연결선(416)이 제1 내장 회로부(110)에 구비된 적어도 하나의 스테이지와 중첩되더라도 전원 배선(410)과 제1 내장 회로부(110) 사이의 쇼트를 방지할 수 있다.
도 18은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 도면이다.
도 18을 참조하면, 앞서 설명한 실시예들 중, 적어도 일 영역(예컨대, 표시 장치의 코너부)에서 전원 배선(410)을 이에 인접한 제1 또는 제2 내장 회로부(110, 120)에 중첩시켜 데드 스페이스를 축소하는 실시예들은 라우팅 배선들(DR)의 배치 구조와 무관하게 적용될 수도 있다. 예컨대, 도 13 내지 도 17에 도시된 실시예들은, 라우팅 배선들(DR)이 도 18에 도시된 바와 같이 일반적인 팬-아웃 형태로 라우팅되는 표시 장치(500)에도 적용될 수 있을 것이다.
또한, 도 1 내지 도 18을 참조하여 설명한 실시예들 중 하나를 선택적으로 적용하거나, 혹은 상기 실시예들 중 적어도 두 개의 실시예들의 특징적 구성을 서로 결합함으로써, 데드 스페이스를 효과적으로 축소할 수도 있음은 물론이다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300, 400, 500: 표시 장치
101: 기판 102: 화소
110, 120: 내장 회로부 112, SST, EST: 스테이지
130: 데이터 구동부 140: 봉지층
310, 410: 전원 배선 410a, 410b: 도전층
412, 414: 서브 전원선 416: 연결선
AA: 화소 영역 DR: 라우팅 배선
NA: 비화소 영역

Claims (19)

  1. 적어도 제1 코너부가 라운딩된 화소 영역과, 상기 화소 영역의 외곽 둘레를 따라 순차적으로 배치되는 제1 내지 제3 비화소 영역을 포함하는 기판;
    상기 화소 영역에 배치되는 다수의 화소들;
    상기 제1 비화소 영역에 배치되며, 상기 화소 영역의 제1 코너부에 인접한 제1 단부가 상기 제1 코너부 형상을 따라 라운딩된 내장 회로부; 및
    상기 화소 영역 하단의 제3 비화소 영역으로부터 상기 제2 비화소 영역 및 상기 제1 비화소 영역을 경유하여 상기 화소 영역으로 연결되는 다수의 라우팅 배선들을 포함하며,
    상기 라우팅 배선들 중 적어도 제1 라우팅 배선은, 상기 제3 비화소 영역으로부터 상기 내장 회로부의 제1 단부가 형성되는 영역을 통과하여 상기 화소 영역으로 연결됨을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    상기 화소들 및 상기 내장 회로부를 커버하도록 상기 기판 상에 형성되는 봉지층을 더 포함하며,
    상기 봉지층은, 상기 화소 영역 및 상기 제1 비화소 영역에 배치되는 제1 봉지층과, 상기 제1 봉지층을 커버하며 단부가 상기 제2 비화소 영역에 배치되는 제2 봉지층을 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 제2 봉지층은, 상기 내장 회로부의 제1 단부 외곽에서 적어도 상기 제1 라우팅 배선과 중첩되는 표시 장치.
  4. 제1항에 있어서,
    상기 내장 회로부는 순차적으로 제어신호를 출력하는 다수의 스테이지들을 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 제1 라우팅 배선은 인접한 두 스테이지들 사이의 영역을 가로질러 제1열의 화소에 연결되는 표시 장치.
  6. 제1항에 있어서,
    상기 내장 회로부의 외곽에 배치되는 적어도 하나의 전원 배선을 더 포함하는 표시 장치.
  7. 제6항에 있어서,
    상기 전원 배선의 적어도 일 영역은 상기 내장 회로부와 중첩되는 표시 장치.
  8. 제7항에 있어서,
    상기 전원 배선의 적어도 일 영역은 상기 내장 회로부의 제1 단부와 중첩되는 표시 장치.
  9. 제7항에 있어서,
    상기 내장 회로부는 트랜지스터를 포함하며,
    상기 전원 배선은, 상기 트랜지스터의 일 전극과 동일층에 형성되는 제1 도전층과, 한 층 이상의 절연막을 사이에 개재하고 상기 제1 도전층 상에 형성되며 상기 제1 도전층에 전기적으로 연결되는 제2 도전층을 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 도전층은, 상기 트랜지스터를 구성하는 전극들 중 가장 상부층에 배치되는 전극과 동일층에 형성되는 표시 장치.
  11. 제9항에 있어서,
    상기 제1 도전층은 상기 내장 회로부와 중첩되는 영역을 제외한 나머지 영역에만 형성되는 표시 장치.
  12. 제11항에 있어서,
    상기 제2 도전층의 적어도 일 영역은 상기 내장 회로부의 제1 단부와 중첩되는 표시 장치.
  13. 제12항에 있어서,
    상기 제2 도전층은, 상기 제1 단부와 중첩되는 영역의 폭이 나머지 영역의 폭보다 넓게 형성되는 표시 장치.
  14. 제6항에 있어서,
    상기 전원 배선은, 상기 내장 회로부의 제1 단부에 인접한 영역에서, 상기 제1 단부를 사이에 두고 적어도 제1 서브 전원선 및 제2 서브 전원선으로 분기되는 표시 장치.
  15. 제14항에 있어서,
    상기 제1 서브 전원선은 상기 제1 단부의 바깥쪽 둘레에 이웃하게 배치되고, 상기 제2 서브 전원선은 상기 제1 단부의 안쪽 둘레에 이웃하게 배치되는 표시 장치.
  16. 제14항에 있어서,
    상기 전원 배선은, 상기 제1 서브 전원선과 상기 제2 서브 전원선을 전기적으로 연결하는 연결선을 더 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 연결선은, 상기 내장 회로부에 구비된 복수의 스테이지들 사이의 영역을 가로질러 상기 제1 서브 전원선과 상기 제2 서브 전원선을 전기적으로 연결하는 표시 장치.
  18. 제16항에 있어서,
    상기 연결선은, 상기 내장 회로부에 구비된 트랜지스터와 상이한 층에 배치되는 도전층을 포함하는 표시 장치.
  19. 제14항에 있어서,
    상기 제1 서브 전원선과 상기 제2 서브 전원선이 상기 제1 단부를 사이에 두고 서로 마주하는 영역에서의 상기 제1 및 제2 서브 전원선의 폭의 합은, 상기 전원 배선의 비분기 영역에서의 폭과 실질적으로 동일하게 설정되는 표시 장치.
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