CN107393472B - 显示设备 - Google Patents

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Abstract

一种显示设备包括：基板，具有带有至少第一圆形角部的像素区域、以及沿像素区域的外周顺序布置的第一至第三非像素区域。第一非像素区域中的内部电路部分具有与像素区域的第一圆形角部相邻的第一端部。内部电路部分的第一端部根据第一圆形角部成圆形。多条配线在像素区域下方的第三非像素区域中。配线经由第二非像素区域和第一非像素区域延伸到像素区域。配线包括至少第一配线，该第一配线穿过内部电路部分的第一端部的区域而连接到像素区域。

Description

显示设备
相关申请的交叉引用
2016年5月17日提交的题为“显示设备”的韩国专利申请第10-2016-0060429号通过引用被整体合并于此。
技术领域
本文所描述的一个或多个实施例涉及一种显示设备。
背景技术
已经开发出各种类型的显示设备。一种类型的显示设备包括围绕像素区域的非像素区域。非像素区域具有用于将电源电压或驱动信号供应至像素区域中的像素的驱动电路或电线。非像素区域还可以包括用于密封至少像素区域或者封装层的粘合区域的材料。非像素区域的尺寸可以限制像素区域中的屏幕的尺寸。
发明内容
根据一个或多个实施例，一种显示设备包括：基板，包括具有至少第一圆形角部的像素区域、以及沿像素区域的外周顺序布置的第一非像素区域、第二非像素区域和第三非像素区域；在像素区域中的多个像素；内部电路部分，在第一非像素区域中并且具有与像素区域的第一圆形角部相邻的第一端部，所述内部电路部分的第一端部根据第一圆形角部成圆形；以及多条配线，在像素区域下方的第三非像素区域中，所述配线经由第二非像素区域和第一非像素区域延伸到像素区域，所述配线包括至少第一配线，所述第一配线穿过内部电路部分的第一端部的区域而连接到像素区域。
显示设备可以包括用于覆盖像素和内部电路部分的封装层，其中所述封装层包括覆盖像素区域和第一非像素区域的第一封装层、以及覆盖第一封装层并且具有在第二非像素区域中的端部的第二封装层。第二封装层可以被叠加在位于内部电路部分的第一端部的外围的至少第一配线上。
内部电路部分可以包括用于顺序输出控制信号的多个级。第一配线可以横穿多个级中的相邻级之间的区域，并且可以连接到第一列中的像素。显示设备可以包括在内部电路部分的外围的至少一条电源线。电源线的至少一个区域可以被叠加在内部电路部分上。电源线的至少一个区域可以被叠加在内部电路部分的第一端部上。
内部电路部分可以包括晶体管，并且电源线可以包括与晶体管的一个电极位于同一层上的第一导电层、以及位于第一导电层上并电连接到第一导电层的第二导电层，在第一导电层与第二导电层之间具有一个或多个绝缘层。第一导电层可以与晶体管的多个电极中最上层的电极位于同一层上。第一导电层可以仅在除了与内部电路部分叠加的区域之外的另一区域上。
第二导电层的至少一个区域可以与内部电路部分的第一端部叠加。第二导电层的可以与第一端部叠加的区域的宽度大于该区域之外的其余区域的宽度。电源线可以在与内部电路部分的第一端部相邻的区域中分支成至少第一子电源线和第二子电源线，并且第一端部可以位于第一子电源线和第二子电源线之间。
第一子电源线可以与第一端部的外周相邻，并且第二子电源线可以与第一端部的内周相邻。电源线可以包括将第一子电源线和第二子电源线连接的连接线。连接线可以横穿内部电路部分中的多个级之间的区域，并且可以将第一子电源线和第二子电源线电连接。
连接线可以包括与内部电路部分中的晶体管位于不同层上的导电层。在第一子电源线和第二子电源线彼此面对的区域中，第一子电源线和第二子电源线的宽度之和可以具有与电源线的未分支区域中的宽度大致相等的宽度，在第一子电源线和第二子电源线之间具有第一端部。
根据一个或多个实施例，一种显示设备包括基板、多个像素、驱动电路和至少一条电源线。基板包括像素区域和非像素区域。多个像素在像素区域中。像素中的至少一个包括：在基板上的晶体管；在晶体管上的第一层上的第一电极；在第一电极上的发光层；和在发光层上的第二电极。晶体管具有半导体层、栅电极、以及源电极和漏电极。驱动电路设置在非像素区域中并且被配置为对像素进行驱动。至少一条电源线在非像素区域中，所述电源线的至少一部分设置在驱动电路和显示设备的边缘部分之间。所述电源线包括在第二层上的第一线、以及在第一线上并且电连接到第一线的第二线。第二线设置在第一层和第二层之间的第三层上。
电源线可以与驱动电路重叠。电源线可以电连接到第二电极。
附图说明
通过参考附图来详细描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，附图中：
图1示出显示设备的实施例；
图2示出显示设备的一个区域的放大图；
图3示出沿图1中的剖面线I-I’截取的视图；
图4示出比较例；
图5示出像素的实施例；
图6示出扫描驱动器的实施例；
图7示出扫描级的实施例；
图8示出用于驱动扫描级的方法的实施例；
图9示出发光控制驱动器的实施例；
图10示出发光控制级的实施例；
图11示出用于驱动发光控制级的方法的实施例；
图12示出显示设备的另一实施例；
图13示出显示设备的另一实施例；
图14示出沿图13中的剖面线II-II’截取的视图；
图15示出图13中的显示设备的区域的实施例；
图16示出图13中的显示设备的区域的另一实施例；
图17示出图13中的显示设备的区域的另一实施例；并且
图18示出显示设备的另一实施例。
具体实施方式
现在将参照附图来描述示例实施例；然而，它们可以以不同的形式来体现，并且不应被解释为局限于本文所阐述的实施例。相反，提供这些实施例将使得本公开是透彻且完整的，并且将向本领域技术人员全面地传达示例性实施方式。实施例(或其部分)可以组合以形成附加的实施例。
在图中，为了图示的清楚起见，层和区域的尺寸可能会被放大。还应理解，当层或元件被称为在另一层或基板“上”时，其可以直接在另一层或基板上，或者也可以存在中间层。另外，应当理解，当层被称为在另一层“下面”时，它可以直接位于下面，并且也可以存在一个或多个中间层。再者，还应理解，当层被称为在两层“之间”时，它可以是这两层之间的唯一层，或者也可以存在一个或多个中间层。相同的附图标记始终指代相同的元件。
应当理解，当描述元件“联接”或“连接”到另一元件时，该元件可以直接联接或直接连接到另一元件，或者通过第三元件联接或连接到另一元件。相反，应当理解，当元件被称为“直接连接到”或“直接联接到”另一元件时，其他元件不会介于其间。对部件之间的关系进行描述的其它表达形式(即，“在...之间”和“直接在...之间”或者“与...相邻”和“直接与...相邻”)需要以相同的方式来解释。此外，为了清楚地解释本公开，从附图中省略了对与本公开不相关的部分的描述，并且在附图的图示中，一些配置元件的尺寸可能会被放大。在整个说明书中，相同的附图标记指代相同的配置元件。
图1示出了显示设备100的实施例。图2是显示设备100的区域PA的放大图。显示设备100包括：基板101，包括像素区域AA和围绕像素区域AA的非像素区域NA；多个像素102，在像素区域AA中；以及驱动电路110、120、130，在基板101上的非像素区域NA中。根据实施例，驱动电路110、120、130中的至少一个可以构成内部电路部分。例如，第一驱动电路110可以构成第一内部电路部分，并且第二驱动电路120可以构成第二内部电路部分。
基板101可以由诸如玻璃或树脂等各种绝缘材料制成。此外，基板101可被体现为不易弯曲的刚性基板或者可以弯曲或易于折叠的柔性基板。基板101包括像素区域AA和非像素区域NA。基板101可被体现为具有预定角度(例如，90°)的或成圆形的角部。在一个实施例中，基板101的四个角部可以成圆形以具有曲线形式。当角部或端部被描述为成圆形时，角部或端部可以具有例如弯曲的、裁剪的、对角的或台阶的形式或这些的组合。
像素区域AA包括多条扫描线S和数据线D、以及连接到扫描线S和数据线D的多个像素102。根据实施例，诸如发光控制线E等控制线可以布置在像素区域AA中。在这种情况下，每个像素102连接到被布置在其对应行中的扫描线S和发光控制线E并连接到被布置在其对应列中的数据线D。根据实施例，可以对行和列进行切换。例如，扫描线S和发光控制线E可以在列方向上延伸，而数据线D在行方向上延伸。此外，可以根据显示设备100的布置方向来相反地解释行和列。
根据实施例，像素区域AA的至少一个角部可以成圆形。例如，像素区域AA的所有四个角部可以成圆形。
非像素区域NA包括沿着像素区域AA的外周顺序布置的第一非像素区域NA1、第二非像素区域NA2和第三非像素区域NA3。在第一非像素区域NA1中，可以布置与像素区域AA的像素102一起密封的内部电路部分110、120。例如，在像素区域AA的两侧处的第一非像素区域NA1中，可以分别布置第一内部电路部分110和第二内部电路部分120。根据实施例，可以省略第一内部电路部分110和第二内部电路部分120中的任意一个。第一内部电路部分110或第二内部电路部分120可以仅布置在像素区域AA的一侧。
第一内部电路部分110和第二内部电路部分120可以分别包括扫描驱动器和发光控制驱动器中的至少一个。例如，第一内部电路部分110可以是扫描驱动器，并且第二内部电路部分120可以是发光控制驱动器。另外，第一内部电路部分110或第二内部电路部分120中的任意一个可以包括扫描驱动器和发光控制驱动器这两者。
根据实施例，当像素区域AA的至少一个角部成圆形时，第一内部电路部分110和第二内部电路部分120的端部也可以沿该角部的形状成圆形。例如，当像素区域AA的至少一个角部成圆形时，与该角部相邻的第一内部电路部分110和/或第二内部电路部分120的第一端部也可以沿该角部的形状成圆形。
第二非像素区域NA2可以包括封装层的粘合部分。
第三非像素区域NA3在基板101的最外侧区域，并且包括数据驱动器130。根据实施例，数据驱动器130可以安装在基板101外部的电路板等上，并且可以通过焊盘部分与基板101连接。
多条配线DR可以布置在数据驱动器130和像素区域AA之间。配线DR可以是例如数据配线。配线DR可以电连接到像素区域AA中的数据线D。根据实施例，配线DR可以与数据线D一体形成。
配线DR可以从与像素区域AA的下端相邻的第三非像素区域NA3顺序经由第二非像素区域NA2和第一非像素区域NA1而连接到像素区域AA。例如，配线DR可以在像素区域AA下方的第三非像素区域NA3中，并且经由第二非像素区域NA2和第一非像素区域NA1而延伸到像素区域AA。根据实施例，像素区域AA的上端和下端可以彼此相对。例如，当显示设备100旋转180°时，配线DR和数据驱动器130可以被视为布置在像素区域AA的上端。
根据实施例，配线DR中的至少一条从第三非像素区域NA3开始，经过第一内部电路部分110和/或第二内部电路部分120的端部成圆形的区域，并随后连接到像素区域AA。
例如，除了像素区域AA的至少左端角部(例如，第一角部)成圆形之外，当与第一角部相邻的第一内部电路部分110的下端部(例如，第一端部)成圆形时，一条或多条配线DR(例如，第一配线DR1至第k配线DRk)可以穿过布置有第一内部电路部分110的第一端部的区域并延伸到像素区域AA，该一条或多条配线DR包括从像素区域AA的下端(或下边缘部分)附近的第三非像素区域NA3连接和/或延伸到像素区域AA的第一角部的第一配线DR1。
为此，包括第一配线DR1的一条或多条配线DR可以从像素区域AA的下端下方的第三非像素区域NA3穿过而到达与第一内部电路部分110的第一端部的外围相邻的第二非像素区域NA2的一部分。随后，一条或多条配线DR可以进入或延伸到第一非像素区域NA1，并且经过第一内部电路部分110的区域的一部分(例如，第一端部)，而随后延伸到像素区域AA。
根据实施例，除了像素区域AA的右端角部(例如，第二角部)成圆形之外，当与第二角部相邻的第二内部电路部分120的下端部(例如，第二端部)成圆形时，连接和/或延伸到像素区域AA右下端的配线DR中的其它配线(例如第m-k配线DRm-k到第m配线DRm)可以从第三非像素区域NA3行进到布置有第二内部电路部分120的第二端部的区域，并随后延伸到像素区域AA。
电路元件或电线可以被设计为使得当配线DR中的至少一条穿过第一内部电路部分110和/或第二内部电路部分120时，可以防止其间的短路缺陷。例如，当第一配线DR1被叠加在第一内部电路部分110上时，第一配线DR1可以被设计为使得构成第一配线DR1的导电层在被叠加于第一内部电路部分110上的区域中可以与其中形成有第一内部电路部分110中的电路元件的层位于不同层上，同时在其间具有至少一个绝缘层。
除此之外，如图2所示，例如，假设第一至第三配线DR1、DR2、DR3经过布置有第一内部电路部分110的区域，则第一至第三配线DR1、DR2、DR3中的每一条可以被布置为横穿第一内部电路部分110的级112之间的区域。例如，第一内部电路部分110可以包括顺序地输出控制信号(例如，扫描信号或发光控制信号)的多个级112。第一配线DR1可以横穿级112之中两个相邻的级112之间的区域，并且电连接到第一列中的像素102。
本实施例的显示设备100可以与比较例进行比较，在该比较例中，在像素区域AA的圆形角部中，配线DR被布置在第一内部电路部分110和/或第二内部电路部分120之间，使得配线DR不被叠加在第一内部电路部分110和/或第二内部电路部分120上。因此，可以有效地利用非像素区域NA的空间。
此外，根据本实施例的显示设备100，通过将配线DR布置在第一内部电路部分110和/或第二内部电路部分120的外围并且叠加在封装层的粘合区域上，可以增加或者最大化空间利用，并且降低死区的数量。
图3示出根据一个实施例的沿图1中的线I-I'截取的剖面。图4示出比较例的显示设备100'的剖面的示例。在图3和图4中，示出用于密封至少像素区域的封装层。
参考图3和图4，基板101和基板101'上的区域按照从内到外的顺序被定义为像素区域AA、第一非像素区域NA1、第二非像素区域NA2和第三非像素区域NA3。至少像素区域AA和第一非像素区域NA1被封装层140密封。封装层140在第二非像素区域NA2中被粘合到基板101。第三非像素区域NA3是封装层140的外围区域，并且可以是基板101的最外侧区域。
根据实施例，封装层140可以形成在基板101上，以覆盖第一内部电路部分110和/或第二内部电路部分120。
封装层140包括：第一封装层142，在密封区域(例如，像素区域AA和第一非像素区域NA1)中；以及第二封装层144，覆盖第一封装层142的上部及侧表面，并且在第二非像素区域NA2中具有粘合到基板101的边缘区域。
第一封装层142可以包括用于有效地保护至少像素区域AA中的电路元件免受来自外部环境的损害的至少一个有机膜和/或无机膜。例如，第一封装层142可以包括单层结构的单个有机膜或无机膜。第一封装层142可以包括多层结构的多个有机膜和/或无机膜。例如，第一封装层142可以包括多个有机膜、多个无机膜、或者包括至少一个有机膜和无机膜的多层结构。除此之外，第一封装层142可以包括至少一个有机无机复合膜。
第二封装层144位于第一封装层142的上部。第二封装层144包括一个或多个无机膜。例如，第二封装层144可以包括第一封装层142中的无机膜与位于第一封装层142的上部上的无机膜的层叠结构。这种第二封装层144覆盖第一封装层142中的有机膜的上部和侧表面这两者，并且防止湿气渗透进密封区域。
在一个实施例中，一条或多条配线DR(例如，第一配线DR1至第k配线DRk)被叠加在第二非像素区域NA2中的第二封装层144下，并被布置在第一内部电路部分110的第一端部的外围。作为示例，图3将第一配线DR1至第k配线DRk示为一个框，但是在一个实施例中，第一配线DR1至第k配线DRk实际上可被配置为彼此分离的多条电线。
因此，可以将布置有配线DR的布线区域的至少一部分与封装层140的粘合区域(即，第二非像素区域NA2)叠加，从而有效地利用非像素区域NA的空间。
另一方面，在图4中的比较例的显示设备100'的情况下，在与图1的I-I'区域相对应的区域中，第一配线DR1'至第k配线DRk'不在第一内部电路部分110'的外侧旁边布线，而是被直接布线在像素区域AA和第一内部电路部分110'之间。这使得第一非像素区域NA1具有更大的宽度。此外，由于第二封装层144'被粘合到基板101'以覆盖第一封装层142'的上部和侧表面这两者，并且藉此保护密封区域免于湿气的渗透，因此必须确保第二非像素区域NA2的一定宽度或者更大的宽度以便于稳定的密封。因此，对减小第二非像素区域NA2的宽度存在限制。也就是说，根据本实施例，可以通过有效的空间利用来减少显示设备100的死区。
图5示出像素102的实施例，像素102例如连接到第m数据线Dm和第i扫描线Si。参考图5，像素102包括有机发光二极管(OLED)、第一晶体管T1至第七晶体管T7、以及存储电容器Cst。在另一实施例中，像素可以具有不同的结构。
有机发光二极管(OLED)具有经由第六晶体管T6连接到第一晶体管T1的阳电极、和连接到第二电源(ELVSS)的阴电极。有机发光二极管(OLED)产生与从第一晶体管T1供应的驱动电流的量相对应的亮度的光。第一电源(ELVDD)的电压电平可以大于第二电源(ELVSS)的电压电平，使得电流可以流到有机发光二极管(OLED)。例如，第一电源(ELVDD)可以被设置为高电位像素电源，并且第二电源(ELVSS)可以被设置为低电位像素电源。
根据实施例，有机发光二极管(OLED)可以基于驱动电流来产生包括红色、绿色和蓝色的各种颜色的光中的任何一种。在一个实施例中，有机发光二极管(OLED)可以基于驱动电流来产生白光。在这种情况下，可以使用单独的滤色器等来实现彩色图像。
第七晶体管T7连接在初始化电源Vint和有机发光二极管(OLED)的阳电极之间。第七晶体管T7的栅电极连接到第i+1扫描线Si+1。当扫描信号被供应给第i+1扫描线Si+1时，第七晶体管T7导通，并且将初始化电源Vint的电压供应给有机发光二极管(OLED)的阳电极。初始化电源(Vint)的电压可以低于数据信号的电压。例如，初始化电源(Vint)的电压可以低于数据信号的最小电压。
第六晶体管T6连接在第一晶体管T1和有机发光二极管(OLED)之间。第六晶体管T6具有连接到第i发光控制线Ei的栅电极。第六晶体管T6在发光控制信号被供应给第i发光控制线Ei时截止，但除此之外可以被导通。
第五晶体管T5连接在第一电源(ELVDD)和第一晶体管T1之间。第五晶体管T5可以具有连接到第i发光控制线Ei的栅电极。第五晶体管T5在发光控制信号被供应给第i发光控制线Ei时截止，但除此之外可以被导通。
第一晶体管T1(驱动晶体管)具有经由第五晶体管T5连接到第一电源(ELVDD)的第一电极、以及经由第六晶体管T6连接到有机发光二极管(OLED)的阳电极的第二电极。第一晶体管T1的栅电极连接到第十节点N10。第一晶体管T1基于第十节点N10的电压，控制经由有机发光二极管(OLED)从第一电源(ELVDD)流到第二电源(ELVSS)的电流的量。
第三晶体管T3连接在第一晶体管T1的第二电极与第十节点N10之间。第三晶体管T3的栅电极连接到第i扫描线Si。第三晶体管T3在扫描信号被供应给第i扫描线Si时导通，并且可以将第一晶体管T1的第二电极和第十节点N10电连接。因此，当第三晶体管T3导通时，第一晶体管T1处于二极管连接状态。
第四晶体管T4连接在第十节点N10和初始化电源Vint之间。第四晶体管T4的栅电极连接到第i-1扫描线Si-1。第四晶体管T4在扫描信号被供应给第i-1扫描线Si-1时导通，并且第四晶体管T4随后将初始化电源Vint的电压供应给第十节点N10。
第二晶体管T2连接在第m数据线Dm和第一晶体管T1的第一电极之间。第二晶体管T2的栅电极连接到第i扫描线Si。第二晶体管T2在扫描信号被供应给第i扫描线Si时导通，并且第二晶体管T2随后将第m数据线Dm和第一晶体管T1的第一电极电连接。
存储电容器Cst连接在第一电源ELVDD和第十节点N10之间。存储电容器Cst存储与数据信号相对应的电压以及第一晶体管T1的阈值电压。
图6示出扫描驱动器110的实施例，扫描驱动器110例如可以在第一内部电路部分110和/或第二内部电路部分120的内部。为了方便起见，下面将基于第一内部电路部分110被配置为扫描驱动器的假设来进行说明。扫描驱动器包括顺序地输出扫描信号的多个扫描级。
如图6所示，扫描驱动器110具有多个扫描级SST1至SST4。在另一实施例中，扫描驱动器可以具有不同数量的扫描级。扫描级SST1至SST4连接到相应的扫描线S1至S4，并且基于时钟信号CLK1、CLK2被驱动。扫描级SST1至SST4可以具有例如相同的结构。
扫描级SST1至SST4中的每一个扫描级包括第一输入端子1001至第三输入端子1003以及输出端子1004。扫描级SST1至SST4中的每一个扫描级的第一输入端子1001被供应有前一级扫描级的输出信号(例如扫描信号)或者第一起始脉冲SSP1。例如，第一扫描级SST1的第一输入端子1001可以被供应有第一起始脉冲SSP1。其余的扫描级SST2至SST4的第一输入端子1001可以被供应有前一级扫描级的输出信号。
第j(j是奇数或偶数)扫描级SSTj的第二输入端子1002被供应有第一时钟信号CLK1，并且第三输入端子1003被供应有第二时钟信号CLK2。第j+1扫描级SSTj+1的第二输入端子1002被供应有第二时钟信号CLK2，并且第三输入端子1003被供应有第一时钟信号CLK1。
第一时钟信号CLK1和第二时钟信号CLK2可以具有相同的周期和不重叠的相位。例如，基于其中将扫描信号供应给第一扫描线S1的时段为1水平时段1H的假设，时钟信号CLK1、CLK2中的每一个具有2H的周期，并且时钟信号CLK1、CLK2可以在彼此不同的水平时段中被供应。
扫描级SST1至SST4中的每一个被供应有第一驱动电源VDD和第二驱动电源VSS。第一驱动电源VDD可以被设置为栅极截止电压，例如高电压。第二驱动电源VSS可以被设置为栅极导通电压，例如，低电压。
图7示出图6中的扫描级的实施例。为了方便起见，图7示出第一扫描级SST1和第二扫描级SST2。第一扫描级SST1包括第一驱动器1210、第二驱动器1220和输出电路1230(或缓冲器)。输出电路1230基于第一节点N1和第二节点N2控制被供应给输出端子1004的电压。
为此，输出电路1230包括第五晶体管M5和第六晶体管M6。第五晶体管M5连接在第一驱动电源VDD和输出端子1004之间。第五晶体管M5的栅电极连接到第一节点N1。第五晶体管M5基于被施加到第一节点N1的电压来控制第一驱动电源VDD和输出端子1004之间的连接。
第六晶体管M6连接在输出端子1004和第三输入端子1003之间。第六晶体管M6的栅电极连接到第二节点N2。第六晶体管M6基于被施加到第二节点N2的电压来控制输出端子1004和第三输入端子1003之间的连接。输出电路1230作为缓冲器来操作。另外，第五晶体管M5和/或第六晶体管M6可以包括彼此并联连接的多个晶体管。
第一驱动器1210基于被供应给第一输入端子1001至第三输入端子1003的信号来控制第三节点N3的电压。为此，第一驱动器1210包括第二晶体管M2到第四晶体管M4。第二晶体管M2连接在第一输入端子1001和第三节点N3之间。第二晶体管M2的栅电极连接到第二输入端子1002。第二晶体管M2基于被供应给第二输入端子1002的信号来控制第一输入端子1001和第三节点N3之间的连接。
第三晶体管M3和第四晶体管M4串联连接在第三节点N3和第一驱动电源VDD之间。第三晶体管M3连接在第四晶体管M4和第三节点N3之间。第三晶体管M3的栅电极连接到第三输入端子1003。第三晶体管M3基于被供应给第三输入端子1003的信号来控制第四晶体管M4和第三节点N3之间的连接。
第四晶体管M4连接在第三晶体管M3和第一驱动电源VDD之间。第四晶体管M4的栅电极连接到第一节点N1。第四晶体管M4基于第一节点N1的电压来控制第三晶体管M3和第一驱动电源VDD之间的连接。
第二驱动器1220基于第二输入端子1002和第三节点N3的电压来控制第一节点N1的电压。为此，第二驱动器1220包括第七晶体管M7、第八晶体管M8、第一电容器C1、第二电容器C2和第一晶体管M1。第一电容器C1连接在第二节点N2和输出端子1004之间。第一电容器C1充入与第六晶体管M6的导通和截止相对应的电压。
第二电容器C2连接在第一节点N1和第一驱动电源VDD之间。第二电容器C2充入将被施加到第一节点N1的电压。
第七晶体管M7连接在第一节点N1和第二输入端子1002之间。第七晶体管M7的栅电极连接到第三节点N3。第七晶体管M7基于第三节点N3的电压来控制第一节点N1和第二输入端子1002之间的连接。
第八晶体管M8连接在第一节点N1和第二驱动电源VSS之间。第八晶体管M8的栅电极连接到第二输入端子1002。第八晶体管M8基于第二输入端子1002的信号来控制第一节点N1和第二驱动电源VSS之间的连接。
第一晶体管M1连接在第三节点N3和第二节点N2之间。第一晶体管M1的栅电极连接到第二驱动电源VSS。这种第一晶体管M1保持第三节点N3和第二节点N2之间的电连接，同时保持其导通状态。另外，第一晶体管M1基于第二节点N2的电压来限制第三节点N3的电压的降低程度。例如，即使第二节点N2的电压降低到比第二驱动电源VSS低的电压，第三节点N3的电压也不会下降到从第二驱动电源VSS中减去的第一晶体管M1的阈值电压以下。
图8示出了用于驱动图7中的扫描级的方法的实施例。为了方便起见，将参考图8使用第一扫描级SST1来说明操作过程。
参考图8，第一时钟信号CLK1和第二时钟信号CLK2具有两(2)个水平时段(2H)周期，并且可以在彼此不同的水平时段中被供应。例如，第二时钟信号CLK2被设置为从第一时钟信号CLK1移位多达半个周期(例如，1个水平时段)的信号。供应给第一输入端子1001的第一起始脉冲SSP1与供应给第二输入端子1002的时钟信号(例如第一时钟信号CLK1)同步。
当第一起始脉冲SSP1被供应时，第一输入端子1001可以被设置为第二驱动电源VSS的电压。当第一起始脉冲SSP1未被供应时，第一输入端子1001可以被设置为第一驱动电源VDD的电压。此外，当时钟信号CLK被供应给第二输入端子1002和第三输入端子1003时，第二输入端子1002和第三输入端子1003可以被设置为第二驱动电源VSS的电压。当时钟信号CLK未被供应给第二输入端子1002和第三输入端子1003时，第二输入端子1002和第三输入端子1003可以被设置为第一驱动电源VDD的电压。
例如，首先，供应第一起始脉冲SSP1以与第一时钟信号CLK1同步。当第一时钟信号CLK1被供应时，第二晶体管M2和第八晶体管M8导通。当第二晶体管M2导通时，第一输入端子1001和第三节点N3电连接。由于第一晶体管M1一直被设置为导通状态，所以第二节点N2保持其与第三节点N3的电连接。
当第一输入端子1001和第三节点N3电连接时，第三节点N3和第二节点N2的电压通过供应给第一输入端子1001的第一起始脉冲SSP1被设置为低电压。当第三节点N3和第二节点N2的电压被设置为低电压时，第六晶体管M6和第七晶体管M7导通。
当第六晶体管M6导通时，第三输入端子1003和输出端子1004电连接。第三输入端子1003被设置为高电压，例如，未供应第二时钟信号CLK2。因此，高电压被输出到输出端子1004。当第七晶体管M7导通时，第二输入端子1002和第一节点N1电连接。然后，第一时钟信号CLK1的电压被供应给第二输入端子1002，例如，低电压被供应给第一节点N1。
当第一时钟信号CLK1被供应时，第八晶体管M8导通。当第八晶体管M8导通时，第二驱动电源VSS的电压被供应给第一节点N1。第二驱动电源VSS的电压被设置为与第一时钟信号CLK1的电压相同(或相似)的电压。因此，第一节点N1稳定地保持低电压。
当第一节点N1被设置为低电压时，第四晶体管M4和第五晶体管M5导通。当第四晶体管M4导通时，第一驱动电源VDD和第三晶体管M3电连接。由于第三晶体管M3被设置为截止状态，因此即使当第四晶体管M4导通时，第三节点N3也稳定地保持低电压。当第五晶体管M5导通时，第一驱动电源VDD的电压被供应给输出端子1004。第一驱动电源VDD的电压被设置为与供应给第三输入端子1003的高电压相同的电压。因此，输出端子1004稳定地保持高电压。
此后，停止供应第一起始脉冲SSP1和第一时钟信号CLK1。当停止供应第一时钟信号CLK1时，第二晶体管M2和第八晶体管M8截止。第六晶体管M6和第七晶体管M7基于存储在第一电容器C1中的电压而保持导通状态。因此，第二节点N2和第三节点N3基于存储在第一电容器C1中的电压而保持低电压。
当第六晶体管M6保持导通状态时，输出端子1004和第三输入端子1003保持其电连接。当第七晶体管M7保持导通状态时，第一节点N1保持与第二输入端子1002的电连接。第二输入端子1002的电压基于停止供应第一时钟信号CLK1而被设置为高电压。因此，第一节点N1也被设置为高电压。当高电压被供应给第一节点N1时，第四晶体管M4和第五晶体管M5截止。
此后，第二时钟信号CLK2被供应给第三输入端子1003。由于第六晶体管M6被设置为导通状态，所以供应给第三输入端子1003的第二时钟信号CLK2被供应给输出端子1004。在这种情况下，输出端子1004将第二时钟信号CLK2输出到第一扫描线S1以作为扫描信号。
当第二时钟信号CLK2被供应给输出端子1004时，第二节点N2的电压通过第一电容器C1的联接而降低到比第二驱动电源VSS更低的电压。因此，第六晶体管M6稳定地保持其导通状态。
即使降低第二节点N2的电压，第三节点N3也通过第一晶体管M1而维持第二驱动电源VSS的常规电压(从第二驱动电源VSS减去的第一晶体管M1的阈值电压)。
在将扫描信号输出到第一扫描线S1之后，停止供应第二时钟信号CLK2。当停止供应第二时钟信号时，输出端子1004输出高电压。此外，第二节点N2的电压基于输出端子1004的高电压而增加到第二驱动电源VSS的常规电压。
此后，供应第一时钟信号CLK1。当第一时钟信号CLK1被供应时，第二晶体管M2和第八晶体管M8导通。当第二晶体管M2导通时，第一输入端子1001和第三节点N3电连接。第一起始脉冲SSP1未被供应给第一输入端子1001。因此，第一输入端子1001被设置为高电压。由此，当第一晶体管M1导通时，高电压被供应给第三节点N3和第二节点N2。因此，第六晶体管M6和第七晶体管M7截止。
当第八晶体管M8导通时，第二驱动电源VSS被供应给第一节点N1。因此，第四晶体管M4和第五晶体管M5导通。当第五晶体管M5导通时，第一驱动电源VDD的电压被供应给输出端子104。之后，第四晶体管M4和第五晶体管M5基于充入第二电容器C2的电压而保持其导通状态。因此，输出端子1004被稳定地供应有第一驱动电源VDD的电压。
当第二时钟信号CLK2被供应时，第三晶体管M3导通。由于第四晶体管M4被设置为导通状态，所以第一驱动电源VDD的电压被供应给第三节点N3和第二节点N2。在这种情况下，第六晶体管M6和第七晶体管M7稳定地保持其截止状态。
第二扫描级SST2被供应有与第二时钟信号CLK2同步的第一扫描级SST1的输出信号(例如，扫描信号)。在这种情况下，第二扫描级SST2将与第二时钟信号CLK2同步的扫描信号输出到第二扫描线S2。根据本实施例的扫描级SST可以重复上述过程以顺序地将扫描信号输出到扫描线S。
在本实施例中，第一晶体管M1限制第三节点N3的电压的降低程度，而与第二节点N2的电压无关，从而确保制造成本和操作的可靠性。
例如，当扫描信号被供应给输出端子1004时，第二节点N2的电压降低到大约VSS-(VDD-VSS)的电压。假设第一驱动电源VDD为7V并且第二驱动电源VSS为-8V，则即使考虑到晶体管的阈值电压，第二节点N2的电压也降低至约-20V的电压。
当去掉第一晶体管M1时，第二晶体管M2的源电极-漏电极电压Vds和第七晶体管M7的源电极-栅极电压Vgs被设置为约-27V。因此，具有耐高压的部件可被用于第二晶体管M2和第七晶体管M7。此外，当高电压被施加到第二晶体管M2和第七晶体管M7时，功耗可能会较高。此外，操作的可靠性可能会劣化。然而，当第一晶体管M1被添加在第三节点N3和第二节点N2之间时，第三节点N3的电压保持第二电源VSS的常规电压。因此，第二晶体管M2的源电极-漏电极电压Vds和第七晶体管M7的源电极-栅极电压Vgs可以设置为约-14V。
图9示出发光控制驱动器120的实施例。图9中的发光控制驱动器120可以被配置在第一内部电路部分110和/或第二内部电路部分内部120。为了方便起见，第二内部电路部分120可以被认为是发光控制驱动器，该发光控制驱动器包括顺序地输出发光控制信号的多个发光控制级。
参考图9，发光控制驱动器120设置有多个发光控制级EST1至EST4。发光控制级EST1到EST4中的每一个连接到光发控制线E1至E4中的相应一条。发光控制级EST1至EST4基于时钟信号CLK3、CLK4来操作。在一个实施例中，发光控制级EST1至EST4可以在同一电路中。再者，在另一实施例中，发光控制级的数量可以不同于四个。
发光控制级EST1至EST4中的每一个包括第一输入端子2001至第三输入端子2003以及输出端子2004。发光控制级EST1至EST4中的每一个的第一输入端子2001被供应有前一级发光控制级的输出信号(例如，发光控制信号)或第二起始脉冲SSP2。例如，第一发光控制级EST1的第一输入端子2001被供应有第二起始脉冲SSP2。其余的发光控制级EST2至EST4的第一输入端子2001被供应有前一级发光控制级的输出信号。
第j发光控制级ESTj的第二输入端子2002被供应有第三时钟信号CLK3并且第三输入端子2003被供应有第四时钟信号CLK4。第j+1发光控制级ESTj+1的第二输入端子2002被供应有第四时钟信号CLK4并且第三输入端子2003被供应有第三时钟信号CLK3。
第三时钟信号CLK3和第四时钟信号CLK4可以具有相同的周期和不重叠的相位。例如，每个时钟信号CLK3、CLK4可以具有2H的周期，并且可以在不同的水平时段中被供应。
此外，发光控制级EST1至EST4中的每一个被供应有第三驱动电源VDD1和第四驱动电源VSS1。第三驱动电源VDD1可以被设置为栅极截止电压，并且第四驱动电源VSS1可以被设置为栅极导通电压。根据实施例，第三驱动电源VDD1可以被设置为与第一驱动电源VDD相同的电压，并且第四驱动电源VSS1可以被设置为与第二驱动电源VSS相同的电压。
图10示出图9中的发光控制级EST的实施例。为了方便起见，图10示出第一发光控制级EST1和第二发光控制级EST2。
参考图10，第一发光控制级EST1包括第一信号处理器2100、第二信号处理器2200、第三信号处理器2300和输出电路2400(或缓冲器)。第一信号处理器2100基于供应给第一输入端子2001和第二输入端子2002的信号来控制第二十二节点N22和第二十一节点N21的电压。
为此，第一信号处理器2100包括第十一晶体管M11至第十三晶体管M13。第十一晶体管M11连接在第一输入端子2001和第二十一节点N21之间。第十一晶体管M11的栅电极连接到第二输入端子2002。第十一晶体管M11在第三时钟信号CLK3被供应给第二输入端子2002时导通。
第十二晶体管M12连接在第二输入端子2002和第二十二节点N22之间。第十二晶体管M12的栅电极连接到第二十一节点N21。第十二晶体管M12响应于第二十一节点N21的电压而导通或截止。
第十三晶体管M13连接在第四驱动电源VSS1和第二十二节点N22之间。第十三晶体管M13的栅电极连接到第二输入端子2002。第十三晶体管M13在第三时钟信号CLK3被供应给第二输入端子2002时导通。
第二信号处理器2200基于供应给第三输入端子2003的信号和第二十二节点N22的电压来控制第二十一节点N21和第二十三节点N23。为此，第二信号处理器2200包括第十四晶体管M14至第十七晶体管M17、第十一电容器C11和第十二电容器C12。
第十四晶体管M14连接在第十五晶体管M15和第二十一节点N21之间。第十四晶体管M14的栅电极连接到第三输入端子2003。第十四晶体管M14在第四时钟信号CLK4被供应给第三输入端子2003时导通。
第十五晶体管M15连接在第三驱动电源VDD1和第十四晶体管M14之间。第十五晶体管M15的栅电极连接到第二十二节点N22。第十五晶体管M15基于第二十二节点N22的电压而导通或截止。
第十六晶体管M16连接在第十七晶体管M17的第一电极和第三输入端子2003之间。第十六晶体管M16的栅电极连接到第二十二节点N22。第十六晶体管M16基于第二十二节点N22的电压而导通或截止。
第十七晶体管M17连接在第十六晶体管M16的第一电极和第二十三节点N23之间。第十七晶体管M17的栅电极连接到第三输入端子2003。第十七晶体管M17在第四时钟信号CLK4被供应给第三输入端子2003时导通。
第十一电容器C11连接在第二十一节点N21和第三输入端子2003之间。
第十二电容器C12连接在第二十二节点N22和第十七晶体管M17的第一电极之间。
第三信号处理器2300基于第二十一节点N21的电压来控制第二十三节点N23的电压。为此，第三信号处理器2300包括第十八晶体管M18和第十三电容器C13。第十八晶体管M18连接在第三驱动电源VDD1和第二十三节点N23之间。第十八晶体管M18的栅电极连接到第二十一节点N21。第十八晶体管M18基于第二十一节点N21的电压而导通或截止。
第十三电容器C13连接在第三驱动电源VDD1和第二十三节点N23之间。
输出电路2400基于第二十一节点N21和第二十三节点N23的电压来控制被供应给输出端子2004的电压。为此，输出电路2400包括第十九晶体管M19和第二十晶体管M20。第十九晶体管M19连接在第三驱动电源VDD1和输出端子2004之间。第十九晶体管M19的栅电极连接到第二十三节点N23。这种第十九晶体管M19基于第二十三节点N23的电压而导通或截止。
第二十晶体管M20连接在输出端子2004和第四驱动电源VSS1之间。第二十晶体管M20的栅电极连接到第二十一节点N21。第二十晶体管M20基于第二十一节点N21的电压而导通或截止。输出电路2400作为缓冲器来操作。此外，第十九晶体管M19和/或第二十晶体管M20可以被配置为使得多个晶体管被并联连接。
图11示出用于驱动图10中的发光控制级的方法的实施例。为方便起见，图11示出使用第一发光控制级EST1的操作过程。
参考图11，第三时钟信号CLK3和第四时钟信号CLK4具有两(2)个水平时段(2H)周期，并且在不同的水平时段中被供应。例如，第四时钟信号CLK4被设置为从第三时钟信号CLK3移位多达半个周期(例如，1个水平时段)的信号。
当第二起始脉冲SSP2被供应时，第一输入端子2001可以被设置为第三驱动电源VDD1的电压。当第二起始脉冲SSP2未被供应时，第一输入端子2001可以被设置为第四驱动电源VSS1的电压。此外，当时钟信号CLK被供应给第二输入端子2002和第三输入端子2003时，第二输入端子2002和第三输入端子2003可以被设置为第四驱动电源VSS1的电压。当时钟信号CLK未被供应时，第二输入端子2002和第三输入端子2003可以被设置为第三驱动电源VDD1的电压。
供应给第一输入端子2001的第二起始脉冲SSP2可以被供应以与供应给第二输入端子2002的时钟信号(例如第三时钟信号CLK3)同步。此外，第二起始脉冲SSP2被设置为具有比第三时钟信号CLK3更大的宽度。例如，第二起始脉冲SSP2可以被供应达四(4)个水平时段4H。
在操作过程中，在第一时间t1期间，第三时钟信号CLK3被供应给第二输入端子2002。当第三时钟信号CLK3被供应给第二输入端子2002时，第十一晶体管M11和第十三晶体管M13导通。当第十一晶体管M11导通时，第一输入端子2001和第二十一节点N21电连接。由于第二起始脉冲SSP2未被供应给第一输入端子2001，所以低电压被供应给第二十一节点N21。
当低电压被供应给第二十一节点N21时，第十二晶体管M12、第十八晶体管M18和第二十晶体管M20导通。当第十八晶体管M18导通时，第三驱动电源VDD1被供应给第二十三节点N23。因此，第十九晶体管M19截止。第十三电容器C13充入与第三驱动电源VDD1相对应的电压。因此，即使在第一时间t1之后，第十九晶体管M19也稳定地保持截止状态。
当第二十晶体管M20导通时，第四驱动电源VSS1的电压被供应给输出端子2004。因此，在第一时间t1期间，发光控制信号未被供应给第一发光控制线E1。
当第十二晶体管M12导通时，第三时钟信号CLK3被供应给第二十二节点N22。此外，当第十三晶体管M13导通时，第四驱动电源VSS1的电压被供应给第二十二节点N22。第三时钟信号CLK3被设置为第四驱动电源VSS1的电压。因此，第二十二节点N22被稳定地设置为第四驱动电源VSS1的电压。同时，当第二十二节点N22的电压被设置为第四驱动电源VSS1的电压时，第十七晶体管M17被设置为截止状态。因此，不管第二十二节点N22如何，第二十三节点N23都维持第三驱动电源VDD1的电压。
在第二时间t2期间，停止向第二输入端子2002供应第三时钟信号CLK3。当停止供应第三时钟信号CLK3时，第十一晶体管M11和第十三晶体管M13截止。第二十一节点N21的电压通过第十一电容器C11而维持低电压。因此，第十二晶体管M12、第十八晶体管M18和第二十晶体管M20保持导通状态。
当第十二晶体管M12导通时，第二输入端子2002和第二十二节点N22电连接。第二十二节点N22被设置为高电压。
当第十八晶体管M18导通时，第三驱动电源VDD1的电压被供应给第二十三节点N23。因此，第十九晶体管M19维持截止状态。
当第二十晶体管M20导通时，第四驱动电源VSS1的电压被供应给输出端子2004。
在第三时间t3期间，第四时钟信号CLK4被供应给第三输入端子2003。当第四时钟信号CLK4被供应给第三输入端子2003时，第十四晶体管M14和第十七晶体管M17导通。当第十七晶体管M17导通时，第十二电容器C12和第二十三节点N23电连接。第二十三节点N23保持第三驱动电源VDD1的电压。此外，当第十四晶体管M14导通时，第十五晶体管M15被设置为截止状态。因此，即使当第十四晶体管M14导通时，第二十一节点N21的电压也不会变化。
当第四时钟信号CLK4被供应给第三输入端子2003时，第二十一节点N21的电压通过第十一电容器C11的联接而降低到比第四驱动电源VSS1的电压更低的电压。当第二十一节点N21的电压降低到比第四驱动电源VSS1的电压更低的电压时，第十八晶体管M18和第二十晶体管M20的驱动特性得到改善(例如，施加到PMOS晶体管的电压的电平越低，PMOS晶体管的驱动特性越好)。
在第四时间t4期间，第二起始脉冲SSP2被供应给第一输入端子2001，并且第三时钟信号CLK3被供应给第二输入端子2002。当第三时钟信号CLK3被供应给第二输入端子2002时，第十一晶体管M11和第十三晶体管M13导通。当第十一晶体管M11导通时，第一输入端子2001和第二十一节点N21电连接。由于第二起始脉冲SSP2被供应给第一输入端子2001，因此高电压被供应给第二十一节点N21。当高电压被供应给第二十一节点N21时，第十二晶体管M12、第十八晶体管M18和第二十晶体管M20截止。
当第十三晶体管M13导通时，第四驱动电源VSS1的电压被供应给第二十二节点N22。由于第十四晶体管M14被设置为截止状态，所以第二十一节点N21保持高电压。此外，由于第十七晶体管M17被设置为截止状态，所以第二十三节点N23的电压通过第十三电容器C13而保持高电压。因此，第十九晶体管M19维持截止状态。
在第五时间t5期间，第四时钟信号CLK4被供应给第三输入端子2003。当第四时钟信号CLK4被供应给第三输入端子2003时，第十四晶体管M14和第十七晶体管M17导通。由于第二十二节点N22的电压被设置为第四驱动电源VSS1的电压，所以第十五晶体管M15和第十六晶体管M16导通。
当第十六晶体管M16和第十七晶体管M17导通时，第四时钟信号CLK4被供应给第二十三节点N23。当第四时钟信号CLK4被供应给第二十三节点N23时，第十九晶体管M19导通。当第十九晶体管M19导通时，第三驱动电源VDD1的电压被供应给输出端子2004。供应给输出端子2004的第三驱动电源VDD1的电压是供应给第一水平线上的第一发光控制线E1的发光控制信号。
当第四时钟信号CLK4的电压被供应给第二十三节点N23时，第二十二节点N22的电压通过第十二电容器C12的联接而降低到比第四驱动电源VSS1的电压更低的电压。因此，连接到第二十二节点N22的晶体管的驱动特性可以得到改善。
当第十四晶体管M14和第十五晶体管M15导通时，第三驱动电源VDD1的电压被供应给第二十一节点N21。当第三驱动电源VDD1的电压被供应给第二十一节点N21时，第二十晶体管M20保持截止状态。因此，第三驱动电源VDD1的电压可以被稳定地供应给第一发光控制线E1。
在第六时间t6期间，第三时钟信号CLK3被供应给第二输入端子2002。当第三时钟信号CLK3被供应给第二输入端子2002时，第十一晶体管M11和第十三晶体管M13导通。当第十一晶体管M11导通时，第二十一节点N21和第一输入端子2001电连接。因此，第二十一节点N21的电压被设置为低电压。当第二十一节点N21的电压被设置为低电压时，第十八晶体管M18和第二十晶体管M20导通。
当第十八晶体管M18导通时，第三驱动电源VDD1的电压被供应给第二十三节点N23。因此，第十九晶体管M19截止。当第二十晶体管M20导通时，第四驱动电源VSS1的电压被供应给输出端子2004。供应给输出端子2004的第四驱动电源VSS1的电压被供应第一发光控制线E1。因此，停止供应发光控制信号。
随着重复进行上述过程，根据本实施例的发光控制级EST可以顺序地将发光控制信号输出到发光控制线。在图5至图11的实施例中，晶体管是PMOS晶体管。在另一实施例中，晶体管可以是NMOS晶体管。
图12示出显示设备300的另一实施例，显示设备300包括布置在第一内部电路部分110和/或第二内部电路部分120的外围上的至少一条电源线310。例如，电源线310可以是用于将第一电源ELVDD或第二电源ELVSS供应给像素区域AA的第一电源线或第二电源线。
根据实施例，第一电源线可以布置在像素区域AA的不同侧或仅一侧上。此外，第二电源线可以与第一电源线分离，并且布置在像素区域AA的不同侧或像素区域AA的仅一侧上。
根据实施例，电源线310可以与第一内部电路部分110和/或第二内部电路部分120一起布置在第一非像素区域NA1中。除此以外，根据实施例，电源线310可以布置在第二非像素区域NA2中，或者布置在第一非像素区域NA1和第二非像素区域NA2之间的边界上。根据实施例，电源线310的至少一部分可以设置在第一内部电路部分110和/或第二内部电路部分120与显示设备300的边缘部分(或角部)之间。
电源线310连接到一条或多条电源连接线。根据实施例，一条或多条电源连接线可以布置成在第一内部电路部分110和/或第二内部电路部分120中的级之间横穿。除此之外，根据实施例，电源连接线可以与第一内部电路部分110和/或第二内部电路部分120中的电路元件布置在不同的层上，其间具有至少一个绝缘层。电源线310可以经由电源供应线连接到焊盘部分。电源线310可以被设置有来自外部电源供应电路的某个电源。
根据实施例，电源线310可以具有如在第一内部电路部分110和/或第二内部电路部分120中那样以与像素区域AA的形状对应的曲线形式成圆形的至少一端。
图13示出显示设备400的另一实施例，显示设备400包括与相邻的内部电路部分(例如，第一内部电路部分110或第二内部电路部分120)重叠的至少一条电源线或线路410。例如，电源线410的至少一个区域可以叠加在相邻的第一内部电路部分110或第二内部电路部分120的第一端部上。电源线410可以被设计为例如使得与像素区域AA的圆形的第一角部相邻的至少一个区域被叠加在第一内部电路部分110或第二内部电路部分120的圆形的第一端部上。
当电源线410和第一内部电路部分110或第二内部电路部分120以这种方式叠加时，电源线410可以确保与第一内部电路部分110或第二内部电路部分120中电路元件的绝缘质量。例如，电源线410可以包括在与其中形成有第一内部电路部分110或第二内部电路部分120中的电路元件的层不同的层上的一个或多个导电层，第一内部电路部分110或第二内部电路部分120叠加在电源线410上。除此以外，在与至少第一内部电路部分110或第二内部电路部分120叠加的区域中，电源线410可被体现为在第一内部电路部分110或第二内部电路部分120的级之间横穿的连接线。
如前所述，电源线410的至少一个区域(例如，与显示设备400的圆形角部相邻的一个区域)可以与第一内部电路部分110或第二内部电路部分120叠加。因此，可以减少显示设备400的角部死区。
图14示出沿图13的线II-II'截取的剖面的实施例。参照图14，每个像素区域102A包括像素晶体管P_TR和电连接到像素晶体管P_TR的有机发光二极管OLED。内部电路部分区域110A包括驱动晶体管D_TR，并且电源线区域410A包括电源线410。像素晶体管P_TR和驱动晶体管D_TR位于形成在基板101上的缓冲层103上。缓冲层103可以被省略。
像素晶体管P_TR包括半导体层102a、栅电极102b、以及源电极和漏电极102c。第一绝缘层104(例如，栅极绝缘层)在半导体层102a和栅电极102b之间。第二绝缘层105(例如，第一层间绝缘层)在栅电极102b与源电极和漏电极102c之间。第三绝缘层106(例如，第二层间绝缘层)设置在源电极和漏电极102c上。钝化层107设置在第三绝缘层106的上部。像素晶体管P_TR通过贯穿第三绝缘层106和钝化层107的通孔(或接触孔)而电连接至有机发光二极管OLED。
有机发光二极管OLED包括：位于钝化层107上的第一电极102d(例如阳电极)、位于第一电极102d上的发光层102e、以及位于发光层102e上的第二电极102f(例如，阴电极)。包括第一封装层142和第二封装层144的封装层140形成在这种有机发光二极管OLED的上部上。附图标记102g是像素限定层。
驱动晶体管D_TR包括半导体层110a、栅电极110b、以及源电极和漏电极110c。第一绝缘层104在半导体层110a和栅电极110b之间。第二绝缘层105在栅电极110b与源电极和漏电极110c之间。第三绝缘层106和钝化层107形成在这种驱动晶体管D_TR的上部上。包括第一封装层142和第二封装层144的封装层140形成在第三绝缘层106和钝化层107的上部上。
根据实施例，电源线410可以具有包括第一导电层410a和电连接到第一导电层410a的第二导电层410b的双层结构。第一导电层410a可以构成第一线，并且第二导电层410b可以构成第二线。换句话说，电源线410可以具有包括彼此电连接的第一线和第二线的多层结构。当电源线410采用双层结构时，可以降低线的电阻，从而防止因RC延迟而引起的屏幕劣化。
第三绝缘层106位于第一导电层410a和第二导电层410b之间。第一导电层410a和第二导电层410b可以通过第三绝缘层106中的接触孔而彼此电连接。
根据实施例，第一导电层410a可以与驱动晶体管D_TR的电极和/或像素晶体管P_TR的电极形成在同一层(例如，第一源电极漏电极层)上。例如，第一导电层410a可以与构成驱动晶体管D_TR和像素晶体管P_TR的电极中最上层的源电极和漏电极102c、110c位于同一层上。此外，第二导电层410b位于第一导电层410a上，在第一导电层410a和第二导电层410b之间具有一个或多个绝缘层(例如第三绝缘层106)。例如，第二导电层410b可以位于布置在第一源电极漏电极层的更远上部上的第二源电极漏电极层上。第二导电层410b可以设置在其上设置有第一电极102d的层与其上设置有第一导电层410a的层之间的层上。例如，当第一电极102d位于第一层上并且第一导电层410a位于第二层上时，第二导电层410b位于第一层和第二层之间的第三层上。
图14示出第一封装层142仅形成在电源线410的一个区域上的实施例。在其它实施例中，电源线410和第一封装层142之间的布置关系可以不同。在显示设备400中，电源线410包括至少一个第二导电层410b，该至少一个第二导电层410b在与形成有电路元件(例如，内部电路部分区域110A中的驱动晶体管D_TR)的层不同的层上。因此，当电源线410的至少一个区域被叠加在第一内部电路部分110或第二内部电路部分120上以减少死区时，电源线410和第一内部电路部分110或第二内部电路部分120可以被设计为确保其间的电稳定性(绝缘性)。
根据实施例，电源线410可以是用于将第一电源ELVDD供应给像素102的第一电源线。在这种情况下，电源线410可以经由像素晶体管P_TR电连接到第一电极102d。根据另一实施例，电源线410可以是用于将第二电源ELVSS供应给像素102的第二电源线。在这种情况下，电源线410可以电连接到第二电极102f。
图15示出图13中的显示设备的一个区域(PB区域)的实施例。参照图15，电源线410包括第一导电层410a和第二导电层410b。这种电源线410的一个区域被叠加在例如第一内部电路部分110的第一端部(例如下端部)上。
与第一内部电路部分110中的电路元件布置在同一层上的第一导电层410a具有沿着向与第一端部相邻的角部靠近的方向减小并变薄的宽度，使得其不被叠加在第一内部电路部分110的第一端部上。例如，第一导电层410a的宽度随着与角部不断接近而减小，在该角部，电源线410与第一内部电路部分110叠加的区域的宽度增加。
除了电源线410与第一内部电路部分110叠加的区域之外，第一导电层410a可以位于该区域的其余部分上。这可以防止在电源线410和第一内部电路部分110之间形成短路缺陷。
另一方面，位于与形成有第一内部电路部分110中的电路元件的层不同的层上的第二导电层410b的至少一个区域可以被叠加在第一内部电路部分110的第一端部上，在该电路元件与该至少一个区域之间具有一个或多个绝缘层。
如上述实施例，通过将电源线410的至少一个区域(例如，与显示设备400的角部相邻的区域)叠加在第一内部电路部分110上，可以显著减少非像素区域NA的死区。
图16示出图13中的显示设备的一个区域(PB区域)的另一实施例。参照图16，电源线410的第二导电层410b的宽度可以在与第一内部电路部分110叠加的区域中扩大。例如，第二导电层410b在与第一内部电路部分110叠加的区域中的宽度(例如，第二宽度w2)可以大于其在不与第一内部电路部分110叠加的其余区域中的宽度(例如，第一宽度w1)。例如，第二宽度w2可以被设置为大于第一宽度w1大约两倍或者更多。
如前所述，当第二导电层410b的宽度在与第一内部电路部分110叠加的区域中扩大时，由于从叠加区域中去除第一导电层401a，所以可以对电阻增加进行补偿。因此，电源线410的电阻值可以保持恒定或大致上恒定的值。
图17示出图13中的显示设备的一个区域(PB区域)的另一实施例。参照图17，在与第一内部电路部分110的第一端部(显示设备的圆形角部中的一个端部)相邻的区域中，电源线410被分支成至少两条子电源线412、414(例如，第一子电源线412和第二子电源线414)，在这两条子电源线412、414之间具有第一端部。
第一子电源线412和第二子电源线414中的每一条子电源线位于第一内部电路部分110的外侧和内侧。例如，第一子电源线412可以布置成邻近第一内部电路部分110的第一端部的外周。第二子电源线414可以布置成邻近第一端部的内周。根据实施例，第一子电源线412和/或第二子电源线414可以叠加在至少一条配线DR上。
根据实施例，在第一子电源线412和第二子电源线414彼此面对区域中，第一子电源线412和第二子电源线414的宽度之和(w3+w4)可以被设置为与在电源线410的其余区域(未分支区域)中的第一宽度w1大致相同，在第一子电源线412和第二子电源线414之间具有第一内部电路部分110。大致相同的宽度可以意味着宽度在一定的误差范围内相同或相似。因此，可以保持电源线410的恒定(或大致恒定)的电阻值(例如，均匀电阻值)。
为此，第一子电源线412的宽度可以在接近显示设备400的圆形角部的方向上减小。第二子电源线414的宽度可以在接近显示设备400的圆形角部的方向上增加。
第一子电源线412和/或第二子电源线414可以具有单层结构或多层结构。例如，如之前所说明的，第一子电源线412和第二子电源线414都可以具有包括第一导电层410a和第二导电层410b的多层结构。在这种情况下，配线DR可以形成在与第一导电层410a和第二导电层410b不同的层上，在配线DR与第一导电层410a和第二导电层410b之间具有一个或多个绝缘层。配线DR可以例如位于栅极层上。
当配线DR与第一导电层410a或第二导电层410b位于同一层上时，在第一子电源线412和/或第二子电源线414被叠加在配线DR上的区域中，可以部分地去除与配线DR位于同一层上的导电层(即，第一导电层410a或第二导电层410b)。
电源线410可以包括用于将第一子电源线412和第二子电源线414电连接的连接线416。
根据实施例，连接线416可以横穿第一内部电路部分110中的多个级之间的区域，并且将第一子电源线412和第二子电源线414连接。在这种情况下，连接线416可以由第一导电层410a和/或第二导电层410b来形成。例如，连接线416可以与第一导电层410a一体地位于第一源电极漏电极层上，或者与第二导电层410b一体地位于第二源电极漏电极层上。
当连接线416被实现为位于第二源电极漏电极层上的第二导电层410b时，连接线416与第一内部电路部分中的驱动晶体管(例如，图14中的D_TR)位于不同的层上，在连接线416与该晶体管之间具有至少一个绝缘层。在这种情况下，即使连接线416被叠加在第一内部电路部分110中的至少一个级上，也能够防止电源线410与第一内部电路部分110之间的短路缺陷。
图18示出显示设备500的另一实施例。参考图18，在上述实施例中，可以不考虑配线DR的布置结构来应用如下实施例，在该实施例中，通过在至少一个区域(例如，显示设备的角部)中将电源线410叠加在与该电源线410相邻的第一内部电路部分110或第二内部电路部分120上来减少死区。例如，图13至图17中的实施例也可以被应用于显示设备500，在显示设备500中，配线DR以如图18所示的通用扇出形式来布线。
可以通过选择性地应用图1至18中的实施例或这些实施例的组合来显著减少显示装置中的死区。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在通用和描述性意义上被使用并且被解释，而不是为了限制的目的。在一些情况下，如截至本申请的提交为止对于本领域普通技术人员而言将显而易见的是，结合特定实施例描述的特征、特性和/或元件可以被独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有具体说明。因此，本领域技术人员将会理解，在不脱离权利要求中阐述的实施例的精神和范围的情况下，可以对形式和细节进行各种修改。

Claims (18)

1.一种显示设备，包括：
基板，包括具有至少第一圆形角部的像素区域、以及沿所述像素区域的外周顺序布置的第一非像素区域、第二非像素区域和第三非像素区域；
在所述像素区域中的多个像素；
内部电路部分，包括用于顺序输出控制信号的多个级，在所述第一非像素区域中并且具有与所述像素区域的所述第一圆形角部相邻的第一端部，所述内部电路部分的所述第一端部根据所述第一圆形角部成圆形；以及
多条配线，在所述像素区域下方的所述第三非像素区域中，所述配线经由所述第二非像素区域和所述第一非像素区域延伸到所述像素区域，所述配线包括至少第一配线，其中所述第一配线横穿所述多个级中的位于所述内部电路部分的所述第一端部中的相邻级之间的区域并且连接到所述像素区域。
2.根据权利要求1所述的显示设备，进一步包括：
封装层，覆盖所述像素和所述内部电路部分，
其中所述封装层包括覆盖所述像素区域和所述第一非像素区域的第一封装层、以及覆盖所述第一封装层并且具有在所述第二非像素区域中的端部的第二封装层。
3.根据权利要求2所述的显示设备，其中所述第二封装层被叠加在位于所述内部电路部分的所述第一端部的外围的至少所述第一配线上。
4.根据权利要求1所述的显示设备，其中所述第一配线连接到第一列中的所述像素。
5.根据权利要求1所述的显示设备，进一步包括：
在所述内部电路部分的外围的至少一条电源线。
6.根据权利要求5所述的显示设备，其中所述电源线的至少一个区域被叠加在所述内部电路部分上。
7.根据权利要求6所述的显示设备，其中所述电源线的至少一个区域被叠加在所述内部电路部分的所述第一端部上。
8.根据权利要求6所述的显示设备，其中：
所述内部电路部分包括晶体管，并且
所述电源线包括与所述晶体管的一个电极位于同一层上的第一导电层、以及位于所述第一导电层上并电连接到所述第一导电层的第二导电层，在所述第一导电层与所述第二导电层之间具有一个或多个绝缘层。
9.根据权利要求8所述的显示设备，其中所述第一导电层与所述晶体管的多个电极中最上层的电极位于同一层上。
10.根据权利要求8所述的显示设备，其中所述第一导电层仅在除了与所述内部电路部分叠加的所述区域之外的另一区域上。
11.根据权利要求10所述的显示设备，其中所述第二导电层的至少一个区域与所述内部电路部分的所述第一端部叠加。
12.根据权利要求11所述的显示设备，其中所述第二导电层的与所述第一端部叠加的所述区域的宽度大于所述区域之外的其余区域的宽度。
13.根据权利要求5所述的显示设备，其中所述电源线在与所述内部电路部分的所述第一端部相邻的区域中分支成至少第一子电源线和第二子电源线，并且其中所述第一端部位于所述第一子电源线和所述第二子电源线之间。
14.根据权利要求13所述的显示设备，其中：
所述第一子电源线与所述第一端部的外周相邻，并且
所述第二子电源线与所述第一端部的内周相邻。
15.根据权利要求13所述的显示设备，其中所述电源线包括将所述第一子电源线和所述第二子电源线连接的连接线。
16.根据权利要求15所述的显示设备，其中所述连接线横穿所述内部电路部分中的多个级之间的区域，并且将所述第一子电源线和所述第二子电源线电连接。
17.根据权利要求15所述的显示设备，其中所述连接线包括与所述内部电路部分中的晶体管位于不同层上的导电层。
18.根据权利要求13所述的显示设备，其中在所述第一子电源线和所述第二子电源线彼此面对的区域中，所述第一子电源线和所述第二子电源线的宽度之和具有与所述电源线的未分支区域中的宽度相等的宽度，在所述第一子电源线和所述第二子电源线之间具有所述第一端部。
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