JP5431502B2 - アレイ基板、及び、液晶表示パネル - Google Patents

Description

本発明は、絶縁基板にＴＦＴ素子等が設けられたアレイ基板、及び、このアレイ基板が用いられた液晶表示パネルに関するものである。

薄膜トランジスタ（Thin Film Transistor、以下「ＴＦＴ」と称す）が画素のスイッチング素子として用いられているアクティブマトリクス型表示装置は、応答速度が速く、多階調表示が容易で、テレビを始め、携帯電話、携帯型ゲーム機、車載用ナビゲーション装置などに幅広く利用されている。

アクティブマトリクス型の表示装置は、通常ＴＦＴアレイ基板と対向基板とが互いに対向して配置され、これらの基板の間に表示素子（液晶、有機ＥＬ等）がシール材によって封入されている。

（ＴＦＴアレイ基板）
以下、図１２に基づいてＴＦＴアレイ基板の概略構成について説明する。

図１２は、ＴＦＴアレイ基板の要部の概略構成を示す平面図である。

図１２に示すように、ＴＦＴアレイ基板２０の中央部分には表示領域２２が形成されており、該表示領域２２には画素電極を駆動するための表示駆動用ＴＦＴ素子（スイッチング素子）（図示せず）がマトリクス状に形成されている。

表示駆動用ＴＦＴ素子のゲート電極にはゲート配線４２が接続されており、ソース電極にはソース配線４４が接続されており、ドレイン電極には画素電極（図示せず）が接続されている。

ゲート配線４２とソース配線４４とは、ＴＦＴアレイ基板２０上で互いに直交する方向に設けられている。なお、ゲート配線４２とソース配線４４とは、それらが直交する部分で互いに電気的に接続されないように、ＴＦＴアレイ基板２０上の異なる層に、絶縁層を介して設けられている。

表示領域２２の周囲の領域であり、ＴＦＴアレイ基板２０の基板端辺２６の近傍領域に周辺領域２４が形成されており、該周辺領域２４の左右側（図１２に示す矢印Ｘ方向）には、ゲート駆動回路６０が設けられている。

ゲート駆動回路６０は、ゲート配線４２と電気的に接続され、ゲート配線４２にゲート信号を印加する。

周辺領域２４の左右両側にゲート駆動回路６０が設けられているため、一本のゲート配線４２に対して、両側から信号が入力される場合、信号の波形なまりを低減できる。よって、ゲート駆動回路６０を構成する複数のＴＦＴ素子（駆動用素子）の大きさを小さくすることができ、額縁の狭い液晶表示パネル１０を提供できる。

また、一つのゲート配線４２に対して、片側から信号が入力される場合であっても、ゲート配線４２を、右側のゲート駆動回路６０により駆動されるグループと、左側のゲート駆動回路により駆動されるグループとに分けることにより、液晶表示パネル１０の左右の額縁領域を均等にすることができる。

一方、周辺領域２４の上下側（図１２に示す矢印Ｙ方向）の一側にはドライバ６２が設けられている。

ドライバ６２は、ソース配線４４と電気的に接続され、ソース配線４４にソース信号を印加する。

また、両側のゲート駆動回路６０は、クロック配線などからなるゲート駆動回路用配線とそれぞれ電気的に接続され、このゲート駆動回路用配線には、ＴＦＴアレイ基板２０外部のＤＣ／ＤＣコンバータや表示制御回路から、ＦＰＣ（Flexible printed circuits）等を介して、ゲート駆動回路６０を動作させるために必要な信号が供給される。

なお、右側のゲート駆動回路６０のゲート駆動回路用配線（図示せず）と、左側のゲート駆動回路６０のゲート駆動回路用配線４６とは、例えば、ドライバ６２が実装されている側と表示領域２２を挟んで逆側において、配線６４で、相互接続されている。

両側のゲート駆動回路用配線の相互接続により、右側のゲート駆動回路６０のゲート駆動回路用配線（図示せず）と、左側のゲート駆動回路６０のゲート駆動回路用配線４６のそれぞれに、ＦＰＣを介して、信号を供給する必要がない。よって、ＦＰＣ幅を狭く形成することができ、ＦＰＣのコストを低減できる。なお、この配線６４は、図１２に示すように、ソース配線４４とは交差しない構成が、信号負荷を低減する効果の点で好ましい。

図１２においては、ゲート駆動回路６０は表示領域２２の両側に設けられているが、片側の構成も可能である。また、ゲート駆動回路用配線４６に供給する信号を、ドライバ６２から供給する構成も可能である。

このＴＦＴアレイ基板２０と、対向基板（図示せず）とは、シール９０を介してはり合わされることで、液晶表示パネル１０を構成している。このシール９０は、ＴＦＴアレイ基板２０の基板端辺２６に沿って、その内側に額縁形状に設けられている。

（特許文献１）
ゲート駆動回路６０の具体的な構成としては、例えば特許文献１に記載の構成がある。

図１３は、特許文献１に記載のゲート駆動回路６０の概略構成を示すブロック図である。

図１３に示すように、周辺領域２４には、ゲート駆動回路６０とＦＰＣ（図示せず）とに接続されるゲート駆動回路用配線４６が設けられている。

ゲート駆動回路用配線４６として、ＴＦＴアレイ基板２０のＹ方向に沿って、幹配線としての低電位電源配線７０と、幹配線としての第１クロック配線７２と、幹配線としての第２クロック配線７４と、幹配線としての初期化配線７６とが設けられている。

なお、低電位電源配線７０と、第１クロック配線７２と、第２クロック配線７４と、初期化配線７６とは、４本ともゲート駆動回路６０と基板端辺２６との間、即ちゲート駆動回路６０の外側に設けられている。

ゲート駆動回路６０は、互いに従属的に接続され、順にゲート配線４２にゲート信号を出力する複数段のステージＳＴを備えている。なお、各ステージＳＴは、ゲート配線（図示せず）と１対１に接続されている。具体的には、各段ステージＳＴは互いに従属的に接続されているが、例えば、第ｊ番目のステージＳＴ（ｊ）のセット端子（図示せず）には、前段ステージＳＴ（ｊ−１）のキャリー出力、リセット端子（図示せず）には、後段ステージＳＴ（ｊ＋１）のゲート出力が入力される。

ゲート駆動回路用配線４６とゲート駆動回路６０とは、横方向（Ｘ方向）に延伸している枝配線７８を介して、電気的に接続されている。

次に、ゲート駆動回路６０についてさらに詳しく説明する。

ゲート駆動回路６０を構成する各ステージＳＴは、ＴＦＴ素子Ｔ１〜Ｔ１３、Ｔ１５を備えている。

例えば（ｊ−１）行目のステージＳＴ（ｊ−１）において、ＴＦＴ素子Ｔ４は前段ステージＳＴ（ｊ−２）に近い上側に配置され、前段ステージＳＴ（ｊ−２）からキャリー信号が入力される。

ＴＦＴ素子Ｔ１、Ｔ７、Ｔ１０、Ｔ１２、Ｔ１５は、第１クロック配線７２の連結線である枝配線７８に沿って配置され、第１クロック配線７２からクロック信号が入力される。

ＴＦＴ素子Ｔ１１、Ｔ５は、第２クロック配線７４の連結線である枝配線７８に沿って配置され、第２クロック配線７４からクロック信号が入力される。

ＴＦＴ素子Ｔ６は、初期化配線７６の連結線である枝配線７８に沿って配置され、初期化配線７６から初期化信号が入力される。

ＴＦＴ素子Ｔ２、Ｔ３、Ｔ８、Ｔ９、Ｔ１３は、低電位電源配線７０の連結線である枝配線７８に沿って配置され、低電位電源配線７０からＴＦＴ素子のゲートをオフするための低電位信号が入力される。

日本国公開特許公報「特開２００６−０３９５２４号公報（２００６年２月９日公開）」 日本国公表特許公報「特表２００５−５２７８５６号公報（２００５年９月１５日公表）」 日本国公開特許公報「特開２００８−０２６８６５号公報（２００８年２月７日公開）」

しかしながら、特許文献１に記載されたゲート駆動回路６０の構成は、各ステージＳＴに信号を印加するゲート駆動回路用配線４６が、ゲート駆動回路６０と基板端辺２６との間、即ちゲート駆動回路６０の外側に配置されており、ゲート駆動回路用配線４６とゲート駆動回路６０内の各ＴＦＴ素子とを接続する枝配線７８が長くなり、断線不良等が生じやすいという問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、枝配線の断線不良を抑制しながらも、額縁の狭いアレイ基板を提供することにある。

上記の課題を解決するために、本発明のアレイ基板は、
絶縁基板上に、スイッチング素子と、当該スイッチング素子に接続された画素電極とがマトリクス状に設けられてなるアレイ基板であって、
上記絶縁基板において、上記画素電極がマトリクス状に配置されている領域が表示領域であり、
上記表示領域の周辺の領域が周辺領域であり、
上記周辺領域には、上記スイッチング素子を駆動するための駆動回路が設けられており、
上記駆動回路は、上記絶縁基板の端辺から上記表示領域に向かう方向において、上記端辺と同一方向に長手方向を有する複数の列部分に分けられており、
上記各列部分は、マトリクス状に配置された上記画素電極における各段に対応した、複数の段部分に分けられており、
上記各段部分には、駆動用素子が設けられており、
上記周辺領域には、上記絶縁基板の端辺と同一の方向に延伸された複数の幹配線が設けられており、
上記幹配線の中で少なくとも１本が、隣接する上記列部分の間に設けられており、
上記周辺領域には、上記幹配線と上記駆動用素子とを接続する枝配線が設けられており、
１つの上記枝配線に着目した場合、当該枝配線から、当該枝配線に接続されている上記駆動用素子が設けられている上記段部分とは異なる上記段部分に設けられている上記駆動用素子と、着目した上記枝配線とを電気的に接続する分岐配線が延設されていることを特徴とする。

上記構成により、隣接する上記列部分の間に設けられている幹配線と、該幹配線と上記駆動用素子とを接続する枝配線が短くなり、断線不良の発生を低下させることができる。

また、分岐配線が延設されていることにより、幹配線と駆動用素子とを接続する枝配線の数が削減されるので、歩留まりの低下を抑制することができる。

さらに、幹配線と枝配線との交差部が減少し、上記交差部で発生する容量を低減することができるため、信号遅延を抑制することができる。また、直流電流増幅率の小さい素子を用いることが可能になるため、各段部分を構成する駆動用素子のサイズを小さくすることができる。そして、駆動回路を小さくすることが容易になるので、額縁の狭いアレイ基板を提供することができる。

本発明のアレイ基板は、絶縁基板上に、スイッチング素子と、当該スイッチング素子に接続された画素電極とがマトリクス状に設けられてなるアレイ基板であって、上記絶縁基板において、上記画素電極がマトリクス状に配置されている領域が表示領域であり、上記表示領域の周辺の領域が周辺領域であり、上記周辺領域には、上記スイッチング素子を駆動するための駆動回路が設けられており、上記駆動回路は、上記絶縁基板の端辺から上記表示領域に向かう方向において、上記端辺と同一方向に長手方向を有する複数の列部分に分けられており、上記各列部分は、マトリクス状に配置された上記画素電極における各段に対応した、複数の段部分に分けられており、上記各段部分には、駆動用素子が設けられており、上記周辺領域には、上記絶縁基板の端辺と同一の方向に延伸された複数の幹配線が設けられており、上記幹配線の中で少なくとも１本が、隣接する上記列部分の間に設けられており、上記周辺領域には、上記幹配線と上記駆動用素子とを接続する枝配線が設けられており、１つの上記枝配線に着目した場合、当該枝配線から、当該枝配線に接続されている上記駆動用素子が設けられている上記段部分とは異なる上記段部分に設けられている上記駆動用素子と、着目した上記枝配線とを電気的に接続する分岐配線が延設されていることを特徴とするものである。

それゆえ、枝配線の断線不良を抑制しながらも、額縁の狭いアレイ基板を提供することができるという効果を奏する。

本発明の実施の形態１に係るＴＦＴアレイ基板の要部の概略構成を示す平面図である。 本発明の実施の形態１に係るＴＦＴアレイ基板の要部の概略構成を示す断面図である。 本発明の実施の形態１に係る切り替え部の概略構成を示す平面図である。 本発明の実施の形態１に係る切り替え部の概略構成を示す断面図である。 比較用のＴＦＴアレイ基板の要部の概略構成を示す平面図である。 本発明の実施の形態２に係るＴＦＴアレイ基板の要部の概略構成を示す平面図である。 本発明の実施の形態２の変形例に係るＴＦＴアレイ基板の要部の概略構成を示す平面図である。 図８の（ａ）は、本発明の実施の形態３の切り替え部（接続部）の概略構成の一例を示す平面図であり、図８の（ｂ）は、その断面図である。 図９の（ａ）は、本発明の実施の形態３の切り替え部（接続部）の概略構成の一例を示す平面図であり、図９の（ｂ）は、その断面図である。 本発明の実施の形態３の切り替え部（接続部）の概略構成の一例を示す平面図である。 図１１の（ａ）は、本発明の実施の形態３の変形例の切り替え部（接続部）の概略構成を示す平面図であり、図１１の（ｂ）は、その断面図である。 ＴＦＴアレイ基板の要部の概略構成を示す平面図である。 特許文献１のＴＦＴアレイ基板の要部の概略構成を示す平面図である。

以下、本発明の実施の形態について、詳細に説明する。
［実施の形態１］
本発明の一実施の形態について図１〜図５に基づいて説明すれば以下のとおりである。

本実施の形態のＴＦＴアレイ基板２０は、先に図１２に基づいて説明したＴＦＴアレイ基板２０とほぼ同様の概略構成を有している。

図１は、本実施の形態のＴＦＴアレイ基板２０の要部の概略構成を示す平面図である。

図１に示すように、アレイ基板としてのＴＦＴアレイ基板２０の周辺領域２４には、ゲート駆動回路６０（６０ａ，６０ｂ）と、ＦＰＣ（図示せず）に接続されるゲート駆動回路用配線４６とが設けられている。そして、駆動回路としての上記ゲート駆動回路６０には、駆動用素子としてのＴＦＴ素子が形成されている。

本実施の形態のＴＦＴアレイ基板２０では、ゲート駆動回路６０は、ＴＦＴアレイ基板２０のＸ方向において、２個の駆動回路に分けられている。具体的には、上記Ｘ方向に、列部分としての第１列駆動回路６０ａと第２列駆動回路６０ｂとが、上記ゲート駆動回路６０として設けられている。

また、第１列駆動回路６０ａ及び第２列駆動回路６０ｂは、各段に対応して、ＴＦＴアレイ基板２０のＹ方向において、複数個設けられている（段部分）。これについては、後に詳述する。

そして、本実施の形態のＴＦＴアレイ基板２０では、上記ゲート駆動回路用配線４６について、その少なくとも一部が、上記第１列駆動回路６０ａと第２列駆動回路６０ｂとの間に設けられている。

具体的には、ゲート駆動回路用配線４６として、ＴＦＴアレイ基板２０のＹ方向に沿って、幹配線としての低電位電源配線７０と、幹配線としての第１クロック配線７２と、幹配線としての第２クロック配線７４と、幹配線としての初期化配線７６とが設けられている。なお、基板端辺２６から表示領域２２の方に向かって、１本の低電位電源配線７０、続いて第１クロック配線７２、第２クロック配線７４、初期化配線７６が設けられている。

ここで、表示領域２２とは、スイッチング素子としての表示駆動用ＴＦＴ素子（図示せず）と、当該表示駆動用ＴＦＴ素子に接続された画素電極（図示せず）とがマトリクス状に配置された領域である。

そして、上記各ゲート駆動回路用配線４６のなかで、第１クロック配線７２と、第２クロック配線７４と、初期化配線７６とが、上記第１列駆動回路６０ａと第２列駆動回路６０ｂとの間に設けられている。

なお、残る低電位電源配線７０は、基板端辺２６と第１列駆動回路６０ａとの間に設けられている。

以下、本実施の形態のＴＦＴアレイ基板２０の周辺領域２４について、より詳しく説明する。

ゲート駆動回路６０を構成する第１列駆動回路６０ａと第２列駆動回路６０ｂとには、各段に対応して、複数の駆動回路がＹ方向に沿って設けられている。

詳しくは、上記第１列駆動回路６０ａ及び第２列駆動回路６０ｂは、Ｙ方向に、互いに従属的に接続された複数個の駆動回路で構成されている。

言い換えると、ゲート駆動回路６０は、順にゲート配線４２にゲート信号を出力する複数のステージＳＴを備えている。なお、各ステージＳＴは、ゲート配線４２と１対１に接続されている。

各ステージＳＴは、Ｘ方向において、並んで設けられている第１列駆動回路６０ａと第２列駆動回路６０ｂとを備えている。

例えば、（ｊ−１）行目のステージＳＴ（ｊ−１）において、Ｘ方向に、第１列駆動回路６０ａ１と第２列駆動回路６０ｂ１とが並んで設けられている。

また、ｊ行目のステージＳＴ（ｊ）において、Ｘ方向に、第１列駆動回路６０ａ２と第２列駆動回路６０ｂ２とが並んで設けられている。

各第１列駆動回路６０ａは、幹配線としての低電位電源配線７０と第１クロック配線７２との間に設けられ、各第２列駆動回路６０ｂは、表示領域２２と周辺領域２４との境界部分であり、表示領域２２と初期化配線７６との間に設けられている。

なお、各第１列駆動回路６０ａは、ＴＦＴ素子Ｔ３とＴＦＴ素子Ｔ４とを備えており、各第２列駆動回路６０ｂは、ＴＦＴ素子Ｔ１とＴＦＴ素子Ｔ２とを備えている。

また、ゲート駆動回路用配線４６とゲート駆動回路６０に設けられたＴＦＴ素子とを接続するために、枝配線７８が設けられている。この枝配線７８と、低電位電源配線７０及び第１クロック配線７２、第２クロック配線７４との接続部８０には、コンタクトホール１００が設けられている。そして、このコンタクトホール１００を介して、ゲート駆動回路用配線４６とゲート駆動回路６０とは電気的に接続される。

例えば、ステージＳＴ（ｊ−１）において、ＴＦＴ素子Ｔ１、Ｔ３は、第１クロック配線７２とコンタクトホール１００を介して電気的に接続された枝配線７８Ａに接続され、第１クロック配線７２からクロック信号が入力される。

一方、ステージＳＴ（ｊ）において、ＴＦＴ素子Ｔ２は、枝配線７８Ａの分岐配線７９Ａに接続され、第１クロック配線７２からクロック信号が入力される。ここで、枝配線７８Ａと、分岐配線７９Ａとの切り替え部１２０には、コンタクトホール１００が設けられ、枝配線７８Ａと、分岐配線７９Ａとは電気的に接続されている。

なお、各ステージＳＴにおいて、分岐配線７９は複数本設けられていても良い。

例えば、ステージＳＴ（ｊ）において、ＴＦＴ素子Ｔ４は、枝配線７８Ａの分岐配線７９Ｂに接続され、第１クロック配線７２からクロック信号が入力される。ここで、枝配線７８Ａと、分岐配線７９Ｂとの切り替え部１２０には、コンタクトホール１００が設けられ、枝配線７８Ａと、分岐配線７９Ｂとは電気的に接続されている。

そして、ステージＳＴ（ｊ）において、ＴＦＴ素子Ｔ１、Ｔ３は、第２クロック配線７４とコンタクトホール１００を介して電気的に接続された枝配線７８Ｂに接続され、第２クロック配線７４からクロック信号が入力される。なお、枝配線７８Ｂの分岐配線７９Ｃ・７９Ｄは、後段ステージＳＴ（ｊ＋１）（図示せず）に設けられたＴＦＴ素子に接続される。枝配線７８Ｂと、分岐配線７９Ｃ・７９Ｄとの切り替え部１２０には、コンタクトホール１００が設けられ、枝配線７８Ｂと、分岐配線７９Ｃ・７９Ｄとは電気的に接続されている。

以上のように、例えば、ステージＳＴ（ｊ）において、ＴＦＴ素子Ｔ２・Ｔ４は、第１クロック配線７２に電気的に接続され、第１クロック配線７２から第１クロック信号が提供される一方、ＴＦＴ素子Ｔ1・Ｔ３は、第２クロック配線７４に電気的に接続され、第２クロック配線７４から第２クロック信号が提供される。ここで、第１クロック配線７２、第２クロック配線７４からは、互いに位相が反転した信号を出力される。

また、各ステージＳＴに設けられたＴＦＴ素子Ｔ１・Ｔ２は、ゲート配線４２に電気的に接続され、各ステージＳＴに設けられたＴＦＴ素子Ｔ２は、低電位電源配線７０とコンタクトホール１００を介して電気的に接続された枝配線７８に接続され、低電位電源配線７０から低電位信号が入力される。ここで、低電位信号とは、ＴＦＴ素子をＯＦＦ状態にするためにＴＦＴ素子のゲート電極に供給する信号である。

本実施の形態において、第１列駆動回路６０ａと、第２列駆動回路６０ｂとの間に幹配線としての第１クロック配線７２と、幹配線としての第２クロック配線７４と、幹配線としての初期化配線７６とが設けられている。即ち、上記各配線はゲート駆動回路６０の内側に配置されている。

上記構成により、Ｙ方向に延伸されたゲート駆動回路用配線４６と、ゲート駆動回路６０とを接続するための枝配線７８は、主に、第１列駆動回路６０ａと第２列駆動回路６０ｂとの間に配置され、枝配線７８が短くなり、断線不良の発生を低下させることができる。

なお、本実施の形態においては、第１列駆動回路６０ａと、第２列駆動回路６０ｂとの間に幹配線としての第１クロック配線７２と、幹配線としての第２クロック配線７４と、幹配線としての初期化配線７６とが設けられている構成であるが、これに限定されることはなく、Ｘ方向に、並んで設けられた第１列駆動回路６０ａと第２列駆動回路６０ｂとの間に、Ｙ方向に延伸するゲート駆動回路用配線４６のうち少なくとも１本を適宜配置することができる。

ここで、低電位電源配線７０は、ＴＦＴ素子のゲートオフ電位を供給するための直流電源線である。なお、ゲートオフ電位は、各画素において、液晶印加電圧を保持する期間のＴＦＴ素子のリーク電流に関連し、コントラストの低下や表示ムラ等の表示品位に関連する。そのため、低電位電源配線７０には、一般的に、安定した電位を供給することが望まれ、低抵抗化のために、他の幹配線と比較して線幅を太く形成する場合がある。

低電位電源配線７０をゲート駆動回路６０の内側（表示領域２２に近い側）に配置すると、ゲート駆動回路６０の一部が液晶表示パネル１０（図１２参照）の基板端辺２６に近づきすぎたり、シール９０の外側に出てしまう可能性ある。これは、静電気による素子破壊、特性異常や腐食等の不良の原因となるため、低電位電源配線７０だけは、基板端辺２６とゲート駆動回路６０との間、即ちゲート駆動回路６０の外側に配置することが好ましい。

また、本実施の形態においては、低電位電源配線７０の本数が１本である構成を例示しているが、低電位電源配線７０の本数は１本には限定されず、複数本とすることもできる。

以下、図５に基づいて、本実施の形態のＴＦＴアレイ基板２０と比較するための、他の構成のＴＦＴアレイ基板２０の要部の概略構成を説明する。

図５は、上記比較用の他の構成のＴＦＴアレイ基板２０の要部の概略構成を示す図である。

図５に示すＴＦＴアレイ基板２０と、図１に示した本実施の形態のＴＦＴアレイ基板２０とは、分岐配線７９が設けられているか否かが相違する。すなわち、本実施の形態のＴＦＴアレイ基板２０には分岐配線７９が設けられているのに対して、図５に示すＴＦＴアレイ基板２０には分岐配線７９が設けられていない。以下、説明する。

図５に示すように、例えば、ステージＳＴ（ｊ−１）において、ＴＦＴ素子Ｔ１（図示せず）は、枝配線７８Ａに接続され、第１クロック配線７２から第１クロック信号が入力され、ＴＦＴ素子Ｔ２（図示せず）は、枝配線７８Ｂに接続され、第２クロック配線７４から第２クロック信号が入力される。

即ち、各ステージＳＴにおいて、第１クロック配線７２、第２クロック配線７４からのクロック信号を受け取るために２本の枝配線７８が設けられている。

このような構成の場合、クロック配線７２・７４（若しくは他の幹配線、例えば初期化配線７６）と枝配線７８の交差部は増加し、寄生容量増加による信号遅延が生じやすいという問題がある。

これに対して本実施の形態において、例えば、ステージＳＴ（ｊ）において、ＴＦＴ素子Ｔ１・Ｔ３は、第２クロック配線７４とコンタクトホール１００を介して電気的に接続された枝配線７８Ｂに接続され、第２クロック配線７４から第２クロック信号が入力される一方、ＴＦＴ素子Ｔ２・Ｔ４は、枝配線７８Ａの分岐配線７９Ａ・７９Ｂにそれぞれ接続され、第１クロック配線７２から第１クロック信号が入力される。

即ち、各ステージＳＴにおいて、分岐配線７９が設けられているために、枝配線７８を１本のみ設けることで、第１クロック配線７２、第２クロック配線７４からのクロック信号を受け取ることが可能となっている。

そして、上記構成により、枝配線の数が削減されるので、歩留まりの低下を抑制することができる。

さらに上記構成によれば、信号遅延を抑制することもできる。これは、上記構成によれば、幹配線としてのクロック配線７２・７４、初期化配線７６と枝配線７８との交差部が減少し、その結果、上記交差部で発生する容量を低減することができるためである。以下に、説明する。

分岐配線７９は、枝配線７８やクロック配線７２・７４より細く形成することが可能である。これは、分岐配線７９は、枝配線７８やクロック配線７２・７４より長さが短く、また、接続される総容量も小さいため、配線の低抵抗化することで、信号遅延を抑制する必要性が低いためである。

そのため、分岐配線７９と枝配線７８との間に、新たに交差部が形成されても、発生する容量を低減することができ、上記配線における信号遅延の抑制などが容易になり、回路出力特性を向上させることが容易になる。

さらに詳しくは、通常幹配線としてのクロック配線７２・７４は、高抵抗化による信号遅延を抑えるため、枝配線７８より太く形成される。そのため、枝配線７８と上記クロック配線７２・７４とが交差する場合、その重なり面積は大きくなりやすい。

これに対して、本実施の形態のＴＦＴアレイ基板２０では、枝配線７８の数が減少するために、上記クロック配線７２・７４との重なり面積は小さくなる。

一方、本実施の形態のＴＦＴアレイ基板２０では、新たに、分岐配線７９と枝配線７８とが交差が生じうる。しかしながら、上記分岐配線７９の線幅は、上記クロック配線７２・７４の線幅より狭くすることができる。

そのため、分岐配線７９と枝配線７８とが交差することによって増加する面積は、枝配線７８とクロック配線７２・７４との重なり部分で減少する面積より小さい。

よって、本実施の形態のＴＦＴアレイ基板２０によれば、配線間の重なり面積を小さくすることができるので、回路出力特性を向上させることが容易になる。

また、信号遅延を抑制することができるため、各ステージＳＴを構成するＴＦＴ素子のサイズを小さくすることができる。そのため、ゲート駆動回路を小さくすることが容易になるので、額縁の狭いＴＦＴアレイ基板を提供することができる。

さらに、枝配線７８の本数を減らすことができるので、各枝配線７８間の面積を広くすることができる。そのため、上記配線間のリークなどを抑制することができ、歩留まりが向上する。

（シール位置）
次に、シール９０について説明する。

ＴＦＴアレイ基板２０と、対向基板（図示せず）とは、シール９０を介してはり合わされることで、液晶表示パネル１０を構成している。

本実施の形態のＴＦＴアレイ基板２０では、図１に示すように、シール９０は、低電位電源配線７０、及び、第１列駆動回路６０ａの一部のみを覆っている。そして、第１クロック配線７２、第２クロック配線７４、初期化配線７６及び第２列駆動回路６０ｂは、シール９０で覆われていない。

そのため、第１クロック配線７２、第２クロック配線７４の上に設けられているコンタクトホール１００は、シール９０で覆われない。

上記構成により、本実施の形態のＴＦＴアレイ基板２０では、セル厚の不均一を抑制することができる。これは、コンタクトホール１００における段差、並びに、シール９０の下に設けられた配線の幅及び密度等の不均一などにより、シール９０が設けられた近傍において、セル厚が不均一になりやすくなるが、本実施の形態の構成によれば、シール９０で覆われているコンタクトホール１００の個数を減少させることができるためである。

なお、このセル厚の不均一の抑制効果は、Ｘ方向に、並んで設けられた第１列駆動回路６０ａと第２列駆動回路６０ｂとの間に、Ｙ方向に延伸するゲート駆動回路用配線４６が、１本以上設けられることで、その効果を生じうる。

（金属材料など）
次に、各配線を形成する金属材料などについて説明する。

Ｙ方向に延伸する配線であるゲート駆動回路用配線４６と、Ｘ方向に延伸する配線である枝配線７８とは、絶縁基板１６上の異なる層に設けられ、異なる金属材料で形成されている。そして、Ｘ方向に延伸する配線である枝配線７８と分岐配線７９とは、絶縁基板１６上に異なる層に設けられ、異なる金属材料で形成されている。

図２は、ＴＦＴアレイ基板２０の概略構成を示す断面図である。

図２に示すように、絶縁基板１６上には、一般的に、ゲート配線４２を形成する第１金属材料Ｍ１、ゲート絶縁膜５０を形成する第１絶縁材料Ｉ１、ソース配線４４を形成する第２金属材料Ｍ２、層間絶縁膜５２を形成する第２絶縁材料Ｉ２、画素電極４８を形成する導電性材料Ｍ３が順に積層されている。

例えば、第１金属材料Ｍ１としてアルミニウム合金膜（Ａｌ）からなる単層膜を用いて、第２金属材料Ｍ２として、チタン（Ｔｉ）膜とアルミニウム（Ａｌ）膜からなる積層膜を用いて、導電性材料Ｍ３として、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：酸化インジウムスズ）膜を用いることができるが、これに限定されることはない。

本実施の形態において、枝配線７８は、第１金属材料Ｍ１で形成されており、ゲート駆動回路用配線４６としての低電位電源配線７０、第１クロック配線７２、第２クロック配線７４、初期化配線７６および分岐配線７９は、第２金属材料Ｍ２で形成されているが、これに限定されることはなく、例えば、低電位電源配線７０や初期化配線７６をゲート配線４２を形成する第１金属材料Ｍ１で形成しても良い。

ただし、第１金属材料Ｍ１として、例えばアルミニウム合金膜（Ａｌ）からなる単層膜を用いた場合、本実施の形態のように幅が太い幹配線を第２金属材料Ｍ２で形成し、幅が細い枝配線７８を第１金属材料Ｍ１で形成することが好ましい。

これは、第１金属材料Ｍ１として、例えばアルミニウム合金膜（Ａｌ）からなる単層膜を用いた場合、パターンエッジ部分が切り立った形状になりやすく、このような形状を有する配線を乗り越える配線は断線しやすくなり、幅が太い幹配線を第２金属材料Ｍ２で形成した方が断線しにくくなるためである。

また、配線のりあげ部分は、レジスト膜が不均一になったり、フォトリソ工程時に下層金属層（第１金属材料Ｍ１が形成されている層）からなる配線による線幅シフトが生じやすくなり、この点でも、幅が太い幹配線を第２金属材料Ｍ２で形成し、幅が細い枝配線７８を第１金属材料Ｍ１で形成することが好ましい。

（接続部）
次に、図３、図４に基づいて、接続部８０について詳しく説明する。

図３は、接続部８０の概略構成を示す平面図である。

図３に示すように、枝配線７８と、ゲート駆動回路用配線４６との接続部８０には、コンタクトホール１００が設けられ、接続導体１０２を介して枝配線７８と、ゲート駆動回路用配線４６とは電気的に接続されている。

なお、ゲート駆動回路用配線４６と枝配線７８との間には半導体層８６が設けられている。

図４は、接続部８０の概略構成を示す断面図であり、図３のＸ-Ｘ線断面図である。

図４に示すように、ガラス基板等からなる絶縁基板１６上に、第１金属材料Ｍ１、第１絶縁材料Ｉ１、第２金属材料Ｍ２、第２絶縁材料Ｉ２、導電性材料Ｍ３が順に積層されている。

本実施の形態の接続部８０において、枝配線７８は第１金属材料Ｍ１で形成されており、幹配線としてのゲート駆動回路用配線４６は第２金属材料Ｍ２で形成されており、接続導体１０２は導電性材料Ｍ３で形成されている。

枝配線ビア１１２では、接続導体１０２と枝配線７８とが接続されている。

接続導体１０２と枝配線７８とが接続される枝配線ビア１１２の近傍にゲート駆動回路用配線４６が設けられている。

そして、接続導体１０２は、枝配線ビア１１２の周辺部分１１６で、ゲート駆動回路用配線４６と電気的に接続されている。

この構成で、本実施の形態のコンタクトホール１００では、１個のビア、すなわち単一の枝配線ビア１１２のみで、枝配線７８とゲート駆動回路用配線４６とが接続されている。

また、本実施の形態のＴＦＴアレイ基板２０には、半導体層８６が設けられている。この半導体層８６は、ゲート絶縁膜５０とゲート駆動回路用配線４６との間に設けられている。詳しくは、半導体層８６は、ゲート絶縁膜５０の上に設けられた下層半導体層８６ａと、下層半導体層８６ａの上に設けられた上層半導体層８６ｂとからなる。

この下層半導体層８６ａは、通常の半導体層から形成されている。また、上層半導体層８６ｂは、オーミックコンタクト層から形成されている。

本実施の形態のＴＦＴアレイ基板２０では、半導体層８６は、第２絶縁材料Ｉ２をエッチングする際に、第１絶縁材料Ｉ１を保護するエッチング保護膜として機能する。その結果、第１絶縁材料Ｉ１と半導体層８６が階段状に残存し、接続導体１０２の段切れを防止することができる。

本実施の形態のＴＦＴアレイ基板２０では、第２金属材料Ｍ２からなるゲート駆動回路用配線４６は、２層の金属材料で形成されている。詳しくは、ゲート駆動回路用配線４６は、絶縁基板１６に近い方から、下層金属材料Ｍ２ａと、上層金属材料Ｍ２ｂとからなる。この下層金属材料Ｍ２ａとしては、チタン：Ｔｉ（Ｍ２ａ）を用いることができる。また、上層金属材料Ｍ２ｂとしては、アルミニウム：Ａｌ（Ｍ２ｂ）を用いることができる。

本実施の形態のＴＦＴアレイ基板２０では、接続導体１０２は、導電性材料Ｍ３で形成され、この導電性材料Ｍ３としては、ＩＴＯ(インジウムスズ酸化物)やＩＺＯ（酸化インジウム亜鉛）を用いることができる。

(切り替え部)
Ｙ方向に延伸する分岐配線７９と枝配線７８との切り替え部１２０は、上述の接続部８０とほぼ同様の構成を有しているため説明を省略する。ただし、幹配線としてのゲート駆動回路用配線４６は、分岐配線７９より線幅が太く形成されている。

なお、切り替え部１２０は、シール９０が形成されている領域に配置されていないことが好ましい。

これは、上述のようにコンタクトホール１００における段差、並びに、シール９０の下に設けられた配線の幅及び密度等の不均一などにより、シール９０が設けられた近傍において、セル厚が不均一になりやすくなるが、シール９０で覆われているコンタクトホール１００の個数を減少させ、セル厚の不均一を抑制するためである。

また、本実施の形態のように、接続導体１０２をＩＴＯやＩＺＯなど画素電極４８を形成する導電性材料Ｍ３で形成した場合、切り替え部１２０が、シール９０が形成されている領域に配置されていると、シール材に混入されたスペーサ材（例えば繊維状ガラス）がＩＴＯやＩＺＯなど画素電極４８を形成する導電性材料Ｍ３にダメージを与えるため、断線不良や高抵抗化の不良が発生しやすくなるためでもある。
［実施の形態２］
本発明のＴＦＴアレイ基板２０に関する他の実施形態について、図６の基づいて説明する。

なお、説明の便宜上、前記実施の形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

本実施の形態のＴＦＴアレイ基板２０は、実施の形態１のＴＦＴアレイ基板２０と比べて、ゲート駆動回路用配線４６の形態が相違する。即ち、２本のクロック配線が追加されている。そして、それの伴い、分岐配線７９の延伸のされ方が異なる。以下、説明する。

図６に示すように、ＴＦＴアレイ基板２０の周辺領域２４には、ゲート駆動回路６０と、ＦＰＣ（図示せず）と接続されるゲート駆動回路用配線４６とが設けられている。

ゲート駆動回路用配線４６として、ＴＦＴアレイ基板２０のＹ方向に沿って、幹配線としての低電位電源配線７０と、クロック配線７２ａと、クロック配線７２ｂと、クロック配線７４ａと、クロック配線７４ｂと、初期化配線７６とが設けられている。具体的には、基板端辺２６から表示領域２２の方に向かって、１本の低電位電源配線７０、続いてクロック配線７２ａ、クロック配線７２ｂ、クロック配線７４ａ、クロック配線７４ｂ、初期化配線７６が設けられている。

ゲート駆動回路６０は、Ｙ方向に、互いに従属的に接続され、順にゲート配線４２にゲート信号を出力する複数のステージＳＴを備えている。なお、各ステージＳＴは、ゲート配線４２と１対１に接続されている。

各ステージＳＴは、Ｘ方向において、並んで設けられている第１列駆動回路６０ａと第２列駆動回路６０ｂとを備えている。

各第１列駆動回路６０ａは、幹配線としての低電位電源配線７０とクロック配線７２ａとの間に設けられ、各第２列駆動回路６０ｂは、表示領域２２と周辺領域２４との境界部分であり、表示領域２２と初期化配線７６との間に設けられている。

なお、各第１列駆動回路６０ａは、ＴＦＴ素子Ｔ３とＴＦＴ素子Ｔ４とを備えており、各第２列駆動回路６０ｂは、ＴＦＴ素子Ｔ１とＴＦＴ素子Ｔ２とを備えている。

また、ゲート駆動回路用配線４６とゲート駆動回路６０に設けられたＴＦＴ素子とを接続するために、枝配線７８が設けられている。この枝配線７８と、ゲート駆動回路用配線４６との接続部８０には、コンタクトホール１００が設けられ、ゲート駆動回路用配線４６とゲート駆動回路６０とは電気的に接続されている。

例えば、ステージＳＴ（ｊ＋１）において、ＴＦＴ素子Ｔ１、Ｔ３は、クロック配線７４ａとコンタクトホール１００を介して電気的に接続された枝配線７８に接続され、クロック配線７４ａからクロック信号が入力される。

一方、ステージＳＴ（ｊ＋１）において、ＴＦＴ素子Ｔ２、Ｔ４は、ステージＳＴ（ｊ−１）に設けられ、クロック配線７２ａとコンタクトホール１００を介して電気的に接続された枝配線７８の分岐配線７９に接続され、クロック配線７２ａからクロック信号が入力される。

なお、枝配線７８と、分岐配線７９との切り替え部１２０には、コンタクトホール１００が設けられ、枝配線７８と、分岐配線７９とが電気的に接続されている。

ここで、クロック配線７２ａとクロック配線７４ａ、クロック配線７２ｂとクロック配線７４ｂからはそれぞれ互いに位相が反転したクロック信号を出力される。

また、クロック配線７２ａ、クロック配線７２ｂから出力される信号は同一ではなく、クロック配線７４ａ、クロック配線７４ｂから出力される信号も同一ではない。

本実施の形態において、上述のように実施の形態１と比べて分岐配線７９の延伸のされ方が異なる。

例えば、実施の形態１においては、ステージＳＴ（ｊ）に配置されたＴＦＴ素子Ｔ２・Ｔ４は、ステージＳＴ（ｊ−１）に配置された枝配線７８に電気的に接続された分岐配線７９に接続され、クロック配線７２からクロック信号が入力される。一方、ＴＦＴ素子Ｔ１・Ｔ３は、枝配線７８に電気的に接続され、クロック配線７４からクロック信号が入力される。これに対し、本実施の形態において、ステージＳＴ（ｊ＋１）に配置されたＴＦＴ素子Ｔ２・Ｔ４は、ステージＳＴ（ｊ−１）に配置された枝配線７８に電気的に接続された分岐配線７９に接続され、クロック配線７２ａからクロック信号が入力される。一方、ＴＦＴ素子Ｔ１・Ｔ３は、枝配線７８に電気的に接続され、クロック配線７４ａからクロック信号が入力される。

これは、各ステージＳＴに配置されたＴＦＴ素子Ｔ１とＴ２とに位相が反転したクロック信号を入力する必要があり、Ｔ３とＴ４にも位相が反転したクロック信号を入力する必要があるためである。

このような駆動方法により、表示駆動用のＴＦＴ素子（スイッチング素子）のオン時間を短縮することなく、Ｙ方向に配置される画素電極の数を増加させることができる。すなわち、表示駆動用のスイッチング素子を大きくすることが無く、高開口率であり、フリッカ等の表示品位低下が無い高精細な表示装置を提供できる。

また、カラー表示の各原色に対応する画素電極の長辺を、ゲート配線４２が伸びる方向に配置し、ソース駆動回路数を削減するコストダウン技術を適用した場合においても、表示駆動用のスイッチング素子のオン時間を短縮することがないため、高開口率で表示品位の良好な表示装置を提供できる。

なお、本実例は、クロック配線７２とクロック配線７４が２組の例を示したが、３組以上であっても同様に実施可能である。

本実施の形態において、２本のクロック配線の追加により、１本のクロック配線が信号を供給するステージＳＴの段数は、実施の形態１に比べて半分になっている。

すなわち、１本のクロック配線に接続されるＴＦＴ素子の数は、半分になり、負荷を低減することができる。

（変形例）
次に、図７に基づいて、本実施の形態のＴＦＴアレイ基板２０の変形例について説明する。

図７は、本実施の形態の変形例のＴＦＴアレイ基板２０の概略構成を示す図である。

本変形例のＴＦＴアレイ基板２０は、実施の形態２のＴＦＴアレイ基板２０と比べて、クロック配線の配置位置が相違する。

具体的には、互いに位相が反転された２本のクロック配線が隣接されている。

詳しくは、図７に示すように、ゲート駆動回路用配線４６として、ＴＦＴアレイ基板２０のＹ方向に沿って、幹配線としての低電位電源配線７０と、クロック配線７２ａと、クロック配線７４ａと、クロック配線７２ｂと、クロック配線７４ｂと、初期化配線７６とが設けられている。具体的には、基板端辺２６から表示領域２２の方に向かって、１本の低電位電源配線７０、続いて、クロック配線７２ａ、クロック配線７４ａ、クロック配線７２ｂ、クロック配線７４ｂ、初期化配線７６が設けられている。

そして、例えば、ステージＳＴ（ｊ＋１）において、ＴＦＴ素子Ｔ１・Ｔ３は、クロック配線７４ａとコンタクトホール１００を介して電気的に接続された枝配線７８に接続され、クロック配線７４ａからクロック信号が入力される。

一方、ステージＳＴ（ｊ＋１）において、ＴＦＴ素子Ｔ２・Ｔ４は、ステージＳＴ（ｊ−１）に設けられ、クロック配線７２ａとコンタクトホール１００を介して電気的に接続された枝配線７８の分岐配線７９に接続され、クロック配線７２ａからクロック信号が入力される。

ここで、枝配線７８と、分岐配線７９との切り替え部１２０には、コンタクトホール１００が設けられ、枝配線７８と、分岐配線７９とが電気的に接続されている。

本変形例においても、１本のクロック配線が信号を供給するステージＳＴの段数は、実施の形態１に比べて半分になっている。

すなわち、１本のクロック配線に接続されるＴＦＴ素子の数は、半分になり、負荷を低減することができる。
［実施の形態３］
本発明のＴＦＴアレイ基板２０に関する他の実施形態について、図８〜図１０に基づいて説明すれば、以下のとおりである。

なお、説明の便宜上、前記各実施の形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。

本実施の形態のＴＦＴアレイ基板２０は、実施の形態１のＴＦＴアレイ基板２０と比べて、接続部８０（切り替え部１２０）の形態が相違する。

図８の（ａ）は、本実施の形態に係る接続部８０の概略構成の一例を示す平面図であり、図８の（ｂ）は、図８の（ａ）のＹ−Ｙ線断面図である。

図８に示すように、この接続部８０は、枝配線７８と各ゲート駆動回路用配線４６とを接続している。

枝配線７８は、ゲート配線４２層の第１金属材料Ｍ１で形成されており、ゲート駆動回路用配線４６は、ソース配線４４層の第２金属材料Ｍ２で形成されている。そのため、枝配線７８と各ゲート駆動回路用配線４６とは、絶縁基板１６の上の異なる層に設けられている。

なお、接続部８０に設けられた接続導体１０２が、枝配線７８と各ゲート駆動回路用配線４６とを接続している。ここで、接続導体１０２は、導電性材料Ｍ３で形成されている。この導電性材料Ｍ３は、画素電極を形成する材料である。

図８の（ａ）に示すように、接続部８０は、平面視において、一部が幹配線からはみ出している。

すなわち、図３に示す接続部８０とは、ゲート駆動回路用配線４６からはみ出されていないように構成されていたのに対して、図８の（ａ）に示す接続部８０は、一部の部分が幹配線としてのゲート駆動回路用配線４６からはみ出しているように構成されている。

図８に示す接続部８０の構成により、表示品位、歩留まりを向上させる効果を奏する。

具体的には、ゲート駆動回路用配線４６を、ソース配線４４層の第２金属材料Ｍ２で形成する構成において、図３の接続構造を用いる場合、接続部８０において、ゲート駆動回路用配線４６の一部を開口させる必要がある。この開口のため、ゲート駆動回路用配線４６の抵抗が高くなったり、断線による歩留まり低下が生じる可能性がある。これに対して、図８に示す接続部８０の構成は、ゲート駆動回路用配線４６の開口を有する部分における線幅を太く形成しているので、表示品位、歩留まりを向上させることができる。

図９の（ａ）は、本実施の形態に係る接続部８０の概略構成の他の一例を示す平面図であり、図９の（ｂ）は、図９の（ａ）のＹ´−Ｙ´線断面図である。

図９に示すように、この接続部８０は、枝配線７８とゲート駆動回路用配線４６とを接続している。

枝配線７８は、ゲート配線４２層の第１金属材料Ｍ１で形成されており、ゲート駆動回路用配線４６は、ソース配線４４層の第２金属材料Ｍ２で形成されている。そのため、枝配線７８とゲート駆動回路用配線４６とは、絶縁基板１６の上の異なる層に設けられている。

なお、接続部８０に設けられた接続導体１０２が、枝配線７８とゲート駆動回路用配線４６とを接続している。ここで、接続導体１０２は、導電性材料Ｍ３で形成されている。この導電性材料Ｍ３は、画素電極を形成する材料である。

図９の（ａ）に示すように、接続部８０は、平面視において、ゲート駆動回路用配線４６と重なり合っている。そして、接続導体１０２の端辺と、ゲート駆動回路用配線４６の端辺とがそろっている。そのため、接続導体１０２は、平面視においてゲート駆動回路用配線４６からはみ出している部分を有していない。

ここで、例えば、第２金属材料Ｍ２に単層Ｍｏ等を用い、ゲート駆動回路用配線４６の開口エッジ部分で、接続導体１０２の断線が生じにくい製造プロセスを選択した場合、図９のような（図３と比較して）シンプルな構成を利用することができる。

図１０は、本実施の形態に係る接続部８０の概略構成のさらに他の一例を示す平面図である。

図１０に示すように、この接続部８０は、枝配線７８とゲート駆動回路用配線４６とを接続している。

枝配線７８は、ゲート配線４２層の第１金属材料Ｍ１で形成されており、ゲート駆動回路用配線４６は、ソース配線４４層の第２金属材料Ｍ２で形成されている。そのため、枝配線７８とゲート駆動回路用配線４６とは、絶縁基板１６の上の異なる層に設けられている。

なお、接続部８０に設けられた接続導体１０２が、枝配線７８とゲート駆動回路用配線４６とを接続している。ここで、接続導体１０２は、導電性材料Ｍ３で形成されている。この導電性材料Ｍ３は、画素電極を形成する材料である。

図１０に示すように、接続部８０は、平面視において、ゲート駆動回路用配線４６からはみ出している。

具体的には、接続導体１０２とゲート駆動回路用配線４６とが平面視において重なり合う部分で、接続導体１０２とゲート駆動回路用配線４６とは、幹配線ビア１１０を介して電気的に接続されている。

また、接続導体１０２と枝配線７８とは、接続導体１０２と枝配線７８とが平面視において重なり合う部分で、枝配線ビア１１２を介して電気的に接続されている。

すなわち、この接続部８０では、枝配線７８とゲート駆動回路用配線４６とが、２個のビアを介して接続されている。

そして、図１０に示す接続部８０の構成により、表示品位、歩留まりを向上させる効果を奏する。

具体的には、ゲート駆動回路用配線４６を、ソース配線４４層の第２金属材料Ｍ２で形成する構成において、図３の接続構造を用いる場合、接続部８０において、ゲート駆動回路用配線４６の一部を開口させる必要がある。この開口のため、ゲート駆動回路用配線４６の抵抗が高くなったり、断線による歩留まり低下が生じる可能性がある。これに対して、図１０に示す接続部８０の構成は、表示品位、歩留まりを向上させることができる。

なお、分岐配線７９と枝配線７８との切り替え部１２０は、上述の接続部８０とほぼ同様の概略構成を有しているため説明を省略する。ただし、幹配線としてのゲート駆動回路用配線４６は、分岐配線７９より線幅が太く形成されている。

（変形例）
次に、図１１に基づいて、本実施の形態のＴＦＴアレイ基板２０の変形例について説明する。

図１１の（ａ）は、本実施の形態の変形例の接続部８０の概略構成を示す平面図であり、図１１の（ｂ）は、図１１（ａ）のＺ−Ｚ線断面図である。

図１１に示すように、枝配線７８を形成する第１金属材料Ｍ１と、ゲート駆動回路用配線４６を形成する第２金属材料Ｍ２とは、ゲート絶縁膜５０を形成する第１絶縁材料Ｉ１に設けられているコンタクトホール１００を介して直接に電気的に接続されている。即ち、実施の形態１のように接続導体１０２として画素電極材を用いていない。

なお、ゲート絶縁膜５０上に、例えば島状の半導体層（図示せず）が設けられている。そして、半導体層のパターニング用フォトマスクを、露光量が制御できるハーフトーンマスクとすることが好ましい。

上記ハーフトーンマスクを用いて、ゲート絶縁膜５０におけるコンタクトホール１００領域上には、レジスト膜を形成しなく、ゲート絶縁膜５０と半導体層とを残す必要がある領域上には、上記レジスト膜を厚く形成し、半導体層のみが除去されゲート絶縁膜５０を残す必要がある領域上には、上記レジスト膜を薄く形成することができる。

上記レジスト膜をマスクとして、エッチングを行うことにより、１枚のフォトマスクで、島状の半導体層のパターニングと、ゲート絶縁膜５０のコンタクトホール１００のパターニングを行うことができる。

また、半導体層のパターニング用フォトマスクと、ゲート絶縁膜５０のパターニング用フォトマスクを個別に作成し、各々のフォトマスクを用いて、半導体層のパターニングと、ゲート絶縁膜５０のコンタクトホール１００のパターニングを行ってもよい。

本変形例において、接続導体１０２として画素電極材を用いていないため、シール材に混入したスペーサ材（例えば繊維状ガラス）がＩＴＯやＩＺＯなどの画素電極材にダメージを与えて、断線や高抵抗化の不良の発生を低減することができる。

なお、分岐配線７９と枝配線７８との切り替え部１２０は、上述の接続部８０とほぼ同様の概略構成を有しているため説明を省略する。ただし、幹配線としてのゲート駆動回路用配線４６は、分岐配線７９より線幅が太く形成されている。

各実施の形態は、枝配線７８をゲート配線４２層の第１金属材料Ｍ１で形成し、ゲート駆動回路用配線４６を、ソース配線４４層の第２金属材料Ｍ２で形成した実施例であるが、枝配線７８をソース配線４４層の第２金属材料Ｍ２で形成し、ゲート駆動回路用配線４６をゲート配線４２層の第１金属材料Ｍ１で形成することも可能である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明のアレイ基板は、
上記駆動回路は、上記表示領域を挟んで上記周辺領域の両側に設けられていることを特徴とする。

上記構成により、上記駆動回路に電気的に接続されて、上記スイッチング素子に駆動信号を提供する信号線において、一本の信号線に、両側から信号が入力される場合、信号の波形なまりを低減できる。さらに、駆動回路を構成する複数の駆動用素子の大きさを小さくすることができるため、額縁の狭い表示パネルを提供できる。

また、一本の信号線に、片側から信号が入力される場合であっても、信号線を、何れの駆動回路に接続されているかによってグループに分けることにより、表示パネルの左右の額縁領域を均等にすることができる。

本発明のアレイ基板は、
上記周辺領域の両側に設けられた上記駆動回路のうち、一方側に設けられた上記駆動回路の幹配線と、異なる一方側に設けられた上記駆動回路の幹配線とは、電気的に接続されていることを特徴とする。

幹配線には、アレイ基板外部のＤＣ／ＤＣコンバータや表示制御回路から、ＦＰＣ（Flexible printed circuits）等を介して、駆動回路を動作させるために必要な信号が供給されているが、上記構成により、例えば、両側の幹配線それぞれに、ＦＰＣを介して、信号を供給する必要がない。即ち、ＦＰＣ幅を狭く形成することができ、ＦＰＣのコストを低減できる。

本発明のアレイ基板は、
上記分岐配線が、複数の上記列部分において、異なる上記段部分の上記駆動用素子を電気的に接続するように設けられていることを特徴とする。

上記構成により、複数の列部分で、１本の枝配線により、幹配線と二つの異なる段部分の駆動用素子とを電気的に接続させることができるため、枝配線の数を削減することができる。

本発明のアレイ基板は、
上記幹配線には、少なくとも、クロック配線、初期化配線及び低電位電源線が含まれていることを特徴とする。

上記構成により、駆動回路に駆動用素子をＯＦＦ状態にする電位を供給する低電位信号、クロック信号、初期化信号を提供することができる。

本発明のアレイ基板は、
上記低電位電源線は、上記周辺領域において、上記絶縁基板の端辺と上記駆動回路との間に設けられていることを特徴とする。

低電位電源線を、絶縁基板の端辺近傍ではなく、隣接する上記列部分の間に設けた場合や駆動回路の内側に設けた場合、駆動回路の一部が液晶表示パネルの基板端辺に近づきすぎたり、シールの外側に出たりして、静電気による素子破壊、特性異常や腐食等が発生しやすいとの問題がある。

これに対し、上記構成では、低電位電源線が上記絶縁基板の端辺と上記駆動回路との間に設けられているので、上記問題の発生を抑制することができる。

本発明のアレイ基板は、
上記スイッチング素子が、トランジスタ素子であり、
上記絶縁基板上には、上記トランジスタ素子に電気的に接続された走査信号線が設けられており、
上記各段部分には、複数個の駆動用素子が設けられており、
上記駆動用素子は、上記走査信号線と電気的に接続されており、
上記複数個の駆動用素子のうち、少なくとも１個の駆動用素子は、上記分岐配線及び上記低電位電源線に電気的に接続されていることを特徴とする。

上記構成により、低電位電源線に接続された駆動用素子に、別途枝配線を直接接続することなく、クロック信号を送ることができる。

本発明のアレイ基板は、
上記低電位電源線は、上記駆動用素子をＯＦＦにする電位を供給する直流電源線であることを特徴とする。

上記構成により、低電位電源線は、安定した電位を供給することができる。

本発明のアレイ基板は、
隣接する上記列部分の間に設けられている上記幹配線には、少なくとも、上記クロック配線と上記初期化配線とが含まれていることを特徴とする。

上記構成により、幹配線としてのクロック配線、初期化配線と駆動用素子とを接続する枝配線が短くなり、断線不良の発生を低下させることができる。

本発明のアレイ基板は、
隣接する上記列部分の間に設けられている上記幹配線には、少なくとも２本の、位相が互いに反転したクロック配線が含まれており、
位相の反転した上記クロック配線は、それぞれ、上記画素電極における異なる段に対応した上記段部分に設けられている上記駆動用素子に接続されていることを特徴とする。

上記構成により、駆動回路に、位相が反転したクロック信号を、配線の断線不良を抑制しながら、容易に提供することができる。

本発明のアレイ基板は、
上記スイッチング素子及び上記駆動用素子がＴＦＴ素子であることを特徴とする。

本発明の表示パネルは、
上記アレイ基板と、対向基板とがシールを介してはり合わされてなる液晶表示パネルであって、
上記シールが、上記周辺領域であって、かつ、上記枝配線と分岐配線との接続部分に平面視において重ならないように設けられていることを特徴とする。

基板に形成されたコンタクトホールがシールで覆われている場合、そのシール厚が不均一になりやすい。

この点、上記構成では、シールで覆われているコンタクトホールの個数を減少させ、シール厚の不均一、引いてはセル厚の不均一を抑制することができる。

また、枝配線と分岐配線とが接続導体を介して接続されている場合、接続導体をＩＴＯやＩＺＯ（酸化インジウム亜鉛）など画素電極を形成する金属材料で形成すると、シール材に混入されたスペーサ材（例えば繊維状ガラス）が上記金属材料にダメージを与えて、断線不良や高抵抗化の不良が発生することを防止することができる。

本発明は、ＴＦＴアレイ基板において、額縁を狭くし、また断線を抑制できるので、液晶表示装置などの表示装置や、センサ等に好適に利用可能である。

１０ 液晶表示パネル
１６ 絶縁基板
２０ ＴＦＴアレイ基板 （アレイ基板）
２２ 表示領域
２４ 周辺領域
２６ 基板端辺
４２ ゲート配線
４４ ソース配線
４６ ゲート駆動回路用配線
４８ 画素電極
５０ ゲート絶縁膜
５２ 層間絶縁膜
６０ ゲート駆動回路
６０ａ 第１列駆動回路 （列部分）
６０ｂ 第２列駆動回路 （列部分）
７０ 低電位電源配線
７２ 第１クロック配線
７４ 第２クロック配線
７６ 初期化配線
７８ 枝配線
７９ 分岐配線
８０ 接続部
８６ 半導体層
９０ シール
１００ コンタクトホール
１０２ 接続導体
１２０ 切り替え部

Claims (12)

1. 絶縁基板上に、スイッチング素子と、当該スイッチング素子に接続された画素電極とがマトリクス状に設けられてなるアレイ基板であって、
   上記絶縁基板において、上記画素電極がマトリクス状に配置されている領域が表示領域であり、
   上記表示領域の周辺の領域が周辺領域であり、
   上記周辺領域には、上記スイッチング素子を駆動するための駆動回路が設けられており、
   上記駆動回路は、上記絶縁基板の端辺から上記表示領域に向かう方向において、上記端辺と同一方向に長手方向を有する複数の列部分に分けられており、
   上記各列部分は、マトリクス状に配置された上記画素電極における各段に対応した、複数の段部分に分けられており、
   上記各段部分には、駆動用素子が設けられており、
   上記周辺領域には、上記絶縁基板の端辺と同一の方向に延伸された複数の幹配線が設けられており、
   上記幹配線の中で少なくとも１本が、隣接する上記列部分の間に設けられており、
   上記周辺領域には、上記幹配線と上記駆動用素子とを接続する枝配線が設けられており、
   １つの上記枝配線に着目した場合、当該枝配線から、当該枝配線に接続されている上記駆動用素子が設けられている上記段部分とは異なる上記段部分に設けられている上記駆動用素子と、着目した上記枝配線とを電気的に接続する分岐配線が延設されていることを特徴とするアレイ基板。
2. 上記駆動回路は、上記表示領域を挟んで上記周辺領域の両側に設けられていることを特徴とする請求項１に記載のアレイ基板。
3. 上記周辺領域の両側に設けられた上記駆動回路のうち、一方側に設けられた上記駆動回路の幹配線と、異なる一方側に設けられた上記駆動回路の幹配線とは、電気的に接続されていることを特徴とする請求項２に記載のアレイ基板。
4. 上記分岐配線が、複数の上記列部分において、異なる上記段部分の上記駆動用素子を電気的に接続するように設けられていることを特徴とする請求項１から３の何れか１項に記載のアレイ基板。
5. 上記幹配線には、少なくとも、クロック配線、初期化配線及び低電位電源線が含まれていることを特徴とする請求項１から４の何れか１項に記載のアレイ基板。
6. 上記低電位電源線は、上記周辺領域において、上記絶縁基板の端辺と上記駆動回路との間に設けられていることを特徴とする請求項５に記載のアレイ基板。
7. 上記スイッチング素子が、トランジスタ素子であり、
   上記絶縁基板上には、上記トランジスタ素子に電気的に接続された走査信号線が設けられており、
   上記各段部分には、複数個の駆動用素子が設けられており、
   上記駆動用素子は、上記走査信号線と電気的に接続されており、
   上記複数個の駆動用素子のうち、少なくとも１個の駆動用素子は、上記分岐配線及び上記低電位電源線に電気的に接続されていることを特徴とする請求項５又は６に記載のアレイ基板。
8. 上記低電位電源線は、上記駆動用素子をＯＦＦにする電位を供給する直流電源線であることを特徴とする請求項５から７のいずれか１項に記載のアレイ基板。
9. 隣接する上記列部分の間に設けられている上記幹配線には、少なくとも、上記クロック配線と上記初期化配線とが含まれていることを特徴とする請求項５から８のいずれか１項に記載のアレイ基板。
10. 隣接する上記列部分の間に設けられている上記幹配線には、少なくとも２本の、位相が互いに反転したクロック配線が含まれており、
    位相の反転した上記クロック配線は、それぞれ、上記画素電極における異なる段に対応した上記段部分に設けられている上記駆動用素子に接続されていることを特徴とする請求項１から９のいずれか１項に記載のアレイ基板。
11. 上記スイッチング素子及び上記駆動用素子がＴＦＴ素子であることを特徴とする請求項１から１０のいずれか１項に記載のアレイ基板。
12. 請求項１から１１のいずれか１項に記載のアレイ基板と、対向基板とがシールを介してはり合わされてなる液晶表示パネルであって、
    上記シールが、上記周辺領域であって、かつ、上記枝配線と分岐配線との接続部分に平面視において重ならないように設けられていることを特徴とする液晶表示パネル。

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