WO2011007479A1 - アクティブマトリクス基板およびアクティブマトリクス型表示装置 - Google Patents

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WO2011007479A1
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trunk
branch
trunk wiring
active matrix
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吉田昌弘
小笠原功
田中信也
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate in which a drive circuit and its wiring are monolithically formed, and an active matrix display device using the substrate.
  • active matrix display devices using active elements such as TFTs typified by liquid crystal display devices and organic EL display devices, which are rapidly spreading in place of cathode ray tubes (CRT), are energy-saving, thin, lightweight, etc. Utilizing its features, it is widely used in TVs, monitors, mobile phones, etc.
  • active elements such as TFTs typified by liquid crystal display devices and organic EL display devices, which are rapidly spreading in place of cathode ray tubes (CRT)
  • CTR cathode ray tubes
  • liquid crystal display devices equipped in small and medium electronic devices such as mobile phones and laptop computers are beginning to adopt gate driver monolithic (GDM) technology using amorphous silicon in order to reduce costs.
  • GDM gate driver monolithic
  • the range of use is expanding from small to medium-sized products such as televisions.
  • Patent Document 1 describes a liquid crystal display device substrate in which a pixel transistor in a display region and various transistors in a gate drive circuit region are formed using an amorphous silicon thin film.
  • the drain electrode of the pixel transistor and the pixel electrode are electrically connected through a contact hole formed in the passivation film, It has a so-called Pixel On Passivation configuration in which a pixel electrode is provided on the passivation film.
  • the pixel transistor is formed of a bottom gate type.
  • the pixel electrode 140 of the same layer is formed on the passivation film 180.
  • the gate drive circuit provided in the gate drive circuit region and its wiring are formed simultaneously with the display region by using the five (four) mask process used for forming the display region, the gate drive is performed. It is described that the manufacturing cost can be reduced because the circuit region can be integrated on the substrate without adding a separate process.
  • FIG. 12 is a plan view showing a gate drive circuit region of the liquid crystal display device substrate.
  • a drive transistor of a shift register is formed in a portion (right end in the figure) adjacent to a display area (not shown) in the gate drive circuit area, which is farthest from the display area.
  • a wiring region in which a plurality of main wirings 150 for applying signals to the respective shift registers are formed.
  • control transistor is formed between the wiring region and the region where the driving transistor is formed.
  • branch wiring 160 for connecting the main wiring 150 to the drive transistor and the control transistor of each shift register is formed in a different layer from the main wiring 150.
  • the main wiring 150 is formed of the same layer as the gate wiring pattern (gate pattern), and the branch wiring 160 is formed of the same layer as the data wiring pattern (data pattern).
  • FIG. 13 is a cross-sectional view taken along the line C-C ′ of FIG. 12 and shows a state of a connection portion between the main wiring 150 and the branch wiring 160.
  • an insulating film 170 is provided between the main wiring 150 and the branch wiring 160, and a passivation film 180 is formed so as to cover the branch wiring 160 and the insulating film 170. Has been.
  • the hole formed in the insulating film 170 and the passivation film 180 so that the main wiring 150 is partially exposed is the first contact hole 190, while the passivation film is exposed so that the branch wiring 160 is partially exposed.
  • a hole formed in 180 is the second contact hole 200.
  • the main wiring 150 and the branch wiring 160 have an intersection in the wiring area, but there is an intersection in the connection shown in FIG. do not do.
  • the main wiring 150 and the branch wiring 160 are electrically connected by the electrode 140 in the same layer as the pixel electrode formed in the first contact hole 190 and the second contact hole 200 described above.
  • the branch wiring 160 is provided with a narrower line width than the main wiring 150, and a pixel transistor in a display region not shown is a bottom gate type.
  • the formation layer of the main wiring 150 is lower than the formation layer of the branch wiring 160.
  • the following phenomenon is likely to occur at a location where the branch wiring 160 intersects the main wiring 150, that is, a location where the branch wiring 160 crosses the main wiring 150.
  • the branch wiring 160 Since the taper portion of the main wiring 150 which is the lower layer film is not flat, the branch wiring 160 is likely to be disconnected due to the wraparound of the etchant when the branch wiring 160 is etched.
  • the line width variation of the branch wiring 160 is likely to occur, and the influence of such line width variation is large in the branch wiring 160 provided with a narrow line width, and also affects the display quality.
  • the main wiring 150 having a large line width is formed in the same layer as the data pattern, and the branch wiring 160 having a small line width is formed in the same layer as the gate pattern.
  • the interval between the main wirings 150 cannot be narrowed for the following reason.
  • the gate drive circuit area is widened and the frame area is increased in the liquid crystal display substrate.
  • FIG. 14 shows a gate drive circuit to which the configuration of the connecting portion of Patent Document 1 is applied when the main wiring 150 is formed in the same layer as the data pattern and the branch wiring 160 is formed in the same layer as the gate pattern. ing.
  • the formation layer of the branch wiring 160 is lower than the formation layer of the main wiring 150.
  • the first contact hole 190 formed so as to expose a part of the main wiring 150 and the first contact hole 190 formed so as to expose a part of the branch wiring 160 are exposed.
  • Two contact holes 200 are formed, and the main wiring 150 and the branch wiring 160 are connected by the electrode 140 in the same layer as the pixel electrodes formed in the contact holes 190 and 200.
  • the second contact hole 200 is spaced from the main wiring 150. W.
  • the second contact hole 200 when the second contact hole 200 is provided below the main wiring 150, it is difficult to form the electrode 140 in the same layer as the pixel electrode in the second contact hole 200. It becomes difficult to connect the main wiring 150 and the branch wiring 160 by using the configuration of the connecting portion.
  • the second contact holes 200 are disposed at the interval W between the main wirings 150, and the presence of the second contact holes 200 makes it difficult to reduce the interval W between the main wirings 150. .
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix substrate in which disconnection failure and line width abnormality are unlikely to occur and expansion of a drive circuit region can be suppressed.
  • an active matrix substrate of the present invention includes an insulating substrate, a TFT element formed on the insulating substrate, and a pixel electrode electrically connected to the TFT element in a matrix.
  • An active matrix substrate having a display area and a peripheral area provided with a drive circuit for driving the TFT element, wherein the peripheral area of the display area is the peripheral area, and the peripheral area Includes a plurality of branch wirings electrically connected to the drive circuit, and further includes a trunk wiring electrically connected to one of the branch wirings. Is provided with a plurality of electrode layers, and the branch wiring and the trunk wiring are formed of the same electrode layer as the electrode layer, and the branch wiring is provided in the TFT element.
  • the electrode layer is formed of an electrode layer below the electrode layer forming the trunk wiring, and an insulating layer is provided between the trunk wiring and the branch wiring, and the trunk wiring and the branch Another one of the wirings intersects, and the line width of the trunk wiring at the intersection is wider than the line width of the branch wiring, and the trunk wiring and the branch wiring In a region where one of them is electrically connected, the trunk wiring and the branch wiring overlap in plan view, and one of the branch wirings is exposed in the insulating layer.
  • a contact hole is formed, and one of the branch wirings and the trunk wiring are electrically connected through a connection conductor provided in the contact hole.
  • the trunk line having a wide line width is provided in an upper layer than the branch line having a narrow line width.
  • the branch wiring is formed by an electrode layer below the electrode layer forming the trunk wiring in a plurality of electrode layers provided in the TFT element.
  • the trunk line with a wide line width is configured to overcome the step formed by the branch line with a narrow line width, disconnection failure hardly occurs and the yield can be improved.
  • the line width of the branch wiring existing in the lower layer is narrow, nonuniformity of the reflected light and the resist film thickness of the stepped portion can be suppressed, and the patterning accuracy can be improved.
  • a trunk wiring having a wide line width is formed by the photolithographic process of the trunk wiring, which is inferior in patterning accuracy compared to the photolithography process of the branch wiring due to the influence of the branch wiring existing in the lower layer Therefore, even if the line width varies, the influence of the variation is not great.
  • the trunk wiring and the branch wiring are overlapped in plan view through the insulating layer, A contact hole is formed in the insulating layer so that the branch wiring is exposed, and the branch wiring and the trunk wiring are electrically connected via a connection conductor provided in the contact hole. ing.
  • a matrix substrate can be realized.
  • the active matrix display device of the present invention is characterized by including the active matrix substrate in order to solve the above-described problems.
  • an active matrix display device with high display quality and high reliability can be realized.
  • the peripheral area of the display area is the peripheral area, and the peripheral area includes a plurality of branch lines electrically connected to the drive circuit.
  • a trunk wiring electrically connected to one of the branch wirings, and the TFT element includes a plurality of electrode layers, and the branch wiring and the trunk wiring are
  • the branch wiring is formed by an electrode layer lower than the electrode layer forming the trunk wiring in a plurality of electrode layers provided in the TFT element.
  • an insulating layer is provided between the trunk wiring and the branch wiring, and the trunk wiring and another one of the branch wirings intersect with each other.
  • the line width of the trunk wiring is In the region where the trunk wiring and one of the branch wirings are electrically connected, the trunk wiring and the branch wiring are overlapped in plan view.
  • a contact hole is formed in the insulating layer so that one of the branch wirings is exposed, and one of the branch wirings and the trunk wiring are connected to each other in the contact hole. It is the structure electrically connected through the conductor.
  • FIG. 3 is a partially enlarged view showing a region where a gate drive circuit signal wiring is formed in the TFT array substrate of one embodiment of the present invention.
  • (A) is a cross-sectional view taken along the line AA ′ in the region where the main wiring and the branch wiring are connected in the region where the signal wiring for the gate driving circuit shown in FIG. 1 is formed, and
  • (b) It is sectional drawing which shows an example of the form. It is a figure which shows the patterning shape of the trunk wiring with which the said TFT array substrate was equipped. It is a figure which shows schematic structure of the said TFT array substrate. It is a figure which shows the modification of the patterning shape of trunk wiring. It is a figure which shows the further another modification of trunk wiring and branch wiring.
  • FIG. 10 is a cross-sectional view taken along the line B-B ′ in a region where the main wiring and the branch wiring are connected in the region where the gate driving circuit signal wiring shown in FIG. It is the elements on larger scale which show the area
  • FIG. 13 is a cross-sectional view taken along the line C-C ′ of FIG. 12 and shows a state of a connection portion between the main wiring and the branch wiring.
  • a gate drive circuit region when the main wiring formed in the same layer as the data pattern and the branch wiring formed in the same layer as the gate pattern are connected using the configuration of the connecting portion shown in FIG. FIG.
  • FIG. 4 is a diagram showing a schematic configuration of the TFT array substrate 1.
  • the TFT array substrate 1 is provided with a display region R1 and a peripheral region R2 located around the display region R1.
  • pixel TFT elements 2 and pixel electrodes 3 connected to the pixel TFT elements 2 are provided in a matrix.
  • the pixel TFT element 2 includes a gate bus line GL and a gate electrode layer 5, a gate insulating film 6, an amorphous silicon film 7 as a semiconductor film, a source electrode on an insulating substrate 4. 8a, the drain electrode 8b, and the source / drain electrode layer 8 forming the data bus line DL, the insulating layer 10 in which the contact hole 9 is formed, and the drain electrode 8b through the contact hole 9.
  • the pixel electrodes 3 are stacked in order.
  • the pixel TFT element 2 is formed in a bottom gate type, but the present invention is not limited to this and may of course be a top gate type.
  • the peripheral region R2 is provided with a gate drive circuit 11 and a second terminal portion 12 described later connected to an external source drive circuit (not shown).
  • the gate driving circuit 11 is connected to the gate bus line GL, and the source driving circuit is connected to the data bus line DL via the second terminal portion 12, and controls the pixel TFT element 2 according to a signal from the outside. It is supposed to be.
  • a trunk line such as a clock signal line or a power supply voltage line, and a branch connecting the trunk line and the gate drive circuit 11 are connected.
  • a gate driving circuit signal wiring 13 made of wiring is provided.
  • the gate drive circuit 11, the second terminal portion 12, and the gate drive circuit signal wiring 13 are monolithically formed in the peripheral region R2 of the TFT array substrate 1.
  • FIG. 1 is a partially enlarged view showing a region in the TFT array substrate 1 where a gate drive circuit signal wiring 13 is formed.
  • the gate drive circuit signal wiring 13 is composed of a trunk wiring 13a and a branch wiring 13b connecting the trunk wiring 13a and the gate driving circuit 11.
  • the gate drive circuit 11 is composed of a plurality of stages, and a plurality of branch lines 13b respectively connected to a plurality of different trunk lines 13a are connected to one stage.
  • FIG. 1 shows a configuration in which four branch wirings 13b respectively connected to four different trunk wirings 13a are connected to the respective stages constituting the gate drive circuit 11 as an example.
  • the pixel TFT element 2 shown in FIG. 4 is a bottom gate type in which the gate electrode layer 5 is formed below the source / drain electrode layer 8.
  • the branch electrode 13 b is formed of the drain electrode layer 8, and the branch wiring 13 b is formed of the gate electrode layer 5.
  • the trunk wiring 13 a is formed by the gate electrode layer 5
  • the branch wiring 13 b is formed by the source / drain electrode layer 8.
  • the branch wiring 13b may be formed of an electrode layer below the electrode layer forming the trunk wiring 13a in the plurality of electrode layers provided in the pixel TFT element 2.
  • the branch wiring 13b is desired to be thinned from the viewpoint of reducing the load, and the number of the branch wiring 13b is also increasing in order to realize a high-definition display screen. Formed in width.
  • the number of branch lines 13b is further increased.
  • the branch wiring 13b is formed with a line width narrower than the line width of the main wiring 13a.
  • FIG. 2A shows an AA ′ cross section in a region where the trunk wiring 13a and the branch wiring 13b shown in FIG. 1 are connected, and FIG. 2B shows an example of another connection form.
  • FIG. 2A shows an AA ′ cross section in a region where the trunk wiring 13a and the branch wiring 13b shown in FIG. 1 are connected
  • FIG. 2B shows an example of another connection form.
  • the trunk wiring 13a and the branch wiring 13b are regions where the trunk wiring 13a and the branch wiring 13b are connected, and overlap in plan view.
  • a gate insulating film 6 is provided as an insulating layer between the wiring 13a and the branch wiring 13b.
  • FIG. 3 is a diagram showing a patterning shape of the main wiring 13a.
  • the gate insulating film 6 and the main wiring 13 a are connected to the main wiring 13 a and the branch wiring 13 b in the region where the main wiring 13 a and the branch wiring 13 b are connected.
  • a contact hole (a hole formed in the gate insulating film 6) and a through hole 13h (a hole formed in the main wiring 13a) are formed so that is exposed.
  • the contact hole and the through hole 13h are formed in different shapes, but may be formed in the same shape.
  • an insulating layer 10 is formed so as to cover the trunk wiring 13a, and at least a part of the insulating layer 10 overlaps with the contact hole and the through hole 13h.
  • second contact hole 13h ′ is formed.
  • the same layer as the pixel electrode 3 is used as the connection conductor 14, and the trunk wiring 13a and the branch wiring 13b are connected.
  • ITO Indium Tin Oxide
  • a transparent conductive film such as IZO (Indium Zinc Oxide)
  • the conductive film is not limited to this as long as it can electrically connect the trunk wiring 13a and the branch wiring 13b.
  • FIG. 2B shows an example of another connection form in the region where the main wiring 13a and the branch wiring 13b are connected.
  • the semiconductor film 7 may be formed so as to protrude from the lower layer of the main wiring 13a (to the extent that the gate insulating film 6 protrudes from the main wiring 13a).
  • the semiconductor film 7 protruding from the lower layer of the main wiring 13a serves as a barrier layer, and protects the gate insulating film 6 which is the lower layer, so that it is shown in FIG. As shown, the gate insulating film 6 can be formed in a staircase shape.
  • the stepped shape of the connection conductor 14 (pixel electrode 3) can be reduced by the step shape.
  • the semiconductor film 7 serving as the barrier layer is formed by a process of forming a semiconductor film provided in the pixel TFT element 2, and therefore does not increase the number of process steps.
  • the semiconductor film 7 remains in the region covered with the main wiring 13a after the gate insulating film 6 is etched, but is covered with the main wiring 13a. In a region that is not present, it may disappear or remain as a thin film ((b) in FIG. 2 shows the case of disappearance).
  • the contact hole 13h is formed in the gate insulating film 6 so that the branch wiring 13b is exposed, and the connection conductor 14 is provided in the contact hole 13h so as to be connected to the branch wiring 13b.
  • the trunk wiring 13a and the branch wiring 13b can also be connected by providing the trunk wiring 13a so as to be connected to the connection conductor 14.
  • the trunk wiring 13a and the branch wiring 13b can be directly connected by the trunk wiring 13a.
  • FIG. 1 shows a case where the same layer as the pixel electrode 3 is used as the connection conductor 14.
  • the photomask for forming the gate bus line GL and the gate electrode layer 5, the photomask for forming the amorphous silicon film 7, the photomask for forming the data bus line DL and the source / drain electrode layer 8, and the insulating layer 10 are formed.
  • the pixel TFT element 2 provided with the pixel electrode 3 and the signal wiring 13 for the gate driving circuit are obtained by a five-mask manufacturing process in which five photomasks of the photomask for forming the pixel electrode 3 and the photomask for forming the pixel electrode 3 are used. They can be simultaneously formed on the TFT array substrate 1.
  • the amorphous silicon film 7 formation photomask is a halftone mask whose exposure amount can be controlled, the amorphous silicon film 7 formation photomask, the data bus line DL and the source / drain electrode layer 8 formation photomask, Are provided with patterns corresponding to the contact holes 13h formed in the gate insulating film 6 and the main wiring 13a, respectively.
  • the halftone mask By using the halftone mask, a resist film is not formed on the contact hole 13h forming portion in the gate insulating film 6, and the gate insulating film 6 and the amorphous silicon film 7 need to be left on the region.
  • the resist film is formed thick, and the resist film is thinly formed on the region where only the amorphous silicon film 7 is removed and the gate insulating film 6 needs to be left, and etching is performed using the resist film as a mask.
  • the signal wiring 13 for the gate driving circuit can be formed by the five-mask manufacturing process.
  • the photomask for forming the amorphous silicon film 7 and the photomask for forming the data bus line DL and the source / drain electrode layer 8 are integrated.
  • the gate drive circuit signal wiring 13 can also be formed by the sheet mask manufacturing process.
  • the amorphous silicon film 7 is used as the semiconductor film, but the present invention is not limited to this, and amorphous germanium, amorphous silicon / germanium, amorphous silicon / carbide, etc. May be used.
  • polycrystalline silicon, polycrystalline germanium, polycrystalline silicon / germanium, polycrystalline silicon / carbide, or the like can be used as the semiconductor film.
  • the main wiring 13a that is, the source / drain electrode layer 8
  • the main wiring 13a can be formed of Al alloy, Mo, or a film in which these are laminated, but is not limited thereto. , Ta, W, Ti, Mo, Al, Cu, Cr, Nd, etc., or an alloy material or compound material containing the element as a main component, and may be formed as a laminated structure as necessary. .
  • the toothpick wiring 13b that is, the gate electrode layer 5
  • the gate electrode layer 5 can be formed of, for example, an Al alloy, but is not particularly limited, and may be Ta, W, Ti, Mo, Al, Cu, Cr, Nd, or the like. You may form with the selected element or the alloy material or compound material which has the said element as a main component.
  • a semiconductor film typified by polycrystalline silicon may be doped with impurities such as phosphorus and boron.
  • the branch wiring 13b is a single layer Al alloy film
  • the edge portion is likely to be cut off, and the wiring over the wiring having such a shape is likely to be disconnected.
  • the gate insulating film 6 for example, an inorganic film such as SiNx or SiOx can be used, but is not limited thereto.
  • the insulating layer 10 can be formed of an inorganic film such as SiNx having a thickness of about 0.2 ⁇ m to 0.8 ⁇ m, but is not particularly limited, and is formed of an inorganic film such as SiOx or SiON. May be. Further, not only an inorganic film but also an organic film such as a photosensitive transparent acrylic resin having a thickness of about 1 ⁇ m to 4 ⁇ m can be used. Furthermore, a laminated structure of an inorganic film and an organic film may be used.
  • the trunk line 13a having a large line width is provided in a layer above the branch line 13b having a narrow line width, and the trunk line 13a having a wide line width is provided. Since it is configured to overcome the step formed by the branch wiring 13b having a narrow line width, disconnection failure hardly occurs and the yield can be improved.
  • the line width of the branch wiring 13b existing in the lower layer is narrow, it is possible to suppress the unevenness of the reflected light and the resist film thickness formed on the stepped portion, and the patterning accuracy Can be improved.
  • the trunk wiring 13a having a wide line width is formed depending on the photolithography process of the trunk wiring 13a, which has inferior patterning accuracy compared to the photolithography process of the branch wiring 13b. Even if the line width varies, the influence of the variation is small.
  • the line width variation of the trunk wiring 13a formed by the photolithography process of the trunk wiring 13a which is inferior in patterning accuracy compared to the photolithography process of the branch wiring 13b, is ⁇ 1 ⁇ m, for example.
  • the line width (50 ⁇ m) of the main wiring 13a is formed to be ten times thicker than the line width (5 ⁇ m) of the branch wiring 13b, so that the influence of the variation is small.
  • the trunk wiring 13a and the branch wiring 13b overlap with each other in plan view through the gate insulating film 6.
  • the wiring 13a and the gate insulating film 6 are formed so that the branch wiring 13b is exposed, and the trunk wiring 13a and the branch wiring 13b are connected by the connection conductor 14.
  • the trunk wiring 150 and the branch wiring 160 illustrated in FIG. 14 cannot be overlapped in the connection region. Compared to the interval W between the trunk wirings 150 in the conventional configuration already described above, in the configuration of FIG. The interval W1 between 13a can be reduced.
  • the interval W1 between the main wirings 13a can be shortened, and an increase in the peripheral region R2 where the gate driving circuit signal wirings 13 are formed can be suppressed.
  • FIG. 5 is a diagram showing a modification of the patterning shape of the main wiring 13a.
  • the trunk wiring 13a is preferably formed in a straight line having the same width and the same interval.
  • the region where the trunk wiring 13a and the branch wiring 13b are connected is arranged in the lower layer of the trunk wiring 13a.
  • the interval W2 between the main wirings 13a can be further reduced, and an increase in the peripheral region R2 where the gate driving circuit signal wirings 13 are formed can be further suppressed.
  • the sealing material can be uniformly cured without unevenness, and thus it is possible to suppress the occurrence of a reliability problem due to an uncured component from the sealing material.
  • FIG. 6 is a diagram showing still another modified example of the trunk wiring 13a and the branch wiring 13b.
  • a plurality of trunk lines 13 a are provided, and the gate drive is further performed than the trunk line 13 a disposed farthest from the gate drive circuit 11 in the trunk line 13 a.
  • a second trunk wiring 15 is provided at a position away from the circuit 11, and the second trunk wiring 15 and the second branch wiring 15 a that connects the second trunk wiring 15 and the gate drive circuit 11 are provided. Is preferably formed in the same layer as the branch wiring 13 b which is the same layer as the gate bus line GL and the gate electrode layer 5.
  • the branch wiring that is in the same layer as the gate electrode layer 5 is arranged. It can be formed in the same layer as 13b.
  • the second trunk wiring 15 and the second branch wiring 15a that connects the second trunk wiring 15 and the gate drive circuit 11 are both formed in the same layer as the branch wiring 13b.
  • a separate contact hole for connecting the second trunk wiring 15 and the second branch wiring 15a becomes unnecessary, and the yield can be improved.
  • the second trunk wiring 15 and the second branch wiring 15a are formed by patterning of the same layer, a reduction in resistance can be realized.
  • the third position closer to the gate drive circuit 11 than the trunk line 13 a disposed closest to the gate drive circuit 11 is the third line.
  • the trunk wiring 16 is provided, and the third trunk wiring 16 and the third branch wiring 16 a that connects the third trunk wiring 16 and the gate drive circuit 11 are the same layer as the source / drain electrode layer 8. It is preferable that the main wiring 13a is formed in the same layer.
  • the third trunk wiring 16 and the third branch wiring 16a do not intersect with the trunk wiring 13a formed in the same layer as the source / drain electrode layer 8 because of the arrangement thereof.
  • the main wiring 13a which is the same layer as the electrode layer 8, can be formed in the same layer.
  • the third trunk wiring 16 and the third branch wiring 16a are both formed in the same layer as the trunk wiring 13a, the third trunk wiring 16 and the third branch wiring 16a are connected. Therefore, a separate contact hole is not required, and the yield can be further improved.
  • the third branch wiring 16a is formed in the same layer as the source / drain electrode layer 8, the third branch wiring 16a is connected to the source electrode or drain electrode of the transistor provided in the gate drive circuit 11. When doing so, there is no need to provide a separate switching member.
  • FIG. 7 is a diagram showing still another modified example of the trunk wiring 13a.
  • the plurality of trunk wirings 13a are formed by partially laminating wirings formed of the same layer as the branch wirings 13b and the same layer as the pixel electrodes 3. It is formed in a layer structure, and the trunk wiring 13a and the wiring are electrically connected.
  • the shape of the branch wiring 13b formed below the trunk wiring 13a is larger than that of FIG.
  • the same layer as the pixel electrode 3 is used as the connection conductor 14, and the trunk wiring 13a and the branch wiring 13b are connected.
  • connection points are formed on the branch wiring 13b formed below the trunk wiring 13a, and a total of four connection points are provided on one trunk wiring 13a. If the above effect is obtained, the number of the connection points is not particularly limited.
  • the plurality of trunk wirings 13a are formed by a multi-layer structure in which wirings formed by the same layer as the branch wiring 13b and / or the same layer as the pixel electrode 3 are partially stacked, that is, It is preferable that the trunk wiring 13a and the wiring are electrically connected.
  • the trunk line 13a partially has a multi-layer structure, so that it is possible to further reduce the resistance.
  • the second trunk wiring 15 is formed by stacking wirings formed of the same layer as the trunk wiring 13a and / or the same layer as the pixel electrode 3 which are the same layer as the source / drain electrode layer 8, that is, a multi-layer. It is preferable that the second trunk wiring 15 and the wiring are electrically connected.
  • the second trunk wiring 15 is configured in the same layer as the trunk wiring 13 a and has a contact hole 13 h and has substantially the same shape as the second trunk wiring 15.
  • Layer 17 is formed.
  • connection conductor 14 the same layer as the pixel electrode 3 is used as the connection conductor 14, and the second trunk wiring 15 and the layer 17 are connected.
  • connection points are provided on one second trunk wiring 15.
  • the signal input end portion and the termination portion are provided.
  • Two points may be provided one by one, and the number of the connection points is not particularly limited.
  • the second trunk wiring 15 since the second trunk wiring 15 has a multi-layer structure, it is possible to further reduce the resistance.
  • FIG. 2 a second embodiment of the present invention will be described based on FIG.
  • the present embodiment is different from the first embodiment in that terminal portions 18 respectively connected to the trunk wiring 13a, the second trunk wiring 15, and the third trunk wiring 16 are provided.
  • the configuration is as described in the first embodiment.
  • members having the same functions as those shown in the drawings of the first embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • terminal portions 18 connected to the trunk wiring 13a, the second trunk wiring 15 and the third trunk wiring 16 and for inputting signals from the outside are all formed of the same material.
  • FIG. 8 shows an example in which all the terminal portions 18 are formed in the same layer as the branch wiring 13 b which is the same layer as the gate electrode layer 5.
  • the second trunk wiring 15 is formed in the same layer as the branch wiring 13 b that is the same layer as the gate electrode layer 5, and is connected to the second trunk wiring 15.
  • the part 18 is also formed in the same layer as the branch wiring 13b.
  • the terminal portion 18 formed in the same layer as the gate electrode layer 5 is electrically connected.
  • the structure to connect is required.
  • connection conductor 14 is extended from the plurality of trunk wires 13 a and the third trunk wires 16 and the terminal portion 18. It is connected to the extended wiring.
  • conductive particles of about 3 ⁇ m to 5 ⁇ m are used for connection between the terminal portion 18 and an external circuit that inputs a signal to the terminal portion 18. A difference arises and the problem that a poor contact tends to occur arises.
  • the terminal portion 18 is formed of the same layer as the gate electrode layer 5 made of the same material, such a problem does not occur.
  • all the terminal portions 18 are formed of the same layer as the gate electrode layer 5, but it is needless to say that they can be formed of the same layer as the source / drain electrode layer 8.
  • the terminal portion 18 includes an upper electrode 18a and a lower electrode 18b.
  • the lower electrode 18b is formed of the same layer as the gate electrode layer 5, and the upper electrode 18a is the same layer as the source / drain electrode layer 8.
  • the pixel electrode 3 is formed in the same layer, and the upper electrode 18a and the lower electrode 18b are electrically connected.
  • the lower electrode 18b is formed of the same layer as the gate electrode layer 5
  • the upper electrode 18a is formed of the same layer as the pixel electrode 3
  • the upper electrode 18a and the lower electrode are connected via the contact hole 18h. 18b is electrically connected.
  • the upper electrode 18a of the terminal portion 18 is formed of the same layer as the pixel electrode 3, and the lower electrode 18b is formed of the same layer as the gate electrode layer 5. There is no need to add a separate process for forming.
  • terminal portion 18 and, for example, the second terminal portion 12 for inputting another signal from the outside illustrated in FIG. 4 are formed of the same material.
  • the upper electrode 18 a of the terminal portion 18 and the second terminal portion 12 is formed in the same layer as the pixel electrode 3, and the lower electrode 18 b is formed in the same layer as the gate electrode layer 5.
  • the terminal portions 12 and 18 provided in the TFT array substrate 1 are all formed of the same material, when performing the above-described problem of poor contact or indentation inspection of conductive particles, There is no problem that the criterion is complicated.
  • FIG. 9 a third embodiment of the present invention will be described based on FIG. 9 and FIG.
  • the present embodiment is different from the first embodiment in that the exposed branch wiring 13b and the trunk wiring 13a are directly connected, and the other configurations are as described in the first embodiment. is there.
  • members having the same functions as those shown in the drawings of the first embodiment are given the same reference numerals, and descriptions thereof are omitted.
  • FIG. 9 shows another gate drive circuit signal wiring 13 provided on the TFT array substrate 1.
  • FIG. 10 is a cross-sectional view taken along the line B-B ′ of FIG. 9 and shows a state of a connection portion between the main wiring 13a and the branch wiring 13b.
  • the trunk wiring 13 a is formed of the same layer as the source / drain electrode layer 8, and the branch wiring 13 b connected to the gate drive circuit 11 is connected to the gate electrode layer 5. Are formed in the same layer.
  • a gate insulating film 6 is provided between the trunk wiring 13a and the branch wiring 13b.
  • the trunk wiring 13a and the branch wiring 13b overlap each other in a plan view.
  • a contact hole 6h is formed in the gate insulating film 6 so that the wiring 13b is exposed.
  • the exposed branch wiring 13b and the trunk wiring 13a are directly connected by the trunk wiring 13a formed in the contact hole 6h.
  • the trunk wiring 13a and the branch wiring 13b are connected by the trunk wiring 13a in the connected region.
  • connection conductor 14 by using the trunk wiring 13a as it is as the connection conductor 14, there is no need to add a separate step of forming the connection conductor 14.
  • the above-described photomask for forming the amorphous silicon film 7 is used as a halftone mask whose exposure amount can be controlled, and a resist film having a different film thickness is provided on the amorphous silicon film 7, thereby manufacturing a five-mask.
  • the signal wiring 13 for the gate drive circuit can be formed.
  • the same layer as the pixel electrode 3 is not arranged in the region where the gate drive circuit signal wiring 13 is formed in the peripheral region of the TFT array substrate 1.
  • the sealing spacer For example, secondary contact failure due to a rod-like glass fiber having a diameter of several microns can be suppressed.
  • branch wiring 13b is a single-layer Al alloy film exemplified as the gate electrode layer 5
  • the edge portion tends to have a sharp shape, and the wiring over the wiring having such a shape is disconnected. It's easy to do.
  • FIG. 11 shows still another gate drive circuit signal wiring 13 provided on the TFT array substrate 1.
  • the trunk lines 13a and 13a 'closer to the gate drive circuit 11 have a larger number of intersections with the branch lines 13b and the load becomes larger. Therefore, the trunk formed near the gate drive circuit 11 is increased. It is preferable that the lines 13a and 13a ′ have a narrower line width.
  • the trunk wiring 13a 'arranged at the position farthest from the gate drive circuit 11 does not intersect the branch wiring 13b due to the arrangement. That is, even if the trunk wiring 13a 'is formed thick, the capacitance generated at the intersection of the trunk wiring 13a' and the branch wiring 13b does not increase. For this reason, it is desirable to dispose the wiring for which lower resistance is desired at the position farthest from the gate drive circuit 11.
  • the gate-off potential is related to the TFT leakage current during the period during which the liquid crystal applied voltage is held in each pixel, and is related to display quality such as a decrease in contrast and display unevenness. To stabilize the signal. That is, it is desirable to dispose the main wiring for supplying the gate-off potential at the position farthest from the gate driving circuit 11.
  • the second trunk wiring 15, the second branch wiring 15a, the third trunk wiring 16, and the third trunk wiring 16a are further provided as shown in FIG.
  • the wiring 13b and / or the second branch wiring 15a (not shown in FIG. 11) and the trunk wiring 13a and / or the third trunk wiring 16 (not shown in FIG. 11) overlap in plan view.
  • the wirings 13a, 13b, 15a, and 16 are preferably provided so that the line width is narrow so that the area is reduced.
  • the line width of the trunk wiring 13a is narrowed at the intersection of the trunk wiring 13a and the branch wiring 13b.
  • the trunk wiring 13a is constricted so that the overlapping area of the trunk wiring 13a and the branch wiring 13b is reduced in plan view at the intersection, so that the capacitance that can be generated at the intersection is suppressed. Can do.
  • another wiring 19 may be formed between the gate drive circuit 11 and the five trunk wirings 13a ′, 13a, 13a, 13a, and 13a. .
  • trunk wirings 13 a ′, 13 a, 13 a, 13 a, and 13 a may not be arranged immediately adjacent to the gate drive circuit 11.
  • Other wiring 19 may be a display area wiring disconnection repair wiring, an inspection signal line, a counter (common) electrode wiring, an auxiliary capacitance wiring, or the like.
  • a rectangular contact hole 13h is formed in the trunk wiring 13a.
  • an odd-shaped contact hole 20 was formed in the main wiring 13a.
  • the shape of the contact hole provided in the trunk wiring 13a or the gate insulating film 6 in order to expose the branch wiring 13b is not particularly limited.
  • the liquid crystal display device which is an example of the active matrix display device of the present invention has a configuration including the TFT array substrate 1 described above.
  • the liquid crystal display device includes, for example, a TFT array substrate 1 and a color filter substrate facing the TFT array substrate 1, and has a configuration in which a liquid crystal layer is sealed between the substrates by a sealing material. ing.
  • the liquid crystal display device is used as an example of the active matrix display device.
  • the present invention is not limited thereto, and the TFT array substrate 1 is replaced with another active matrix display device such as an organic EL display device.
  • the present invention can also be applied.
  • the TFT array substrate 1 described above can be applied not only to a display device but also to a reading device such as an X-ray sensor.
  • the pixel electrode is formed in an upper layer than the trunk wiring and the branch wiring, and the trunk wiring is formed with a through hole so as to at least partially overlap the contact hole.
  • the branch wiring and the trunk wiring are electrically connected via a connection conductor provided in the contact hole and the through hole, and the connection conductor is formed of the same layer material as the pixel electrode. It is preferable that
  • the branch wiring and the trunk wiring are connected by the same layer as the pixel electrode.
  • the branch wiring and the trunk wiring can be connected without adding a separate process.
  • connection conductor is preferably a trunk wiring.
  • the branch wiring and the trunk wiring are connected by the trunk wiring.
  • the trunk wiring as it is for connection between the branch wiring and the trunk wiring, the branch wiring and the trunk wiring can be connected without adding a separate process.
  • the pixel electrode material is not disposed in the peripheral region, which is a region where the branch wiring and the trunk wiring are connected, in the active matrix substrate.
  • the active matrix substrate of the present invention it is preferable that a plurality of the trunk wirings are provided, and the line width of the trunk wiring farthest from the drive circuit is larger than the line widths of the other trunk wirings.
  • the trunk wiring arranged at the position farthest from the driving circuit does not intersect the branch wiring on the arrangement. Therefore, even if the trunk wiring is formed thick, the capacitance generated at the intersection of the trunk wiring and the branch wiring does not increase.
  • the line width of the trunk wiring is so narrow that it is formed near the driving circuit.
  • the line width can be made narrower, and the capacitance that can occur at the intersection can be suppressed.
  • a plurality of the trunk wirings are provided, and are provided in a straight line parallel to the same width and the same interval.
  • the sealing material can be uniformly cured without unevenness.
  • the trunk wiring is partially laminated with wiring formed by the same layer as the branch wiring and / or the same layer as the pixel electrode. Is preferably electrically connected.
  • the trunk wiring since the trunk wiring has a partially laminated structure, the resistance of the trunk wiring can be further reduced.
  • the wiring area can be reduced and the display device can be miniaturized.
  • a second trunk wiring is provided at a position further away from the driving circuit than a trunk wiring arranged at a position farthest from the driving circuit, and the second wiring is provided. It is preferable that the second trunk wiring and the second branch wiring that electrically connects the second trunk wiring and the driving circuit are formed in the same layer as the branch wiring.
  • the second trunk wiring does not intersect with the branch wiring because of its arrangement, and can be formed in the same layer as the branch wiring.
  • the second trunk wiring and the second branch wiring that electrically connects the second trunk wiring and the drive circuit are both formed in the same layer as the branch wiring. Therefore, a contact hole for connecting the second trunk wiring and the second branch wiring becomes unnecessary, and the yield can be further improved.
  • the second trunk wiring and the second branch wiring connecting the second trunk wiring and the driving circuit are formed by patterning the same layer as the branch wiring. Can be realized.
  • the second trunk wiring is laminated with a wiring formed of the same layer as the trunk wiring and / or the same layer as the pixel electrode. And the wiring are preferably electrically connected.
  • the resistance can be further reduced.
  • the wiring area can be reduced and the display device can be miniaturized.
  • the wirings are arranged so that the overlapping area is small in a plan view. It is preferable that the line width is reduced.
  • a third trunk wiring is provided at a position closer to the drive circuit than the trunk wiring arranged at a position closest to the drive circuit.
  • the third branch wiring that electrically connects the main wiring and the driving circuit is preferably formed in the same layer as the main wiring.
  • the third branch wiring since the third branch wiring does not intersect with the trunk wiring in terms of arrangement, the third branch wiring can be formed in the same layer as the trunk wiring.
  • the third trunk wiring and the third branch wiring are both formed in the same layer as the trunk wiring, a separate contact hole for connecting these wirings becomes unnecessary. Yield can be further improved.
  • the third branch wiring is provided without providing a separate switching member on the source electrode or the drain electrode of the transistor. Can be connected.
  • the terminal portions that are electrically connected to the trunk wiring and for inputting signals from the outside are formed of the same material.
  • the terminal portions that are electrically connected to the trunk wiring and the second trunk wiring and for inputting signals from the outside are formed of the same material. Is preferred.
  • the terminal portion is electrically connected to a third trunk wiring provided closer to the drive circuit than to the trunk wiring arranged closest to the drive circuit. It is preferable that both are made of the same material.
  • conductive particles are used to connect the terminal part to an external circuit that inputs a signal to the terminal part.
  • a difference in film thickness occurs, resulting in poor contact. There is a problem that is likely to occur.
  • the terminal portion includes an upper electrode and a lower electrode, the lower electrode is formed in the same layer as the branch wiring, and the upper electrode is the same as the trunk wiring. It is preferable to form one layer or the same layer as the pixel electrode, and the lower electrode and the upper electrode are electrically connected.
  • the upper electrode of the terminal portion is formed in the same layer as the main wiring or the same layer as the pixel electrode, and the lower electrode of the terminal portion is formed in the same layer as the branch wiring. Therefore, it is not necessary to add a separate process for forming the terminal portion.
  • the terminal portion and the second terminal portion for inputting another signal from the outside are formed of the same material.
  • the determination criteria are as follows when performing the above-described problem of poor contact or indentation inspection of conductive particles. There is no problem of complexity.
  • the present invention can be applied to an active matrix display device typified by a liquid crystal display device and an organic EL display device.
  • the display device In addition to the display device, it can be applied to a reading device such as an X-ray sensor.
  • a reading device such as an X-ray sensor.
  • TFT array substrate active matrix substrate
  • Pixel TFT element Pixel electrode
  • Insulating substrate 5
  • Gate electrode layer multiple electrode layers
  • Gate insulating film insulating layer
  • Source / drain electrode layers multiple electrode layers
  • Gate drive circuit 12 2nd terminal part 13a, 13a 'trunk wiring 13b branch wiring 13h contact hole, through-hole 13h' second contact hole 14 connection conductor 15 second trunk wiring 15a second branch wiring 16 third trunk wiring 16a Third branch wiring 17 wiring 18 terminal portion R1 display area R2 peripheral area

Landscapes

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Abstract

　線幅の広い幹配線（１３ａ）が、線幅の狭い枝配線（１３ｂ）より上層に設けられており、幹配線（１３ａ）と枝配線（１３ｂ）とが、電気的に接続される領域においては、幹配線（１３ａ）と枝配線（１３ｂ）とは、ゲート絶縁膜を介して平面視において重なっており、上記ゲート絶縁膜には、枝配線（１３ｂ）が露出されるようにコンタクトホールが形成されており、幹配線（１３ａ）と枝配線（１３ｂ）とは、コンタクトホールに設けられた接続導体を介して電気的に接続されている。したがって、断線不良や線幅異常が生じにくく、駆動回路領域の拡大を抑制することのできるＴＦＴアレイ基板を実現できる。

Description

アクティブマトリクス基板およびアクティブマトリクス型表示装置
　本発明は、駆動回路およびその配線がモノリシックに形成されたアクティブマトリクス基板およびその基板を用いたアクティブマトリクス型表示装置に関するものである。
　近年、ブラウン管（ＣＲＴ）に代わり急速に普及している液晶表示装置や有機ＥＬ表示装置に代表されるＴＦＴなどのアクティブ素子を用いたアクティブマトリクス型表示装置は、省エネ型、薄型、軽量型等の特徴を活かしテレビ、モニター、携帯電話等に幅広く利用されている。
　その中でも、携帯電話やノートパソコンなどの中小型電子機器に備えられる液晶表示装置においては、低コスト化を実現するため、非晶質シリコンを用いたゲートドライバーモノリシック（ＧＤＭ）技術が採用され始めており、その採用範囲は、中小型からテレビなどの大型の製品へ拡大しつつある。
　例えば、特許文献１には、表示領域の画素トランジスタとゲート駆動回路領域の各種トランジスタとを、非晶質シリコン薄膜を用いて形成した液晶表示装置用基板について記載されている。
　上記液晶表示装置用基板の表示領域においては、上記画素トランジスタのドレイン電極と、画素電極とが、パッシベーション膜に形成されたコンタクトホールを介して電気的に接続されている構成を有しており、パッシベーション膜上に画素電極が設けられた、いわゆるＰｉｘｅｌ　Ｏｎ　Ｐａｓｓｉｖａｔｉｏｎ構成となっている。なお、上記画素トランジスタは、ボトムゲート型で形成されている。
　また、上記液晶表示装置用基板のゲート駆動回路領域においても、図１３に図示されているように、詳しくは後述する主配線１５０と分枝配線１６０とを電気的に接続するため、上記画素電極と同一層の電極１４０がパッシベーション膜１８０上に形成されている構成となっている。
　上記ゲート駆動回路領域に設けられる駆動回路およびその配線は、上記表示領域の形成に用いられる５枚（４枚）マスクプロセスをそのまま用いて、上記表示領域と同時に形成されているため、上記ゲート駆動回路領域を別途の工程を追加せずに、上記基板上に集積させることができるので、製造コストを下げることができると記載されている。
　以下、図１２～１３に基づいて、上記液晶表示装置用基板のゲート駆動回路領域の構成について説明する。
　図１２は、上記液晶表示装置用基板のゲート駆動回路領域を示す平面図である。
　図示されているように、ゲート駆動回路領域のうち、図示されてない表示領域に隣接した部分（図中右端）には、シフトレジスタの駆動トランジスタが形成されており、上記表示領域から最も離れたゲート駆動回路領域近傍には、それぞれのシフトレジスタに信号を印加する複数の主配線１５０が形成されている配線領域が設けられている。
　また、上記配線領域と上記駆動トランジスタが形成されている領域との間には、制御トランジスタが形成されている。
　なお、上記主配線１５０と各シフトレジスタの駆動トランジスタおよび制御トランジスタとを連結させるための分枝配線１６０は、主配線１５０とは、異なる層で形成されており、上記特許文献１の構成においては、主配線１５０は、ゲート配線のパターン（ゲートパターン）と同じ層で形成され、分枝配線１６０は、データ配線のパターン（データパターン）と同じ層で形成されていることが記載されている。
　図１３は、図１２のＣ－Ｃ’断面図であり、主配線１５０と分枝配線１６０との接続部の様子を示す。
　図示されているように、主配線１５０と分枝配線１６０との間には、絶縁膜１７０が設けられており、さらに、分枝配線１６０と絶縁膜１７０とを覆うようにパッシベーション膜１８０が形成されている。
　主配線１５０が一部露出するように、絶縁膜１７０とパッシベーション膜１８０とに形成されたホールが、第１コンタクトホール１９０であり、一方、分枝配線１６０が一部露出するように、パッシベーション膜１８０に形成されたホールが、第２コンタクトホール２００である。
　図１２に図示されているように、主配線１５０と分枝配線１６０とは、上記配線領域においては、交差部を有するが、図１３に図示されている上記接続部においては、交差部が存在しない。
　主配線１５０と分枝配線１６０とは、上述した第１コンタクトホール１９０と第２コンタクトホール２００とに形成された画素電極と同一層の電極１４０によって電気的に接続された構成となっている。
　また、主配線１５０のキャパシタンスを減少させるために、主配線１５０と交差する分枝配線１６０の線幅を小さくすることが望ましいと記載されている。
日本国公表特許公報「特表２００５－５２７８５６号公報（２００５年９月１５日公表）」
　しかしながら、上記特許文献１の構成のように、主配線１５０が、ゲートパターンと同じ層で形成され、分枝配線１６０が、データパターンと同じ層で形成されている場合は、以下の理由から断線不良や線幅異常に起因する表示不良が発生しやすいという問題がある。
　図１２に図示されているように、一般的に、分枝配線１６０は、主配線１５０に比べて、線幅が細く設けられており、図示されてない表示領域の画素トランジスタが、ボトムゲート型である場合、主配線１５０の形成層は、分枝配線１６０の形成層より下層となる。
　このような場合、分枝配線１６０が主配線１５０と交差する箇所、すなわち、分枝配線１６０が主配線１５０を乗り越える箇所では、下記の現象が生じやすい。
　下層膜である主配線１５０のテーパ部は、平坦でないため、分枝配線１６０のエッチングの際に、エッチャントの回り込みにより、分枝配線１６０の断線が生じやすい。
　また、分枝配線１６０のフォトリソ工程においては、下層に存在する主配線１５０がアルミニウムなどで形成された場合においては、主配線１５０による反射光や段差部におけるレジスト膜厚の不均一性のため、分枝配線１６０が主配線１５０を乗り越える箇所におけるレジストのパターニング精度は低下する。
　すなわち、分枝配線１６０の線幅ばらつきが生じやすく、このような線幅ばらつきの影響は、線幅が細く設けられた分枝配線１６０においては大きく、表示品位にも影響を与える。
　このような問題を解決するために、線幅が太い主配線１５０をデータパターンと同じ層で形成し、線幅が細い分枝配線１６０をゲートパターンと同じ層で形成することが考えられる。
　しかしながら、図１３に示す上記特許文献１の接続部の構成、すなわち、２つのコンタクトホール１９０・２００に形成された画素電極と同一層の電極１４０で主配線１５０と分枝配線１６０とを接続する構成を用いると、以下の理由から主配線１５０間の間隔を狭くすることができず、結果として、ゲート駆動回路領域が広くなり、液晶表示装置用基板において額縁領域を増加させてしまう。
　図１４は、主配線１５０をデータパターンと同じ層で形成し、分枝配線１６０をゲートパターンと同じ層で形成した場合において、上記特許文献１の接続部の構成を適用したゲート駆動回路を示している。
　主配線１５０と分枝配線１６０との接続部に注目して見ると、分枝配線１６０の形成層が、主配線１５０の形成層より下層となる。
　図示されているように、上記接続部においては、主配線１５０の一部を露出するように形成された第１コンタクトホール１９０と、分枝配線１６０の一部を露出するように形成された第２コンタクトホール２００とが形成されており、これらのコンタクトホール１９０・２００に形成された画素電極と同一層の電極１４０で主配線１５０と分枝配線１６０とを接続するようになっている。
　このような構成では、上記コンタクトホール１９０・２００が形成されているパッシベーション膜１８０上から画素電極と同一層の電極１４０を設ける必要があるため、第２コンタクトホール２００は、主配線１５０間の間隔Ｗに配置されている。
　すなわち、例えば、第２コンタクトホール２００が、主配線１５０の下部に設けられた場合には、第２コンタクトホール２００に画素電極と同一層の電極１４０を形成することが困難となり、上記特許文献１の接続部の構成を用いて主配線１５０と分枝配線１６０とを接続するのは困難となる。
　よって、上記構成においては、第２コンタクトホール２００は、主配線１５０間の間隔Ｗに配置され、この第２コンタクトホール２００の存在により、主配線１５０間の間隔Ｗを狭くするのは困難となる。
　本発明は、上記の問題点に鑑みてなされたものであり、断線不良や線幅異常が生じにくく、駆動回路領域の拡大を抑制することのできるアクティブマトリクス基板を提供することを目的とする。
　また、表示品位が良好であり、信頼性の高いアクティブマトリクス型表示装置を提供することを目的とする。
　本発明のアクティブマトリクス基板は、上記の課題を解決するために、絶縁基板と、上記絶縁基板上に形成されたＴＦＴ素子と、上記ＴＦＴ素子に電気的に接続された画素電極がマトリクス状に設けられた表示領域と、上記ＴＦＴ素子を駆動するための駆動回路が設けられた周辺領域とを備えたアクティブマトリクス基板であって、上記表示領域の周辺の領域が上記周辺領域であり、上記周辺領域には、上記駆動回路に電気的に接続された枝配線が複数備えられており、上記枝配線のうちのひとつに電気的に接続された幹配線とがさらに備えられており、上記ＴＦＴ素子には、複数の電極層が備えられており、上記枝配線および上記幹配線は、上記電極層と同一層の電極層で形成されており、上記枝配線は、上記ＴＦＴ素子に備えられた複数の電極層における、上記幹配線を形成する上記電極層より下層の電極層により形成されており、上記幹配線と上記枝配線との間には、絶縁層が設けられ、上記幹配線と上記枝配線のうちの別のひとつとが、交差しており、上記交差部における、上記幹配線の線幅は、上記枝配線の線幅より広く設けられているとともに、上記幹配線と上記枝配線のうちのひとつとが、電気的に接続される領域においては、上記幹配線と上記枝配線とは平面視において重なっており、上記絶縁層には、上記枝配線のうちのひとつが露出されるようにコンタクトホールが形成されており、上記枝配線のうちのひとつと上記幹配線とは、上記コンタクトホールに設けられた接続導体を介して電気的に接続されていることを特徴としている。
　上記構成によれば、線幅の広い上記幹配線が、線幅の狭い上記枝配線より上層に設けられている。
　すなわち、上記枝配線は、上記ＴＦＴ素子に備えられた複数の電極層における、上記幹配線を形成する上記電極層より下層の電極層により形成されている。
　よって、線幅の広い幹配線が、線幅の狭い枝配線が形成する段差を乗り越える構成であるため、断線不良が生じ難く、歩留まりを向上できる。
　また、上記幹配線のフォトリソ工程においては、下層に存在する枝配線の線幅が狭いため、反射光や段差部のレジスト膜厚の不均一性を抑制することができ、パターニング精度を向上できる。
　さらに、上記構成によれば、下層に存在する枝配線の影響により、上記枝配線のフォトリソ工程に比較してパターニング精度が劣る上記幹配線のフォトリソ工程によっては、線幅が広い幹配線が形成されるため、線幅にばらつきが生じたとしても、そのばらつきによる影響は大きくない。
　また、上記構成によれば、上記幹配線と上記枝配線とが、電気的に接続される領域においては、上記幹配線と上記枝配線とは、絶縁層を介して平面視において重なっており、上記絶縁層には、上記枝配線が露出されるようにコンタクトホールが形成されており、上記枝配線と上記幹配線とは、上記コンタクトホールに設けられた接続導体を介して電気的に接続されている。
　このような構成であるため、既に上述した従来の構成（図１４参照）より、幹配線間の間隔を縮めることができ、駆動回路が設けられた上記周辺領域の増加を抑制することのできるアクティブマトリクス基板を実現することができる。
　本発明のアクティブマトリクス型表示装置は、上記の課題を解決するために、上記アクティブマトリクス基板を備えたことを特徴としている。
　上記構成によれば、上記アクティブマトリクス基板を備えることにより、表示品位が良好であり、信頼性の高いアクティブマトリクス型表示装置を実現することができる。
　本発明のアクティブマトリクス基板は、以上のように、上記表示領域の周辺の領域が上記周辺領域であり、上記周辺領域には、上記駆動回路に電気的に接続された枝配線が複数備えられており、上記枝配線のうちのひとつに電気的に接続された幹配線とがさらに備えられており、上記ＴＦＴ素子には、複数の電極層が備えられており、上記枝配線および上記幹配線は、上記電極層と同一層の電極層で形成されており、上記枝配線は、上記ＴＦＴ素子に備えられた複数の電極層における、上記幹配線を形成する上記電極層より下層の電極層により形成されており、上記幹配線と上記枝配線との間には、絶縁層が設けられ、上記幹配線と上記枝配線のうちの別のひとつとが、交差しており、上記交差部における、上記幹配線の線幅は、上記枝配線の線幅より広く設けられているとともに、上記幹配線と上記枝配線のうちのひとつとが、電気的に接続される領域においては、上記幹配線と上記枝配線とは平面視において重なっており、上記絶縁層には、上記枝配線のうちのひとつが露出されるようにコンタクトホールが形成されており、上記枝配線のうちのひとつと上記幹配線とは、上記コンタクトホールに設けられた接続導体を介して電気的に接続されている構成である。
　それゆえ、断線不良や線幅異常が生じにくく、駆動回路領域の拡大を抑制することのできるアクティブマトリクス基板を実現することができるという効果を奏する。
　また、表示品位が良好であり、信頼性の高いアクティブマトリクス型表示装置を実現することができるという効果を奏する。
本発明の一実施の形態のＴＦＴアレイ基板において、ゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 （ａ）は、図１に示すゲート駆動回路用信号配線が形成されている領域において、幹配線と枝配線とが接続される領域におけるＡ－Ａ’断面図であり、（ｂ）は、他の形態の一例を示す断面図である。 上記ＴＦＴアレイ基板に備えられた幹配線のパターニング形状を示す図である。 上記ＴＦＴアレイ基板の概略構成を示す図である。 幹配線のパターニング形状の変形例を示す図である。 幹配線および枝配線のさらに他の変形例を示す図である。 マルチレイヤー構造で形成された幹配線のさらに他の変形例を示す図である。 本発明の他の実施の形態のＴＦＴアレイ基板において、ゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 本発明のさらに他の実施の形態のＴＦＴアレイ基板に備えられたゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 図９に示すゲート駆動回路用信号配線が形成されている領域において、幹配線と枝配線とが接続される領域におけるＢ－Ｂ’断面図である。 本発明のさらに他の実施の形態のＴＦＴアレイ基板に備えられたさらに他のゲート駆動回路用信号配線が形成されている領域を示す部分拡大図である。 従来の液晶表示装置用基板のゲート駆動回路領域を示す平面図である。 図１２のＣ－Ｃ’断面図であり、主配線と分枝配線との接続部の様子を示す。 データパターンと同じ層で形成された主配線と、ゲートパターンと同じ層で形成された分枝配線とが、上記図１３に示す接続部の構成を用いて接続された場合のゲート駆動回路領域を示す平面図である。
　以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などはあくまで一実施の形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。
　〔実施の形態１〕
　以下、図１～７に基づき、本発明のアクティブマトリクス型表示装置の一例である液晶表示装置に備えられたアクティブマトリクス基板としてのＴＦＴアレイ基板１の構成について説明する。
　図４は、ＴＦＴアレイ基板１の概略構成を示す図である。
　図示されているように、ＴＦＴアレイ基板１には、表示領域Ｒ１と表示領域Ｒ１の周辺に位置する周辺領域Ｒ２とが備えられている。
　表示領域Ｒ１には、画素ＴＦＴ素子２と画素ＴＦＴ素子２に接続された画素電極３とがマトリクス状に設けられている。
　図４に図示されているように、画素ＴＦＴ素子２は、絶縁基板４上に、ゲートバスラインＧＬおよびゲート電極層５、ゲート絶縁膜６、半導体膜としての非晶質シリコン膜７、ソース電極８ａとドレイン電極８ｂとデータバスラインＤＬとを形成するソース・ドレイン電極層８、コンタクトホール９が形成された絶縁層１０、コンタクトホール９を介してドレイン電極８ｂと接続されるように形成された画素電極３が順に積層された構成となっている。
　すなわち、本実施の形態においては、画素ＴＦＴ素子２は、ボトムゲート型で形成しているが、これに限定されることはなく、トップゲート型などであってもよいのは勿論である。
　一方、周辺領域Ｒ２には、ゲート駆動回路１１と外付けのソース駆動回路（図示せず）に接続される後述する第２の端子部１２とが設けられている。
　ゲート駆動回路１１は、ゲートバスラインＧＬと接続され、上記ソース駆動回路は、第２の端子部１２を介してデータバスラインＤＬと接続され、外部からの信号に応じて画素ＴＦＴ素子２を制御するようになっている。
　また、周辺領域Ｒ２における、ゲート駆動回路１１が形成されている領域の図中左側には、クロック信号線や電源電圧線などの幹配線と、上記幹配線とゲート駆動回路１１とを接続する枝配線からなるゲート駆動回路用信号配線１３が設けられている。
　以上のように、ＴＦＴアレイ基板１の周辺領域Ｒ２には、ゲート駆動回路１１、第２の端子部１２およびゲート駆動回路用信号配線１３がモノリシックに形成されている。
　図１は、ＴＦＴアレイ基板１において、ゲート駆動回路用信号配線１３が形成されている領域を示す部分拡大図である。
　図１に図示されているように、ゲート駆動回路用信号配線１３は、幹配線１３ａと、幹配線１３ａとゲート駆動回路１１とを接続する枝配線１３ｂとで構成されている。
　また、ゲート駆動回路１１は、図示されてないが、複数段で構成されており、その一段には、複数本の異なる幹配線１３ａにそれぞれ接続された複数本の枝配線１３ｂが接続される。
　図１においては、その一例として、４本の異なる幹配線１３ａにそれぞれ接続された４本の枝配線１３ｂが、ゲート駆動回路１１を構成する各段にそれぞれ接続された構成を示している。
　本実施の形態においては、図４に図示した画素ＴＦＴ素子２は、ゲート電極層５が、ソース・ドレイン電極層８より下層に形成されるボトムゲート型であるため、幹配線１３ａは、ソース・ドレイン電極層８で形成されており、枝配線１３ｂは、ゲート電極層５で形成されている。
　一方、例えば、画素ＴＦＴ素子２がトップゲート型で形成されている場合は、幹配線１３ａをゲート電極層５で形成し、枝配線１３ｂを、ソース・ドレイン電極層８で形成する。
　すなわち、以上のように、上記枝配線１３ｂは、画素ＴＦＴ素子２に備えられた複数の電極層における、上記幹配線１３ａを形成する電極層より下層の電極層により形成されていればよい。
　以下、全ての実施の形態においては、幹配線１３ａは、ソース・ドレイン電極層８で形成され、枝配線１３ｂは、ゲート電極層５で形成されていることを前提に説明をする。
　なお、枝配線１３ｂは、低負荷化の観点から細線化が望まれており、また、高精細な表示画面を実現するため、その本数も増加傾向にあるので幹配線１３ａの線幅より狭い線幅で形成される。
　特に、カラー表示の各原色に対応する画素電極の長辺を、ゲートバスラインが伸びる方向に配置し、ソース駆動回路数を削減する技術を適用した場合などには、枝配線１３ｂの数がさらに増加するため、枝配線１３ｂは、幹配線１３ａの線幅よりさらに狭い線幅で形成される。
　図２の（ａ）は、図１に示す幹配線１３ａと枝配線１３ｂとが接続される領域におけるＡ－Ａ’断面を示しており、図２の（ｂ）は、他の接続形態の一例を示す図である。
　図１および図２の（ａ）に図示されているように、幹配線１３ａと枝配線１３ｂとは、幹配線１３ａと枝配線１３ｂとが接続される領域で、平面視において重なっており、幹配線１３ａと枝配線１３ｂとの間には、絶縁層として、ゲート絶縁膜６が設けられている。
　図３は、幹配線１３ａのパターニング形状を示す図である。
　図２の（ａ）および図３に図示されているように、ゲート絶縁膜６と幹配線１３ａとには、幹配線１３ａと枝配線１３ｂとが接続される領域において、下層である枝配線１３ｂが露出するように、コンタクトホール（ゲート絶縁膜６に形成されたホール）および貫通孔１３ｈ（幹配線１３ａに形成された孔）が形成されている。
　なお、本実施の形態においては、コンタクトホールおよび貫通孔１３ｈは異なる形状で形成されているが、同一形状で形成してもよい。
　また、図２の（ａ）に図示されているように、幹配線１３ａを覆うように絶縁層１０が形成されており、絶縁層１０には、コンタクトホールおよび貫通孔１３ｈと少なくとも一部が重なるように形成された第２のコンタクトホール１３ｈ’が形成されている。
　コンタクトホールおよび貫通孔１３ｈと第２のコンタクトホール１３ｈ’との形成領域においては、接続導体１４として画素電極３と同一層が用いられ、幹配線１３ａと枝配線１３ｂとが接続されている。
　本実施の形態においては、別途に接続導体１４を形成する工程を追加することなくＴＦＴアレイ基板１を製造できるように、接続導体１４として、画素電極３の形成に用いられるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ　Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）などの透明導電膜を用いたが、幹配線１３ａと枝配線１３ｂとを電気的に接続できる導電膜であれば、これに限定されることはない。
　また、図２の（ｂ）は、幹配線１３ａと枝配線１３ｂとが接続される領域における、別の接続形態の一例を示している。上記接続形態においては、図示してないが、半導体膜７は、幹配線１３ａの下層からはみ出す（幹配線１３ａよりゲート絶縁膜６がはみ出ている分）ように形成されていてもよい。
　ゲート絶縁膜６をエッチングする際に、幹配線１３ａの下層からはみ出ている半導体膜７は、バリア層として働き、その下層であるゲート絶縁膜６を保護するため、図２の（ｂ）に図示されているように、ゲート絶縁膜６を階段形状に形成することができる。
　よって、上記構成によれば、上記階段形状により、接続導体１４（画素電極３）の段切れを低減することができる。
　なお、上記バリア層となる半導体膜７は、画素ＴＦＴ素子２に備えられた半導体膜を形成するするプロセスで形成されるため、プロセス工数の増加を伴わない。
　また、半導体膜７は、図２の（ｂ）に図示されているように、ゲート絶縁膜６をエッチング後に、幹配線１３ａに覆われている領域においては残存するが、幹配線１３ａに覆われてない領域においては、消失、或いは、薄膜で残存する場合がある（図２の（ｂ）は、消失の場合を示す）。
　上記方法以外にも、ゲート絶縁膜６に、枝配線１３ｂが露出されるようにコンタクトホール１３ｈを形成するとともに、枝配線１３ｂと接続されるようにコンタクトホール１３ｈに接続導体１４を設け、さらに、接続導体１４と接続されるように幹配線１３ａを設けることによっても幹配線１３ａと枝配線１３ｂとを接続できる。
　さらには、実施の形態３において詳しく後述するように、幹配線１３ａと枝配線１３ｂとは、幹配線１３ａによって、直接接続することもできる。
　上記図１は、接続導体１４として画素電極３と同一層が用いられた場合を示す。
　上記場合においては、ゲートバスラインＧＬおよびゲート電極層５形成用フォトマスク、非晶質シリコン膜７形成用フォトマスク、データバスラインＤＬおよびソース・ドレイン電極層８形成用フォトマスク、絶縁層１０形成用フォトマスク、画素電極３形成用フォトマスクの５枚のフォトマスクが用いられる５枚マスク製造工程により、上述した画素電極３を備えた画素ＴＦＴ素子２とゲート駆動回路用信号配線１３とを、ＴＦＴアレイ基板１上に同時に形成することができる。
　以下、ゲート駆動回路用信号配線１３の形成方法についてさらに詳しく説明する。
　上記非晶質シリコン膜７形成用フォトマスクを露光量が制御できるハーフトーンマスクとし、上記非晶質シリコン膜７形成用フォトマスクとデータバスラインＤＬおよびソース・ドレイン電極層８形成用フォトマスクとには、それぞれゲート絶縁膜６と幹配線１３ａとに形成するコンタクトホール１３ｈに対応するパターンを設ける。
　上記ハーフトーンマスクを用いて、ゲート絶縁膜６におけるコンタクトホール１３ｈ形成部上には、レジスト膜が形成されないようにし、ゲート絶縁膜６と非晶質シリコン膜７とを残す必要がある領域上には上記レジスト膜を厚く形成し、非晶質シリコン膜７のみが除去されゲート絶縁膜６を残す必要がある領域上には、上記レジスト膜を薄く形成し、上記レジスト膜をマスクとしてエッチングを行うことにより、５枚マスク製造工程により、ゲート駆動回路用信号配線１３を形成することができる。
　さらには、上記のようなハーフトーンマスクを用いることにより、上記非晶質シリコン膜７形成用フォトマスク、上記データバスラインＤＬとソース・ドレイン電極層８形成用フォトマスクが一枚化された４枚マスク製造工程によっても、ゲート駆動回路用信号配線１３を形成することができる。
　本実施の形態においては、半導体膜として非晶質シリコン膜７を用いているが、これに限定されることはなく、非晶質ゲルマニウム、非晶質シリコン・ゲルマニウム、非晶質シリコン・カーバイドなどを用いてもよい。
　さらには、上記半導体膜として多結晶シリコン、多結晶ゲルマニウム、多結晶シリコン・ゲルマニウム、多結晶シリコン・カーバイドなどを用いることもできる。
　なお、本実施の形態においては、幹配線１３ａ、すなわち、ソース・ドレイン電極層８は、Ａｌ合金または、Ｍｏまたは、これらを積層した膜で形成することができるがこれらに限定されることはなく、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄなどから選ばれた元素、あるいは前記元素を主成分とする合金材料もしくは化合物材料で、必要に応じて積層構造として形成してもよい。
　また、 枝配線１３ｂ、すなわち、ゲート電極層５は、例えば、Ａｌ合金などで形成することができるが、特に限定はされず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄなどから選ばれた元素、あるいは前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、多結晶シリコンなどに代表される半導体膜にリン、ボロンなどの不純物をドーピングしたものでもよい。
　また、特に、枝配線１３ｂが、単層のＡｌ合金膜である場合、パターンを形成するとエッジ部分が切り立った形状になりやすく、このような形状を有する配線を乗り越える配線は断線しやすい。
　また、ゲート絶縁膜６としては、例えば、ＳｉＮｘやＳｉＯｘなどの無機膜を用いることができるが、これに限定されることはない。
　なお、絶縁層１０は、例えば、０．２μｍ～０．８μｍ程度の厚さを有するＳｉＮｘなどの無機膜で形成することができるが、特に限定はされず、ＳｉＯｘ、ＳｉＯＮなどの無機膜で形成してもよい。また、無機膜だけでなく、１μｍ～４μｍ程度の厚さを有する感光性の透明なアクリル樹脂などの有機膜を用いることもできる。さらには、無機膜と有機膜の積層構造であってもよい。
　上記構成によれば、図１および図２に図示されているように線幅の広い幹配線１３ａが、線幅の狭い枝配線１３ｂより上層に設けられており、線幅の広い幹配線１３ａが、線幅の狭い枝配線１３ｂが形成する段差を乗り越える構成であるため、断線不良が生じ難く、歩留まりを向上できる。
　また、幹配線１３ａのフォトリソ工程においては、下層に存在する枝配線１３ｂの線幅が狭いため、反射光や段差部に形成されるレジスト膜厚の不均一性を抑制することができ、パターニング精度を向上できる。
　さらには、下層に存在する枝配線１３ｂの影響により、枝配線１３ｂのフォトリソ工程に比較してパターニング精度が劣る幹配線１３ａのフォトリソ工程によっては、線幅が広い幹配線１３ａが形成されるので、線幅にばらつきが生じたとしても、そのばらつきによる影響は小さい。
　以下、一例を挙げてさらに詳しく説明すると、枝配線１３ｂのフォトリソ工程に比較してパターニング精度が劣る幹配線１３ａのフォトリソ工程によって形成された幹配線１３ａの線幅ばらつきが、例えば、±１μｍであるとした場合、幹配線１３ａの線幅（５０μｍ）は、枝配線１３ｂの線幅（５μｍ）より１０倍太く形成されているので、上記ばらつきの影響を小さく受けることとなる。
　また、上記構成によれば、幹配線１３ａと枝配線１３ｂとが、接続される領域においては、幹配線１３ａと枝配線１３ｂとは、ゲート絶縁膜６を介して平面視において重なっており、幹配線１３ａおよびゲート絶縁膜６は、枝配線１３ｂが露出するように形成されており、幹配線１３ａと枝配線１３ｂとは、接続導体１４で接続されている。
　よって、図１４に図示する幹配線１５０と枝配線１６０とを接続領域において重ねることができない既に上述した従来構成における幹配線１５０間の間隔Ｗに比べると、上記図１の構成においては、幹配線１３ａ間の間隔Ｗ１を小さくすることができる。
　すなわち、幹配線１３ａ間の間隔Ｗ１を縮めることができ、ゲート駆動回路用信号配線１３が形成される周辺領域Ｒ２の増加を抑制することができる。
 （変形例１）
　図５は、幹配線１３ａのパターニング形状の変形例を示す図である。
　図示されているように、幹配線１３ａは、同幅、同間隔に平行な直線状に形成されていることが好ましい。
　また、幹配線１３ａと枝配線１３ｂとが接続される領域は、幹配線１３ａの下層に配置される構成となっている。
　上記構成によれば、幹配線１３ａ間の間隔Ｗ２をさらに縮めることができ、ゲート駆動回路用信号配線１３が形成される周辺領域Ｒ２の増加をさらに抑制することができる。
　また、ＴＦＴアレイ基板１の裏面からＵＶ照射することで硬化されるタイプのシール材が、ゲート駆動回路用信号配線１３の形成領域上に設けられた場合、上記同幅、同間隔に平行な直線状に形成された複数本の幹配線１３ａは、スリットのように作用するので、上記シール材に照射されるＵＶ照射量は略均一となる。
　よって、上記構成を用いることにより、上記シール材をムラなく均一に硬化することができるので、上記シール材からの未硬化成分によって信頼性問題が生じることを抑制することができる。
 （変形例２）
　図６は、幹配線１３ａおよび枝配線１３ｂのさらに他の変形例を示す図である。
　図６に図示されているように、幹配線１３ａは、複数本設けられており、幹配線１３ａ中、ゲート駆動回路１１から最も離れた位置に配置された幹配線１３ａよりも、さらに、ゲート駆動回路１１から離れた位置には、第２の幹配線１５が設けられており、第２の幹配線１５と、第２の幹配線１５とゲート駆動回路１１とを接続する第２の枝配線１５ａとは、ゲートバスラインＧＬおよびゲート電極層５と同一層である枝配線１３ｂと同一層で形成されていることが好ましい。
　第２の幹配線１５および第２の枝配線１５ａは、その配置上、ゲート電極層５と同一層で形成される枝配線１３ｂとは交差しないので、ゲート電極層５と同一層である枝配線１３ｂと同一層で形成することができる。
　上記構成によれば、第２の幹配線１５と、第２の幹配線１５とゲート駆動回路１１とを接続する第２の枝配線１５ａとは、両方とも枝配線１３ｂと同一層で形成されているので、第２の幹配線１５と第２の枝配線１５ａとを接続するための別途のコンタクトホールが不要となり、歩留まりを向上させることができる。
　また、第２の幹配線１５と第２の枝配線１５ａとは、同一層のパターニングによって形成されるので、低抵抗化を実現することができる。
　また、図６に図示されているように、幹配線１３ａ中、ゲート駆動回路１１から最も近い位置に配置された幹配線１３ａよりも、さらに、ゲート駆動回路１１から近い位置には、第３の幹配線１６が設けられており、第３の幹配線１６と、第３の幹配線１６とゲート駆動回路１１とを接続する第３の枝配線１６ａとは、ソース・ドレイン電極層８と同一層である幹配線１３ａと同一層で形成されていることが好ましい。
　上記構成によれば、第３の幹配線１６および第３の枝配線１６ａは、その配置上、ソース・ドレイン電極層８と同一層で形成される幹配線１３ａとは交差しないので、ソース・ドレイン電極層８と同一層である幹配線１３ａと同一層で形成することができる。
　また、第３の幹配線１６と第３の枝配線１６ａとは、両方とも幹配線１３ａと同一層で形成されているので、第３の幹配線１６と第３の枝配線１６ａとを接続するための別途のコンタクトホールは不要となり、歩留まりをさらに向上させることができる。
　また、第３の枝配線１６ａは、ソース・ドレイン電極層８と同一層で形成されているため、第３の枝配線１６ａをゲート駆動回路１１に備えられたトランジスタのソース電極またはドレイン電極に接続する際、別途の切り替え部材を設ける必要がない。
 （変形例３）
　図７は、幹配線１３ａのさらに他の変形例を示す図である。
　図７に図示されているように、複数本設けられている幹配線１３ａは、枝配線１３ｂと同一層および画素電極３と同一層によって形成された配線が部分的に積層された、すなわち、マルチレイヤー構造で形成され、幹配線１３ａと上記配線とは電気的に接続されている。
　図７に図示されているように、幹配線１３ａの下部に形成される枝配線１３ｂの形状が、図１に比べて大きく形成されている。
　また、接続導体１４としては、図２に図示されてように、画素電極３と同一層が用いられ、幹配線１３ａと枝配線１３ｂとが接続されている。
　図７においては、幹配線１３ａの下部に形成される枝配線１３ｂ上に、接続ポイントを２点形成し、１本の幹配線１３ａに合計４個の接続ポイントを設けているが、低抵抗化の効果が得られるのであれば、上記接続ポイントの数は特に限定されない。
　すなわち、複数本設けられている幹配線１３ａは、枝配線１３ｂと同一層および/または画素電極３と同一層によって形成された配線が部分的に積層された、すなわち、マルチレイヤー構造で形成され、幹配線１３ａと上記配線とは電気的に接続されていることが好ましい。
　上記構成によれば、幹配線１３ａは、部分的にマルチレイヤー構造を有するため、さらに低抵抗化を実現することができる。
　さらに、第２の幹配線１５は、ソース・ドレイン電極層８と同一層である幹配線１３ａと同一層および／または画素電極３と同一層によって形成された配線が積層された、すなわち、マルチレイヤー構造で形成され、第２の幹配線１５と上記配線とは、電気的に接続されていることが好ましい。
　図７に図示されているように、第２の幹配線１５上には、幹配線１３ａと同一層で構成されるとともに、コンタクトホール１３ｈを備え第２の幹配線１５と略同一の形状を有する層１７が形成されている。
　また、図２に図示されているように、接続導体１４としては、画素電極３と同一層が用いられ、第２の幹配線１５と上記層１７とが接続されている。
　なお、図７においては、このような接続ポイントを１本の第２の幹配線１５上に３点設けているが、低抵抗化の効果が得られるのであれば、信号入力端部と終端部にそれぞれ一つずつ２点設けてもよく、上記接続ポイントの数は特に限定されない。
　上記構成によれば、第２の幹配線１５は、マルチレイヤー構造を有するため、さらに低抵抗化を実現することができる。
　〔実施の形態２〕
　次に、図８に基づいて、本発明の第２の実施形態について説明する。本実施の形態は、幹配線１３ａと第２の幹配線１５と第３の幹配線１６とにそれぞれ接続された端子部１８が設けられている点において実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　幹配線１３ａと第２の幹配線１５と第３の幹配線１６とにそれぞれ接続され、外部からの信号を入力するための端子部１８は、何れも同一材料で形成されていることが好ましい。
　図８は、全ての端子部１８が、ゲート電極層５と同一層である枝配線１３ｂと同一層で形成された例を示す。
　図８に図示されているように、第２の幹配線１５は、ゲート電極層５と同一層である枝配線１３ｂと同一層で形成されており、第２の幹配線１５に接続される端子部１８も、枝配線１３ｂと同一層で形成されている。
　一方、複数の幹配線１３ａと第３の幹配線１６とは、ソース・ドレイン電極層８と同一層で形成されているため、ゲート電極層５と同一層で形成されている端子部１８と電気的に接続させる構成が必要となる。
　本実施の形態においては、図２に図示されているように、接続導体１４として画素電極３と同一層を用いり、複数の幹配線１３ａおよび第３の幹配線１６と端子部１８から引き延ばされた配線とを接続させている。
　端子部１８と上記端子部１８に信号を入力する外部回路との接続には、例えば、３μｍ～５μｍ程度の導電性粒子などが用いられるが、端子部１８毎に膜構成が異なると、膜厚差が生じ、接触不良が発生しやすいという問題が生じる。
　また、接触検査として、例えば、導電性粒子の圧痕検査を行う場合、端子部１８毎に膜厚が異なると、その判定基準が煩雑になるという問題がある。
　上記構成によれば、端子部１８は、何れも同一材料であるゲート電極層５と同一層で形成されているので、このような問題が生じない。
　図８においては、全ての端子部１８をゲート電極層５と同一層で形成しているが、ソース・ドレイン電極層８と同一層で形成することもできるのは勿論である。
　さらに、端子部１８は、上部電極１８ａと下部電極１８ｂとを備えており、下部電極１８ｂは、ゲート電極層５と同一層で形成され、上部電極１８ａは、ソース・ドレイン電極層８と同一層または、画素電極３と同一層で形成され、上部電極１８ａと下部電極１８ｂとは、電気的に接続されていることが好ましい。
　図８においては、下部電極１８ｂは、ゲート電極層５と同一層で形成され、上部電極１８ａは、画素電極３と同一層で形成されており、コンタクトホール１８ｈを介して上部電極１８ａと下部電極１８ｂとは電気的に接続されている。
　上記構成によれば、端子部１８の上部電極１８ａは、画素電極３と同一層で形成されており、下部電極１８ｂは、ゲート電極層５と同一層で形成されているので、端子部１８を形成するための別途の工程を追加する必要がない。
　さらに、端子部１８と、例えば、図４に図示されている外部からさらに他の信号を入力するための第２の端子部１２とは、同一材料で形成されていることが好ましい。
　本実施の形態においては、端子部１８と第２の端子部１２との上部電極１８ａは、画素電極３と同一層で形成し、下部電極１８ｂは、ゲート電極層５と同一層で形成した。
　上記構成によれば、ＴＦＴアレイ基板１に備えられた端子部１２・１８は、全て同一材料で形成されているため、上述した接触不良の問題や導電性粒子の圧痕検査を行う場合において、その判定基準が煩雑になるという問題は生じない。
　〔実施の形態３〕
　次に、図９および図１０に基づいて、本発明の第３の実施形態について説明する。本実施の形態は、露出された枝配線１３ｂと幹配線１３ａとが、直接接続されている点において実施の形態１とは異なっており、その他の構成については実施の形態１において説明したとおりである。説明の便宜上、上記の実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図９は、ＴＦＴアレイ基板１に備えられた他のゲート駆動回路用信号配線１３を示す。
　また、図１０は、図９のＢ－Ｂ’断面図であり、幹配線１３ａと枝配線１３ｂとの接続部の様子を示す。
　図９および図１０に図示されているように、幹配線１３ａは、ソース・ドレイン電極層８と同一層で形成されており、ゲート駆動回路１１に接続された枝配線１３ｂは、ゲート電極層５と同一層で形成されている。
　また、幹配線１３ａと枝配線１３ｂとの間には、ゲート絶縁膜６が設けられており、幹配線１３ａと枝配線１３ｂとは、平面視において重なっており、接続される領域においては、枝配線１３ｂが露出するように、ゲート絶縁膜６にはコンタクトホール６ｈが形成されている。
　図９および図１０に図示されているように、コンタクトホール６ｈに形成された幹配線１３ａによって、露出された枝配線１３ｂと幹配線１３ａとは、直接接続されている。
　上記構成によれば、幹配線１３ａと枝配線１３ｂとが、接続される領域において、幹配線１３ａによって、接続されている。
　すなわち、接続導体１４として、幹配線１３ａをそのまま用いることにより、別途に接続導体１４を形成する工程を追加する必要がない。
　よって、既に上述した非晶質シリコン膜７形成用フォトマスクを露光量が制御できるハーフトーンマスクとし、非晶質シリコン膜７上に異なる膜厚を有するレジスト膜を設けることにより、５枚マスク製造工程により、ゲート駆動回路用信号配線１３を形成することができる。
　さらには、上記構成によれば、ＴＦＴアレイ基板１の周辺領域におけるゲート駆動回路用信号配線１３が形成される領域には、画素電極３と同一層が配置されない。
　よって、ＴＦＴアレイ基板１と対向基板（図示せず）とを貼り合わせる時に用いられるシール材が、ゲート駆動回路用信号配線１３の形成される領域に配置されても、シール材内のシールスペーサ（例えば、数ミクロン径の棒状のガラス繊維など）による２次的な接触不良を抑制することができる。
　また、ＴＦＴアレイ基板１から、上記対向基板側に信号を供給するための導電材料（例えば、金や銀をコートしたビーズ）を上記シール材に混入している場合であっても、リーク不良を抑制することができる。
　また、枝配線１３ｂが、ゲート電極層５として例示した単層のＡｌ合金膜である場合、パターンを形成するとエッジ部分が切り立った形状になりやすく、このような形状を有する配線を乗り越える配線は断線しやすい。
　よって、図９に図示されているように、太く形成された幹配線１３ａで、上記形状を有する枝配線１３ｂを乗り越える構成は、歩留まりを向上させる上で有効である。
　〔実施の形態４〕
　次に、図１１に基づいて、本発明の第４の実施形態について説明する。説明の便宜上、上記の実施の形態１～３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
　図１１は、ＴＦＴアレイ基板１に備えられたさらに他のゲート駆動回路用信号配線１３を示す。
　上述した実施の形態１～３においては、幹配線１３ａは、同幅であることを前提に説明したが、本実施の形態においては、図１１に図示されているように、一部の幹配線１３ａ’が太く形成されている。
　図示されているように、ゲート駆動回路１１に近い幹配線１３ａ・１３ａ’程、枝配線１３ｂとの交差部の数が多く、負荷が大きくなるので、ゲート駆動回路１１の近くに形成される幹配線１３ａ・１３ａ’程、その線幅は、狭く設けられていることが好ましい。
　ゲート駆動回路１１から最も離れた位置に配置された幹配線１３ａ’は、その配置上、枝配線１３ｂとは交差しない。すなわち、幹配線１３ａ’を太く形成しても、幹配線１３ａ’と枝配線１３ｂの交差部に生じるキャパシタンスが増加することはない。そのため、より低抵抗化が望まれる配線を、ゲート駆動回路１１から最も離れた位置に配置することが望ましい。例えば、ゲートオフ電位は、各画素において液晶印加電圧を保持する期間の、ＴＦＴのリーク電流に関連し、コントラスト低下や表示ムラ等の表示品位に関わるので、この電位を供給する配線を、より低抵抗化し、信号を安定化することが好ましい。すなわち、ゲートオフ電位を供給する幹配線をゲート駆動回路１１から最も離れた位置に配置することが望ましい。
　なお、本実施の形態において、図８に示すような、第２の幹配線１５、第２の枝配線１５ａ、第３の幹配線１６および第３の幹配線１６ａをさらに設ける場合には、枝配線１３ｂおよび/または第２の枝配線１５ａ（図１１に未図示）と、幹配線１３ａおよび/または第３の幹配線１６（図１１に未図示）との交差部においては、平面視において重なり面積が小さくなるように、上記各配線１３ａ・１３ｂ・１５ａ・１６は、その線幅が狭くなるように設けられていることが好ましい。
　本実施の形態においては、図１１に図示されているように、幹配線１３ａと枝配線１３ｂとの交差部において、幹配線１３ａの線幅が狭くなるように形成されている。
　上記構成によれば、幹配線１３ａと枝配線１３ｂとが、交差部において、平面視において重なり面積が小さくなるように、幹配線１３ａがくびれているので、交差部に生じうるキャパシタンスを抑制することができる。
　また、図１１に図示されているように、ゲート駆動回路１１と、５本の幹配線１３ａ’・１３ａ・１３ａ・１３ａ・１３ａとの間には、他の配線１９が形成されていてもよい。
　すなわち、ゲート駆動回路１１の直ぐ隣に幹配線１３ａ’・１３ａ・１３ａ・１３ａ・１３ａが配置されなくてもよい。
　他の配線１９は、表示領域配線の断線リペア用配線、検査信号線、対向（共通）電極用配線、補助容量配線などであってもよい。
　また、上述した実施の形態１においては、図３に図示されているように、枝配線１３ｂを露出するため、幹配線１３ａには長方形のコンタクトホール１３ｈが形成されていたが、本実施の形態においては、図１１に図示されているように、幹配線１３ａには異型のコンタクトホール２０を形成した。
　以上のように、枝配線１３ｂを露出するために、幹配線１３ａやゲート絶縁膜６に設けるコンタクトホールには、その形状に特に限定があるわけではない。
　本発明のアクティブマトリクス型表示装置の一例である液晶表示装置は、上述したＴＦＴアレイ基板１を備えた構成である。
　したがって、表示品位が良好であり、信頼性の高い液晶表示装置を実現することができる。
　図示は省略するが、上記液晶表示装置は、例えば、ＴＦＴアレイ基板１と、これに対向するカラーフィルタ基板とを備え、これらの基板の間に液晶層がシール材によって封入された構成を有している。
　以上では、アクティブマトリクス型表示装置の一例として液晶表示装置を用いて説明を行ったが、これらに限定されることはなく、ＴＦＴアレイ基板１を有機ＥＬ表示装置などの他のアクティブマトリクス型表示装置にも適用できることは勿論である。
　また、上述したＴＦＴアレイ基板１は、表示装置以外にも、Ｘ線センサーなどの読み取り装置にも適用することができる。
　本発明のアクティブマトリクス基板において、上記画素電極は、上記幹配線および上記枝配線より上層に形成されており、上記幹配線には、上記コンタクトホールと少なくとも一部が重なるように貫通孔が形成されており、上記枝配線と上記幹配線とは、上記コンタクトホールおよび上記貫通孔に設けられた接続導体を介して電気的に接続され、上記接続導体は、上記画素電極と同一層の材料によって形成されていることが好ましい。
　上記構成によれば、上記幹配線と上記枝配線とが、接続される領域において、上記枝配線と上記幹配線とは、上記画素電極と同一層によって、接続されている。
　よって、別途の工程を追加することなく、上記枝配線と上記幹配線とを接続することができる。
　本発明のアクティブマトリクス基板において、上記接続導体が、幹配線であることが好ましい。
　上記構成によれば、上記幹配線と上記枝配線とが、電気的に接続される領域において、上記枝配線と上記幹配線とは、上記幹配線によって、接続されている。
　上記枝配線と上記幹配線との接続に、上記幹配線をそのまま用いることにより、別途の工程を追加することなく、上記枝配線と上記幹配線とを接続することができる。
　そのため、フォトリソ工程での画素電極材の形成不良や、コンタクトホールのテーパ部での画素電極材の断線による、上記幹配線と上記枝配線の接続不良が発生しない。
　さらには、上記構成によれば、上記アクティブマトリクス基板において、上記枝配線と上記幹配線とが接続される領域である周辺領域には、画素電極材が配置されない。
　よって、上記周辺領域に、上記アクティブマトリクス基板と対向基板とを貼り合わせる時に用いられるシール材が配置されても、シール材内のシールスペーサによる２次的な接触不良を抑制することができる。
　また、上記アクティブマトリクス基板から、対向基板側に信号を供給するための導電材料を上記シール材に混入している場合であっても、リーク不良を抑制することができる。
　本発明のアクティブマトリクス基板において、上記幹配線は、複数本設けられており、上記駆動回路から最も離れた位置の幹配線の線幅が、そのほかの幹配線の線幅よりも太いことが好ましい。
　上記駆動回路から最も離れた位置に配置された幹配線は、その配置上、上記枝配線とは交差しない。よって、上記幹配線を太く形成しても、上記幹配線と上記枝配線との交差部に生じるキャパシタンスが増加することはない。
　上記構成によれば、上記駆動回路から最も離れた位置に配置された幹配線の線幅を太く形成し、低抵抗化することができる。
　本発明のアクティブマトリクス基板おいて、上記幹配線の線幅は、上記駆動回路の近くに形成される程、狭く設けられていることが好ましい。
　上記駆動回路に近い幹配線程、上記枝配線との交差部の数が多く、負荷が大きくなるので、その線幅を狭く設け、交差部に生じうるキャパシタンスを抑制することができる。
　本発明のアクティブマトリクス基板において、上記幹配線は、複数本設けられており、同幅、同間隔に平行な直線状に設けられていることが好ましい。
　上記構成によれば、例えば、上記アクティブマトリクス基板の裏面からＵＶ照射することで硬化されるタイプのシール材が、幹配線部上に配置された場合、上記同幅、同間隔に平行な直線状に形成された複数本の幹配線は、スリットのように作用するので、上記シール材に照射されるＵＶ照射量は均一となる。
　よって、上記構成を用いることにより、上記シール材をムラなく均一に硬化させることができる。
　本発明のアクティブマトリクス基板おいて、上記幹配線には、上記枝配線と同一層および/または上記画素電極と同一層によって形成された配線が部分的に積層されており、上記幹配線と当該配線とは、電気的に接続されていることが好ましい。
　上記構成によれば、上記幹配線は、部分的に積層構造を有するため、上記幹配線をさらに低抵抗化することができる。
　そのため、配線領域を縮小することができ、表示装置を小型化することができる。
　本発明のアクティブマトリクス基板おいて、上記駆動回路から最も離れた位置に配置された幹配線よりも、さらに上記駆動回路から離れた位置には、第２の幹配線が設けられており、上記第２の幹配線と、上記第２の幹配線と上記駆動回路とを電気的に接続する第２の枝配線とは、上記枝配線と同一層で形成されていることが好ましい。
　上記第２の幹配線は、その配置上、上記枝配線とは交差しないので、上記枝配線と同一層で形成することができる。
　上記構成によれば、上記第２の幹配線と、上記第２の幹配線と上記駆動回路とを電気的に接続する第２の枝配線とは、両方とも上記枝配線と同一層で形成されているので、上記第２の幹配線と上記第２の枝配線とを接続するためのコンタクトホールが不要となり、歩留まりをさらに向上させることができる。
　また、上記第２の幹配線と、上記第２の幹配線と上記駆動回路とを接続する第２の枝配線とは、上記枝配線と同一層のパターニングによって形成されるので、低抵抗化を実現することができる。
　本発明のアクティブマトリクス基板おいて、上記第２の幹配線には、上記幹配線と同一層および/または上記画素電極と同一層によって形成された配線が積層されており、上記第２の幹配線と当該配線とは、電気的に接続されていることが好ましい。
　上記構成によれば、上記第２の幹配線は、積層構造を有するため、さらに低抵抗化することができる。
　そのため、配線領域を縮小することができ、表示装置を小型化することができる。
　本発明のアクティブマトリクス基板おいて、上記枝配線および/または上記第２の枝配線と、上記幹配線との交差部においては、平面視において重なり面積が小さくなるように、上記各配線は、その線幅が狭くなるように設けられていることが好ましい。
　上記構成によれば、上記交差部に生じうるキャパシタンスを抑制することができる。
　本発明のアクティブマトリクス基板おいて、上記駆動回路から最も近い位置に配置された幹配線よりも、さらに、上記駆動回路から近い位置には、第３の幹配線が設けられており、上記第３の幹配線と上記駆動回路とを電気的に接続する第３の枝配線とは、上記幹配線と同一層で形成されていることが好ましい。
　上記構成によれば、配置上、上記第３の枝配線は、上記幹配線とは交差しないので、上記第３の枝配線を、上記幹配線と同一層で形成することができる。
　また、上記第３の幹配線と、上記第３の枝配線とは、両方とも上記幹配線と同一層で形成されているので、これらの配線同士を接続するための別途のコンタクトホールは不要となり、歩留まりをさらに向上させることができる。
　また、例えば、上記駆動回路に備えられたトランジスタが、ボトムゲート型である場合には、上記第３の枝配線は、上記トランジスタのソース電極またはドレイン電極に、別途の切り替え部材を設けることなく、接続することができる。
　本発明のアクティブマトリクス基板おいて、上記幹配線に電気的に接続され、外部からの信号を入力するための端子部は、何れも同一材料で形成されていることが好ましい。
　本発明のアクティブマトリクス基板おいて、上記幹配線と上記第２の幹配線とに電気的に接続され、外部からの信号を入力するための端子部は、何れも同一材料で形成されていることが好ましい。
　本発明のアクティブマトリクス基板おいて、上記端子部は、上記駆動回路から最も近い位置に配置された幹配線よりも、さらに、上記駆動回路から近い位置に設けられた第３の幹配線に電気的に接続され、何れも同一材料で形成されていることが好ましい。
　上記端子部と上記端子部に信号を入力する外部回路との接続には、例えば、導電性粒子などが用いられるが、上記端子部毎に膜構成が異なると、膜厚差が生じ、接触不良が発生しやすいという問題がある。
　また、接触検査として、例えば、導電性粒子の圧痕検査を行う場合、端子毎に膜厚が異なると、その判定基準が煩雑になるという問題がある。
　上記構成によれば、上記端子部は、何れも同一材料で形成されているので、このような問題が生じない。
　本発明のアクティブマトリクス基板おいて、上記端子部は、上部電極と下部電極とを備えており、上記下部電極は、上記枝配線と同一層で形成され、上記上部電極は、上記幹配線と同一層または、上記画素電極と同一層で形成され、上記下部電極と上記上部電極とは、電気的に接続されていることが好ましい。
　上記構成によれば、上記端子部の上部電極は、上記幹配線と同一層または、上記画素電極と同一層で形成されており、上記端子部の下部電極は、上記枝配線と同一層で形成されているので、上記端子部を形成するための別途の工程を追加する必要がない。
　本発明のアクティブマトリクス基板おいて、上記端子部と、外部からさらに他の信号を入力するための第２の端子部とは、同一材料で形成されていることが好ましい。
　上記構成によれば、上記アクティブマトリクス基板に備えられた端子部は、全て同一材料で形成されているため、上述した接触不良の問題や導電性粒子の圧痕検査を行う場合において、その判定基準が煩雑になるという問題は生じない。
　本発明は上記した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。
　本発明は、液晶表示装置や、有機ＥＬ表示装置に代表されるアクティブマトリクス型表示装置に適用することができる。
　また、表示装置以外にも、Ｘ線センサーなどの読み取り装置にも適用することができる。
　１　　　　　　　　ＴＦＴアレイ基板（アクティブマトリクス基板）
　２　　　　　　　　画素ＴＦＴ素子（ＴＦＴ素子）
　３　　　　　　　　画素電極
　４　　　　　　　　絶縁基板
　５　　　　　　　　ゲート電極層（複数の電極層）
　６　　　　　　　　ゲート絶縁膜（絶縁層）
　８　　　　　　　　ソース・ドレイン電極層（複数の電極層）
　１１　　　　　　　ゲート駆動回路（駆動回路）
　１２　　　　　　　第２の端子部
　１３ａ、１３ａ’　幹配線
　１３ｂ　　　　　　枝配線
　１３ｈ　　　　　　コンタクトホール、貫通孔
　１３ｈ’　　　　　第２のコンタクトホール
　１４　　　　　　　接続導体
　１５　　　　　　　第２の幹配線
　１５ａ　　　　　　第２の枝配線
　１６　　　　　　　第３の幹配線
　１６ａ　　　　　　第３の枝配線
　１７　　　　　　　配線
　１８　　　　　　　端子部
　Ｒ１　　　　　　　表示領域
　Ｒ２　　　　　　　周辺領域

Claims (17)

  1. 　絶縁基板と、
    　上記絶縁基板上に形成されたＴＦＴ素子と、
    　上記ＴＦＴ素子に電気的に接続された画素電極がマトリクス状に設けられた表示領域と、
    　上記ＴＦＴ素子を駆動するための駆動回路が設けられた周辺領域とを備えたアクティブマトリクス基板であって、
    　上記表示領域の周辺の領域が上記周辺領域であり、
    　上記周辺領域には、上記駆動回路に電気的に接続された枝配線が複数備えられており、
    　上記枝配線のうちのひとつに電気的に接続された幹配線とがさらに備えられており、
    　上記ＴＦＴ素子には、複数の電極層が備えられており、
    　上記枝配線および上記幹配線は、上記電極層と同一層の電極層で形成されており、
    　上記枝配線は、上記ＴＦＴ素子に備えられた複数の電極層における、上記幹配線を形成する上記電極層より下層の電極層により形成されており、
    　上記幹配線と上記枝配線との間には、絶縁層が設けられ、
    　上記幹配線と上記枝配線のうちの別のひとつとが、交差しており、
    　上記交差部における、上記幹配線の線幅は、上記枝配線の線幅より広く設けられているとともに、
    　上記幹配線と上記枝配線のうちのひとつとが、電気的に接続される領域においては、上記幹配線と上記枝配線とは平面視において重なっており、上記絶縁層には、上記枝配線のうちのひとつが露出されるようにコンタクトホールが形成されており、
    　上記枝配線のうちのひとつと上記幹配線とは、上記コンタクトホールに設けられた接続導体を介して電気的に接続されていることを特徴とするアクティブマトリクス基板。
  2. 　上記画素電極は、上記幹配線および上記枝配線より上層に形成されており、
    　上記幹配線には、上記コンタクトホールと少なくとも一部が重なるように貫通孔が形成されており、
    　上記枝配線と上記幹配線とは、上記コンタクトホールおよび上記貫通孔に設けられた接続導体を介して電気的に接続され、
    　上記接続導体は、上記画素電極と同一層の材料によって形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
  3. 　上記接続導体が、幹配線であることを特徴とする請求項１に記載のアクティブマトリクス基板。
  4. 　上記幹配線は、複数本設けられており、上記駆動回路から最も離れた位置の幹配線の線幅が、そのほかの幹配線の線幅よりも太いことを特徴とする請求項１から３の何れか１項に記載のアクティブマトリクス基板。
  5. 　上記幹配線の線幅は、上記駆動回路の近くに形成される程、狭く設けられていることを特徴とする請求項１から４の何れか１項に記載のアクティブマトリクス基板。
  6. 　上記幹配線は、複数本設けられており、同幅、同間隔に平行な直線状に設けられていることを特徴とする請求項１から３の何れか１項に記載のアクティブマトリクス基板。
  7. 　上記幹配線には、上記枝配線と同一層および/または上記画素電極と同一層によって形成された配線が部分的に積層されており、
    　上記幹配線と当該配線とは、
    　電気的に接続されていることを特徴とする請求項１から６の何れか１項に記載のアクティブマトリクス基板。
  8. 　上記駆動回路から最も離れた位置に配置された幹配線よりも、さらに上記駆動回路から離れた位置には、第２の幹配線が設けられており、
    　上記第２の幹配線と、上記第２の幹配線と上記駆動回路とを電気的に接続する第２の枝配線とは、上記枝配線と同一層で形成されていることを特徴とする請求項１から７の何れか１項に記載のアクティブマトリクス基板。
  9. 　上記第２の幹配線には、上記幹配線と同一層および/または上記画素電極と同一層によって形成された配線が積層されており、
    　上記第２の幹配線と当該配線とは、電気的に接続されていることを特徴とする請求項８に記載のアクティブマトリクス基板。
  10. 　上記枝配線および/または上記第２の枝配線と、上記幹配線との交差部においては、
    　平面視において重なり面積が小さくなるように、上記各配線は、その線幅が狭くなるように設けられていることを特徴とする請求項８または９に記載のアクティブマトリクス基板。
  11. 　上記駆動回路から最も近い位置に配置された幹配線よりも、さらに、上記駆動回路から近い位置には、第３の幹配線が設けられており、
    　上記第３の幹配線と上記駆動回路とを電気的に接続する第３の枝配線とは、上記幹配線と同一層で形成されていることを特徴とする請求項１から１０の何れか１項に記載のアクティブマトリクス基板。
  12. 　上記幹配線に電気的に接続され、外部からの信号を入力するための端子部は、
    　何れも同一材料で形成されていることを特徴とする請求項１から７の何れか１項に記載のアクティブマトリクス基板。
  13. 　上記幹配線と上記第２の幹配線とに電気的に接続され、外部からの信号を入力するための端子部は、
    　何れも同一材料で形成されていることを特徴とする請求項８から１０の何れか１項に記載のアクティブマトリクス基板。
  14. 　上記端子部は、上記駆動回路から最も近い位置に配置された幹配線よりも、さらに、上記駆動回路から近い位置に設けられた第３の幹配線に電気的に接続され、
    　何れも同一材料で形成されていることを特徴とする請求項１３に記載のアクティブマトリクス基板。
  15. 　上記端子部は、上部電極と下部電極とを備えており、
    　上記下部電極は、上記枝配線と同一層で形成され、
    　上記上部電極は、上記幹配線と同一層または、上記画素電極と同一層で形成され、
    　上記下部電極と上記上部電極とは、電気的に接続されていることを特徴とする請求項１２から１４の何れか１項に記載のアクティブマトリクス基板。
  16. 　上記端子部と、外部からさらに他の信号を入力するための第２の端子部とは、同一材料で形成されていることを特徴とする請求項１２から１５の何れか１項に記載のアクティブマトリクス基板。
  17. 　請求項１から１６の何れか１項に記載のアクティブマトリクス基板を備えたことを特徴とするアクティブマトリクス型表示装置。
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