KR20060099040A - 액정표시장치와 그 제조방법 - Google Patents

Abstract

하프톤 노광기술을 이용하여 1회의 사진 식각공정으로 채널에칭형의 절연 게이트형 트랜지스터의 반도체층과 소스·드레인 배선을 형성하여 제조공정수를 삭감한 종래의 제조방법에서는 제조마진이 작아, 소스·드레인 배선간의 거리가 짧아지면 제품수율이나 성능이 저하된다.

투명 도전층과 저저항 금속과의 적층으로 이루어지는 신호선과 유사 화소전극을 형성하고, 패시베이션 절연층으로의 개구부 형성시에 유사 화소전극 상의 저저항 금속층을 제거하여 투명 도전층으로 이루어지는 화소전극을 얻는 것으로 신호선의 형성공정과 화소전극의 형성공정을 합리화하는 신규기술과, 반도체층의 형성시에 게이트 절연층을 제거하여 콘택트 형성공정을 합리화하는 기술, 또한 콘택트의 형성공정과 반도체층의 형성공정, 또는 주사선의 형성공정과 콘택트의 형성공정, 또는 주사선의 형성공정과 반도체층의 형성공정을 하프톤 노광기술의 도입에 의해 합리화하는 신규 기술과의 기술조합에 의한 TN형 액정표시장치의 4매 마스크·프로세스, 3매 마스크·프로세스 방법을 구축한다.

액정표시장치, 반도체층, 신호선, 화소전극, 주사선

Description

액정표시장치와 그 제조방법 {LIQUID CRYSTAL DISPLAY AND FABRICATING THE SAME}

도 1은 본 발명의 실시예 1에 따른 표시 장치용 반도체 장치의 평면도이다.

도 2는 본 발명의 실시예 1에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다

도 3은 본 발명의 실시예 2에 따른 표시 장치용 반도체 장치의 평면도이다.

도 4는 본 발명의 실시예 2에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다.

도 5는 본 발명의 실시예 3에 따른 표시 장치용 반도체 장치의 평면도이다.

도 6은 본 발명의 실시예 3에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다

도 7은 본 발명의 실시예 4에 따른 표시 장치용 반도체 장치의 평면도이다.

도 8은 본 발명의 실시예 4에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다.

도 9는 본 발명의 실시예 5에 따른 표시 장치용 반도체 장치의 평면도이다.

도 10은 본 발명의 실시예 5에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다.

도 11은 본 발명의 실시예 6에 따른 표시 장치용 반도체 장치의 평면도이다.

도 12는 본 발명의 실시예 6에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다.

도 13은 본 발명의 실시예 7에 따른 표시 장치용 반도체 장치의 평면도이다.

도 14는 본 발명의 실시예 7에 따른 표시 장치용 반도체 장치의 제조공정 단면도이다.

도 15는 실시예 4와 실시예 6에 있어서의 절연층 형성을 위한 접속 패턴의 배치도이다.

도 16은 실시예 5에 있어서의 절연층 형성을 위한 접속 패턴의 배치도이다.

도 17은 실시예 7에 있어서의 절연층 형성을 위한 접속 패턴의 배치도이다.

도 18은 액정패널의 실장상태를 나타내는 사시도이다.

도 19는 액정패널의 등가 회로도이다.　

도 20은 액정패널의 단면도이다.

도 21은 종래예의 액티브 기판의 평면도이다.

도 22는 종래예의 액티브 기판의 제조공정 단면도이다.

도 23은 합리화된 액티브 기판의 평면도이다.

도 24는 합리화된 액티브 기판의 제조공정 단면도이다.

도면의 주요 부분에 대한 부호의 설명

1：액정패널

2：액티브 기판(유리기판)

3：반도체 집적회로칩

5：주사선의 전극단자, 주사선의 일부

P5：주사선의 유사 전극단자

6：신호선의 전극단자, 신호선의 일부

P6：신호선의 유사 전극단자

9：칼라필터(대향하는 유리기판)

10：절연 게이트형 트랜지스터

11：주사선

11A：(게이트 배선, 게이트 전극)

12：신호선(소스 배선, 소스 전극)

16：축적용량선

21：드레인 전극

22：(투명 도전성의) 화소전극

P22：유사 화소전극

30, 30A, 30B, 30C：게이트 절연층(제1의 SiNx층)

31, 31A, 31B, 31C：(불순물을 포함하지 않는) 제1비정질 실리콘층

32：제2의 SiNx층

32D：채널 보호층(에칭스톱층, 보호절연층)

33, 33A, 33B, 33C：(불순물을 포함하는) 제2비정질 실리콘층

34, 34A：내열금속층(실리사이드도 포함한다)

35, 35A：저저항 금속층(AL)

36, 36A：중간 도전층

37：(SiNx으로 이루어지는) 패시베이션 절연층

38：(화소전극 상의) 개구부

50, 51：축적용량 형성영역

62：(드레인 전극 상의) 개구부

63, 63A：(주사선 상의) 개구부

64, 64A：(신호선 상의) 개구부

65, 65A：(축적용량선 상의) 개구부

73：주사선의 일부

75：축적용량선의 일부

76：주사선의 측면에 형성된 절연층

78：절연층(76)을 형성하기 위한 접속 패턴

81A, 81B, 82A, 82B, 84A1∼84A4, 84B: (하프톤 노광으로 형성된) 감광성 수지패턴

91, 91A, 91B, 91C：투명 도전층

92：제1의 금속층

본 발명은 칼라화상 표시기능을 갖는 액정표시장치, 특히 액티브형의 액정표시장치에 관한다.

근래의 미세가공기술, 액정재료기술 및 고밀도 실장기술 등의 진보에 의해, 5∼50cm 대각의 액정표시장치로서 텔레비젼 화상이나 각종의 화상표시 기기가 상용 베이스로 대량 제공되고 있다. 또한, 액정패널을 구성하는 2매의 유리기판의 한쪽에 RGB의 착색층을 형성해 두는 것에 의해 칼라 표시도 용이하게 실현되고 있다. 특히, 스위칭 소자를 화소마다 내장시킨, 이른바 액티브형의 액정패널에서는 크로스토크도 적고, 응답속도도 빠르고 높은 콘트라스트 비를 갖는 화상이 보증된다.

이들의 액정표시장치(액정패널)는 주사선으로서는 200∼1200개, 신호선으로서는 300∼1600개 정도의 매트릭스 편성이 일반적이지만, 최근에는 표시용량의 증대에 대응하기 위하여 대화면화와 고정밀화가 동시에 진행되고 있다.

도 18은 액정패널로의 실장상태를 나타내며, 액정패널(1)을 구성하는 한쪽의 투명성 절연기판, 예를 들면, 유리기판(2) 상에 형성된 주사선의 전극단자군(5)에 구동신호를 공급하는 반도체 집적회로칩(3)을 도전성의 접착제를 이용하여 접속시키는 COG(Chip－On－Glass) 방식이나, 예를 들면, 폴리이미드계 수지박막을 베이스로 하여, 금 또는 납땜 도금된 동박의 단자를 갖는 TCP 필름(4)을 신호선의 전극단자군(6)에 도전성 매체를 포함하는 적당한 접착제로 압접하여 고정하는 TCP(Tape－Carrier－Package) 방식 등의 실장수단에 의해 전기신호가 화상표시부에 공급된다. 여기에서는 편의상 2개의 실장방식을 동시에 도시하고 있는데 실제로는 어느 한쪽의 방식이 적당하게 선택된다.

액정패널(1)의 거의 중앙부에 위치하는 화상표시부 내의 화소와 주사선 및 신호선의 전극단자(5, 6)와의 사이를 접속하는 것이 배선로(7, 8)이며, 이들은 전극단자군(5, 6)과 반드시 동일한 도전재로 구성될 필요는 없다. (9)는 모든 액정셀에 공통하는 투명 도전성의 대향전극을 대향면 상에 갖는 상이한 1개의 투명성 절연기판인 대향 유리기판 또는 칼라필터이다.

도 19는 스위칭 소자로서 절연 게이트형 트랜지스터(10)를 화소마다 배치한 액티브형 액정표시장치의 등가 회로도를 나타내며, (11)(도 18에서는 (7))은 주사선, (12)(도 18에서는 (8))는 신호선, (13)은 액정셀이며, 액정셀(13)은 전기적으로는 용량소자로서 취급된다. 실선으로 표시된 소자류는 액정패널을 구성하는 한쪽의 유리기판(2) 상에 형성되며, 점선으로 표시되는 모든 액정셀(13)에 공통되는 대향전극(14)은 다른 한쪽의 유리기판(9)의 대향하는 주면상에 형성된다. 절연 게이트형 트랜지스터(10)의 OFF 저항 또는 액정셀(13)의 저항이 낮은 경우나 표시화상의 계조성을 중시하는 경우에는, 부하로서의 액정셀(13)의 시정수를 크게하기 위한 보조의 축적용량(15)을 액정셀(13)에 병렬로 가하는 등의 회로적 궁리가 가미된다. 또한, (16)은 축적용량(15)의 공통 모선이 되는 축적용량이다.

도 20은 액정표시장치의 화상표시부의 주요부 단면도를 나타내며, 액정패널(1)을 구성하는 2매의 유리기판(2, 9)은 수지성의 화이버, 비즈 또는 칼라필터(9) 상에 형성된 동일한 수지성의 기둥 형상 스페이서 등의 스페이서재(미도시)에 의해 수㎛ 정도의 소정거리를 두어 형성되고, 그 간극(갭)은 유리기판(9)의 주연부(周緣部)에 있어서 유기성 수지로 이루어지는 씰재와 봉구재(封口材)(모두 미도시)로 밀 봉된 폐공간이 되고, 이 폐공간에 액정(17)이 충진된다.

칼라표시를 실현하는 경우에는, 유리기판(9)의 폐공간 측에 착색층(18)으로 약칭하는 염료 또는 안료 중 어느 하나, 또는 모두를 포함하는 두께 1∼2㎛ 정도의 유기박막이 피착되어 색표시 기능이 부여되기 때문에, 이 경우에는 유리기판(9)은 칼라필터(Color　Filter, 약어는 CF)라는 부칭으로 불려진다. 그리고 액정재료(17)의 성질에 따라서는 유리기판(9)의 상면 또는 유리기판(2)의 하면의 어느 한쪽 또는 양면상에 편광판(19)이 첨부되고, 액정패널(1)은 전기광학소자로서 기능한다. 현재, 시판되고 있는 대부분의 액정패널에서는 액정재료에 TN(트위스트·네마틱)계의 물(物)을 이용하며, 편광판(19)은 통상 2매 필요하다. 도시는 하지 않지만, 투과형 액정패널에서는 광원으로서 이면(裏面)광원이 배치되고, 아랫쪽으로부터 백색광이 조사된다.

액정(17)에 접하여 2매의 유리기판(2, 9) 상에 형성된 예를 들면, 두께 0.1㎛ 정도의 폴리이미드계 수지박막(20)은 액정분자를 정해진 방향으로 배향시키기 위한 배향막이다. (21)은 절연 게이트형 트랜지스터(10)의 드레인과 투명 도전성의 화소전극(22)을 접속하는 드레인 전극(배선)으로, 신호선(소스선)(12)과 동시에 형성되는 경우가 많다. 신호선(12)과 드레인 전극(21)과의 사이에 위치하는 것은 반도체층(23)으로 자세한 것은 후술한다. 칼라필터(9) 상에서 서로 이웃하는 착색층(18)의 경계에 형성된 두께 0.1㎛ 정도의 Cr 박막층(24)은 반도체층(23)과 주사선(11) 및 신호선(12)에 외부광이 입사하는 것을 방지하기 위한 광 차폐 부재로, 이른바 블랙 매트릭스(Black　Matrix, 약어는 BM)로서 정착된 기술이다.

여기서, 스위칭 소자로서 절연 게이트형 트랜지스터의 구조와 제조방법에 관해서 설명한다. 절연 게이트형 트랜지스터에는 2종류의 것이 많이 이용되고 있으며, 그 중의 하나인 에칭스톱형이라 불리는 것을 종래예로서 소개한다. 도 21은 종래의 액정패널을 구성하는 액티브 기판(표시장치용 반도체장치)의 단위화소의 평면도이고, 도 19(e)의 A－A＇, B－B＇및 C－C＇선 상의 단면도를 도 22에 나타내고, 그 제조공정을 이하 간단하게 설명한다.

우선 도 21(a)와 도 22(a)에 나타낸 것처럼, 내열성과 내약품성과 투명성이 높은 절연성 기판으로서 두께 0.5∼1.1mm 정도의 유리기판(2), 예를 들면, 코닝사 제조의 상품명 1737의 1주면 상에 SPT(스팩터) 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1금속층을 피착하고, 미세가공기술에 의해 게이트 전극(11A)도 겸하는 주사선(11)과 축적 용량선(16)을 선택적으로 형성한다. 주사선의 재질은 내열성과 내약품성과 내불산성과 도전성을 종합적으로 감안하여 선택하는데, 일반적으로는 Cr, Ta, MoW 합금 등의 내열성이 높은 금속 또는 합금이 사용된다.

액정패널의 대화면화나 고정밀화에 대응하여 주사선의 저항값을 내리기 위해서는 주사선의 재료로서 AL(알루미늄)을 이용하는 것이 합리적이지만, AL은 단체로는 내열성이 낮기 때문에 상기한 내열금속인 Cr, Ta, Mo 또는 이들의 실리사이드와 적층화하거나, 또는 AL의 표면에 양극산화로 산화층(Al2O3)을 부가하는 것도 현재는 일반적인 기술이다. 즉, 주사선(11)은 1층 이상의 금속층으로 구성된다.

다음으로, 유리기판(2)의 전면에 PCVD(플라즈마·시브이디)장치를 이용하여 게이트 절연층이 되는 제1의 SiNx(실리콘 질화)층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘(a－Si)층(31), 및 채널을 보호하는 절연층이 되는 제2의 SiNx층(32)과 3종류의 박막층을 예를 들면, 0.3－0.05－0.1㎛ 정도의 막두께로 차례대로 피착한 후, 도 21(b)와 도 22(b)에 나타낸 것처럼 미세가공기술에 의해 게이트 전극(11A) 상의 제2의 SiNx층을 게이트 전극(11A)보다 폭이 가늘게 선택적으로 남겨 보호절연층(32D)으로 하여, 제1비정질 실리콘층(31)을 노출한다.

이어서, 동일하게, PCVD장치를 이용하여 전면에 불순물로서 예를 들면, 인을 포함하는 제2비정질 실리콘층(33)을 예를 들면, 0.05㎛ 정도의 막두께로 피착한 후, 도 21(c)와 도 22(c)에 나타낸 것처럼 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Cr, Mo 등의 박막층(34)과, 저저항 배선층으로서 막두께 0.3㎛ 정도의 AL 박막층(35)과, 또한 막두께 0.1㎛ 정도의 중간 도전층으로서 예를 들면, Ti 박막층(36)을 차례로 피착하고, 미세가공기술에 의해 소스·드레인 배선재인 이들 3종의 박막층(34A, 35A 및 36A)의 적층으로 이루어진 절연 게이트형 트랜지스터의 드레인 전극(21)과 소스 전극도 겸하는 신호선(12)을 선택적으로 형성한다. 이 선택적인 패턴형성은 소스·드레인 배선의 형성에 이용되는 감광성 수지패턴을 마스크로서 Ti 박막층(36), AL 박막층 (35), Ti 박막층(34)을 차례로 식각한 후, 소스·드레인 전극(12, 21) 사이의 제2비정질 실리콘층(33)을 제거하여 제2의 SiNx층(32D)을 노출하는 것과 함께, 그외의 영역에서는 제1비정질 실리콘층(31)도 제거하여 게이트 절연층(30)을 노출하는 것에 의해 수행된 다. 이와 같이 채널의 보호층인 제2의 SiNx층(32D)이 존재하여 제2비정질 실리콘층(33)의 식각이 자동적으로 종료하는 것으로부터, 이 제법은 에칭스톱으로 불리워진다.

더욱이, 상기 감광성 수지패턴을 제거한 후, 유리기판(2)의 전면에 투명성의 절연층으로서 게이트 절연층과 동일하게 PCVD장치를 이용하여 0.3㎛ 정도 막두께의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 21(d)와 도 22(d)에 나타낸 것처럼 패시베이션 절연층(37)을 미세가공기술에 의해 선택적으로 제거하여 드레인 전극(21) 상에 개구부(62)와, 화상표시부 이외의 영역에서 주사선(11) 상에 개구부(63)과, 신호선(12) 상에 개구부(64)를 형성하여 드레인 전극(21)과 주사선(11)과 신호선(12)의 일부를 노출한다. 동일하게 축적 용량선(16)을 평행하게 묶은 전극패턴 상에는 개구부(65)를 형성하여 축적 용량선(16)의 일부를 노출한다.

마지막으로, SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명 도전층으로서 예를 들면, ITO(Indium－Tin－Oxide) 또는 IZO(Indium－Zinc－Oxide)를 피착하고, 도 21(e)와 도 22(e)에 나타낸 것처럼 미세가공기술에 의해 개구부(62)를 포함하여 패시베이션 절연층(37) 상에 화소전극(22)을 선택적으로 형성하여 액티브 기판(2)으로서 완성한다. 개구부(63) 내의 노출되어 있는 주사선(11)의 일부를 전극단자(5)로 하고, 개구부(64) 내의 노출하고 있는 신호선(12)의 일부를 전극단자(6)로 하여도 되고, 도시한 것처럼 개구부(63, 64)를 포함하여 패시베이션 절연층(37) 상에 ITO로 이루어지는 전극단자(5A, 6A)를 선택적으로 형성하여도 되는데, 통상적으로는 전극단자(5A, 6A) 간을 접속하는 투명 도전성의 단락선 (40)도 동시에 형성된다. 그 이유는, 도시는 하지 않지만 전극단자(5A, 6A)와 단락선(40)과의 사이를 가늘고 긴 스트라이프 형상으로 형성하는 것에 의해 고저항화하여 정전기 방지용의 고저항으로 하는 것이 가능하기 때문이다. 마찬가지로 번호는 부여하지 않지만 개구부(65)를 포함하여 축적 용량선(16)으로의 전극단자가 형성된다.

신호선(12)의 배선저항이 문제가 되지 않는 경우에는, AL로 이루어지는 저저항 배선층(35)이 반드시 필요한 것은 아니며, 이 경우에는 Cr, Ta, Mo 등의 내열금속 재료를 선택하면 소스·드레인 배선(12, 21)을 단층화하여 간소화하는 것이 가능하다. 이와 같이 소스·드레인 배선은 내열금속층을 이용하여 제2비정질 실리콘층과 전기적인 접속을 확보하는 것이 중요하며, 절연 게이트형 트랜지스터의 내열성에 대해서는 선행예인 일본 특개평 제7－74368호 공보에 상세 내용이 기재되어 있다. 또한, 도 21(c)에 있어서 축적용량선(16)과 드레인 전극(21)이 게이트 절연층(30)을 통하여 평면적으로 겹쳐지고 있는 영역(50)(오른쪽 아랫 방향의 사선 표시부)이 축적용량(15)을 형성하고 있는데, 여기에서는 그 상세한 설명은 생략한다.

상기에서 설명한 5매 마스크·프로세스는 그 상세한 경위는 생략하지만, 반도체층의 도화 공정(an island forming step)의 합리화와 콘택트 형성공정이 1회 삭감된 결과로 얻어진 것으로, 드라이에칭 기술의 도입에 의해 원래 7∼8매 정도 필요하였던 포토마스크도 현시점에서는 5매로 감소하여 프로세스 비용의 삭감에 크게 기여하고 있다. 액정표시장치의 생산비용을 줄이기 위해서는 액티브 기판의 제작공정에서는 프로세스 비용을, 또한 패널 조립공정과 모듈 실장공정에서는 부재비 용을 줄이는 것이 유효한 것은 주지의 개발목표이다. 프로세스 비용을 줄이기 위해서는 프로세스를 짧게 하는 공정삭감과, 염가의 프로세스 개발 또는 프로세스로의 치환이 있지만, 여기에서는 4매의 포토마스크로 액티브 기판을 얻을 수 있는 4매 마스크·프로세스를 공정삭감의 일례로서 설명한다. 4매 마스크·프로세스는 하프톤 노광기술의 도입에 의해 사진 식각공정을 삭감하는 것으로서, 도 23은 4매의 마스크·프로세스에 대응한 액티브 기판의 단위화소의 평면도이고, 도 23(e)의 A－A＇, B－B＇및 C－C＇선 상의 단면도를 도 24에 나타낸다. 이미 설명한 것처럼 절연 게이트형 트랜지스터에는 2종류의 것이 현재 다용되고 있는데, 여기에서는 채널에칭형의 절연 게이트형 트랜지스터를 채용한다.

우선 5매 마스크·프로세스와 동일하게 유리기판(2)의 1주면 상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층을 피착하고, 도 23(a)와 도 24(a)에 나타낸 것처럼 미세가공기술에 의해 게이트 전극(11A)도 겸하는 주사선(11)과 축적 용량선(16)을 선택적으로 형성한다.

다음으로, 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 불순물을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3종류의 박막층을, 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착한다. 이어서, SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti 박막층(34)과, 막두께 0.3㎛ 정도의 저저항 배선층으로서 AL 박막층(35)과, 막두께 0.1㎛ 정 도의 중간 도전층으로서 예를 들면, Ti 박막층(36)을, 즉, 소스·드레인 배선재를 차례대로 피착하여, 미세가공기술에 의해 절연 게이트형 트랜지스터의 드레인 전극(21)과 소스 전극도 겸하는 신호선(12)을 선택적으로 형성하는 것인데, 이 선택적 패턴형성에 대하여 하프톤 노광기술에 의해 도 23(b)와 도 24(b)에 나타낸 것처럼 소스·드레인 간의 채널형성영역(80B)(사선부)의 막두께가 예를 들면, 1.5㎛로, 소스·드레인 배선형성영역(80A(12), 80A(21))의 막두께 3㎛보다 얇은 감광성 수지패턴(80A, 80B)을 형성하는 점이 큰 특징이다.

이러한 감광성 수지패턴(80A, 80B)은, 액정표시장치용 기판의 제작에는 통상 포지티브형의 감광성 수지를 이용하기 때문에, 소스·드레인 배선형성영역(80A)은 흑으로, 즉 Cr 박막이 형성되고, 채널영역(80B)은 회색(중간조)으로, 예를 들면, 폭 0.5∼1㎛ 정도의 라인 및 스페이스의 Cr 패턴이 형성되고, 그 외의 영역은 흰색으로, 즉, Cr 박막이 제거되고 있는 것 같은 포토마스크를 이용하면 좋다. 회색 영역은 노광기의 해상력이 부족하기 때문에 라인 및 스페이스가 해상되는 일 없이, 램프 광원으로부터의 포토마스크 조사광을 반정도 투과시키는 것이 가능하기 때문에, 포지티브형 감광성 수지의 잔막특성(film remaining characteristics)에 따라 도 24(b)에 나타낸 것과 같은 단면 형상을 갖는 감광성 수지패턴(80A, 80B)을 얻을 수 있다. 또한, 회색 영역에 Cr 박막의 슬릿이 아닌, Cr 박막과 상이한 박막, 예를 들면, MoSi2 박막을 형성하는 것에 의해 동일한 기능을 갖는 포토마스크를 얻을 수 있다.

상기 감광성 수지패턴(80A, 80B)을 마스크로서 도 24(b)에 나타낸 것과 같이 Ti 박막층(36), AL 박막층(35), Ti 박막층(34), 제2비정질 실리콘층(33) 및 제1비정질 실리콘층(31)을 차례대로 식각하여 게이트 절연층(30)을 노출한 후, 도 23(c)와 도 24(c)에 나타낸 것처럼 산소 플라즈마 등의 회화(ashing)수단에 의해 감광성 수지패턴(80A, 80B)의 막을 1.5㎛ 이상 감소시키면, 감광성 수지패턴(80B)이 소실되어 채널영역이 노출하는 것과 함께, 소스·드레인 배선 형성영역에만 막이 감소된 감광성 수지패턴(80C(12), 80C(21))을 그대로 남길 수 있다. 여기서, 막이 감소된 감광성 수지패턴(80C(12), 80C(21))을 마스크로서, 재차 소스·드레인 배선간(채널형성영역)의 Ti 박막층, AL 박막층, Ti 박막층, 제2비정질 실리콘층(33A) 및 제1비정질 실리콘층(31A)을 차례대로 식각하고, 제1비정질 실리콘층(31A)은 0.05∼0.1㎛ 정도 남겨 식각한다. 소스·드레인 배선이 소스·드레인 배선재를 에칭한 후에 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각하는 것으로 이루어지기 때문에, 이러한 제법으로 얻어진 절연 게이트형 트랜지스터는 채널에칭이라고 불린다. 또한, 산소 플라즈마 처리에 있어서 레지스터 패턴(80A)은 막이 감소되어 (80C)로 변환되기 때문에 패턴 치수의 변화를 억제하기 위해 이방성을 강하게 하는 것이 바람직하고, 구체적으로는 RIE(Reactiｖe　Ion　Etching) 방식, 보다 바람직하게는 한층 높은 고밀도의 플라즈마원을 갖는 ICP(Inductiｖe　Coupled　Plasama) 방식이나 TCP(Transfer　Coupled　Plasama) 방식의 산소 플라즈마 처리이다.

또한, 상기 감광성 수지패턴(80C(12), 80C(21))을 제거한 후에는, 5매 마스크·프로세스와 동일하게 도 23(d)와 도 24(d)에 나타낸 것처럼, 유리기판(2)의 전면에 투명성의 절연층으로서 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시 베이션 절연층(37)으로 하고, 드레인 전극(21) 상과 화상표시부 이외의 영역에서 주사선(11) 상과 신호선(12) 상에 각각 개구부(62, 63, 64)를 형성하고, 개구부(63) 내의 패시베이션 절연층(37)과 게이트 절연층(30)을 제거하여 개구부(63) 내의 주사선의 일부를 노출하는 것과 함께, 개구부(62, 64) 내의 패시베이션 절연층(37)을 제거하여 개구부(62) 내에 드레인 전극(21)의 일부와 개구부(64) 내에 신호선의 일부를 노출한다.

마지막으로, SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명 도전층으로서 예를 들면, ITO 또는 IZO를 피착하고, 도 23(e)와 도 24(e)에 나타낸 것처럼 미세가공기술에 의해 패시베이션 절연층(37) 상에 개구부(62)를 포함하여 투명 도전성의 화소전극(22)을 선택적으로 형성하여 액티브 기판(2)으로서 완성한다. 전극단자에 관해서는, 여기에서는 개구부(63, 64)를 포함하여 패시베이션 절연층(37) 상에 ITO로 이루어지는 투명도전성의 전극단자(5A, 6A)를 선택적으로 형성한다.

이와 같이, 5매 마스크·프로세스와 4매 마스크·프로세스에 있어서는 드레인 전극(21)과 주사선(11)으로의 콘택트 형성공정이 동시에 이루어지기 때문에, 이들에 대응한 개구부(62, 63) 내의 절연층의 두께와 종류에 차이가 생긴다. 패시베이션 절연층(37)은 게이트 절연층(30)에 비하면 제막온도가 낮고 막질이 열악하며, 불산계의 에칭(식각)액에 의한 식각에서는 식각 속도가 각각 수 1000Å/분, 수 100Å/분으로 1자리수나 차이가 나고, 드레인 전극(21) 상의 개구부(62)의 단면 형상 은 상부에 너무나 과한 식각이 발생하여 구멍의 지름을 제어할 수 없는 이유로부터 불소계의 가스를 이용한 건식 식각(드라이 에칭)을 채용하고 있다.

드라이 에칭를 채용하여도 드레인 전극(21) 상의 개구부(62)는 패시베이션 절연층(37)만이기 때문에, 주사선(11) 상의 개구부(63)와 비교하여 과식각이 되는 것은 피할 수 없고, 재질에 따라서는 중간 도전층(36A)이 식각 가스에 의해 막이 줄어드는 경우가 있다. 또한, 식각종료 후의 감광성 수지패턴의 제거에 대하여, 우선, 불소화된 표면의 폴리마 제거를 위해서 산소 플라즈마 회화처리로 감광성 수지패턴의 표면을 0.1∼0.3㎛ 정도 깎고, 그후에 유기 박리액, 예를 들면, 동경응화 제작의 박리액(106) 등을 이용한 약액처리가 이루어지는 것이 일반적이지만, 중간 도전층(36A)의 막이 줄어들어 기초 알루미늄층(35A)이 노출된 상태가 되면, 산소 플라즈마 회화처리로 알루미늄층(35A)의 표면에 절연체인 AL2O3가 형성되고, 화소전극(22)과의 사이에 양호한 저항접촉을 얻을 수 없게 된다. 여기서, 중간 도전층(36A)의 막을 감소시켜도 좋도록, 그 막두께를 예를 들면, 0.2㎛로 두껍게 설정하는 것으로 이 문제를 해결하려고 하고 있다. 또는 개구부(62∼65)의 형성시, 알루미늄층(35A)을 제거하여 기초 내열금속층인 Ti 박막층(34A)을 노출하고 나서 화소전극(22)을 형성하는 해결책도 가능하며, 이 경우에는 처음부터 중간 도전층(36A)이 불필요하다는 이점이 있다.

그러나, 전자의 대책에서는 이들 박막의 막두께의 면내 균일성이 양호하지 않으면, 상기 해결책도 반드시 유효하게 작용하는 것은 아니며, 또한 식각 속도의 면내 균일성이 양호하지 않은 경우에도 문제점은 동일하다. 후자의 대책에서는 중 간 도전층(36A)은 불필요하게 되지만, 알루미늄층(35A)의 제거 공정이 증가하고, 또한 개구부(62)의 단면 제어가 불충분하면 화소전극(22)이 절단을 일으킬 우려가 있었다.

또한 4매 마스크·프로세스에 있어서 적용되고 있는 채널형성공정은 소스·드레인 배선(12, 21) 간의 소스·드레인 배선재와 불순물을 포함하는 반도체층을 선택적으로 제거하며, 이 공정은 절연 게이트형 트랜지스터의 ON 특성을 크게 좌우하는 채널의 길이(현재의 양산품으로 4∼6㎛)를 결정하는 공정이다. 이 채널 길이의 변동은 절연 게이트형 트랜지스터의 ON 전류값을 크게 변화시키기 때문에, 통상은 엄격한 제조관리를 요구하지만, 채널 길이, 즉 하프톤 노광영역의 패턴치수는 노광량(광원강도와 포토마스크의 패턴 정밀도, 특히 라인 및 스페이스 치수), 감광성 수지의 코팅 두께, 감광성 수지의 현상처리, 및 해당 에칭공정에 있어서의 감광성 수지의 막 감소 양 등 많은 파라미터에 의해 좌우되며, 그외에, 이들 제량의 면내 균일성이 함께 작용하여 반드시 수율이 높게 안정시켜 생산할 수 있는 것은 아니며, 종래의 제조관리보다 한층 엄격한 제조관리가 필요하게 되어, 결코 고도로 완성된 레벨이라고는 말할 수 없는 것이 현상이다. 특히 채널길이가 6㎛ 이하에서는 저항 패턴의 막두께 감소에 따라 발생하는 패턴 치수의 변화가 커 그 경향이 현저하다. 왜냐하면 감광성 수지패턴(80A, 80B)의 막두께를 1.5㎛ 줄일 때에 감광성 수지패턴(80A, 80B)이 등방적으로 줄어들면, 당연하게 감광성 수지패턴(80A, 80B) 간의 치수는 3㎛나 크게 되므로 채널 길이도 설정값보다 3㎛ 길게 형성되어 버리기 때문이다.

본 발명은 상기 현상에 비추어 발명된 것으로, 종래의 5매 마스크·프로세스나 4매 마스크·프로세스에 공통하는 콘택트 형성시의 결함을 피할 수 있을 뿐만 아니라, 제조 마진이 큰 하프톤 노광기술을 채용하여 제조공정의 삭감을 실현하는 것이다. 또한 액정패널의 저가격화를 실현하고, 수요의 증대에 대응하기 위해서도 제조공정수의 삭감을 예의 추구하여 나갈 필요성이 있는 것은 명백하며, 다른 주요한 제조공정을 간략화 또는 저비용화하는 기술을 부여하는 것에 의해 한층 더 본 발명의 가치를 높이려고 하는 것이다.

청구항 1에 기재된 액정표시장치는 1주면 상에 적어도 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판(액티브 기판)과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,

투명 도전층과 저저항 금속층과의 적층으로 이루어져 신호선도 겸하는 소스 배선과, 유사 화소전극도 겸하는 드레인 배선이 불순물을 포함하는 제2의 반도체층과 내열금속층을 통하여 채널로 되는 불순물을 포함하지 않는 제1의 반도체층에 접속되고,

제1의 투명성 절연기판 상의 패시베이션 절연층에 형성된 개구부 내의 상기 유사 화소전극의 저저항 금속층이 제거되어 노출한 투명 도전층을 화소전극으로 하 는 것을 특징으로 한다.

이 구성은 절연 게이트형 트랜지스터의 소스·드레인과 투명 도전층과의 사이에 내열금속층을 개재시켜 전기적인 접속을 확보하고, 투명 도전층과 저저항 금속층과의 적층으로 이루어져 신호선도 겸하는 소스 배선 및 유사 화소전극도 겸하는 드레인 전극을 형성하며, 이는 패시베이션 절연층으로의 개구부 형성공정에 있어서 유사 화소전극 상의 패시베이션 절연층을 비롯하여 저저항 금속층을 제거하는 것으로 얻어지고, 이것에 의해 화소전극의 형성공정과 신호선의 형성공정을 동일한 포토마스크를 이용하여 처리하는 합리화 기술을 실현하고 있다.

또한 새로운 공정삭감을 위해서 콘택트 형성공정의 합리화, 또는 콘택트의 형성공정과 반도체층의 형성공정, 또한 주사선의 형성공정과 콘택트의 형성공정 또는 주사선의 형성공정과 반도체층의 형성공정을 하프톤 노광기술에 의해 동일한 포토마스크로 처리하는 기술과의 조합에 의해 다양한 액정표시장치의 실시형태를 구성할 수 있으며, 이것을 청구항 2 내지 청구항 7에서 구체적으로 설명한다.

청구항 2에 기재된 액정표시장치는 제1의 투명성 절연기판(액티브 기판)과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서, 적어도,

제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선이 형성되고,

게이트 전극 상에 1층 이상의 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 게이트 전극보다 폭이 굵게 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 게이트 전극과 겹쳐지도록 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 게이트 절연층 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 게이트 절연층 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 게이트 절연층 상에 상기 개구부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 한다.

이 구성에 의해 투명 도전성의 화소전극은 신호선과 동시에 형성되므로 게이트 절연층 상에 형성되며, 한편, 액티브 기판 상에는 종래대로의 패시베이션 절연층이 형성되어 절연 게이트형 트랜지스터의 채널과 소스·드레인 배선을 보호한다. 또한 화소전극과 동일하게 주사선의 전극단자와 신호선의 전극단자도 투명 도전층에서 구성되며, 이것은 액티브 기판 상의 패시베이션 절연층의 존재와 동일하게 본 발명의 액정표시장치에 공통하는 구조적인 특징이다.

청구항 3에 기재된 액정표시장치는 동일하게, 적어도,

제1의 투명성 절연기판(액티브 기판)과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서, 적어도,

제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선이 형성되고,

게이트 전극 상에 게이트 전극보다 폭이 굵게, 주사선과 신호선의 교차점 근방에 주사선보다 폭이 굵게, 게이트 절연층과 불순물을 포함하지 않는 제1의 반도체층과의 적층이 섬 형상으로 형성되고,

게이트 전극 상의 제1의 반도체층 상에 게이트 전극과 겹쳐지도록 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고, 주사선과 신호선의 교차점의 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층이 섬 형상으로 형성되고,

상기 소스 전극 상과, 제1의 투명성 절연기판 상과, 주사선과 신호선의 교차점 근방의 내열금속층 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 화상표시부 이외의 영역에서 제1의 투명성 절연기판 상에 주사선의 일부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 한다.

이 구성에 의해 주사선의 일부와 축적용량선의 대부분을 제외한 이들 전극은 제조공정의 도중에서 유리기판(2) 상에 노출하지만, 최종적으로는 액티브 기판 상에 형성되는 종래대로의 패시베이션 절연층에 의해 절연 게이트형 트랜지스터의 채널 및 소스·드레인 배선과 동일하게 보호된다. 그리고 투명 도전성의 화소전극은 신호선과 동시에 형성되므로 유리기판 상에 형성된다.

청구항 4에 기재된 액정표시장치는 동일하게, 적어도,

제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

상기 주사선 상에 1층 이상의 게이트 절연층이 형성되고,

게이트 전극 상의 게이트 절연층 상에 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 제1의 투명성 절연기판 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 상기 개구부 상과 개구부 주변의 제1의 반도체층과 제2의 반도체층과 내열금속층과의 적층 상에 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 한다.

이 구성에 의해 주사선으로의 콘택트가 주사선과 자기 정합적으로 형성되는 것과 함께 게이트 절연층이 게이트 전극과 동일한 패턴폭으로 형성되고, 게이트 전극(주사선)의 측면에 게이트 절연층과는 상이한 절연층이 부여되어 주사선과 신호선과의 교차가 가능하게 된다. 또한 투명 도전성의 화소전극은 신호선과 동시에 형성되므로 유리기판 상에 형성된다.

청구항 5에 기재된 액정표시장치는 동일하게, 적어도,

제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

상기 주사선 상에 1층 이상의 게이트 절연층이 형성되고,

게이트 전극 상의 게이트 절연층 상에 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되 어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 제1의 투명성 절연기판 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 상기 개구부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 한다.

이 구성에 의해 반도체층이 주사선과 자기 정합적으로 형성되는 것과 함께 게이트 절연층이 게이트 전극과 동일한 패턴폭으로 형성되고, 게이트 전극(주사선)의 측면에는 게이트 절연층과는 상이한 절연층이 부여되어 주사선과 신호선과의 교차가 가능하게 된다. 또한 투명 도전성의 화소전극은 신호선과 동시에 형성되므로 유리기판 상에 형성된다.

청구항 6에 기재된 액정표시장치는 동일하게, 적어도,

제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

상기 주사선 상에 1층 이상의 게이트 절연층이 형성되고,

게이트 전극 상의 게이트 절연층 상에 상기 게이트 절연층보다 약간 작은 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 제1의 투명성 절연기판 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 상기 개구부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 한다.

이 구성에 의해 반도체층이 게이트 전극 상에 게이트 전극보다 약간 폭이 가늘게 형성되고, 한편 게이트 절연층은 게이트 전극과 동일한 패턴폭으로 형성되며, 게이트 전극(주사선)의 측면에 게이트 절연층과는 상이한 절연층이 부여되어 주사선과 신호선과의 교차가 가능하게 된다. 또한 투명 도전성의 화소전극은 신호선과 동시에 형성되므로 유리기판 상에 형성된다.

청구항 7에 기재된 액정표시장치는 동일하게, 적어도,

제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

게이트 전극 상과, 주사선과 신호선의 교차점 근방의 주사선 상에 게이트 절연층과 불순물을 포함하지 않는 제1의 반도체층과의 적층이 섬 형상으로 형성되고,

게이트 전극 상의 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고, 주사선과 신호선의 교차점의 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층이 형성되고,

상기 소스 전극 상과, 제1의 투명성 절연기판 상과, 주사선과 신호선의 교차점의 내열금속층 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 화상표시부 이외의 영역에서 제1의 투명성 절연기판 상에 주사선의 일부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 한다.

이 구성에 의해 반도체층이 주사선과 자기 정합적으로 형성되는 것과 함께 게이트 절연층이 게이트 전극 상과 주사선과 신호선의 교차점 근방의 주사선 상에만 게이트 전극(주사선)과 동일한 패턴폭으로 형성되고, 게이트 전극(주사선)의 측면에는 게이트 절연층과는 상이한 절연층이 부여되어 주사선과 신호선과의 교차가 가능하게 된다. 또한 투명 도전성의 화소전극은 신호선과 동시에 형성되므로 유리기판 상에 형성된다.

청구항 8에 기재된 액정 화상표시 장치는 주사선의 측면에 형성된 절연층이 유기 절연층인 것을 특징으로 하는 청구항 4, 청구항 5, 청구항 6 및 청구항 7에 기재된 액정표시장치이다. 이 구성에 의해 주사선의 재질이나 구성에 관계없이 주사선의 측면에 전착법에 의해 유기 절연층을 형성할 수 있으며, 하프톤 노광기술을 이용하여 주사선의 형성공정과 콘택트 또는 반도체층의 형성공정을 1매의 포토마스크로 연속하여 처리하는 것이 가능하게 된다.

청구항 9에 기재된 액정 화상표시장치는 제1의 금속층이 양극산화 가능한 금속층으로 이루어져 주사선의 측면에 형성된 절연층이 양극산화층인 것을 특징으로 하는 청구항 4, 청구항 5, 청구항 6 및 청구항 7에 기재된 액정표시장치이다. 이 구성에 의해 주사선의 측면에 양극산화에 의해 양극산화층을 형성할 수 있으며, 하프톤 노광기술을 이용하여 주사선의 형성공정과 콘택트 또는 반도체층의 형성공정을 1매의 포토마스크로 연속하여 처리하는 것이 가능하게 된다.

청구항 10은 청구항 1에 기재된 액정표시장치의 제조방법으로서,

1주면 상에 적어도 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판(액티브 기판)과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서, 적어도

게이트 전극 상에 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층과 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 반도체층을 형성하는 공정과,

투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선도 겸하는 절연 게이트형 트랜지스터의 소스 배선과, 유사 화소전극도 겸하는 드레인 배선을 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극을 노출하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 절연 게이트형 트랜지스터의 소스 배선(신호선)과 투명 도전층으로 이루어지는 화소전극을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감이 가능하게 된다.

액정표시장치를 제작하기 위해서는 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 절연 게이트형 트랜지스터의 소스 배선(신호선)과 투명 도전층으로 이루어지는 화소전극을 형성하는 공정을 비롯해, 주사선의 형성공정, 반도체층의 형성공정, 콘택트의 형성공정이 필요한데, 공정삭감을 위해서 콘택트 형성공정의 합리화, 또는 콘택트의 형성공정과 반도체층의 형성공정, 주사선의 형성공정과 콘택트의 형성공정 또는 주사선의 형성공정과 반도체층의 형성공정을 하프톤 노광기술에 의해 동일한 포토마스크로 처리하는 기술과 조합시키는 것으로부터 다양한 액 정표시장치의 제조방법을 구성하는 것이 가능하게 되며, 이것을 청구항 11 내지 청구항 17에서 구체적으로 설명한다.

청구항 11은 청구항 2에 기재된 액정표시장치의 제조방법으로서, 주사선을 형성하는 공정과, 내열금속층이 적층된 반도체층을 형성하는 공정과, 콘택트를 형성하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감이 이루어져 5매의 포토마스크를 이용하여 TN형의 액정표시장치를 제작할 수 있게 된다.

청구항 12도 청구항 2에 기재된 액정표시장치의 제조방법으로서, 주사선을 형성하는 공정과, 하프톤 노광기술에 의해 콘택트와 내열금속층이 적층된 반도체층을 1매의 포토마스크를 이용하여 형성하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감과, 콘택트와 반도체층을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감이 동시에 이루어져 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제조하는 것이 가능하게 된다.

청구항 13은 청구항 3에 기재된 액정표시장치의 제조방법으로서, 주사선을 형성하는 공정과, 내열금속층이 적층된 반도체층의 형성시에 주사선을 노출하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감과, 반도체층의 형성에 대해 주사선을 노출하는 것으로 콘택트 형성공정을 합리화하는 제조공정의 삭감이 이루어지며 그 결과, 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제작하는 것이 가능하게 된다.

청구항 14는 청구항 4에 기재된 액정표시장치의 제조방법으로서, 하프톤 노광기술에 의해 주사선과 콘택트를 1매의 포토마스크를 이용하여 형성하는 공정과, 내열금속층이 적층된 반도체층을 형성하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금 속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감과, 주사선과 콘택트를 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감이 동시에 이루어져 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제조하는 것이 가능하게 된다.

청구항 15는 청구항 5에 기재된 액정표시장치의 제조방법으로서, 하프톤 노광기술에 의해 주사선과 내열금속층이 적층된 반도체층을 1매의 포토마스크를 이용하여 형성하는 공정과, 콘택트를 형성하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감과, 주사선과 반도체층을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감이 동시에 이루어져, 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제조하는 것이 가능하게 된다.

청구항 16은 청구항 6에 기재된 액정표시장치의 제조방법으로서, 내열금속층이 적층된 반도체층을 형성하는 공정과, 하프톤 노광기술에 의해 주사선과 콘택트를 1매의 포토마스크를 이용하여 형성하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극 단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감과, 주사선과 콘택트를 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감이 동시에 이루어져, 4매의 포토마스크를 이용하여 TN형의 액정표시장치를 제조하는 것이 가능하게 된다.

청구항 17은 청구항 7에 기재된 액정표시장치의 제조방법으로서, 하프톤 노광기술에 의해 주사선과 내열금속층이 적층된 반도체층을 1매의 포토마스크를 이용하여 형성하는 것과 함께 게이트 절연층을 제거하여 주사선을 노출하는 공정과, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 유사 화소전극 및 신호선과, 주사선과 신호선의 유사 전극단자를 형성하는 공정과, 패시베이션 절연층을 형성한 후, 유사 화소전극 상과 유사 전극 단자 상에 개구부를 형성하여 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하는 공정을 갖는 것을 특징으로 한다.

이 구성에 의해 화소전극과 신호선을 1매의 포토마스크를 이용하여 형성하는 제조공정의 삭감과, 주사선과 반도체층을 1매의 포토마스크를 이용하여 형성하는 것과 함께 주사선을 노출하기 때문에 콘택트 형성공정을 필요로 하지 않는 제조공정의 삭감이 동시에 이루어져, 3매의 포토마스크를 이용하여 TN형의 액정표시장치를 제조하는 것이 가능하게 된다.

본 발명을 실시하기 위한 바람직한 실시형태

본 발명의 실시예를 도 1∼도 17에 기초하여 설명한다. 도 1에 본 발명의 실시예 1에 따른 표시장치용 반도체장치(액티브 기판)의 평면도를 나타내고, 도 2에 도 1의 A－A＇선 상과 B－B＇선 상 및 C－C＇선 상의 제조공정의 단면도를 나타낸다. 동일하게 실시예 2는 도 3과 도 4, 실시예 3은 도 5와 도 6, 실시예 4는 도 7과 도 8, 실시예 5는 도 9와 도 10, 실시예 6은 도 11과 도 12, 실시예 7은 도 13과 도 14에서 각각 액티브 기판의 평면도와 제조공정의 단면도를 나타낸다. 또한 종래예와 동일한 부위에 대해서는 동일한 부호를 부여하여 상세한 설명은 생략한다.

실시예 1

실시예 1에서는 우선, 유리기판(2)의 1주면 상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층으로서 예를 들면 Cr, Ta, Mo 등의 내열금속 또는 이들의 합금이나 실리사이드를 피착한다. 필요에 따라 저저항화를 위해서 AL 또는 AL합금과 내열성의 높은 이들 금속과의 적층으로 하는 것이 좋다는 것은 다시 말할 필요도 없을 것이다. 그리고 도 1(a)와 도 2(a)에 나타낸 것처럼 미세가공기술에 의해 게이트 전극(11A)도 겸하는 주사선(11)과 축적용량선(16)을 선택적으로 형성한다. 또한 축적용량(15)을 화소전극(드레인 전극)과 전단(前段)의 주사선과의 사이에 구성하는 경우에는 축적용량선(16)은 필수의 구성부위가 아니다.

다음으로, 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 예를 들면, 불순물로서 인을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3 종류의 박막층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들 실리사이드로 이루어지는 박막층(34)을 피착한 후, 도 1(b)와 도 2(b)에 나타낸 것과 같이 미세가공기술에 의해 게이트 전극(11) 상에 게이트 전극(11A)보다 폭이 굵게 내열금속층(34A)과 제2비정질 실리콘층(33A) 및 제1비정질 실리콘층(31A)과의 적층으로 이루어지는 반도체층 영역을 선택적으로 형성하여 게이트 절연층(30)을 노출한다.

이어서 도 1(c)와 도 2(c)에 나타낸 것처럼 미세가공기술에 의해 화상표시부 이외의 영역에서 주사선(11) 상과 축적용량선(16) 상에 개구부(63A, 65A)를 형성하고, 상기 개구부(63A, 65A) 내의 게이트 절연층(30)을 선택적으로 식각하여 각각 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)를 노출한다.

그리고 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 AL 또는 AL(Nd) 합금 박막층(35)와 투명도전층(91)과 내열금속층(34A)과 제2비정질 실리콘층(33A)을 에칭(식각)하여 제거하고, 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각하는 것에 의해 도 1(d)와 도 2(d)에 나타낸 것처럼 게이트 전극(11A)과 일부 겹쳐지 도록 저저항 금속층(35A)과 투명도전층(91A)과의 적층으로 이루어져 소스 배선도 겸하는 신호선(12)과, 저저항 금속층(35B)과 투명도전층(91B)과의 적층으로 이루어져 유사 화소전극(P22)도 겸하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 개구부(63A) 내에 노출하고 있는 주사선의 일부(73)를 포함하여 주사선의 유사 전극단자(P5)와 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다. 동일하게 축적용량선(16)의 일부(75)를 포함하여 번호는 부여하지 않지만 축적용량선(16)의 유사 전극단자도 형성하는데, 이것은 이후의 설명에서는 생략한다. 이와 같이 내열금속층(34A)은 이 공정에서 한쌍의 전극(34A－1, 34A－2)(모두 미도시)으로 분할되고, 신호선(12)은 한쪽의 전극(34A－1)을, 또한 유사 화소전극(P22)은 다른 한쪽의 전극(34A－2)을 포함하여 형성되는 것에 의해 각각 절연 게이트형 트랜지스터의 소스 전극, 드레인 전극으로서 기능한다.

소스·드레인 배선(12, 21)의 형성에 대하여, IZO 또는 ITO 또는 이들의 혼합체로 이루어지는 투명도전층(91)에 결정성이 거이 없는 비정질의 막질의 것을 제작하면, 저저항 금속층으로서 AL 또는 AL(Nd) 합금 박막층(35)의 에칭에 이용하는 인산계의 에칭액으로 연속하여 투명도전층(91)을 에칭할 수 있기 때문에, 에칭공정이 간소화되어 저비용화가 추진된다.

합리화된 종래예에서 설명한 것과 같이 1회의 노광처리와 2회의 식각처리로 형성된 소스·드레인 배선(12, 21)을 본 발명과 비교하면, 본 발명의 소스·드레인 배선(12, 21)은 1회의 노광처리와 1회의 식각처리로 형성되기 때문에 패턴폭이 변 동하는 요인이 적고, 소스·드레인 배선(12, 21)의 치수관리 및, 소스·드레인 배선(12, 21) 간 즉 채널길이의 치수관리에 있어서 종래의 하프톤 노광기술보다 패턴 정밀도의 관리가 용이하다.

소스·드레인 배선(12, 21)의 형성후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 1(e)와 도 2(e)에 나타낸 것처럼 유사 화소전극(P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

AL 또는 AL(Nd)로 이루어지는 저저항 금속층(35A∼35C)의 제거에 대하여, 전술한 것과 같이 IZO 또는 ITO 또는 이들의 혼합체로 이루어지는 투명도전층(91)에 결정성이 거의 없는 비정질의 막질의 것을 채용한다하여도, 패시베이션 절연층(37)의 형성시에 부여되는 250℃ 전후의 기판가열에 의해 IZO 또는 ITO 또는 이들의 혼합체로 이루어지는 투명도전층(91A∼91C)은 결정화가 촉진되어 미결정화 또는 다결정화하여 막질이 치밀화되어 인산계의 에칭액에 대한 내성이 생기기 때문에, 개구부 내의 저저항 금속층(35A∼35C)을 인산계의 에칭액으로 제거하여도 투명 도전성의 화소전극(22)과 전극단자(5A, 6A)의 막이 줄어드는 결함의 발생은 억제된다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정패널화하여, 본 발명의 실시예 1이 완료된다. 축적용량(15)의 구성에 관해서는 도 1(e)에 나타낸 것처럼, 화소전극(22)과 축적용량선(16)이 게이트 절연층(30)을 통하여 평면적으로 겹쳐지는 영역(51)(오른쪽 아랫 방향의 사선 표시부)이 축적용량(15)을 구성하는 경우를 예시하고 있는데, 축적용량(15)의 구성은 이것에 한정되는 않으며, 전단의 주사선(11)과 화소전극(22)과의 사이에 게이트 절연층(30)을 포함하는 절연층을 통하여 구성하여도 좋다. 도시하지 않지만, 정전기 방지(미도시)는 액티브 기판(2)의 외주에 정전기 방지용의 투명 도전층 패턴(40)을 배치하고, 투명 도전층 패턴(40)을 투명 도전성의 전극단자(5A, 6A)에 접속하여 구성하는 종래예의 정전기 방지 대책이라도 좋으며, 게이트 절연층(30)으로의 개구부 형성공정이 부여되고 있으므로 그 이외의 정전기 방지 대책도 용이하다.

실시예 1에서는 화소전극과 신호선의 동시 형성에 의한 공정삭감을 실현했지만 이때 필요한 포토마스크 매수는 5매였다. 그외의 주요공정을 합리화하여 새로운 저비용화를 실현하는 것이 본 발명의 주제이고, 이하의 실시예에서는 화소전극과 신호선을 동시에 형성하는 공정삭감을 유지하면서 다른 주요공정을 합리화하여 4매 마스크·프로세스, 3매 마스크·프로세스를 실현하는 창의적 발명에 대하여 설명한다.

실시예 2

실시예 2에서는 실시예 1과 동일하게 우선, 유리기판(2)의 1주면 상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층으로서 예를 들면, Cr, Ta, Mo 등의 내열금속 또는 이들의 합금이나 실리사이드를 피착하여, 도 3(a)와 도 4(a)에 나타낸 것처럼 게이트 전극(11A)도 겸하는 주사선(11)과 축적용 량선(16)을 선택적으로 형성한다.

다음으로, 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 불순물로서 예를 들면, 인을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3 종류의 박막층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, 또한 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들 실리사이드로 이루어지는 박막층(34)을 피착한 후, 화상표시부 이외의 영역에서 주사선(11) 상과 축적용량선(16) 상에 개구부(콘택트 영역)(63A, 65A)를 갖는 것과 함께, 절연 게이트형 트랜지스터의 반도체층 형성영역, 즉 게이트 전극(11A) 상의 영역(81A)의 막두께가 예를 들면, 2㎛로 다른 영역(81B)의 막두께 1㎛보다 두꺼운 감광성 수지패턴(81A, 81B)을 하프톤 노광기술에 의해 형성한다. 그리고 도 3(b)와 도 4(b)에 나타낸 것처럼 감광성 수지패턴(81A, 81B)을 마스크로서 개구부(63A, 65A) 내에 노출하고 있는 내열금속층(34)과 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)을 차례대로 식각하여, 개구부(63A, 65A) 내에 게이트 절연층(30)을 노출한다.

이어서 산소 플라즈마 등의 회화수단에 의해 상기 감광성 수지패턴(81A, 81B)의 막을 1㎛ 이상 줄이면, 도 3(c)와 도 4(c)에 나타낸 것처럼 감광성 수지패턴(81B)이 소실되어 내열금속층(34)이 노출되는 것과 함께, 게이트 전극(11A) 상에만 막이 감소된 감광성 수지패턴(81C)을 그대로 남길 수 있다. 감광성 수지패턴 (81C), 즉 섬 형상의 반도체층의 패턴폭은 게이트 전극(11A)의 치수로 마스크 맞춤 정밀도를 가산한 것이기 때문에, 게이트 전극(11A)을 10∼12㎛, 맞춤 정밀도를 ±3㎛로 하면 16∼18㎛로 되며, 이는 치수 정밀도로서 엄격한 것은 아니다. 그러나 레지스터 패턴(81A)에서 (81C)로의 변환시에 레지스터 패턴이 등방적으로 막이 1㎛ 감소하면, 치수가 2㎛ 작아질 뿐만 아니라, 후속의 소스·드레인 배선 형성시의 마스크 맞춤 정밀도가 1㎛ 작아져 ±2㎛로 되고, 전자보다 후자의 영향이 프로세스적으로는 엄격한 것이 된다. 따라서 상기 산소 플라즈마 처리에서는 패턴 치수의 변화를 억제하기 위해 이방성을 강하게 하는 것이 바람직하다. 구체적으로는 RIE 방식, 보다 바람직하게는 고밀도의 플라즈마원을 갖는 ICP 방식이나 TCP 방식의 산소 플라즈마 처리이다. 또는 레지스터 패턴의 치수 변화량을 예상하여 레지스터 패턴(81A)의 패턴 치수를 미리 크게 설계하는 것으로 프로세스적인 대응을 꾀하는 등의 조치를 취하는 것이 바람직하다.

다음으로 도 3(d)와 도 4(d)에 나타낸 것처럼 막이 감소된 감광성 수지패턴(81C)을 마스크로서 내열금속층(34)과 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)을 게이트(11) 전극A보다 폭이 넓게 선택적으로 남겨 섬 형상(34A, 33A, 31A)으로 하여, 게이트 절연층(30)을 노출한다.

이 때, 개구부(63A, 65A)의 에칭 상황은 하기와 같으며, 최종적으로는 개구부(63A, 65A) 내에 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)가 각각 노출한다. 내열금속층(34)의 식각에는 통상 염소계의 가스를 이용한 드라이 에칭(건식식각)이 채용되는데, 이 때 SiNx로 이루어지는 게이트 절연층(30)은 내성을 가져 거의 막이 감소되지 않기 때문에 먼저 내열금속층(34)이 제거되어 유리기판(2)의 전면에 제2비정질 실리콘층(33)이 노출한다. 이어서 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)의 식각에는 불소계의 가스를 이용한 드라이 에칭이 채용되는데, 이 때 SiNx로 이루어지는 게이트 절연층(30)은 비정질 실리콘층(31, 33)과 거의 같은 속도로 식각되는 프로세스 조건을 적용하는 것에 의해, 제2비정질 실리콘층(33)(막두께 0.05㎛)과 제1비정질 실리콘층(31)(막두께 0.2㎛)의 식각이 끝나면 개구부(63A, 65A) 내의 SiNx로 이루어지는 게이트 절연층(30)(막두께 0.3㎛)의 식각도 끝나며, 개구부(63A, 65A) 내에 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)가 각각 노출한다.

이 적절한 식각속도비보다 빨라 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)의 식각이 끝나는 경우에는 과식각으로 개구부(63A, 65A) 내의 게이트 절연층(30)을 제거해야 하는데, 이 경우에는 이미 유리기판(2)의 전면에 게이트 절연층(30)이 노출하고 있고, 전체적으로 게이트 절연층(30)의 막이 감소되어 후속의 제조공정에서 형성되는 신호선(12)과 주사선(11)과의 층간 단락 및 화소전극(22)과 축적용량선(16)과의 층간 단락이 생기기 쉬어 제품 수율을 떨어뜨리기 때문에, 그 대책으로서 신호선(12)과 주사선(11)과의 교점 근방과 축적용량선(16) 상에 도시는 하지 않지만, 반도체층 형성영역과 동일하게 내열금속층(34)과 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)으로 이루어지는 적층을 남겨 게이트 절연층(30)의 막 감소를 방지할 수 있다. 즉 패턴 설계에 의한 제품 수율의 확보가 가능하다.

반도체층 형성영역의 식각시에 내열금속층(34)의 식각가스 또는 식각액이 노 출하고 있는 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)를 식각하는 속도가 매우 낮은 경우, 예를 들면, 내열금속층(34)이 Cr, Mo이고(Cr의 식각액으로 과염소산과 초산 세륨의 혼합액을, Mo의 식각액으로 과산화수소수에 미량의 암모니아를 첨가한 액을 이용한다), 주사선(11)이 AL합금과 같은 경우에는, 도 5(b)와 도 6(b)에 있어서 게이트 절연층(30)도 단번에 연속적으로 식각하여 개구부(63A, 65A) 내에 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)를 각각 노출하고, 그 후 산소 플라즈마 처리를 실시하여, 막이 감소된 감광성 수지패턴(81C)을 마스크로서 상기의 식각액을 이용하여 내열금속층(34)(Cr, Mo)을 제거하고, 이어서 드라이 에칭으로 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)을 식각하여 게이트 절연층(30)을 노출하는 것이 가능한데, 일반적으로 드라이 에칭에서는 식각액을 이용한 웨이트 에칭과 같은 수준의 선택비를 얻을 수 없기 때문에, 이 경우에는 당초 기재한 식각방법을 채용하게 된다.

내열금속층(34)에 고융점 금속의 실리사이드를 채용하면, 불소계의 가스를 이용한 드라이 에칭으로 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)과 동등하게 에칭하는 것이 용이하게 되며, 단번에 이들 3종류의 박막층과 게이트 절연층(30)을 드라이 에칭으로 제거하는 것이 가능한데, 내열금속층(34)에 고융점 금속의 실리사이드가 채용된 사례가 알려져 있지 않으며, 본 발명에서도 청구항으로서 기재는 생략하지만, 제조공정의 간략화를 위해서는 내열금속층(34)에 고융점 금속의 실리사이드의 채용이 바람직하다. 이를 실시하는 데 장해가 되는 것은 SPT 장치에 이용되는 타겟이며, 특히 최근의 액정제조장치의 대형화에 수반하여 한 변이 1m를 초과하는 것과 같은 대형의 타겟의 개발이 필요하다.

상기 감광성 수지패턴(81C)을 제거한 후에는 실시예 1과 동일하게 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 AL 또는 AL(Nd) 합금 박막층(35)과 투명도전층(91)과 내열금속층(34A)과 제2비정질 실리콘층(33A)을 식각하여 제거하고, 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각하는 것에 의해, 도 3(e)와 도 4(e)에 나타낸 것처럼 게이트 전극(11A)과 일부 겹쳐지도록 (91A)와 (35A)와의 적층으로 이루어져 소스 배선도 겸하는 신호선(12)과, (91B)와 (35B)와의 적층으로 이루어져 유사 화소전극(P22)도 겸하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 노출하고 있는 주사선의 일부(73)를 포함하여 주사선의 유사 전극단자(P5)와 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다.

소스·드레인 배선(12, 21)의 형성 후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 3(f)와 도 4(f)에 나타낸 것처럼 유사 화소전극(P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정패널화하여, 본 발명의 실시예 2가 완료된다. 축적용량(15)의 구성에 관해서는 실시예 1과 동일하게 되는데, 이미 설명한 것처럼 게이트 절연층을 통한 층간단락을 억제하기 위해, 게이트 절연층(30)을 비롯해 내열금속층(34)과 제2비정질 실리콘층(33)과 제1비정질 실리콘층(31)으로 이루어지는 적층을 개재시키는 것도 용이하다. 다만, 이 경우에는 축적용량(15)을 구성하는 절연층이 게이트 절연층(30)과 제1비정질 실리콘층(31)과의 적층이 되므로 빛을 투과하지 않는 축적용량(15)의 면적이 약간 증가하며, 그분량 만큼 통로율이 저하되는 것은 피할 수 없다.

상기와 같이 실시예 2는 하프톤 노광기술을 이용하여 반도체층의 형성공정과 콘택트의 형성공정을 동일한 포토마스크로 처리하는 것에 의해 제조공정의 삭감을 추진하여 4매의 포토마스크를 이용하여 액정표시장치를 얻고 있다.

주사선(11)과 칼라필터 상의 대향전극(14)과의 사이에 직류 전류가 흘러 액정이 열화하지 않도록 적당한 절연층을 노출한 주사선에 부여할 수가 있다면 반도체층 영역을 형성하는 때에 게이트 절연층도 제거하여 주사선을 노출하는 것에 의해 콘택트 형성공정을 삭감하는 것도 가능하게 되며, 이것을 실시예 3에서 설명한다. 이 경우 하프톤 노광기술은 불필요하므로 포토마스크 제작이 지극히 용이하다.

실시예 3

실시예 3에서는 주사선(11)과 축적용량선(16)의 형성후, 제1비정질 실리콘층(31), 및 예를 들면, 불순물로서 인을 포함하여 절연 게이트형 트랜지스터의 소스 ·드레인이 되는 제2비정질 실리콘층(33)과 3종류의 박막층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, 또한 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들 실리사이드로 이루어지는 박막층(34)을 피착할 때까지는 실시예 1과 동일한 프로세스로 진행한다.

도 5(b)와 도 6(b)에 나타낸 것처럼 미세가공기술에 의해 내열금속층(34), 제2비정질 실리콘층(33), 제1비정질 실리콘층(31) 및 게이트 절연층(30)을 선택적으로 제거하여 절연 게이트형 트랜지스터의 반도체층 형성영역 즉, 게이트 전극(11A) 근방과, 주사선(11)과 신호선(12)이 교차하는 영역의 근방과, 축적용량선(16)과 신호선(12)이 교차하는 영역의 근방과, 축적용량 형성영역 즉, 대부분의 축적용량(16)선 상과 그 근방에 각각 내열금속층(34A1∼34A4), 제2비정질 실리콘층(33A∼A4), 제1비정질 실리콘층(31A1∼A4) 및 게이트 절연층(30A1∼A4)과의 적층으로 이루어지는 반도체층 영역을 형성하고, 주사선(11)과 축적용량선(16)을 노출한다.

그 후, 실시예 1과 동일하게 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 도 5(c)와 도 6(c)에 나타낸 것처럼 게이트 전극(11A)과 일부 겹쳐지도록 (91A)와 (35A)와의 적층으로 이루어져 소스 배선도 겸하는 신호선(12)과, (91B)와 (35B)와 의 적층으로 이루어져 유사 화소전극(P22)도 겸하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 노출하고 있는 주사선(11)의 일부 상에 주사선의 유사 전극단자(P5)와, 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다.

소스·드레인 배선(12, 21)의 형성후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 5(d)와 도 6(d)에 나타낸 것처럼 유사 화소전극(P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정패널화하여, 본 발명의 실시예 3이 완료된다. 축적용량(15)의 구성에 관해서는 도 11(e)에, 화소전극(22)과 축적용량선(16)이 내열금속층(34A4)과 제2비정질 실리콘(33A4)과 제1비정질 실리콘(31A4)과 게이트 절연층(30A4)(모두 미도시)을 통하여 평면적으로 겹쳐지고 있는 영역(51)(오른쪽 아랫 방향의 사선 표시부)이 축적용량(15)을 구성하는 경우를 예시한다.

이와 같이 실시예 3은 반도체층의 형성공정시에 게이트 절연층을 제거하여 주사선을 노출하는 것에 의해, 콘택트 형성공정을 합리화하여 하프톤 노광기술을 병용하지 않고 제조공정의 삭감을 추진하여 4매의 포토마스크를 이용하여 액정표시 장치를 얻고 있는데, 하프톤 노광기술을 다른 주요공정에 적용하는 것으로 상이한 내용의 4매 마스크·프로세스도 가능하게 되며, 이하에 이를 설명한다.

실시예 4

실시예 4에서는 우선, 유리기판(2)의 1주면 상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층으로서 예를 들면, Cr, Ta, Mo 등의 내열금속 또는 이들의 합금이나 실리사이드를 피착한다. 주사선의 측면에 형성되는 절연층에 양극 산화층을 선택하는 경우에는 그 양극 산화층이 절연성을 보유할 필요가 있으며, 이 경우에는 Ta단체에서 저항이 높은 점과 AL단체에서 내열성이 부족한 점을 고려하면, 이미 설명한 것처럼 주사선의 저저항화를 위해서 주사선의 구성으로서 내열성의 높은 AL(Zr, Ta, Nd) 합금 등의 단층구성 또는 AL/Ta, Ta/AL/Ta, AL/AL(Ta, Zr, Nd) 합금 등의 적층구성을 선택할 수 있다. 또한 AL(Ta, Zr, Nd)은 수 %이하의 Ta, Zr나 Nd 등이 첨가된 내열성이 높은 AL합금을 의미한다.

이어서 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 불순물로서 예를 들면 인을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3종류의 박막층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, 또한 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들의 실리사이드로 이루어지는 박막층(34)을 피착한 후, 도 7(a)와 도 8(a)에 나타낸 것처럼 화상표시부 이외의 영역에서 주사선 (11) 상과 축적용량선(16) 상의 개구부(63A, 65A)에 대응한 콘택트 형성영역(82B)의 막두께가 예를 들면 1㎛이고, 주사선(11)과 축적용량선(16)에 대응한 영역 (82A)의 막두께가 2㎛인 것과 같은 감광성 수지패턴(82A, 82B)을 하프톤 노광기술에 의해 형성하고, 감광성 수지패턴(82A, 82B)을 마스크로서 내열금속층(34), 제2비정질 실리콘층(33), 제1비정질 실리콘층(31), 게이트 절연층(30) 및 제1의 금속층을 선택적으로 제거하여 유리기판(2)을 노출한다.

이어서 산소 플라즈마 등의 회화수단에 의해 상기 감광성 수지패턴(82A, 82B)의 막을 1㎛ 이상 감소시키면 도 7(b)와 도 8(b)에 나타낸 것처럼 감광성 수지패턴(82B)이 소실되어 상기 개구부(63A, 65A) 내에 내열금속층(34A, 34B)이 노출되는 것과 함께 주사선(11) 상과 축적용량선(16) 상에 막이 감소된 감광성 수지패턴(82C)을 그대로 남길 수 있다. 감광성 수지패턴(82C(흑영역)), 즉 게이트 전극(11A)의 패턴폭은 소스·드레인 배선 간의 치수에 마스크 맞춤 정밀도를 가산한 것이기 때문에, 소스·드레인 배선간을 4∼6㎛, 맞춤 정밀도를 ±3㎛로 하면 최소한 10∼12㎛으로 되며 이는 치수 정밀도로서 엄격한 것은 아니다. 또한 주사선(11)과 축적용량선(16)의 패턴폭도 저항값의 관계로부터 통상 10㎛ 이상으로 설정된다. 그러나 실시예 4에 있어서는 반도체층을 게이트 전극(11A) 보다 폭이 굵게 형성할 수 없기 때문에, 레지스터 패턴(82A)으로부터 (82C)로의 변환시에 레지스터 패턴이 등방적으로 1㎛ 막이 감소하면, 치수가 2㎛ 작아질 뿐만 아니라, 후속의 소스·드레인 배선 형성시의 마스크 맞춤 정밀도가 1㎛ 작아져 ±2㎛로 되며, 전자보다 후자의 영향이 프로세스적으로 엄격하다. 따라서 상기 산소 플라즈마 처리에서는 패턴 치수의 변화를 억제하기 위해 이방성을 강하게 하는 것이 바람직하다. 또는 레지스터 패턴의 치수 변화량을 예상하여 레지스터 패턴(82A)의 패턴 치수를 미리 크게 설계하는 프로세스적인 대응을 꾀하는 것이 바람직하다.

다음으로 도 8(b)에 나타낸 것처럼 게이트 전극(11A)의 측면에 절연층(76)을 형성한다. 이를 위해서는 도 15에 나타낸 것처럼, 주사선(11)(축적용량선(16)도 동일하며 여기에서는 도시를 생략한다)을 병렬로 묶는 배선(77)과 유리기판(2)의 외주부에서 전착 또는 양극 산화시에 전위를 주기위한 접속패턴(78)이 필요하고, 또한 플라즈마 CVD 장치에 의한 비정질 실리콘층(31, 33)과 실리콘 질화층(30) 및 SPT 등의 진공제막장치에 의한 내열금속층(34)의 적당한 마스크 수단을 이용한 제막영역(79)이 접속 패턴(78)보다 내측으로 한정되며, 접속 패턴(78)에 전위를 가할 수 있어야만 한다. 여기서 날카로운 날을 갖는 악어 모양 클립 등의 접속수단을 이용하여 접속패턴(78) 상의 감광성 수지패턴(82C(78))을 뚫어 접속패턴(78(주사선(11))에 ＋(플러스) 전위를 가하여 에틸렌글리콜을 주성분으로 하는 화성액 중에 유리기판(2)을 침투시켜 양극산화를 실시한다. 이 때, 주사선(11)이 AL계의 합금이면, 예를 들면, 화성전압 200V에서 0.3㎛의 막두께를 갖는 알루미나(AL2O3)가 형성된다. 전착의 경우에는 참고문헌 월간 「고분자 가공」(2002년 11월호)에 나타난 것과 같이 펜던트카르복실기 함유 폴리이미드 전착액을 이용하여 전착전압수V에서 0.3㎛의 막두께를 갖는 폴리이미드 수지층이 형성된다. 주사선(11)과 축적용량선(16)이 노출되어 있는 측면으로의 절연층 형성에 있어서 유의해야할 사항은, 후에 계속되는 제조공정의 어느 단계에서 적어도 주사선(11)의 병렬을 해제하지 않으면 액티브 기판(2)의 전기검사 뿐만 아니라, 액정표시장치로서의 실제동작에 지장이 생긴다는 것은 다시 말할 필요도 없을 것이다. 해제수단으로서는 레이저광의 조사에 의한 증산, 또는 스크라이브에 의한 기계적 절제(切除)가 간이적인데 상세한 설명은 생략한다.

절연층(76)의 형성후, 도 7(c)와 도 8(c)에 나타낸 것처럼 감광성 수지패턴 (82C)을 마스크로서 개구부(63A, 65A) 내의 내열 금속층(34A, 34B)과 제2비정질 실리콘층(33A, 33B)과 제1비정질 실리콘층(31A, 31B)과 게이트 절연층(30A, 30B)을 선택적으로 식각하여 각각 주사선(11)의 일부(73)와 축적 용량선(16)의 일부(75)를 노출한다.

상기 감광성 수지패턴(82C)을 제거한 후, 도 7(d)와 도 8(d)에 나타낸 것처럼 미세가공기술에 의해 게이트 전극(11A) 상에 내열 금속층(34A)과 제2비정질 실리콘층(33A)과 제1비정질 실리콘층(31A)과의 적층으로 이루어지는 섬 형상의 반도체층 영역을 선택적으로 남겨 주사선(11) 상의 게이트 절연층(30A)과 축적 용량선(16) 상의 게이트 절연층(30B)을 노출한다. 이 때, 개구부(63A, 65A) 내에 노출하고 있는 주사선(11)의 일부(73)와 축적 용량선(16)의 일부(75)는 감광성 수지패턴으로 덮어두면 주사선(11)의 일부(73)와 축적 용량선(16)의 일부(75)가 반도체층 영역의 형성시에 막이 감소되거나, 또는 변질하는 등의 결함을 용이하게 피할 수 있다. 즉 개구부(63A, 65A)의 주위에도 내열 금속층(34C)과 제2비정질 실리콘층(33C)과 제1비정질 실리콘층(31C)이 부분적으로 남게 되지만, 주사선(11)과 축적 용량선(16)으로의 콘택트 형성에 있어서는 어떠한 지장도 없다.

이후, 실시예 1과 동일하게 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명 도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 AL 또는 AL(Nd) 합금 박막층(35)과 투명 도전층(91)과 내열 금속층(34A)과 제2비정질 실리콘층(33A)을 식각하여 제거하고, 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각하는 것에 의해, 도 7(e)와 도 8(e)에 나타낸 것처럼 반도체층 영역(34A)(게이트 전극(11A))과 일부 겹쳐지도록 (91A)와 (35A)와의 적층으로 이루어져 소스 배선도 겸하는 신호선(12)과, (91B)와 (35B)와의 적층으로 이루어져 유사 화소전극(P22)도 겸하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 개구부(63A, 65A) 주위의 내열 금속층(34C)과 제2비정질 실리콘층(33C)과 제1비정질 실리콘층(31C)과 노출하고 있는 주사선의 일부(73)를 포함하여 주사선의 유사 전극단자(P5)와, 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다.

소스·드레인 배선(12, 21)의 형성후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 7(f)와 도 8(f)에 나타낸 것처럼 유사 화소전극(P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정 패널화하여, 본 발명의 실시예 4가 완료된다. 축적용량(15)의 구성에 관해서는 도 7(f)에, 화소전극(22)과 축적 용량선(16)이 게이트 절연층(30B)을 통하여 평면적으로 겹쳐져 있는 영역(51)(오른쪽 아랫 방향의 사선 표시부)이 축적용량(15)을 구성하는 경우를 예시한다.

상기와 같이 실시예 4에서는 하프톤 노광기술을 이용하여 주사선의 형성공정과 콘택트의 형성공정을 동일한 포토마스크로 처리하는 것에 의해 제조공정의 삭감을 추진하여 4매의 포토마스크를 이용하여 액정표시장치를 얻고 있는데, 본 발명자는 새로운 합리화의 조합이 존재하는 것을 발안하였으며, 이에 의해 상이한 내용의 4매 마스크·프로세스가 가능하게 되었고 이하에 이를 설명한다.

실시예 5에서는 우선 유리기판(2)의 1주면상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층으로서 예를 들면, Cr, Ta, Mo 등의 내열 금속 또는 이들의 합금이나 실리사이드를 피착한다. 주사선의 측면에 형성되는 절연층에 양극 산화층을 선택하는 경우에는 그 양극 산화층이 절연성을 보유할 필요가 있으며, 이 경우에 있어서의 적정 재료는 이미 설명한 대로이다.

다음으로 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 불순물로서 예를 들면 인을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3종류의 박막 층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, 또한 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열 금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들의 실리사이드로 이루어지는 박막층(34)을 피착한 후, 도 9(a)와 도 10(a)에 나타낸 것처럼 반도체층 형성영역, 즉 게이트 전극(11A) 상의 영역(84A)의 막두께가 예를 들면 2㎛이고, 주사선(11)과 축적 용량선(16)에 대응한 영역(84B)의 막두께가 1㎛인 것과 같은 감광성 수지패턴(84A, 84B)을 하프톤 노광기술에 의해 형성하고, 동일 패턴(84A, 84B)을 마스크로서 내열 금속층(34), 제2비정질 실리콘층(33), 제1비정질 실리콘층(31), 게이트 절연층(30) 및 제1의 금속층을 선택적으로 제거하여 유리기판(2)을 노출한다.

이어서 산소 플라즈마 등의 회화수단으로 상기 감광성 수지 패턴(84A, 84B)의 막을 1㎛이상 줄이면 도 9(b)와 도 10(b)에 나타낸 것처럼 감광성 수지 패턴(84B)이 소실되어 내열 금속층(34A, 34B)이 노출하는 것과 함께 반도체층 형성영역 상에만 막이 감소된 감광성 수지 패턴(84C)을 그대로 남길 수 있다. 감광성 수지 패턴(84C), 즉 반도체층 형성영역(게이트 전극(11A))의 패턴폭은 소스·드레인 배선 간의 치수에 마스크 맞춤 정밀도를 가산한 것이기 때문에, 소스·드레인 배선 간을 4∼6㎛, 맞춤 정밀도를 ±3㎛로 하면 최소한 10∼12㎛로 되어 치수 정밀도로서는 엄격하지 않다. 그러나 레지스터 패턴(84A)에서 (84C)로의 변환시에 레지스터 패턴의 막이 등방적으로 1㎛ 감소하면, 치수가 2㎛ 작아질 뿐만 아니라, 후속의 소스·드레인 배선형성시의 마스크 맞춤 정밀도가 1㎛ 작아져 ±2㎛로 되며, 전자보다 후자의 영향이 프로세스적으로는 엄격한 것이 된다. 따라서, 여기에서도 상기 산소 플라즈마 처리에서는 패턴치수의 변화를 억제하기 위해 이방성을 강하게 하는 것이 바람직하다. 또는 레지스터 패턴(84A)의 패턴 치수가 커지는 것 같은 노광·현상 조건에서 프로세스적인 대응을 꾀하는 등의 처치가 바람직하다.

다음으로 9(c)와 도 10(c)에 나타낸 것처럼 막이 감소된 감광성 수지 패턴(84C)을 마스크로서 내열 금속층(34A, 34B)과 제2비정질 실리콘층(33A, 33B)과 제1비정질 실리콘층(31A, 31B)을 선택적으로 식각하여 게이트 전극(11A) 상에 내열금속층(34A)과 제2비정질 실리콘층(33A)과 제1비정질 실리콘층(31A)과의 적층으로 이루어지는 반도체층 영역을 형성하고, 주사선(11) 상과 축적용량선(16) 상의 게이트 절연층(30A, 30B)을 각각 노출한다.

상기 감광성 수지패턴(84C)을 제거한 후, 게이트 전극(11A)의 측면에 절연층 (76)을 형성한다. 이를 위해서는 도 16에 나타낸 것처럼, 주사선(11)(축적 용량선(16)도 동일하며, 여기에서는 도시를 생략한다)을 병렬로 묶는 배선(77)과 유리기판(2)의 외주부에서 전착 또는 양극산화시에 전위를 가하기 위한 접속패턴(78)이 필요하며, 또한 플라즈마 CVD 장치에 의한 비정질 실리콘층(31, 33)과 실리콘 질화층(30) 및 SPT 등의 진공제막장치에 의한 내열금속층(34)의 적당한 마스크 수단을 이용한 제막영역(79)이 접속패턴(78)보다 내측으로 한정되어, 적어도 접속패턴(78)이 노출할 필요가 있다. 접속패턴(78)에 날카로운 날을 갖는 악어 모양 클립 등의 접속수단을 이용하여 주사선(11)에 ＋(플러스) 전위를 가하여 에틸렌글리콜을 주성분으로하는 화성액 중에서 유리기판(2)을 침투시켜 양극산화를 실시하면, 주사선(11)이 AL계의 합금인 경우, 예를 들면, 화성전압 200V에서 0.3㎛의 막두께를 갖는 알루미나(AL2O3)가 형성된다. 전착의 경우에는 전술한 것처럼 펜던트카르복실기 함유 폴리이미드 전착액을 이용하여 전착전압수V에서 0.3㎛의 막두께를 갖는 폴리이미드 수지층이 형성된다. 또한 실시예 5에 있어서는 절연층(76)을 형성하는 것에 의해 주사선(11) 및 축적 용량선(16) 상의 게이트 절연층(30A 및 30B)에 생긴 핀홀이 절연층인 알루미나 또는 폴리이미드 수지로 메워지기 때문에, 주사선(11) 및 축적 용량선(16)과 후술하는 소스·드레인 배선(12, 21) 간의 사이에 층간 단락이 억제되는 부차적인 효과도 발생한다.

또한 도 9(d)와 도 10(d)에 나타낸 것처럼 미세가공기술에 의해 화상표시부 이외의 영역에서 주사선(11)과 축적용량선(16)의 콘택트 형성영역에 개구부(63A, 65A)를 형성하여 개구부(63A, 65A) 내의 게이트 절연층(30A, 30B)을 선택적으로 제거하여 각각 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)를 노출한다.

그 후, 실시예 1과 동일하게 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 AL 또는 AL(Nd) 합금 박막층(35)와 투명도전층(91)과 제2비정질 실리콘층(33A)을 식각하여 제거하고, 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각하는 것에 의해, 도 9(e)와 도 10(e)에 나타낸 것처럼 반도체층 영역(34A)(게이트 전극(11A))과 일부 겹쳐지도록 (91A)와 (35A)와의 적층으로 이루어져 소스 배선도 겸하는 신호선(12)과, (91B)와 (35B)와의 적층으로 이루어져 유사 화소전극(P22)도 겸 하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 개구부(63A) 내에 노출하고 있는 주사선의 일부(73)를 포함하여 주사선의 유사 전극단자(P5)와, 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다.

소스·드레인 배선(12, 21)의 형성후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 9(f)와 도 10(f)에 나타낸 것처럼 유사 화소전극(P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정패널화하여, 본 발명의 실시예 5가 완료된다. 축적용량(15)은 도 9(f)에 나타낸 것처럼 화소전극(22)과 축적용량선(16)이 게이트 절연층(30B)을 통하여 평면적으로 겹쳐지고 있는 영역(51)(오른쪽 아랫 방향의 사선 표시부)으로 구성되어, 실시예 4와 동일하게 된다.

상기와 같이 실시예 5에서는 주사선의 형성공정과 반도체층의 형성공정 및 소스·드레인 배선의 형성공정과 화소전극의 형성공정에 있어서 하프톤 노광기술을 이용하여 동일한 마스크를 이용하여 처리하는 합리화에 의해 4매의 포토마스크를 이용하여 액정표시장치를 얻고 있는데, 종래에는 없었던 새로운 관점에서, 즉 사진 식각공정의 순서를 교체하는 것에 의해 더욱더 제조공정수를 삭감할 수 있었으며, 이를 실시예 6에서 설명한다.

실시예 6

실시예 6에서도 실시예 5와 동일하게 우선, 유리기판(2)의 1주면 상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층(92)으로서 예를 들면, Cr, Ta, Mo 등의 내열금속 또는 이들의 합금이나 실리사이드를 피착한다.

다음으로 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 불순물로서 예를 들면, 인을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3종류의 박막층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, 또한 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들의 실리사이드로 이루어지는 박막층(34)을 피착한 후, 미세가공기술에 의해 도 11(a)와 도 12(a)에 나타낸 것처럼 내열금속층(34A)과 제2비정질 실리콘층(33A)과 제1비정질 실리콘층(31A)과의 적층으로 이루어지는 반도체층 영역을 선택적으로 형성하여 게이트 절연층(30)을 노출한다.

이어서 도 11(b)와 도 12(b)에 나타낸 것처럼 콘택트 형성영역인 개구부(63A, 65A)에 대응한 영역(82B)의 막두께가 예를 들면 1㎛이고, 주사선(11)과 축적용량선(16)에 대응한 영역(82A)의 막두께가 2㎛인 것과 같은 감광성 수지패턴(82A, 82B)을 하프톤 노광기술에 의해 형성하고, 감광성 수지패턴(82A, 82B)을 마스크로서 적어도 게이트 절연층(30) 및 제1의 금속층(92)을 선택적으로 제거하여 유리기판(2)을 노출한다. 내열금속층(34A)과 제2비정질 실리콘층(33A)과 제1비정질 실리콘층(31A)과의 적층으로 이루어지는 반도체층 영역보다 약간 패턴폭을 크게 설정하여 감광성 수지패턴(82A)의 패턴폭을 설정하면, 합리적이긴 하지만, 절연 게이트형 트랜지스터의 사이즈가 약간 크게 되는 겸함이 생긴다. 반대로 감광성 수지패턴(82A)의 패턴폭을 상기의 적층으로 이루어지는 반도체층 영역보다 약간 작게 설정하면, 게이트 절연층(30) 및 제1의 금속층(92)의 식각시에 상기의 적층으로 이루어지는 반도체층이 마스크로 되어 반도체층도 식각되어 그 단면 형상이 테이퍼 가공되기 때문에, 어느 방법을 채용한다 하여도 상기의 적층으로 이루어지는 반도체층은 게이트 절연층(30A)과 게이트 전극(11A)보다 패턴폭이 작게 된다.

이어서 산소 플라즈마 등의 회화수단에 의해 상기 감광성 수지패턴(82A, 82B)의 막을 1㎛ 이상 줄이면, 도 11(c)와 도 12(c)에 나타낸 것처럼 감광성 수지패턴(82B)이 소실되어 개구부(63A, 65A) 내에 게이트 절연층(30A, 30B)이 노출되는 것과 함께 주사선(11) 상과 축적용량선(16) 상에 막이 감소된 감광성 수지패턴(82C)을 그대로 남길 수 있다. 상기 산소 플라즈마 처리에서는 패턴치수의 변화를 억제하기 위해 이방성을 강하게 하는 것이 바람직하다. 또는 레지스터 패턴의 치수 변화량을 예상하여 레지스터 패턴(82A)의 패턴치수를 미리 크게 설계하는 것으로 프로세스적인 대응을 꾀하는 등의 처치가 바람직한 것은 이미 설명한 대로이다.

이 후, 도 12(c)에 나타낸 것처럼 게이트 전극(11A)의 측면에 절연층(76)을 형성한다. 이를 위해서는 실시예 4와 동일하게, 도 15에 나타낸 것처럼, 주사선(11)을 병렬로 묶는 배선(77)과 유리기판(2)의 외주부에서 전착 또는 양극산화시에 전위를 가하기 위한 접속패턴(78)이 필요하고, 또한 플라즈마 CVD 장치에 의한 비정질 실리콘층(31, 33)과 실리콘 질화층(30, 32)과 SPT에 의한 내열금속층(34)의 적당한 마스크 수단을 이용한 제막영역(79)이 접속패턴(78)보다 내측으로 한정되어, 접속패턴(78)에 전위를 가할 수 있어야만 한다. 여기서 날카로운 날을 갖는 악어 모양 클립 등의 접속수단을 이용하여 접속패턴(78) 상의 감광성 수지패턴(82C(78))을 뚫어 주사선(11)에 ＋(플러스) 전위를 가하여 에틸렌글리콜을 주성분으로 하는 화성액 중에 유리기판(2)을 침투시켜 양극산화를 실시하여 양극산화층인 알루미나(AL2O3)층, 또는 전착에 의해 펜던트카르보실기 함유 폴리이미드 전착액을 이용하여 폴리이미드 수지층을 형성한다.

절연층(76)의 형성후, 도 11(d)와 도 12(d)에 나타낸 것처럼 막이 감소된 감광성 수지패턴(82C)을 마스크로서 개구부(63A, 65A) 내의 게이트 절연층(30A, 30B)을 선택적으로 식각하여 각각 주사선(11)의 일부(73)와 축적용량선(16)의 일부(75)를 노출한다.

그 후, 막이 감소된 감광성 수지패턴(82C)을 제거하고, 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 AL 또는 AL(Nd) 합금 박막층(35)과 투명도전층(91)과 제2 비정질 실리콘층(33A)을 식각하여 제거하고, 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각하는 것에 의해, 도 11(e)와 도 12(e)에 나타낸 것처럼 반도체 영역(34A)과 일부 겹쳐지도록 (91A)와 (35A)와의 적층으로 이루어져 소스 배선도 겸하는 신호선(12)과, (91B)와 (35B)와의 적층으로 이루어져 유사 화소전극(P22)도 겸하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 개구부(63A) 내에 노출하고 있는 주사선의 일부(73)를 포함하여 주사선의 유사 전극단자(P5)와, 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다.

소스·드레인 배선(12, 21)의 형성후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 11(f)와 도 12(f)에 나타낸 것처럼 유사 화소전극 (P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정 패널화하여, 본 발명의 실시예 5가 완료된다. 축적용량(15)은 도 11(f)에 나타낸 것처럼 화소전극(22)과 축적 용량선(16)이 게이트 절연층(30B)을 통하여 평면적으로 겹쳐지고 있는 영역(51)(오른쪽 아랫 방향의 사선 표시부)으로 구성되어, 실시예 4와 동일하게 된다.

실시예 3에서 나타낸 것처럼 주사선(11)과 칼라필터(9) 상의 대향전극(14)과의 사이에 직류전류가 흘러 액정이 열화하지 않도록 적당한 절연층을 노출한 주사선에 부여될 수 있는 경우, 반도체층 영역을 형성하는 때에 게이트 절연층을 제거하여 주사선을 노출하는 것에 의해 콘택트 형성공정을 삭감하는 것도 가능하게 된다. 여기서 실시예 7에서는 주사선의 형성공정과 반도체층의 형성공정을 하프톤 노광기술에 의해 삭감한 결과, 노출하는 주사선의 측면에는 전착 또는 양극산화에 의해 절연층을 형성하여 주사선과 신호선과의 교차를 가능하게 한 후, 유리기판 상에 절연층으로서 종래대로 패시베이션 절연층을 이용하는 것에 의해 노출한 주사선을 재차 절연화한 액정표시장치를 얻고자 하는 것이다.

실시예 7

실시예 7에서는 우선, 유리기판(2)의 1주면 상에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.3㎛ 정도의 제1의 금속층(92)을 피착한다. 이어서 유리기판(2)의 전면에 PCVD 장치를 이용하여 게이트 절연층이 되는 제1의 SiNx층(30), 불순물을 거의 포함하지 않고 절연 게이트형 트랜지스터의 채널이 되는 제1비정질 실리콘층(31), 및 불순물을 포함하여 절연 게이트형 트랜지스터의 소스·드레인이 되는 제2비정질 실리콘층(33)과 3종류의 박막층을 예를 들면, 0.3－0.2－0.05㎛ 정도의 막두께로 차례대로 피착하고, 또한 SPT 등의 진공제막장치를 이용하여 막두께 0.1㎛ 정도의 내열 금속층으로서 예를 들면, Ti, Cr, Mo 등의 내열금속 또는 이들의 실리사이드로 이루어지는 박막층(34)을 피착한 후, 도 13(a)와 도 14(a)에 나타낸 것처럼 반도체층 형성영역 즉 게이트 전극(11A) 상의 영역(84A1)과, 주사선(11) 과 신호선(12)이 교차하는 영역근방의 (84A2)와, 축적 용량선(16)과 신호선(12)이 교차하는 영역근방의 (84A3)과, 축적용량 형성영역 즉, 대부분의 축적용량(16)선 상의 (84A4)의 막두께가 예를 들면 2㎛이고, 게이트 전극(11A)도 겸하는 주사선(11)과 축적 용량선(16)에 대응한 감광성 수지패턴(84B)의 막두께가 1㎛인 것과 같은 감광성 수지패턴(84A1∼84A4) 및 (84B)를 하프톤 노광기술에 의해 형성하고, 감광성 수지패턴(84A1∼84A4) 및 (84B)를 마스크로서 내열금속층(34), 제2비정질 실리콘층(33), 제1비정질 실리콘층(31) 및 게이트 절연층(30)을 비롯해 제1의 금속층(92)도 선택적으로 제거하여 유리기판(2)을 노출한다.

이와 같이 하여 게이트 전극(11A)도 겸하는 주사선(11)과 축적 용량선(16)에 대응한 다층막 패턴을 얻은 후, 산소 플라즈마 등의 회화수단에 의해 상기 감광성 수지패턴(84A1∼84A4) 및 (84B)의 막을 1㎛ 이상 줄이면, 감광성 수지패턴(84B)이 소실되어, 도 13(b)와 도 14(b)에 나타낸 것처럼 내열 금속층(34A, 34B)이 노출하는 것과 함께 게이트 전극(11A) 상과, 주사선(11)과 신호선(12)이 교차하는 근방영역과, 축적용량선(16)과 신호선(12)이 교차하는 근방영역과, 축적용량(16)선의 대부분 상에 막이 감소된 감광성 수지패턴(84C1∼84C4)을 그대로 남길 수 있다. 상기 산소 플라즈마 처리에서는 후속의 소스·드레인 배선 형성공정에 있어서의 마스크 맞춤 정밀도가 저하되지 않도록 이방성을 강하게 하여 패턴치수의 변화를 억제하는 것이 바람직하다는 것은 이미 설명한 대로이다.

이 후, 도 14(b)에 나타낸 것처럼 게이트 전극(11A)의 측면에 절연층(76)을 형성한다. 이를 위해서는 도 17에 나타낸 것처럼, 주사선(11)(축적 용량선(16)도 동일하며, 여기에서는 도시를 생략한다)을 병렬로 묶는 배선(77)과 유리기판(2)의 외주부에서 전착 또는 양극산화시에 전위를 가하기 위한 접속패턴(78)이 필요하고, 또한 플라즈마 CVD 장치에 의한 비정질 실리콘층(31, 33)과 실리콘 질화층(30, 32)과 SPT에 의한 내열금속층(34)의 적당한 마스크 수단을 이용한 제막영역(79)이 접속패턴(78)보다 내측으로 한정되어, 접속패턴(78)에 전위를 가할 수 있어야만 한다. 여기서 날카로운 날을 갖는 악어 모양 클립 등의 접속수단을 이용하여 접속패턴(78) 상의 감광성 수지패턴(84C5(78))을 뚫어 접속패턴(78)(주사선(11))에 ＋(플러스)전위를 가하여 에틸렌글리콜을 주성분으로 하는 화성액 중에 유리기판(2)을 침투시켜 양극산화를 실시하여 양극 산화층인 알루미나(AL2O3)층, 또는 전착에 의해 펜던트카르보실기 함유 폴리이미드 전착액을 이용하여 폴리이미드 수지층을 형성한다.

이어서 도 13(c)와 도 14(c)에 나타낸 것처럼 막이 감소된 감광성 수지패턴(84C1∼84C4)을 마스크로서 게이트 전극(11A) 상과, 주사선(11)과 신호선(12)이 교차하는 영역근방에 내열금속층(34A)과 제2비정질 실리콘(33A)과 제1비정질 실리콘(31A)과 게이트 절연층(30A)으로 이루어지는 적층을 선택적으로 남기고, 축적 용량선(16)과 신호선(12)이 교차하는 영역근방과 대부분의 축적용량(16)선 상에 내열 금속층(34B)과 제2비정질 실리콘(33B)과 제1비정질 실리콘(31B)과 게이트 절연층(30B)으로 이루어지는 적층을 선택적으로 남기는 것과 함께, 주사선(11) 상의 내열 금속층(34A)과 제2비정질 실리콘층(33A)과 제1비정질 실리콘층(31A)과 게이트 절연층(30A)을 식각하여 주사선(11)을 노출하는 것과 동시에 축적 용량선(16) 상의 내 열금속층(34B)과 제2비정질 실리콘층(33B)과 제1비정질 실리콘층(31B)과 게이트 절연층(30B)을 식각하여 축적용량 형성영역 이외의 축적 용량선(16)을 노출한다.

상기 감광성 수지패턴(84C1∼84C4)을 제거한 후에는 유리기판(2)의 전면에 SPT 등의 진공제막장치를 이용하여 막두께 0.1∼0.2㎛ 정도의 투명 도전층(91)으로서 예를 들면, IZO 또는 ITO 또는 이들의 혼합체를 피착하고, 또한 저저항 금속층으로서 막두께 0.3㎛ 정도의 AL 또는 AL(Nd) 합금 박막층(35)을 차례대로 피착한 후, 미세가공기술에 의해 AL 또는 AL(Nd) 합금 박막층(35)과 투명 도전층(91)과 제2비정질 실리콘층(33A)을 식각하여 제거하고, 제1비정질 실리콘층(31A)을 0.05∼0.1㎛ 정도 남겨 식각 하는 것에 의해, 도 13(d)와 도 14(d)에 나타낸 것처럼 반도체층 영역(34A)(게이트 전극(11A))과 일부 겹쳐지도록 (91A)와 (35A)와의 적층으로 이루어지는 신호선도 겸하는 소스배선(12)과, (91B)와 (35B)와의 적층으로 이루어지는 유사 화소전극(P22)도 겸하는 절연 게이트형 트랜지스터의 드레인 전극(21)을 선택적으로 형성하고, 소스·드레인 배선(12, 21)의 형성과 동시에 노출하고 있는 주사선(11)의 일부를 포함하여 주사선의 유사 전극단자(P5)와, 신호선(12)의 일부로 이루어지는 유사 전극단자(P6)도 동시에 형성한다.

소스·드레인 배선(12, 21)의 형성후, 유리기판(2)의 전면에 투명성의 절연층으로서 PCVD 장치를 이용하여 0.3㎛ 정도의 막두께의 제2의 SiNx층을 피착하여 패시베이션 절연층(37)으로 하고, 도 13(e)와 도 14(e)에 나타낸 것처럼 유사 화소전극(P22) 상과 유사 전극단자(P5, P6) 상에 각각 개구부(38, 63, 64)를 형성하고, 각 개구부 내의 패시베이션 절연층과 저저항 금속층(35A∼35C)을 선택적으로 제거 하여 투명 도전성의 화소전극(22)과 투명 도전성의 전극단자(5A, 6A)의 대부분을 노출한다.

이와 같이 하여 얻어진 액티브 기판(2)과 칼라필터(9)를 맞붙여 액정 패널화하여, 본 발명의 실시예 7이 완료된다. 축적용량(15)의 구성에 관해서는 도 13(e)에, 화소전극(22)과 축적 용량선(16)이 내열 금속층(34B)과 제2비정질 실리콘(33B)과 제1비정질 실리콘(31B)과 게이트 절연층(30B)을 개입시켜 평면적으로 겹쳐지고 있는 영역(51)(오른쪽 아랫 방향의 사선 표시부)이 축적용량(15)을 구성하는 경우를 예시하고 있으며, 이는 절연층(76)이 부가된 것을 제외하면 실시예 3과 실질적으로 동일하다.

절연 게이트형 트랜지스터의 소스·드레인과 투명 도전층과의 사이에 내열금속층을 개재시켜 전기적인 접속을 확보하고, 투명 도전층과 저저항 금속층과의 적층으로 이루어져 신호선도 겸하는 소스 배선과 유사 화소전극도 겸하는 드레인 전극을 형성하고, 패시베이션 절연층으로의 개구부 형성공정에 있어서 유사 화소전극 상의 패시베이션 절연층을 비롯해 저저항 금속층도 제거하는 것으로 투명 도전성의 화소전극을 얻는 공정삭감이 본 발명의 주안점이다. 또한 주사선과 신호선의 전극단자도 화소전극과 동일하게 투명 도전층에서 구성된다고 하는 구조적인 특징이 있다.

또한, 반도체층의 형성시에 게이트 절연층을 제거하여 주사선을 노출하여 콘택트 형성공정을 합리화하는 기술, 및 하프톤 노광기술을 병용하여 콘택트와 반도 체층을 1매의 포토마스크를 이용하여 형성하는 합리화 기술, 및 주사선과 콘택트 또는 주사선과 반도체층을 1매의 포토마스크를 이용하여 형성하는 합리화 기술과 의 조합이 서로 작용하여, 사진 식각공정수를 종래의 5회 보다 더 삭감할 수 있어 4매 또는 3매의 포토마스크를 이용하여 액정표시장치를 제작하는 것이 가능하게 되어, 액정표시장치의 비용삭감의 관점에서 평가했을 때도 공업적인 가치는 매우 크다. 더욱이 이들의 공정의 패턴 정밀도는 그다지 높지 않기 때문에 제품의 수율이나 품질에 큰 영향을 주지 않는 것도 생산관리를 용이하게 한다.

본 발명의 요건은 상기의 설명으로부터도 분명하게 되듯이, 액티브 기판의 제작에 대하여 절연 게이트형 트랜지스터의 소스·드레인과 투명 도전층과의 사이에 내열금속층을 개재시켜 전기적인 접속을 확보하고, 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선도 겸하는 소스 배선과 유사 화소전극도 겸하는 드레인 배선을 형성한 후, 패시베이션 절연층으로의 개구부 형성시에 유사 화소전극 상의 저저항 금속층을 선택적으로 제거하는 것으로 화소전극을 형성하는 점과, 그 이외의 구성에 관해서는 주사선, 게이트 절연층 등의 재질이나 막두께 등이 상이한 표시장치용 반도체장치, 또는 그 제조방법의 차이도 본 발명의 범주에 속하는 것은 자명하며, 수직배향의 액정을 이용한 액정표시장치에 있어서도 본 발명의 유용성은 변하지 않고, 또한 절연 게이트형 트랜지스터의 반도체층도 비정질 실리콘으로 한정되지 않는다는 것은 자명하다.

Claims (17)

1주면(主面) 상에 적어도 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판(액티브 기판)과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서,

투명 도전층과 저저항 금속층과의 적층으로 이루어져 신호선도 겸하는 소스 배선과, 유사 화소전극도 겸하는 드레인 배선이 불순물을 포함하는 제2의 반도체층과 내열금속층을 통하여 채널로 되는 불순물을 포함하지 않는 제1의 반도체층에 접속되고,

제1의 투명성 절연기판 상의 패시베이션 절연층에 형성된 개구부 내의 상기 유사 화소전극 상의 저저항 금속층이 제거되어 노출한 투명 도전층을 화소전극으로 하는 것을 특징으로 하는 액정표시장치.

제1항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선이 형성되고,

게이트 전극 상에 1층 이상의 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층이 게이트 전극보다 폭이 굵은 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 게이트 전극과 겹쳐지도록 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스전극 상과 게이트 절연층 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 게이트 절연층 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 게이트 절연층 상에 상기 개구부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 하는 액정표시장치.

제1항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선이 형성되고,

게이트 전극 상에 게이트 전극보다 폭이 굵고, 주사선과 신호선의 교차점 근방에 주사선보다 폭이 굵고, 게이트 절연층과 불순물을 포함하지 않는 제1의 반도체층과의 적층이 섬 형상으로 형성되고,

게이트 전극 상의 제1의 반도체층 상에 게이트 전극과 겹쳐지도록 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고, 주사선과 신호선의 교차점의 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층이 섬 형상으로 형성되고,

상기 소스 전극 상과 제1의 투명성 절연기판 상과, 주사선과 신호선의 교차점 상의 내열금속층 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 화상표시부 이외의 영역에서 제1의 투명성 절연기판 상에 주사선의 일부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 하는 액정표시장치.

제1항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

상기 주사선 상에 1층 이상의 게이트 절연층이 형성되고,

게이트 전극 상의 게이트 절연층 상에 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층 과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 제1의 투명성 절연기판 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 상기 개구부 상과 개구부 주변의 제1의 반도체층과 제2의 반도체층과 내열금속층과의 적층 상에 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 하는 액정표시장치.

제1항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

상기 주사선 상에 1층 이상의 게이트 절연층이 형성되고,

게이트 전극 상의 게이트 절연층 상에 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 제1의 투명성 절연기판 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 상기 개구부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 하는 액정표시장치.

제1항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

상기 주사선 상에 1층 이상의 게이트 절연층이 형성되고,

게이트 전극 상의 게이트 절연층 상에 상기 게이트 절연층보다 약간 작은 불순물을 포함하지 않는 제1의 반도체층이 섬 형상으로 형성되고,

상기 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부가 형성되어 개구부 내에 주사선의 일부가 노출하고,

상기 소스 전극 상과 제1의 투명성 절연기판 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속층이 적층된 투명 도전성의 화소전극과, 상기 개구부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 하는 액정표시장치.

제1항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어져 그 측면에 절연층을 갖는 주사선이 형성되고,

게이트 전극 상과, 주사선과 신호선의 교차점 근방의 주사선 상에 게이트 절연층과 불순물을 포함하지 않는 제1의 반도체층과의 적층이 섬 형상으로 형성되고,

게이트 전극 상의 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 한쌍의 소스·드레인 전극이 형성되고, 주사선과 신호선의 교차점 상의 제1의 반도체층 상에 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층이 형성되고,

상기 소스 전극 상과, 제1의 투명성 절연기판 상과, 주사선과 신호선의 교차점의 내열금속층 상에 투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선과, 상기 드레인 전극 상과 제1의 투명성 절연기판 상에 그 주변에 저저항 금속 층이 적층된 투명 도전성의 화소전극과, 화상표시부 이외의 영역에서 제1의 투명성 절연기판 상에 주사선의 일부를 포함하여 투명 도전성의 주사선의 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 투명 도전성의 신호선의 전극단자가 형성되고,

상기 화소전극 상과, 상기 주사선의 전극단자 상과 신호선의 전극단자 상에 개구부를 갖는 패시베이션 절연층이 상기 제1의 투명성 절연기판 상에 형성되는 것을 특징으로 하는 액정표시장치.

제4항, 제5항, 제6항 및 제7항에 있어서, 주사선의 측면에 형성된 절연층이 유기 절연층인 것을 특징으로 하는 액정표시장치.

제4항, 제5항, 제6항 및 제7항에 있어서, 제1의 금속층이 양극산화 가능한 금속층으로 이루어져 주사선의 측면에 형성된 절연층이 양극 산화층인 것을 특징으로 하는 액정표시장치.

1주면 상에 적어도 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 게이트 전극도 겸하는 주사선과 소스 배선도 겸하는 신호선과, 드레인 배선에 접속된 화소전극을 갖는 단위화소가 이차원의 매트릭스로 배열된 제1의 투명성 절연기판(액티브 기판)과, 상기 제1의 투명성 절연기판과 대향하는 제2의 투명성 절연기판 또는 칼라필터와의 사이에 액정을 충진하여 이루어지는 액정표시장치에 있어서, 적어도,

게이트 전극 상에 게이트 절연층을 통하여 불순물을 포함하지 않는 제1의 반도체층과 불순물을 포함하는 제2의 반도체층과 내열금속층과의 적층으로 이루어지는 반도체층을 형성하는 공정과,

투명 도전층과 저저항 금속층과의 적층으로 이루어지는 신호선도 겸하는 절연 게이트형 트랜지스터의 소스 배선과, 유사 화소전극도 겸하는 드레인 배선을 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극을 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선을 형성하는 공정과,

1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

게이트 전극 상에 게이트 전극보다 폭이 굵게 상기 내열 금속층과 제2비정질 실리콘층과 제1비정질 실리콘층으로 이루어지는 적층을 섬 형상으로 형성하여 게이트 절연층을 노출하는 공정과,

화상표시부 이외의 영역에서 주사선 상의 게이트 절연층에 개구부를 형성하 여 주사선의 일부를 노출하는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 게이트 절연층 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 상기 개구부를 포함하여 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선을 형성하는 공정과,

1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

화상표시부 이외의 영역에서 주사선 상에 개구부를 가지며, 게이트 전극 상의 반도체층 형성영역의 막두께가 다른 영역보다 두꺼운 감광성 수지패턴을 형성하 는 공정과,

상기 감광성 수지패턴을 마스크로서 상기 개구부 내의 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층을 제거하여 게이트 절연층을 노출하는 공정과,

상기 감광성 수지패턴의 막두께를 감소시켜 상기 내열금속층을 노출하는 공정과,

상기 막두께가 감소된 감광성 수지패턴을 마스크로서 게이트 전극 상에 게이트 전극보다 폭이 굵게 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층으로 이루어지는 적층을 섬 형상으로 형성하여 게이트 절연층을 노출하는 것과 함께 상기 개구부 내의 게이트 절연층을 제거하여 주사선의 일부를 노출하는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 게이트 절연층 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 상기 개구부를 포함하여 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖 는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층으로 이루어지는 주사선을 형성하는 공정과,

1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

게이트 전극 상에 게이트 전극보다 폭이 굵게, 주사선과 신호선의 교차점 근방에 주사선보다 폭이 굵게 상기 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층과 게이트 절연층으로 이루어지는 적층을 섬 형상으로 형성하여 주사선을 노출하는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 제1의 투명성 절연기판 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 화상표시부 이외의 영역에서 주사선 상에 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전 성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층과 1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

주사선에 대응하여, 화상표시부 이외의 영역에서 주사선의 콘택트(개구부) 상의 막두께가 다른 영역보다 얇은 감광성 수지패턴을 형성하는 공정과,

상기 감광성 수지패턴을 마스크로서 상기 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층과 게이트 절연층과 제1의 금속층을 차례대로 식각하는 공정과,

상기 감광성 수지패턴의 막두께를 감소시켜 상기 개구부 내에 내열금속층을 노출하는 공정과,

주사선의 측면에 절연층을 형성하는 공정과,

상기 막두께가 감소된 감광성 수지패턴을 마스크로서 상기 개구부 내의 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층과 게이트 절연층을 식각하여 주사선의 일부를 노출하는 공정과,

게이트 전극 상에 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층으로 이루어지는 적층을 섬 형상으로 형성하여 게이트 절연층을 노출하는 것과 함께, 상기 개구부를 보호하여 개구부의 주위에 내열금속층과 제2비정질 실리콘층과 제1 비정질 실리콘층을 남기는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 제1의 투명성 절연기판 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 상기 개구부 상 및 그 주변부 상에 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층과 1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

주사선에 대응하여, 게이트 전극 상의 반도체층 형성영역 상의 막두께가 다른 영역보다 두꺼운 감광성 수지패턴을 형성하는 공정과,

상기 감광성 수지패턴을 마스크로서 상기 내열금속층과 제2비정질 실리콘층 과 제1비정질 실리콘층과 게이트 절연층과 제1의 금속층을 차례대로 식각하는 공정과,

상기 감광성 수지패턴의 막두께를 감소시켜 상기 내열금속층을 노출하는 공정과,

상기 막두께가 감소된 감광성 수지패턴을 마스크로서 게이트 전극 상에 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층으로 이루어지는 적층을 섬 형상으로 형성하여 게이트 절연층을 노출하는 공정과,

주사선의 측면에 절연층을 형성하는 공정과,

화상표시부 이외의 영역에서 주사선 상에 개구부를 형성하여 상기 개구부 내에 주사선의 일부를 노출하는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 제1의 투명성 절연기판 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 상기 개구부 상에 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전 성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층과 1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

반도체층 형성영역에 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층으로 이루어지는 적층을 섬 형상으로 형성하여 게이트 절연층을 노출하는 공정과,

주사선에 대응하여, 화상표시부 이외의 영역에서 주사선의 콘택트(개구부) 상의 막두께가 다른 영역보다 얇은 감광성 수지패턴을 형성하는 공정과,

상기 감광성 수지패턴을 마스크로서 적어도 상기 게이트 절연층과 제1의 금속층을 차례대로 식각하는 공정과,

상기 감광성 수지패턴의 막두께를 감소시켜 상기 개구부 내에 게이트 절연층을 노출하는 공정과,

주사선의 측면에 절연층을 형성하는 공정과,

상기 막두께가 감소된 감광성 수지패턴을 마스크로서 상기 개구부 내의 게이트 절연층을 제거하여 주사선의 일부를 노출하는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 제1의 투명성 절연기판 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 상기 개구부 상에 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

제10항에 있어서, 제1의 투명성 절연기판의 1주면 상에 1층 이상의 제1의 금속층과 1층 이상의 게이트 절연층과 불순물을 포함하지 않는 제1비정질 실리콘층과 불순물을 포함하는 제2비정질 실리콘층과 내열금속층을 차례대로 피착하는 공정과,

주사선에 대응하여, 게이트 전극 상과, 주사선과 신호선의 교차점 근방의 주사선 상의 막두께가 다른 영역보다 두꺼운 감광성 수지패턴을 형성하는 공정과,

상기 감광성 수지패턴을 마스크로서 상기 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층과 게이트 절연층과 제1의 금속층을 차례대로 식각하는 공정과,

상기 감광성 수지패턴의 막두께를 감소시켜 주사선 상의 내열금속층을 노출 하는 공정과,

주사선의 측면에 절연층을 형성하는 공정과,

상기 막두께가 감소된 감광성 수지패턴을 마스크로서 주사선 상의 내열금속층과 제2비정질 실리콘층과 제1비정질 실리콘층과 게이트 절연층을 차례대로 식각하여 주사선을 노출하는 공정과,

투명 도전층과 저저항 금속층을 피착한 후, 저저항 금속층과 투명 도전층과 내열금속층과 제2비정질 실리콘층을 선택적으로 제거하고, 제1의 투명성 절연기판 상에 게이트 전극과 일부 겹쳐지도록 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 소스 배선(신호선) 및 유사 화소전극이 되는 드레인 배선과, 화상표시부 이외의 영역에서 주사선 상에 저저항 금속층과 투명 도전층과의 적층으로 이루어지는 주사선의 유사 전극단자와, 화상표시부 이외의 영역에서 신호선의 일부로 이루어지는 신호선의 유사 전극단자를 형성하는 공정과,

패시베이션 절연층을 피착한 후, 상기 유사 화소전극 상 및 주사선과 신호선의 유사 전극단자 상에 개구부를 형성하고, 상기 개구부 내의 패시베이션 절연층과 저저항 금속층을 제거하여 상기 개구부 내에 투명 도전성의 화소전극 및 투명 도전성의 주사선의 전극단자와 투명 도전성의 신호선의 전극단자를 노출하는 공정을 갖는 것을 특징으로 하는 액정표시장치의 제조방법.

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