KR20180057764A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20180057764A
KR20180057764A KR1020160155155A KR20160155155A KR20180057764A KR 20180057764 A KR20180057764 A KR 20180057764A KR 1020160155155 A KR1020160155155 A KR 1020160155155A KR 20160155155 A KR20160155155 A KR 20160155155A KR 20180057764 A KR20180057764 A KR 20180057764A
Authority
KR
South Korea
Prior art keywords
transistor
blocking layer
electrode
layer
active pattern
Prior art date
Application number
KR1020160155155A
Other languages
English (en)
Other versions
KR102554862B1 (ko
Inventor
김일주
이철곤
정미혜
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020160155155A priority Critical patent/KR102554862B1/ko
Priority to US15/816,224 priority patent/US10249696B2/en
Publication of KR20180057764A publication Critical patent/KR20180057764A/ko
Priority to US16/289,283 priority patent/US10734465B2/en
Priority to US16/983,077 priority patent/US11251251B2/en
Priority to KR1020230088421A priority patent/KR20230110685A/ko
Priority to KR1020230088418A priority patent/KR20230109124A/ko
Application granted granted Critical
Publication of KR102554862B1 publication Critical patent/KR102554862B1/ko

Links

Images

Classifications

    • H01L27/3272—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H01L27/3262—
    • H01L27/3265—
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

표시 장치는 화소 영역과 주변 영역을 포함한 기판; 상기 기판의 화소 영역에 제공된 복수의 화소들; 상기 복수의 화소들 각각에 연결된 스캔 배선 및 데이터 배선; 상기 화소 영역에 제공되며 상기 스캔 배선 및 상기 데이터 배선에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터를 구비한 트랜지스터; 상기 트랜지스터에 연결된 발광 소자; 상기 기판과 상기 제1 트랜지스터 사이에 제공되며, 상기 제1 트랜지스터에 전기적으로 연결된 제1 차단층; 및 상기 기판과 상기 제2 트랜지스터 사이에 제공되며, 상기 제2 트랜지스터에 전기적으로 연결된 제2 차단층을 포함할 수 있다. 상기 제1 차단층은 상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제2 차단층은 상기 제2 트랜지스터의 소스 전극 또는 드레인 전극 중 어느 하나의 전극에 연결될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
특히 근래의 표시 장치는 고해상도 요구가 커짐에 따라 화소의 사이즈는 작아지는 데 반하여 화소에 포함되는 회로의 구조가 점차 복잡해지고 있다.
본 발명은 고해상도 구현이 용이한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 영역과 주변 영역을 포함한 기판; 상기 기판의 화소 영역에 제공된 복수의 화소들; 상기 복수의 화소들 각각에 연결된 스캔 배선 및 데이터 배선; 상기 화소 영역에 제공되며 상기 스캔 배선 및 상기 데이터 배선에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터를 구비한 트랜지스터; 상기 트랜지스터에 연결된 발광 소자; 상기 기판과 상기 제1 트랜지스터 사이에 제공되며, 상기 제1 트랜지스터에 전기적으로 연결된 제1 차단층; 및 상기 기판과 상기 제2 트랜지스터 사이에 제공되며, 상기 제2 트랜지스터에 전기적으로 연결된 제2 차단층을 포함할 수 있다. 여기서, 상기 제1 차단층은 상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제2 차단층은 상기 제2 트랜지스터의 소스 전극 또는 드레인 전극 중 어느 하나의 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 차단층은 상기 제1 트랜지스터의 일부와 중첩되고, 상기 제2 차단층은 상기 제2 트랜지스터의 일부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 차단층과 상기 제2 차단층은 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 트랜지스터는, 상기 기판 상에 제공된 액티브 패턴; 상기 액티브 패턴 상에 제공된 게이트 전극; 및 상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함할 수 있다. 여기서, 상기 소스 전극은 상기 제2 차단층에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 차단층은 상기 제2 트랜지스터의 상기 액티브 패턴이 제공되지 않은 상기 기판의 일면으로 유입되는 광을 차단하는 광차단층일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 차단층과 상기 액티브 패턴 사이에 제공된 버퍼층; 및 상기 버퍼층 상에 순차적으로 제공된 게이트 절연층, 제1 절연층, 및 제2 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연층 상에 제공된 하부 전극 및 상기 제1 절연층 상에 제공된 상부 전극을 포함할 수 있다. 여기서, 상기 하부 전극과 상기 상부 전극은 상기 제1 절연층을 사이에 두고 스토리지 커패시터를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 전극은 상기 제2 트랜지스터의 상기 게이트 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판과 상기 버퍼층 사이에 제공된 하부 전극 및 상기 게이트 절연층 상에 제공된 상부 전극을 포함할 수 있다. 상기 하부 전극과 상기 상부 전극은 상기 버퍼층 및 상기 게이트 절연층을 사이에 두고 스토리지 커패시터를 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 차단층은 상기 하부 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는, 상기 기판 상에 제공된 액티브 패턴; 상기 액티브 패턴 상에 제공된 게이트 전극; 및 상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함할 수 있다. 상기 제1 차단층은 상기 액티브 패턴이 제공되지 않은 상기 기판의 일면으로 유입되는 광을 차단하는 광차단층일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연층 상에 제공된 발광 제어 배선; 상기 발광 제어 배선과 상기 제2 트랜지스터에 연결된 제3 트랜지스터; 및 상기 제3 트랜지스터에 연결된 제3 차단층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제3 차단층은 상기 제3 트랜지스터의 일부와 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 트랜지스터는, 상기 기판 상에 제공된 액티브 패턴; 상기 액티브 패턴 상에 제공된 게이트 전극; 및 상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함할 수 있다. 상기 게이트 전극은 상기 제3 차단층에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 차단층은 상기 제3 트랜지스터의 상기 액티브 패턴이 제공되지 않은 상기 기판의 일면으로 유입되는 광을 차단하는 광차단층일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 차단층은 상기 제1 및 제2 차단층과 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 제어 배선은 상기 데이터 배선과 동일한 층에 제공될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 데이터 배선과 스캔 배선에 연결되어 데이터 신호를 제1 노드로 공급하는 제1 트랜지스터; 상기 제1 노드에 일측 단자가 연결되고, 타측 단자가 제2 노드에 연결된 스토리지 커패시터; 일측 단자가 상기 제2 노드에 연결되고 타측 단자가 제2 전원에 연결된 발광 소자; 상기 제1 노드에 인가되는 전압값에 대응되는 전류를 제1 전원으로부터 상기 발광 소자를 경유하여 상기 제2 전원으로 공급하는 제2 트랜지스터; 상기 제2 트랜지스터와 발광 제어 배선에 연결된 제3 트랜지스터; 및 상기 제1 내지 제3 트랜지스터 각각의 액티브 패턴 하부에 제공되며 대응되는 트랜지스터에 연결된 제1 내지 제3 차단층을 포함할 수 있다. 여기서, 상기 제1 내지 제3 차단층 중 적어도 어느 하나의 차단층은 상기 제2 트랜지스터의 소스 전극에 연결되고, 나머지 차단층은 대응되는 트랜지스터의 게이트 전극에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 고해상도를 구현하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1에 도시된 화소의 실시예를 나타내는 회로도이다.
도 3은 도 2에 도시된 화소의 구동을 나타내는 구동 타이밍도 이다.
도 4는 도 2의 화소를 구현한 평면도로서, 각 트랜지스터의 위치를 도시한 평면도이다.
도 5는 도 4의 화소를 상세하게 표시한 평면도이다.
도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7a 내지 도 7e는 도 5에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
도 8은 도 2의 화소를 다른 형태로 구현한 평면도이다.
도 9는 도 8의 Ⅱ ~ Ⅱ' 선에 따른 단면도이다.
도 10a 내지 도 10d는 도 8에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 주사 구동부(110), 데이터 구동부(120), 화소들(PXL)을 포함하는 화소부(130), 및 타이밍 제어부(150)를 포함할 수 있다.
상기 화소부(130)는 스캔 배선들(S1 ~ Sn) 및 데이터 배선들(D1 ~ Dm)에 의해 구획되는 영역에 위치하는 화소들(PXL)을 구비한다. 도 1에 도시된 화소부(130)는 m x n개의 화소들(PXL)을 포함하는 것으로 도시되어 있다. 상기 화소들(PXL)은 외부로부터 제1 전원(ELVDD) 및 제2 전원(ELVSS)을 공급받는다. 본 발명의 일 실시예에서, 상기 제2 전원(ELVSS)은 상기 제1 전원(ELVDD)보다 낮은 전압으로 설정될 수 있다. 이와 같은 화소들(PXL)은 상기 스캔 배선들(S1 ~ Sn)로 공급되는 스캔 신호에 대응하여, 데이터 신호를 공급받는다. 상기 데이터 신호를 공급받은 화소들(PXL)은 상기 데이터 신호에 대응하여 상기 제1 전원(ELVDD)으로부터 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어하면서 소정 휘도의 빛을 생성한다.
도 1에 도시된 상기 화소부(130) 내 화소들(PXL) 각각은 단위 화소(unit pixel)에 포함되는 서브 화소(subpixel)일 수 있다. 즉, 상기 화소들(PXL) 각각은 적색(Red), 녹색(Green), 청색(Blue), 및 백색(White) 중 어느 하나의 색상을 나타내는 서브 화소일 수 있으나, 이에 한정되는 것은 아니다.
상기 타이밍 제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 주사 구동 제어 신호(SCS)를 생성한다. 상기 타이밍 제어부(150)에서 생성된 상기 데이터 구동 제어 신호(DCS)는 상기 데이터 구동부(120)로 공급되고, 상기 주사 구동 제어 신호(SCS)는 상기 주사 구동부(110)로 공급된다. 그리고, 상기 타이밍 제어부(150)는 외부로부터 공급되는 데이터를 재정렬하여 상기 데이터 구동부(120)로 재정렬된 데이터(Data)를 공급한다.
상기 주사 구동부(110)는 상기 타이밍 제어부(150)로부터 상기 주사 구동 제어 신호(SCS)를 공급받는다. 상기 주사 구동 제어 신호(SCS)를 공급받은 상기 주사 구동부(110)는 상기 스캔 배선들(S1 ~ Sn)로 상기 스캔 신호를 공급한다. 상기 스캔 배선들(S1 ~ Sn)로 상기 스캔 신호가 공급되면, 상기 화소들(PXL)이 선택된다.
또한, 상기 주사 구동 제어 신호(SCS)를 공급받은 상기 주사 구동부(110)는 발광 제어 배선들(E1 ~ En)로 동작 제어 신호를 공급하는 발광 제어 구동부(미도시)를 포함할 수 있다. 상기 동작 제어 신호는 상기 화소들(PXL)의 발광 시간을 제어하고 상기 화소들(PXL)의 초기화 및 문턱 전압을 보상하기 위하여 사용될 수 있다.
상기 데이터 구동부(120)는 상기 데이터 구동 제어 신호(DCS)에 대응하여 상기 데이터 배선들(D1 ~ Dm)로 상기 데이터 신호를 공급한다. 상기 데이터 배선들(D1 ~ Dm)로 공급되는 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급된다. 이를 위하여, 상기 데이터 구동부(120)는 상기 스캔 신호와 동기되도록 상기 데이터 배선들(D1 ~ Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 구동부(120)는 각 화소(PXL)로부터 발광 소자의 전류 정보를 추출하는 보상부를 포함할 수 있다. 상기 보상부는 상기 발광 제어 배선들(E1 ~ En)로 상기 동작 제어 신호가 공급되는 센싱 기간 동안 상기 화소들(PXL) 각각에 포함되는 상기 발광 소자의 전류 값을 추출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 동시 발광(Simultaneous Emission) 방식으로 구동될 수 있다.
상기 동시 발광 방식에 따르면, 한 프레임의 기간은, 전체 화소(PXL) 각각에 복수의 데이터 신호가 전달 및 기입(programming)되는 어드레싱 기간 및 전체 화소(PXL)에 데이터 신호 기입이 완료된 후 전체 화소(PXL) 각각이 기입된 상기 데이터 신호 각각에 따라 발광하는 발광 기간을 포함한다. 본 발명의 일 실시예에서는 상기 데이터 신호 입력은 순차적으로 수행되지만, 상기 발광 소자의 발광은 상기 데이터 신호 입력이 완료된 후 전체적으로 일괄 수행될 수 있다.
보다 구체적으로, 본 발명의 일 실시예에서 각 화소(PXL)는 크게 제1 구간(화소(PXL) 내의 상기 발광 소자의 구동 전압을 초기화하는 초기화 단계), 제2 구간(상기 발광 소자의 구동 트랜지스터의 문턱 전압을 보상하는 문턱 전압 보상 단계), 제3 구간(복수의 화소들(PXL) 각각에 상기 데이터 신호가 전달되는 어드레싱 단계), 및 제4 구간(복수의 화소들(PXL) 각각의 발광 소자가 상기 데이터 신호에 대응하여 발광하는 발광 단계)을 포함하여 구동될 수 있다.
상기 제3 구간은 각 스캔 배선(S1 ~ Sn) 별로 순차적으로 수행되나, 나머지 구간은 상기 화소부(130) 전체에서 동시에 일괄적으로 수행될 수 있다. 상기 제1 내지 제4 구간에 대한 상세한 설명은 도 2 및 도 3을 참조하여 후술하기로 한다.
도 2는 도 1에 도시된 화소의 실시예를 나타내는 회로도이며, 도 3은 도 2에 도시된 화소의 구동을 나타내는 구동 타이밍도 이다. 도 2에는 i번째 행(i는 n보다 작은 자연수), j번째 열(j는 m 보다 작은 자연수)에 위치한 화소(PXL)가 도시되어 있다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 발광 소자(OLED), 데이터 배선(Dj), 스캔 배선(Si), 및 발광 제어 배선(Ei)을 포함할 수 있다. 또한, 상기 화소(PXL)는 상기 데이터 배선(Dj), 상기 스캔 배선(Si), 및 상기 발광 제어 배선(Ei)에 각각 연결된 화소 회로부를 포함할 수 있다.
상기 발광 소자(OLED)의 애노드 전극은 상기 화소 회로부에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 전원(ELVSS)에 접속된다. 상기 발광 소자(OLED)는 상기 화소 회로부로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 이를 위하여, 상기 표시 장치의 구동 기간 동안 상기 제2 전원(ELVSS)은 제1 전원(ELVDD) 보다 낮은 전압으로 설정될 수 있다.
상기 화소 회로부는 데이터 신호(Data)에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 상기 화소 회로부는 제1 내지 제3 트랜지스터(T1 ~ T3), 스토리지 커패시터(Cst), 및 보조 커패시터(Coled)를 구비할 수 있다.
상기 제1 트랜지스터(T1; 스위칭 트랜지스터)는 상기 데이터 배선(Dj)과 제2 트랜지스터(T2) 사이에 위치하며 상기 데이터 배선(Dj)과 상기 제2 트랜지스터(T2)의 게이트 전극에 각각 연결된다. 상기 제1 트랜지스터(T1)는 상기 스캔 배선(Si)으로 스캔 신호(Scan_1 ~ Scan_n)가 공급될 때 턴-온되어 상기 데이터 배선(Dj)과 상기 제2 트랜지스터(T2)의 상기 게이트 전극을 전기적으로 연결시킨다. 이와 같은 상기 제1 트랜지스터(T1)는 상기 스캔 배선(Si)을 통해 제공받은 상기 스캔 신호(Scan_1 ~ Scan_n)에 따라 턴-온되어 상기 데이터 배선(Dj)으로부터 제공받은 상기 데이터 신호(Data)를 상기 제2 트랜지스터(T2)의 상기 게이트 전극으로 전달하는 스위칭 동작을 수행할 수 있다. 이를 위해, 상기 제1 트랜지스터(T1)는 상기 스캔 배선(Si)에 연결된 게이트 전극, 상기 데이터 배선(Dj)에 연결된 드레인 전극, 및 제1 노드(N1)에 연결된 소스 전극을 포함할 수 있다. 상기 제1 트랜지스터(T1)의 게이트 전극은 도전 물질로 구성된 제1 차단층과 연결될 수 있다. 여기서, 상기 제1 차단층은 상기 제1 트랜지스터(T1)의 하부에 배치되며 상기 제1 트랜지스터(T1)와 부분적으로 중첩될 수 있다.
상기 제2 트랜지스터(T2; 구동 트랜지스터)는 상기 제1 트랜지스터(T1)와 상기 제3 트랜지스터(T3) 사이에 위치할 수 있다. 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 노드(N1)에 연결되고, 소스 전극은 상기 발광 소자(OLED)의 애노드 전극에 연결되며 드레인 전극은 상기 제3 트랜지스터(T3)에 연결되어 상기 제1 전원(ELVDD)에 연결될 수 있다. 이와 같이, 상기 제2 트랜지스터(T2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다. 상기 제2 트랜지스터(T2)의 상기 소스 전극은 도전 물질로 구성된 제2 차단층과 연결될 수 있다. 여기서, 상기 제2 차단층은 상기 제2 트랜지스터(T2)의 하부에 제공되어 상기 제2 트랜지스터(T2)와 부분적으로 중첩될 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 전원(ELVDD)과 상기 제2 트랜지스터(T2) 사이에 위치하며 상기 제1 전원(ELVDD)과 상기 제2 트랜지스터(T2)에 각각 연결된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 발광 제어 배선(Ei)에 연결된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 발광 제어 배선(Ei)으로 인가되는 동작 제어 신호(GC)에 의해 턴-온/오프가 결정될 수 있다. 상기 제3 트랜지스터(T3)는 상기 발광 제어 배선(Ei)에 연결된 게이트 전극, 상기 제1 전원(ELVDD)에 연결된 드레인 전극, 및 상기 제2 트랜지스터(T2)의 상기 드레인 전극에 연결된 소스 전극을 포함할 수 있다. 상기 제3 트랜지스터(T3)의 드레인 전극은 도전 물질로 구성된 제3 차단층과 연결될 수 있다. 여기서, 상기 제3 차단층은 상기 제3 트랜지스터(T3)의 하부에 배치되며 상기 제3 트랜지스터(T3)와 부분적으로 중첩될 수 있다.
도 2에 있어서, 상기 제1 내지 제3 트랜지스터(T1 ~ T3)는 모두 NMOS로 구현되도록 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 내지 제3 트랜지스터(T1 ~ T3)는 PMOS로 구현될 수도 있다.
상기 스토리지 커패시터(Cst)는 상기 데이터 신호(Data)에 대응되는 전압을 저장하며 상기 제1 노드(N1)와 제2 노드(N2)에 각각 연결된다.
상기 보조 커패시터(Coled)는 상기 발광 소자(OLED)의 애노드 전극 및 캐소드 전극에 의해 생성되는 기생 커패시터의 용량을 고려하여 상기 스토리지 커패시터(Cst)와 커플링 효과를 활용하도록 연결될 수 있다.
각 화소(PXL)는 동시 발광 방식으로 구동될 수 있으며, 이러한 경우 하나의 프레임은 제1 구간(초기화 기간, 이하 "a"이라 함), 제2 구간(문턱전압 보상 기간, 이하 "b"라 함), 제3 구간(어드레싱 기간, 이하 "c"라 함), 및 제4 구간(발광 기간, 이하 "d"라 함)을 포함하여 구현될 수 있다.
상기 제1 구간(a)은 상기 발광 소자(OLED)에 인가된 전압을 초기화하는 단계이다. 상기 제1 구간(a)은 상기 발광 소자(OLED)의 캐소드 전극이 일정한 전압으로 고정되는 경우 상기 발광 소자(OLED)의 애노드 전극에 인가되는 전압을 0V로 설정하는 기간일 수 있다. 본 발명의 일 실시예에서는 상기 제1 구간(a) 중 발생하는 누설 전류를 차단하기 위해 상기 발광 소자(OLED)의 캐소드 전극에 인가되는 전압을 0V 보다 높은 전압으로 설정할 수 있다.
상기 제1 구간(a) 동안 상기 제1 전원(ELVDD)은 로우 레벨(일 예로, 0V)로 인가되고, 상기 스캔 신호(Scan_1 ~ Scan_n)는 대응하는 스캔 배선으로 하이 레벨로 인가되고, 상기 동작 제어 신호(GC)는 하이 레벨로 인가되며, 상기 데이터 신호(Data)는 로우 레벨로 인가될 수 있다. 이때, 상기 데이터 신호(Data)는 상기 발광 소자(OLED)의 애노드 전극으로 인가된 전압을 신속히 초기화하기 위해 소정의 하이 레벨로도 인가될 수 있다. 또한, 상기 제1 구간(a)동안 상기 제2 전원(ELVSS)은 소정의 하이 레벨로 인가될 수 있다.
이러한 상기 제1 구간(a) 동안 상기 발광 소자(OLED)의 애노드 전극에 쌓인 전하는 상기 0V 전압에 의해 빠르게 방전되며, 상기 발광 소자(OLED)의 전압도 빠르게 초기화될 수 있다.
상기 제2 구간(b)은 상기 제2 트랜지스터(T2)의 문턱 전압을 보상하는 단계이다. 상기 제2 구간(b) 동안 상기 제2 트랜지스터(T2)의 문턱 전압이 상기 스토리지 커패시터(Cst)에 저장되는데, 이는 이후 각 화소(PXL)에 상기 데이터 신호(Data)가 충전될 때 상기 제2 트랜지스터(T2)의 문턱 전압 편차에 의한 불량을 제거할 수 있다.
상기 제2 구간(b) 동안 상기 제1 전원(ELVDD)은 하이 레벨로 인가되고, 상기 스캔 신호(Scan_1 ~ Scan_n) 및 상기 동작 제어 신호(GC)는 각각 하이 레벨로 인가되며, 상기 데이터 신호(Data)는 상기 제1 구간(a)에서와 동일한 레벨로 인가될 수 있다. 이때, 상기 데이터 신호(Data)는 상기 제2 트랜지스터(T2)를 턴-온시키기 위한 소정의 하이 레벨로 인가될 수 있다.
상기 제2 구간(b) 동안 각 화소(PXL)에 인가되는 신호들, 상기 제1 전원(ELVDD), 상기 제i 스캔 신호(Scan), 상기 동작 제어 신호(GC), 상기 데이터 신호(Data), 및 상기 제2 전원(ELVSS)은 각각 설정된 레벨의 전압값으로 복수의 화소들(PXL)에 동시에 인가될 수 있다. 상기와 같은 신호의 인가에 따라 상기 제2 구간(b) 동안 상기 제1 내지 제3 트랜지스터(T1 ~ T3)는 턴-온되고, 상기 스토리지 커패시터(Cst)에는 상기 제2 트랜지스터(T2)의 문턱 전압에 대응되는 전압이 충전될 수 있다.
상기 제3 구간(c)은 각 화소(PXL)에 연결된 스캔 배선들(S1 ~ Sn)에 상기 스캔 신호(Scan_1 ~ Scan_n)가 순차적으로 인가되고, 이에 대응하여 각 화소(PXL)의 데이터 배선(도 1의 D1 ~ Dm)으로 데이터 신호(Data)가 인가되는 단계이다. 이때 상기 제2 전원(ELVSS)은 상기 제1 및 제2 구간(a, b)에서와 동일한 레벨로 인가될 수 있다.
상기 제3 구간(c) 동안 상기 동작 제어 신호(GC)는 로우 레벨로 인가될 수 있다. 상기 동작 제어 신호(GC)가 로우 레벨로 인가됨에 따라 상기 제3 트랜지스터(T3)는 턴-오프되며, 이에 따라 상기 제1 전원(ELVDD)은 상기 제3 구간(c) 동안 어떠한 레벨의 전압으로 제공되어도 무방하다. 본 발명의 일 실시예에서, 상기 제1 전원(ELVDD)은 상기 제3 구간(c) 동안 하이 레벨로 인가될 수 있다.
본 발명의 일 실시예에 따른 화소(PXL)의 경우, 상기 제3 구간(c) 동안 하이 레벨의 스캔 신호(Scan_1 ~ Scan_n)가 인가되어 상기 제1 트랜지스터(T1)가 턴-온되고, 이에 대해 소정의 레벨 값을 갖는 데이터 신호(Data)가 상기 제1 트랜지스터(T1)의 드레인 전극 및 소스 전극을 경유하여 상기 제1 노드(N1)에 인가된다. 이때, 상기 스토리지 커패시터(Cst)의 양단 전압은 상기 데이터 신호(Data)의 전압 변화에 따라 변할 수 있다. 또한, 본 발명의 일 실시예에 따른 화소(PXL)의 경우, 상기 제3 구간(c) 동안 상기 제3 트랜지스터(T3)가 턴-오프 되어 상기 발광 소자(OLED)와 상기 제1 전원(ELVDD) 간에 전류 경로가 형성되지 않는다. 이로 인해, 상기 제3 구간(c) 동안 상기 발광 소자(OLED)는 발광되지 않는다.
상기 제4 구간(d)은 상기 발광 소자(OLED)가 상기 제3 구간(c)에 입력된 상기 데이터 신호(Data)에 대응하여 발광하는 발광 기간이다.
상기 제4 구간(d) 동안 상기 제1 전원(ELVDD)은 하이 레벨로 인가되고, 상기 스캔 신호(Scan1 ~ Scan_n)는 로우 레벨로 인가되며, 상기 동작 제어 신호(GC)는 하이 레벨로 인가될 수 있다. 이때, 상기 데이터 신호(Data)는 상기 제1 트랜지스터(T1)에 누설 전류가 발생하지 않게 하는 소정의 레벨로 인가될 수 있다.
상기 제4 구간(d) 동안 각 화소(PXL)로 인가되는 신호들, 즉, 상기 제1 전원(ELVDD), 상기 스캔 신호(Scan), 상기 동작 제어 신호(GC), 및 상기 데이터 신호(Data)는 각각 설정된 레벨의 값으로 동시에 인가될 수 있다. 상기와 같은 신호의 인가에 따라 상기 제4 구간(d) 동안 상기 제1 트랜지스터(T1)는 턴-오프되고, 상기 제2 및 제3 트랜지스터(T2, T3)는 턴-온될 수 있다. 상기 제2 및 제3 트랜지스터(T2, T3)의 턴-온에 의해 상기 제1 전원(ELVDD)과 상기 발광 소자(OLED) 사이에 전류 경로가 형성되어 상기 제2 트랜지스터(T2)의 게이트 전극과 소스 전극 사이의 전압에 대응되는 전류가 상기 발광 소자(OLED)로 인가된다. 이로 인해, 상기 발광 소자(OLED)는 광을 발광할 수 있다.
도 4는 도 2의 화소를 구현한 평면도로서, 각 트랜지스터의 위치를 도시한 평면도이고, 도 5는 도 4의 화소를 상세하게 표시한 평면도이며 도 6은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다. 도 4 내지 도 6에 있어서, 설명의 편의를 위해, 하나의 화소에 제공되는 배선들에 있어서, 스캔 신호가 인가되는 스캔 배선을 “스캔 배선(SL)”이라 하고, 동작 제어 신호가 인가되는 발광 제어 배선을 “발광 제어 배선(EL)”, 데이터 신호가 인가되는 데이터 배선을 “데이터 배선(DL)”, 제1 전원(ELVDD)이 인가되는 전원 배선을 “전원 배선(PL)”으로 표시한다.
도 2 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함한다.
상기 기판(SUB)은 화소 영역과, 상기 화소 영역의 적어도 일측에 제공된 주변 영역을 포함할 수 있다. 상기 화소 영역은 상기 화소들(PXL)이 제공되며 영상이 표시되는 영역이고, 상기 주변 영역은 상기 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않는 영역일 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선(SL), 데이터 배선(DL), 발광 제어 배선(EL), 및 전원 배선(PL)을 포함할 수 있다.
상기 스캔 배선(SL)은 제1 방향(DR1)으로 연장된 제1 부분과, 상기 제1 부분으로부터 돌출되어 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 제2 부분을 포함할 수 있다. 상기 스캔 배선(SL)에는 스캔 신호가 제공될 수 있다.
상기 발광 제어 배선(EL)은 상기 제2 방향(DR2)으로 연장되며 상기 데이터 배선(DL)과 이격되도록 배치될 수 있다. 상기 발광 제어 배선(EL)에는 동작 제어 신호가 제공될 수 있다.
상기 데이터 배선(DL)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된다.
상기 전원 배선(PL)은 상기 제2 방향(DR2)을 따라 연장되며 상기 데이터 배선(DL)과 이격되도록 배치될 수 있다. 상기 전원 배선(PL)에는 제1 전원(ELVDD)이 제공될 수 있다.
각 화소(PXL)는 제1 내지 제3 차단층(SDL1 ~ SDL3), 제1 내지 제3 트랜지스터(T1 ~ T3), 스토리지 커패시터(Cst), 발광 소자(OLED), 및 브릿지 패턴(BRP)을 포함할 수 있다.
상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 상기 기판(SUB) 상에 제공될 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 단일층 또는 다중층으로 형성될 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 상기 기판(SUB)의 배면으로 유입되는 광을 차단할 수 있다. 여기서, 상기 제1 차단층(SDL1)은 평면 상에서 볼 때 상기 제1 트랜지스터(T1)와 부분적으로 중첩될 수 있다. 제2 차단층(SDL2)은 평면 상에서 볼 때 상기 제2 트랜지스터(T2)와 부분적으로 중첩될 수 있다. 또한, 상기 제3 차단층(SDL3)은 평면 상에서 볼 때 상기 제3 트랜지스터(T3)와 부분적으로 중첩될 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다.
상기 제1 게이트 전극(GE1)은 상기 스캔 배선(SL)에 연결된다. 상기 제1 게이트 전극(GE1)은 상기 스캔 배선(SL)의 일부로 제공될 수 있으나, 이에 한정되지 않는다. 예를 들어, 상기 제1 게이트 전극(GE1)은 상기 스캔 배선(SL)으로부터 돌출된 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1), 상기 제1 소스 전극(SE1), 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 액티브 패턴(ACT1)은 상기 제1 게이트 전극(GE1)과 중첩된 부분에 해당한다. 상기 제1 소스 전극(SE1)은 일단이 상기 제1 액티브 패턴(ACT1)에 연결되고, 그 타단이 제2 컨택홀(CH2)을 통해 상기 브릿지 패턴(BRP)에 연결된다. 상기 제1 드레인 전극(DE1)은 일단이 상기 제1 액티브 패턴(ACT1)에 연결되고, 그 타단이 제1 컨택홀(CH1)을 통해 상기 데이터 배선(DL)에 연결된다.
이와 같은 상기 제1 트랜지스터(T1)는 평면 상에서 볼 때 상기 제1 차단층(SDL1)과 일부 중첩된다. 특히, 상기 제1 트랜지스터(T1)의 상기 제1 액티브 패턴(ACT1)은 상기 제1 차단층(SDL1)에 중첩된다. 이로 인해, 상기 기판(SUB)의 배면으로부터 광이 유입될 때, 상기 제1 차단층(SDL1)은 상기 제1 액티브 패턴(ACT1)을 커버하여 상기 광이 상기 제1 액티브 패턴(ACT1)으로 진행하는 것을 차단할 수 있다.
상기 제1 차단층(SDL1)은 제1 연결 배선(CNL1), 제3 및 제4 컨택홀(CH3, CH4)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 상기 제1 연결 배선(CNL1)의 일측은 상기 제3 컨택홀(CH3)을 통해 상기 제1 게이트 전극(GE1)에 연결되고, 그 타측은 상기 제4 컨택홀(CH4)을 통해 상기 제1 차단층(SDL1)에 연결된다. 이로 인해, 상기 제1 게이트 전극(GE1)과 상기 제1 차단층(SDL1)은 전기적으로 연결될 수 있다. 따라서, 상기 제1 차단층(SDL1)에는 상기 제1 게이트 전극(GE1)으로 제공되는 전압과 동일한 레벨의 전압이 인가될 수 있다. 상기 제1 차단층(SDL1)은 상기 기판(SUB) 상에서 최우선으로 배치되는 구성요소일 수 있다.
상술한 바와 같이, 상기 제1 차단층(SDL1)이 상기 제1 게이트 전극(GE1)에 전기적으로 연결되면, 구동 트랜지스터인 상기 제2 트랜지스터(T2)의 게이트 전압 충전에 유리할 수 있다.
만일, 상기 제1 차단층(SDL1)이 상기 제1 소스 전극(SE1)에 연결되면, 상기 제1 게이트 전극(GE1)으로 제공되는 상기 스캔 신호에 의해 상기 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 상기 제1 소스 전극(SE1) 사이에서 기생 커패시터가 발생될 수 있다. 이로 인해, 상기 제1 트랜지스터(T1)의 전기적 특성이 저하될 수 있다.
따라서, 상기 제1 차단층(SDL1)을 상기 제1 게이트 전극(GE1)에 전기적으로 연결하는 것이 상기 제1 및 제2 트랜지스터(T1, T2)의 전기적 특성에 유리할 수 있다.
상기 제2 트랜지스터(T2)는 상기 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)에 연결된다. 상기 브릿지 패턴(BRP)은 상기 제2 게이트 전극(GE2)과 상기 제1 소스 전극(SE1) 사이를 연결한다. 상기 브릿지 패턴(BRP)은 상기 제2 컨택홀(CH2)과 제5 컨택홀(CH5)을 통해 상기 제2 게이트 전극(GE2)을 상기 제1 소스 전극(SE1)에 연결한다.
또한, 상기 제2 게이트 전극(GE2)은 평면 상에서 볼 때 상기 제2 방향(DR2)을 따라 연장되며 후술할 스토리지 커패시터(Cst)의 하부 전극(LE)과 일체로 제공될 수 있다. 즉, 상기 제2 게이트 전극(GE2)은 상기 하부 전극(LE)과 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2)과, 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 평면 상에서 볼 때 상기 제2 게이트 전극(GE2)과 일부 중첩될 수 있다. 상기 제2 트랜지스터(T2)의 상기 제2 소스 전극(SE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되며 그 타단이 제2 연결 배선(CNL2) 및 제12 컨택홀(CH12)을 통해 상기 발광 소자(OLED)의 애노드(AD)에 연결된다. 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되며 그 타단이 상기 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결된다.
이와 같은 상기 제2 트랜지스터(T2)는 평면 상에서 볼 때 제2 차단층(SDL2)과 일부 중첩된다. 특히, 상기 제2 트랜지스터(T2)의 상기 제2 액티브 패턴(ACT2)은 상기 제2 차단층(SDL2)에 중첩된다. 이로 인해, 상기 기판(SUB)의 배면으로부터 광이 유입될 때, 상기 제2 차단층(SDL2)은 상기 제2 액티브 패턴(ACT2)을 커버하여 상기 광이 상기 제2 액티브 패턴(ACT2)으로 진행하는 것을 차단할 수 있다.
상기 제2 차단층(SDL2)은 상기 제2 연결 배선(CNL2), 제9 및 제10 컨택홀(CH9, CH10)을 통해 상기 제2 트랜지스터(T2)의 상기 제2 소스 전극(SE2)에 연결될 수 있다. 상기 제2 연결 배선(CNL2)의 일측은 상기 제9 컨택홀(CH9)을 통해 상기 제2 소스 전극(SE2)에 연결되고, 그 타측은 상기 제10 컨택홀(CH10)을 통해 상기 제2 차단층(SDL2)에 연결된다. 이로 인해, 상기 제2 소스 전극(SE2)과 상기 제2 차단층(SDL2)은 전기적으로 연결될 수 있다. 따라서, 상기 제2 차단층(SDL2)에는 상기 제2 소스 전극(SE2)으로 제공되는 전압과 동일한 레벨의 전압이 인가될 수 있다. 상기 제2 차단층(SDL2)은 상기 제1 차단층(SDL1)과 마찬가지로 상기 기판(SUB) 상에서 최우선으로 배치되는 구성요소일 수 있다.
상술한 바와 같이, 상기 제2 차단층(SDL2)이 상기 제2 소스 전극(SE2)에 전기적으로 연결되면, 상기 제2 전원(ELVSS)의 스윙 폭 마진을 확보할 수 있다. 이러한 경우, 상기 제2 트랜지스터(T2)의 상기 제2 게이트 전극(GE2)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제2 차단층(SDL2)은 상기 제2 소스 전극(SE2)에 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 차단층(SDL2)은 상기 제2 게이트 전극(GE2)과도 전기적으로 연결될 수 있다.
만일, 상기 제2 차단층(SDL2)이 상기 제2 게이트 전극(GE2)에 전기적으로 연결되면, 상기 제2 트랜지스터(T2)의 온 전류(Ion)가 커질 수 있다. 이러한 경우, 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가할 수 있으며 커플링에 안정적일 수 있으나, 상기 제2 트랜지스터(T2)의 길이가 증가하여 네가티브 문턱 전압으로 갈수록 상기 제2 전원(ELVSS)의 스윙 폭이 커질 수 있다. 상기 제2 트랜지스터(T2)는 도시된 바와 같이 누설 전류를 방지하기 위해 복수개로 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)와 마찬가지로 하나로 제공될 수 있다.
상기 제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함한다.
상기 제3 게이트 전극(GE3)은 상기 발광 제어 배선(EL)과 제7 컨택홀(CH7)을 통해 연결된 제3 연결 배선(CNL3)일 수 있다. 따라서, 상기 제3 연결 배선(CNL3)에는 상기 발광 제어 배선(EL)에 제공되는 상기 동작 제어 신호가 인가될 수 있다. 상기 제3 연결 배선(CNL3)은 평면 상에서 볼 때 상기 발광 제어 배선(EL)과 중첩될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 제3 연결 배선(CNL3)의 일부로 제공될 수 있으나, 이에 한정되지 않고, 예를 들어 상기 제3 연결 배선(CNL3)으로부터 돌출된 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3), 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일단이 상기 제3 액티브 패턴(ACT3)에 연결되고, 그 타단이 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결된다. 상기 제3 드레인 전극(DE3)은 일단이 상기 제3 액티브 패턴(ACT3)에 연결되고, 그 타단이 제8 컨택홀(CH8)을 통해 상기 전원 배선(PL)에 연결된다.
이와 같은 상기 제3 트랜지스터(T3)는 평면 상에서 볼 때 상기 제3 차단층(SDL3)과 일부 중첩된다. 특히, 상기 제3 트랜지스터(T3)의 상기 제3 액티브 패턴(ACT3)은 상기 제3 차단층(SDL3)에 중첩된다. 이로 인해, 상기 기판(SUB)의 배면으로부터 광이 유입될 때, 상기 제3 차단층(SDL3)은 상기 제3 액티브 패턴(ACT3)을 커버하여 상기 광이 상기 제3 액티브 패턴(ACT3)으로 진행하는 것을 차단할 수 있다.
상기 제3 차단층(SDL3)은 상기 제3 연결 배선(CNL3), 제6 컨택홀(CH6), 및 상기 제7 컨택홀(CH7)을 통해 상기 제3 트랜지스터(T3)의 상기 제3 게이트 전극(GE3)에 연결될 수 있다. 상기 제3 연결 배선(CNL3)의 일측은 상기 제6 컨택홀(CH6)을 통해 상기 제3 차단층(SDL3)에 연결되고, 그 타측은 상기 제7 컨택홀(CH7)을 통해 상기 제3 게이트 전극(GE3)에 연결될 수 있다. 이로 인해, 상기 제3 차단층(SDL3)과 상기 제3 게이트 전극(GE3)은 전기적으로 연결될 수 있다. 따라서, 상기 제3 차단층(SDL3)에는 상기 제3 게이트 전극(GE3)으로 제공되는 전압과 동일한 레벨의 전압이 인가될 수 있다. 상기 제3 차단층(SDL3)은 상기 제1 및 제2 차단층(SDL1, SDL3)과 마찬가지로 상기 기판(SUB) 상에서 최우선으로 배치되는 구성요소일 수 있다.
상술한 바와 같이, 상기 제3 차단층(SDL3)이 상기 제3 게이트 전극(GE3)에 전기적으로 연결되면, 온 전류(Ion)가 커져서 상기 제3 트랜지스터(T3)의 전기적 특성이 향상될 수 있다.
만일, 상기 제3 차단층(SDL3)이 상기 제3 소스 전극(SE3)에 연결되면, 상기 제3 차단층(SDL3)이 상기 제3 게이트 전극(GE3)에 연결되는 것 보다 초기화 시간이 오래 소요될 수 있다.
따라서, 상기 제3 차단층(SDL3)을 상기 제3 게이트 전극(GE3)에 전기적으로 연결하는 것이 상기 제3 트랜지스터(T3)의 전기적 특성에 유리할 수 있다.
상기 제3 트랜지스터(T3)는 도시된 바와 같이 누설 전류를 방지하기 위해 복수개로 제공될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)와 마찬가지로 하나로 제공될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)은 상기 제2 트랜지스터(T2)의 상기 제2 게이트 전극(GE2)으로 이루어질 수 있다. 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)은 제1 절연층(IL1)을 사이에 두고 상기 제2 게이트 전극(GE2)과 중첩하며, 평면 상에서 볼 때 상기 제2 게이트 전극(GE2)의 대부분을 커버한다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다.
상기 발광 소자(OLED)는 상기 애노드 전극(AD), 캐소드 전극(CD), 및 상기 애노드 전극(AD)과 상기 캐소드 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 애노드 전극(AD)은 각 화소(PXL)에 대응하는 화소 영역 내에 제공된다. 상기 애노드 전극(AD)은 제11 컨택홀(CH11)과 상기 제12 컨택홀(CH12)을 통해 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)과, 상기 제2 트랜지스터(T2)의 상기 제2 소스 전극(SE2)에 연결된다. 상기 제11 컨택홀(CH11)과 상기 제12 컨택홀(CH12) 사이에는 상기 제2 연결 배선(CNL2)이 제공될 수 있다. 상기 제2 연결 배선(CNL2)은 상기 상부 전극(UE), 상기 제2 소스 전극(SE2), 및 상기 애노드 전극(AD)을 서로 연결하는 구성요소일 수 있다.
다시, 도 2 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 상기 기판(SUB) 상에 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)이 제공될 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 상기 기판(SUB) 상에서 서로 이격될 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 단일 금속으로 형성될 수도 있으나, 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한, 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 단일층 또는 다중층으로 형성될 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 상기 기판(SUB)의 배면으로 유입되는 광이 상기 제1 내지 제3 액티브 패턴(ACT1 ~ ACT3)으로 진행하는 것을 차단할 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 상기 기판(SUB)의 배면으로부터 광이 상기 제1 내지 제3 트랜지스터(T1 ~ T3)로 유입되는 것을 차단할 수 있는 한도 내에서 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 평면 상에서 볼 때, 사각 형상, 다각 형상으로 표시하였으나, 이에 한정되는 것은 아니고, 타원, 원형 등 다양한 형상으로 제공될 수 있다.
이어, 상기 제1 내지 제3 차단층(SDL1 ~ SDL3) 상에 버퍼층(BFL)이 제공될 수 있다. 상기 버퍼층(BFL)은 유기 절연물질 또는 무기 절연 물질로 이루어질 수 있다. 상기 무기 절연 물질은 실리콘 산화물이나 실리콘 질화물을 포함할 수 있다.
상기 버퍼층(BFL) 상에 반도체층이 제공된다. 상기 반도체층은 상기 제1 내지 제3 소스 전극들(SE1 ~ SE3), 상기 제1 내지 제3 드레인 전극들(DE1 ~ DE3), 및 각 소스 전극들(SE1 ~ SE3)과 드레인 전극들(DE1 ~ DE3) 사이에 제공된 상기 제1 내지 제3 액티브 패턴들(ACT1 ~ ACT3)을 포함한다.
상기 반도체층이 형성된 기판(SUB) 상에 게이트 절연층(GI)이 제공될 수 있다. 상기 게이트 절연층(GI)은 무기 재료를 포함하는 무기 절연물질 또는 유기 재료를 포함하는 유기 절연물질 중 선택된 어느 하나의 절연물질을 포함할 수 있다.
상기 게이트 절연층(GI) 상에 상기 스캔 배선(SL), 상기 제1 내지 제3 게이트 전극(GE1 ~ GE3), 및 상기 제3 연결 배선(CNL3)이 제공될 수 있다.
상기 제2 게이트 전극(GE2)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)과 일체로 제공될 수 있다. 즉, 상기 제2 게이트 전극(GE2)이 상기 하부 전극(LE)이 될 수 있다.
상기 제3 연결 배선(CNL3)은 상기 제3 게이트 전극(GE3)과 일체로 제공될 수 있다. 즉, 상기 제3 연결 배선(CNL3)이 상기 제3 게이트 전극(GE3)이 될 수 있다.
상기 스캔 배선(SL) 등이 형성된 상기 기판(SUB) 상에 상기 제1 절연층(IL1)이 제공된다. 상기 제1 절연층(IL1)은 상기 게이트 절연층(GI)과 동일한 절연 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(IL1) 상에 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)이 제공된다. 상기 상부 전극(UE)은 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 중첩하여 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE)이 형성된 상기 기판(SUB) 상에 제2 절연층(IL2)이 제공된다. 상기 제2 절연층(IL2)은 상기 제1 절연층(IL1)과 동일한 절연 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 절연층(IL2) 상에 상기 데이터 배선(DL), 상기 전원 배선(PL), 상기 발광 제어 배선(EL), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 및 상기 브릿지 패턴(BRP)이 제공된다.
상기 데이터 배선(DL)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제1 컨택홀(CH1)을 통해 상기 제1 드레인 전극(DE1)에 연결된다.
상기 전원 배선(PL)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제8 컨택홀(CH8)을 통해 상기 제3 드레인 전극(DE3)에 연결된다.
상기 발광 제어 배선(EL)은 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제7 컨택홀(CH7)을 통해 상기 제3 게이트 전극(GE3)에 연결된다. 또한, 상기 발광 제어 배선(EL)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2), 및 상기 버퍼층(BFL)을 관통하는 상기 제6 컨택홀(CH6)을 통해 상기 제3 차단층(SDL3)에 연결된다. 이로 인해, 상기 제3 게이트 전극(GE3)과 상기 제3 차단층(SDL3)은 서로 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제3 컨택홀(CH3)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 또한, 상기 제1 연결 배선(CNL1)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2) 및 상기 버퍼층(BFL)을 관통하는 상기 제4 컨택 홀(CH4)을 통해 상기 제1 차단층(SDL1)에 연결된다. 이로 인해, 상기 제1 게이트 전극(GE1)과 상기 제1 차단층(SDL1)은 서로 연결될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제9 컨택홀(CH9)을 통해 상기 제2 소스 전극(SE2)에 연결된다. 또한, 상기 제2 연결 배선(CNL2)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2) 및 상기 버퍼층(BFL)을 관통하는 상기 제10 컨택홀(CH10)을 통해 상기 제2 차단층(SDL2)에 연결된다. 또한, 상기 제2 연결 배선(CNL2)은 상기 제2 절연층(IL2)을 관통하는 상기 제11 컨택홀(CH11)을 통해 상기 상부 전극(UE)에 연결된다. 이와 더불어, 상기 제2 연결 배선(CNL2)은 상기 제12 컨택홀(CH12)을 통해 상기 애노드 전극(AD)에 연결된다. 이로 인해, 상기 제2 소스 전극(SE2)은 상기 제2 차단층(SDL2)과 상기 애노드 전극(AD)에 각각 연결될 수 있다. 또한, 상기 상부 전극(UE)과 상기 애노드 전극(AD)은 서로 연결될 수 있다.
상기 브릿지 패턴(BRP)은 상기 게이트 절연층(GI), 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제2 컨택홀(CH2)을 통해 상기 제1 소스 전극(SE1)에 연결된다. 또한, 상기 브릿지 패턴(BRP)은 상기 제1 및 제2 절연층(IL1, IL2)을 관통하는 상기 제5 컨택홀(CH5)을 통해 상기 제2 게이트 전극(GE2)에 연결된다. 이로 인해, 상기 제1 소스 전극(SE1)과 상기 제2 게이트 전극(GE2)은 서로 연결될 수 있다.
상기 데이터 배선(DL) 등이 형성된 상기 기판(SUB) 상에 보호층(PSV)이 제공된다. 상기 보호층(PSV) 상에는 상기 애노드 전극(AD)이 제공된다.
상기 애노드 전극(AD)은 상기 보호층(PSV)을 관통하는 상기 제12 컨택홀(CH12)을 통해 상기 제2 연결 배선(CNL2)에 연결될 수 있다. 상기 제2 연결 배선(CNL2)은 상기 제9 컨택홀(CH9)을 통해 상기 제2 소스 전극(SE2)에 연결되고 상기 제10 컨택홀(CH10)을 통해 상기 상부 전극(UE)에 연결되어 있으므로, 상기 애노드 전극(AD)은 최종적으로 상기 제2 소스 전극(SE2)과 상기 상부 전극(UE)에 연결될 수 있다.
상기 애노드 전극(AD)이 형성된 상기 기판(SUB) 상에 각 화소(PXL)에 대응하도록 화소 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 애노드 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
상술한 실시예에 따르면, 각 화소(PXL)는 상기 기판(SUB)과 상기 게이트 절연층(GI) 사이에 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 각각에 부분적으로 중첩되는 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)을 배치하여, 상기 기판(SUB)의 배면으로 유입되는 광이 상기 제1 내지 제3 트랜지스터(T1 ~ T3)로 진행되는 것을 방지할 수 있다. 이에 따라, 상기 제1 내지 제3 트랜지스터(T1 ~ T3)의 특성이 변하는 것을 방지하여 고해상도의 표시 장치가 구현될 수 있다.
또한, 상술한 실시예에 따르면, 상기 제2 차단층(SDL2)이 상기 제2 트랜지스터(T2)의 상기 제2 소스 전극(SE2)에 연결됨에 따라, 상기 제1 트랜지스터(T2)가 제1 구간(리셋 구간 또는 초기화 구간)에 드레인 싱크(Drain Sync) 동작하여 초기화 시간 단축에 유리할 수 있다. 또한, 상기 제2 전원(ELVSS)의 스윙 마진을 확보하여 상기 제2 게이트 전극(GE2)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
도 7a 내지 도 7e는 도 5에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
우선, 도 5 및 도 7a를 참조하면, 기판(도 6의 SUB 참고) 상에 제1 내지 제3 차단층(SDL1 ~ SDL3)이 제공된다.
도 5 및 도 7b를 참조하면, 버퍼층(도 6의 BFL 참고)을 사이에 두고 상기 제1 내지 제3 차단층(SDL1 ~ SDL3) 각각에 부분적으로 중첩되는 반도체층(SML)이 제공된다. 상기 반도체층(SML)은 제1 내지 제3 소스 전극(SE1 ~ SE3), 제1 내지 제3 드레인 전극(DE1 ~ DE3), 및 제1 내지 제3 액티브 패턴(ACT1 ~ ACT3)을 포함할 수 있다. 상기 제1 내지 제3 소스 전극(SE1 ~ SE3), 상기 제1 내지 제3 드레인 전극(DE1 ~ DE3), 및 상기 제1 내지 제3 액티브 패턴(ACT1 ~ ACT3)은 동일한 층에 제공되고, 동일한 공정을 통해 형성될 수 있다.
도 5 및 도 7c를 참조하면, 게이트 절연층(도 6의 GI 참고)을 사이에 두고 상기 반도체층(도 7b의 SML 참고) 상에 스캔 배선(SL), 하부 전극(LE), 및 제3 연결 배선(CNL3)이 제공된다. 상기 스캔 배선(SL), 상기 하부 전극(LE), 및 상기 제3 연결 배선(CNL3)은 동일한 층에 제공되고, 동일한 공정을 통해 형성될 수 있다.
상기 스캔 배선(SL)에는 제1 게이트 전극(GE1)이 제공될 수 있다. 상기 하부 전극(LE)에는 제2 게이트 전극(GE2)이 제공될 수 있다. 상기 제3 연결 배선(CNL3)에는 제3 게이트 전극(GE3)이 제공될 수 있다.
도 5 및 도 7d를 참조하면, 제1 절연층(도 6의 IL1 참고)을 사이에 두고 상기 하부 전극(LE) 상에 상부 전극(UE)이 제공된다. 상기 상부 전극(UE)은 상기 제1 절연층(IL1)을 사이에 두고 상기 하부 전극(LE)과 중첩되어 스토리지 커패시터(Cst)를 구성할 수 있다.
도 5 및 도 7e를 참조하면, 제2 절연층(도 6의 IL2 참고)을 사이에 두고 상기 상부 전극(UE) 상에 데이터 배선(DL), 전원 배선(PL), 발광 제어 배선(EL), 제1 및 제2 연결 배선(CNL1, CNL2), 브릿지 패턴(BRP)이 제공된다.
상기 데이터 배선(DL)은 제1 컨택홀(CH1)을 통해 상기 제1 드레인 전극(DE1)에 연결된다. 상기 전원 배선(PL)은 제8 컨택홀(CH8)을 통해 상기 제3 드레인 전극(DE3)에 연결된다. 상기 발광 제어 배선(EL)은 제7 컨택홀(CH7)을 통해 상기 제3 연결 배선(CNL3)에 연결되고, 제6 컨택홀(CH6)을 통해 상기 제3 차단층(SDL3)에 연결된다.
상기 제1 연결 배선(CNL1)은 제3 및 제4 컨택홀(CH3, CH4)을 통해 상기 제1 게이트 전극(GE1) 및 상기 제1 차단층(SDL1)에 각각 연결된다.
상기 제2 연결 배선(CNL2)은 제9 컨택홀(CH9), 제11 컨택홀(CH11) 및 제12 컨택홀(CH12)을 통해 상기 제2 소스 전극(SE2), 상기 상부 전극(UE), 및 애노드 전극(도 5 AD 참고)에 연결된다. 또한, 상기 제2 연결 배선(CNL2)은 제10 컨택홀(CH10)을 통해 상기 제2 차단층(SDL2)에 연결된다.
상기 브릿지 패턴(BRP)은 제2 컨택홀(CH2)을 통해 상기 제1 소스 전극(SE1)에 연결되고, 제5 컨택홀(CH5)을 통해 상기 제2 게이트 전극(GE2)에 연결된다. 이로 인해, 상기 제1 소스 전극(SE1)과 상기 제2 게이트 전극(GE2)이 서로 연결될 수 있다.
도 8은 도 2의 화소를 다른 형태로 구현한 평면도이며 도 9는 도 8의 Ⅱ ~ Ⅱ' 선에 따른 단면도이다. 본 발명의 다른 실시예로 구현된 화소를 포함하는 표시 장치에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 표시 장치와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않은 부분은 상술한 실시예에 따른 표시 장치에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
도 2, 도 8 및 도 9를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 배선(SL), 데이터 배선(DL), 발광 제어 배선(EL), 및 전원 배선(PL)을 포함한다.
각 화소(PXL)는 제1 내지 제3 트랜지스터(T1 ~ T3), 스토리지 커패시터(Cst), 발광 소자(OLED), 브릿지 패턴(BRP), 제1 내지 제3 연결 배선(CNL1 ~ CNL3), 및 제1 내지 제3 차단층(SDL1 ~ SDL3)을 포함한다.
상기 제1 내지 제3 차단층(SDL1 ~ SDL3)은 상기 기판(SUB) 상에 제공된다. 상기 제1 차단층(SDL1)은 평면 상에서 볼 때 상기 제1 트랜지스터(T1)의 제1 액티브 패턴(ACT1)에 부분적으로 중첩될 수 있다. 상기 제2 차단층(SDL2)은 평면 상에서 볼 때 제2 트랜지스터(T2)의 제2 액티브 패턴(ACT2)에 부분적으로 중첩될 수 있다. 상기 제3 차단층(SDL3)은 상기 제3 트랜지스터(T3)의 제3 액티브 패턴(ACT3)에 부분적으로 중첩될 수 있다. 상기 제1 내지 제3 차단층(SDL1 ~ SDL3) 각각이 상기 제1 내지 제3 액티브 패턴(ACT1 ~ ACT3) 각각을 커버함에 따라, 상기 기판(SUB)의 배면으로 광이 유입되더라도 상기 광이 상기 제1 내지 제3 액티브 패턴(ACT1 ~ ACT3)으로 진행되는 것이 차단될 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 상기 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 제1 연결 배선(CNL1)을 통해 상기 제1 차단층(SDL1)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 상기 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 소스 전극(SE2)은 제2 연결 배선(CNL2)을 통해 상기 제2 차단층(SDL2)에 연결될 수 있다.
상기 제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 상기 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함한다. 상기 제3 게이트 전극(GE3)은 상기 발광 제어 배선(EL) 및 상기 제3 연결 배선(CNL3)을 통해 상기 제3 차단층(SDL3)에 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)은 상기 제2 차단층(SDL2)으로 이루어질 수 있다. 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)는 상기 제2 트랜지스터(T2)의 상기 제2 게이트 전극(GE2)으로 이루어질 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다.
상기 발광 소자(OLED)는 애노드 전극(AD), 캐소드 전극(CD), 및 상기 애노드 전극(AD)과 상기 캐소드 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
다시, 도 2, 도 8 및 도 9를 참조하여, 본 발명의 다른 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저, 기판(SUB) 상에 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)이 제공될 수 있다. 상기 제2 차단층(SDL2)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)과 일체로 제공될 수 있다. 즉, 상기 제2 차단층(SDL2)이 상기 하부 전극(LE)이 될 수 있다.
이어, 상기 제1 내지 제3 차단층(SDL1 ~ SDL3), 및 상기 하부 전극(LE) 상에 버퍼층(BFL)이 제공될 수 있다.
상기 버퍼층(BFL) 상에 반도체층이 제공될 수 있다. 상기 반도체층은 상기 제1 내지 제3 소스 전극들(SE1 ~ SE3), 상기 제1 내지 제3 드레인 전극들(DE1 ~ DE3), 및 각 소스 전극들(SE1 ~ SE3)과 드레인 전극들(DE1 ~ DE3) 사이에 제공된 상기 제1 내지 제3 액티브 패턴들(ACT1 ~ ACT3)을 포함한다.
상기 반도체층이 형성된 상기 기판(SUB) 상에 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에 상기 스캔 배선(SL), 상기 제1 내지 제3 게이트 전극(GE1 ~ GE3), 및 상기 제3 연결 배선(CNL3)이 제공될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)과 일체로 제공될 수 있다. 즉, 상기 제2 게이트 전극(GE2)이 상기 상부 전극(UE)이 될 수 있다.
상기 제1 게이트 전극(GE1)은 상기 스캔 배선(SL)과 일체로 제공되며 상기 제1 액티브 패턴(ACT1) 상에 제공되어 상기 제1 액티브 패턴(ACT1)이 불순물에 의해 도핑되지 않도록 하는 도핑 방지층으로 사용될 수 있다. 이에, 상기 제1 게이트 전극(GE1)은 상기 제1 액티브 패턴(ACT1)의 채널 영역을 정의할 수 있다.
상기 제2 게이트 전극(GE2)은 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)으로써 사용됨과 동시에 상기 제2 액티브 패턴(ACT2) 상에 제공되어 상기 제2 액티브 패턴(ACT2)이 상기 불순물에 의해 도핑되지 않도록 하는 도핑 방지층으로 사용될 수 있다. 이에, 상기 제2 게이트 전극(GE2)은 상기 제2 액티브 패턴(ACT2)의 채널 영역을 정의할 수 있다.
상기 상부 전극(UE)은 상기 게이트 절연층(GI) 및 상기 버퍼층(BFL)을 사이에 두고 상기 제2 차단층(SDL2)인 상기 하부 전극(LE)과 중첩되어 상기 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 제3 게이트 전극(GE3)은 상기 제3 연결 배선(CNL3)으로써 사용됨과 동시에 상기 제3 액티브 패턴(ACT3) 상에 제공되어 상기 제3 액티브 패턴(ACT3)이 상기 불순물에 의해 도핑되지 않도록 하는 도핑 방지층으로 사용될 수 있다. 이에, 상기 제3 게이트 전극(GE3)은 상기 액티브 패턴(ACT2)의 채널 영역을 정의할 수 있다.
상기 제3 연결 배선(CNL3)은 상기 제3 게이트 전극(GE3)과 일체로 제공될 수 있다. 즉, 상기 제3 연결 배선(CNL3)이 상기 제3 게이트 전극(GE3)일 수 있다.
상기 스캔 배선(SL), 상기 제1 내지 제3 게이트 전극(GE1 ~ GE3), 및 상기 제3 연결 배선(CNL3), 및 상기 상부 전극(UE)이 제공된 상기 기판(SUB) 상에 제1 및 제2 절연층(IL1, IL2)이 제공될 수 있다.
상기 제2 절연층(IL2) 상에 상기 데이터 배선(DL), 상기 전원 배선(PL), 상기 발광 제어 배선(EL), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 및 상기 브릿지 패턴(BRP)이 제공될 수 있다.
상기 데이터 배선(DL) 등을 포함하는 상기 기판(SUB) 상에 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에 상기 애노드 전극(AD)이 제공될 수 있다. 상기 애노드 전극(AD)은 상기 보호층(PSV)을 관통하는 제12 컨택홀(CH12)을 통해 상기 제2 연결 배선(CNL2)에 연결될 수 있다. 상기 애노드 전극(AD)은 최종적으로 상기 제2 소스 전극(SE) 및 상기 상부 전극(UE)에 연결될 수 있다.
상기 애노드 전극(AD)이 제공된 상기 기판(SUB) 상에 화소 정의막(PDL)이 제공되고, 상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 캐소드 전극(CD)이 제공될 수 있다.
상기 캐소드 전극(CD) 상에는 상기 캐소드 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
상술한 실시예에 따르면, 각 화소(PXL)는 상기 기판(SUB)과 상기 버퍼층(BFL) 사이에 상기 제1 내지 제3 트랜지스터(T1 ~ T3) 각각에 부분적으로 중첩되는 상기 제1 내지 제3 차단층(SDL1 ~ SDL3)을 배치하여, 상기 기판(SUB)의 배면으로 유입되는 광이 상기 제1 내지 제3 트랜지스터(T1 ~ T3)로 진행되는 것을 방지할 수 있다.
또한, 상술한 실시예에 따르면, 상기 제2 차단층(SDL2)을 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)으로 사용하고, 상기 제2 게이트 전극(GE2)을 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)으로 사용함으로써, 상기 기판(SUB) 상에 제공되는 레이어들 중 일부를 생략할 수 있다. 이로 인해, 상술한 실시예에 따른 표시 장치의 제조 공정이 단순해지고 제조 비용이 절감될 수 있다.
도 10a 내지 도 10d는 도 8에 도시된 화소의 구성요소를 층별로 개략적으로 도시한 배치도들이다.
우선, 도 8 및 도 10a를 참조하면, 기판(도 9의 SUB 참고) 상에 제1 내지 제3 차단층(SDL1 ~ SDL3)이 제공된다. 여기서, 제2 차단층(SDL2)에는 스토리지 커패시터(Cst)의 하부 전극(LE)이 제공될 수 있다.
도 8 및 도 10b를 참조하면, 버퍼층(도 9의 BFL 참고)을 사이에 두고 상기 제1 내지 제3 차단층(SDL1 ~ SDL3) 각각에 부분적으로 중첩되는 반도체층(SML)이 제공된다. 상기 반도체층(SML)은 제1 내지 제3 소스 전극(SE1 ~ SE3), 제1 내지 제3 드레인 전극(DE1 ~ DE3), 및 제1 내지 제3 액티브 패턴(ACT1 ~ ACT3)을 포함할 수 있다.
도 8 및 도 10c를 참조하면, 게이트 절연층(도 9의 GI 참고)을 사이에 두고 상기 반도체층(도 10b의 SML 참고) 상에 스캔 배선(SL), 제3 연결 배선(CNL3), 및 제2 게이트 전극(GE2)이 제공된다.
상기 스캔 배선(SL)에는 제1 게이트 전극(GE1)이 제공될 수 있다. 상기 제3 연결 배선(CNL3)에는 제3 게이트 전극(GE3)이 제공될 수 있다. 상기 제2 게이트 전극(GE2)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 일체로 제공될 수 있다.
도 8 및 도 10d를 참조하면, 제1 및 제2 절연층(도 9의 IL1 및 IL2 참고)을 사이에 두고 상기 스캔 배선(SL), 상기 제3 연결 배선(CNL3), 및 상기 제1 내지 제3 게이트 전극(GE1 ~ GE3) 상에 데이터 배선(DL), 전원 배선(PL), 발광 제어 배선(EL), 제1 및 제2 연결 배선(CNL1, CNL2), 브릿지 패턴(BRP)이 제공된다.
상기 데이터 배선(DL)은 제1 컨택홀(CH1)을 통해 상기 제1 드레인 전극(DE1)에 연결된다. 상기 전원 배선(PL)은 제8 컨택홀(CH8)을 통해 상기 제3 드레인 전극(DE3)에 연결된다. 상기 발광 제어 배선(EL)은 제7 컨택홀(CH7)을 통해 상기 제3 연결 배선(CNL3)에 일체로 제공된 상기 제3 게이트 전극(GE3)에 연결되고, 제6 컨택홀(CH6)을 통해 상기 제3 차단층(SDL3)에 연결된다. 이로 인해, 상기 제3 게이트 전극(GE3)과 상기 제3 차단층(SDL3)은 서로 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 제3 컨택홀(CH3)을 통해 상기 제1 게이트 전극(GE1)에 연결되고, 제4 컨택홀(CH4)을 통해 상기 제1 차단층(SDL1)에 연결된다. 이로 인해, 상기 제1 게이트 전극(GE1)과 상기 제1 차단층(SDL1)은 서로 연결될 수 있다.
상기 제2 연결 배선(CNL2)은 제9 컨택홀(CH9)을 통해 상기 제2 소스 전극(SE2)에 연결되고, 제11 컨택홀(CH11)을 통해 상기 상부 전극(UE)에 연결되며 제12 컨택홀(CH12)을 통해 애노드 전극(도 9의 AD 참고)에 연결된다. 또한, 상기 제2 연결 배선(CNL2)은 제10 컨택홀(CH10)을 통해 상기 제2 차단층(SDL2)에 연결된다. 이로 인해, 상기 제2 소스 전극(SE2)과 상기 제2 차단층(SDL2)은 서로 연결될 수 있다.
상기 브릿지 패턴(BRP)은 제2 컨택홀(CH2)을 통해 상기 제1 소스 전극(SE1)에 연결되고, 제5 컨택홀(CH5)을 통해 상기 제2 게이트 전극(GE2)에 연결된다. 이로 인해, 상기 제1 소스 전극(SE1)과 상기 제2 게이트 전극(GE2)이 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
ACT1 ~ ACT3: 제1 내지 제3 액티브 패턴
BRP: 브릿지 패턴
CNL1/CNL2/CNL3: 제1 내지 제3 연결 배선
Cst: 스토리지 커패시터
DE1 ~ DE3: 제1 내지 제3 드레인 전극
DL: 데이터 배선
EL: 발광 제어 배선
GE1 ~ GE3: 제1 내지 제3 게이트 전극
LE: 하부 전극
PL: 전원 배선
SDL1/SDL2/SDL3: 제1 내지 제3 차단층
SE1 ~ SE3: 제1 내지 제3 소스 전극
SL: 스캔 배선
T1 ~ T3: 제1 내지 제3 트랜지스터
UE: 상부 전극

Claims (20)

  1. 화소 영역과 주변 영역을 포함한 기판;
    상기 기판의 화소 영역에 제공된 복수의 화소들;
    상기 복수의 화소들 각각에 연결된 스캔 배선 및 데이터 배선;
    상기 화소 영역에 제공되며 상기 스캔 배선 및 상기 데이터 배선에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터에 연결된 제2 트랜지스터를 구비한 트랜지스터;
    상기 트랜지스터에 연결된 발광 소자;
    상기 기판과 상기 제1 트랜지스터 사이에 제공되며, 상기 제1 트랜지스터에 전기적으로 연결된 제1 차단층; 및
    상기 기판과 상기 제2 트랜지스터 사이에 제공되며, 상기 제2 트랜지스터에 전기적으로 연결된 제2 차단층을 포함하고,
    상기 제1 차단층은 상기 제1 트랜지스터의 게이트 전극에 연결되고, 상기 제2 차단층은 상기 제2 트랜지스터의 소스 전극 또는 드레인 전극 중 어느 하나의 전극에 연결되는 표시 장치.
  2. 제1 항에 있어서,
    평면 상으로 볼 때, 상기 제1 차단층은 상기 제1 트랜지스터의 일부와 중첩되고 상기 제2 차단층은 상기 제2 트랜지스터의 일부와 중첩되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 차단층과 상기 제2 차단층은 동일한 층에 제공되는 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 트랜지스터는,
    상기 기판 상에 제공된 액티브 패턴;
    상기 액티브 패턴 상에 제공된 게이트 전극; 및
    상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함하고,
    상기 소스 전극은 상기 제2 차단층에 연결되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 차단층은 상기 제2 트랜지스터의 상기 액티브 패턴이 제공되지 않은 상기 기판의 일면으로 유입되는 광을 차단하는 광차단층인 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 차단층과 상기 액티브 패턴 사이에 제공된 버퍼층; 및
    상기 버퍼층 상에 순차적으로 제공된 게이트 절연층, 제1 절연층, 및 제2 절연층을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 게이트 절연층 상에 제공된 하부 전극; 및
    상기 제1 절연층 상에 제공된 상부 전극을 포함하고,
    상기 하부 전극과 상기 상부 전극은 상기 제1 절연층을 사이에 두고 스토리지 커패시터를 이루는 표시 장치.
  8. 제7 항에 있어서,
    상기 하부 전극은 상기 제2 트랜지스터의 상기 게이트 전극과 일체로 제공되는 표시 장치.
  9. 제6 항에 있어서,
    상기 기판과 상기 버퍼층 사이에 제공된 하부 전극; 및
    상기 게이트 절연층 상에 제공된 상부 전극을 포함하고,
    상기 하부 전극과 상기 상부 전극은 상기 버퍼층 및 상기 게이트 절연층을 사이에 두고 스토리지 커패시터를 이루는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 차단층은 상기 하부 전극과 일체로 제공되는 표시 장치.
  11. 제2 항에 있어서.
    상기 제1 트랜지스터는,
    상기 기판 상에 제공된 액티브 패턴;
    상기 액티브 패턴 상에 제공된 게이트 전극; 및
    상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함하고,
    상기 제1 차단층은 상기 액티브 패턴이 제공되지 않은 상기 기판의 일면으로 유입되는 광을 차단하는 광차단층인 표시 장치.
  12. 제6 항에 있어서,
    상기 제2 절연층 상에 제공된 발광 제어 배선;
    상기 발광 제어 배선과 상기 제2 트랜지스터에 연결된 제3 트랜지스터; 및
    상기 제3 트랜지스터에 연결된 제3 차단층을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    평면 상에서 볼 때, 상기 제3 차단층은 상기 제3 트랜지스터의 일부와 중첩되는 표시 장치.
  14. 제13 항에 있어서,
    상기 제3 트랜지스터는,
    상기 기판 상에 제공된 액티브 패턴;
    상기 액티브 패턴 상에 제공된 게이트 전극; 및
    상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함하고,
    상기 게이트 전극은 상기 제3 차단층에 연결되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제3 차단층은 상기 제3 트랜지스터의 상기 액티브 패턴이 제공되지 않은 상기 기판의 일면으로 유입되는 광을 차단하는 광차단층인 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 차단층은 상기 제1 및 제2 차단층과 동일한 층에 제공되는 표시 장치.
  17. 제12 항에 있어서,
    상기 발광 제어 배선은 상기 데이터 배선과 동일한 층에 제공되는 표시 장치.
  18. 데이터 배선과 스캔 배선에 연결되어 데이터 신호를 제1 노드로 공급하는 제1 트랜지스터;
    상기 제1 노드에 일측 단자가 연결되고, 타측 단자가 제2 노드에 연결된 스토리지 커패시터;
    일측 단자가 상기 제2 노드에 연결되고 타측 단자가 제2 전원에 연결된 발광 소자;
    상기 제1 노드에 인가되는 전압값에 대응되는 전류를 제1 전원으로부터 상기 발광 소자를 경유하여 상기 제2 전원으로 공급하는 제2 트랜지스터;
    상기 제2 트랜지스터와 발광 제어 배선에 연결된 제3 트랜지스터; 및
    상기 제1 내지 제3 트랜지스터 각각의 액티브 패턴 하부에 제공되며 대응되는 트랜지스터에 연결된 제1 내지 제3 차단층을 포함하고,
    상기 제1 내지 제3 차단층 중 적어도 하나의 차단층은 상기 제2 트랜지스터의 소스 전극에 연결되고, 나머지 차단층은 대응되는 트랜지스터의 게이트 전극에 연결되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 차단층은 상기 제2 트랜지스터의 소스 전극에 연결되고, 상기 제1 차단층은 상기 제1 트랜지스터의 게이트 전극에 연결되며, 상기 제3 차단층은 상기 제3 트랜지스터의 게이트 전극에 연결되는 표시 장치.
  20. 제18 항에 있어서,
    평면 상에서 볼 때, 상기 제1 차단층은 상기 제1 트랜지스터의 일부에 중첩되고, 상기 제2 차단층은 상기 제2 트랜지스터의 일부에 중첩되며, 상기 제3 차단층은 상기 제3 트랜지스터의 일부에 중첩되는 표시 장치.
KR1020160155155A 2016-11-21 2016-11-21 표시 장치 KR102554862B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160155155A KR102554862B1 (ko) 2016-11-21 2016-11-21 표시 장치
US15/816,224 US10249696B2 (en) 2016-11-21 2017-11-17 Display device
US16/289,283 US10734465B2 (en) 2016-11-21 2019-02-28 Display device
US16/983,077 US11251251B2 (en) 2016-11-21 2020-08-03 Display device
KR1020230088421A KR20230110685A (ko) 2016-11-21 2023-07-07 표시 장치
KR1020230088418A KR20230109124A (ko) 2016-11-21 2023-07-07 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160155155A KR102554862B1 (ko) 2016-11-21 2016-11-21 표시 장치

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1020230088418A Division KR20230109124A (ko) 2016-11-21 2023-07-07 표시 장치
KR1020230088421A Division KR20230110685A (ko) 2016-11-21 2023-07-07 표시 장치

Publications (2)

Publication Number Publication Date
KR20180057764A true KR20180057764A (ko) 2018-05-31
KR102554862B1 KR102554862B1 (ko) 2023-07-14

Family

ID=62147881

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020160155155A KR102554862B1 (ko) 2016-11-21 2016-11-21 표시 장치
KR1020230088421A KR20230110685A (ko) 2016-11-21 2023-07-07 표시 장치
KR1020230088418A KR20230109124A (ko) 2016-11-21 2023-07-07 표시 장치

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020230088421A KR20230110685A (ko) 2016-11-21 2023-07-07 표시 장치
KR1020230088418A KR20230109124A (ko) 2016-11-21 2023-07-07 표시 장치

Country Status (2)

Country Link
US (3) US10249696B2 (ko)
KR (3) KR102554862B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200040332A (ko) * 2018-10-08 2020-04-20 삼성디스플레이 주식회사 표시장치
US11024696B2 (en) 2018-09-10 2021-06-01 Samsung Display Co., Ltd. Display apparatus having a reduced non-display area
US11515338B2 (en) 2019-04-16 2022-11-29 Samsung Display Co., Ltd. Display device having light shielding pattern
US11723241B2 (en) 2019-06-03 2023-08-08 Samsung Display Co., Ltd. Display device with reduced parasitic capacitances between pixel electrodes and data lines
US11871627B2 (en) 2019-02-18 2024-01-09 Samsung Display Co., Ltd. Display device having a lower pattern overlapping an active pattern

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102542980B1 (ko) * 2017-11-21 2023-06-15 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR102484382B1 (ko) * 2018-03-09 2023-01-04 삼성디스플레이 주식회사 유기 발광 표시 장치
CN111919246B (zh) * 2018-03-27 2022-07-26 夏普株式会社 显示装置
KR20200040952A (ko) * 2018-10-10 2020-04-21 삼성디스플레이 주식회사 표시 장치
KR20200047834A (ko) * 2018-10-24 2020-05-08 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20200093113A (ko) * 2019-01-25 2020-08-05 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
US20220190097A1 (en) * 2019-04-26 2022-06-16 Sharp Kabushiki Kaisha Display device
KR20210016114A (ko) * 2019-07-31 2021-02-15 삼성디스플레이 주식회사 표시 장치
CN112768497B (zh) * 2021-01-07 2022-08-23 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法、显示面板
KR20220158143A (ko) * 2021-05-20 2022-11-30 삼성디스플레이 주식회사 표시 패널

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160039040A (ko) * 2014-09-30 2016-04-08 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치
KR20160056390A (ko) * 2014-11-10 2016-05-20 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR20160065647A (ko) * 2014-12-01 2016-06-09 엘지디스플레이 주식회사 표시장치 및 그 제조방법
KR20160068537A (ko) * 2014-12-05 2016-06-15 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793357B1 (ko) * 2005-03-18 2008-01-11 삼성에스디아이 주식회사 박막트랜지스터와 평판표시장치 및 그의 제조 방법
US7507998B2 (en) * 2006-09-29 2009-03-24 Tpo Displays Corp. System for displaying images and method for fabricating the same
KR20130007053A (ko) 2011-06-28 2013-01-18 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
JP6169005B2 (ja) * 2014-01-17 2017-07-26 株式会社ジャパンディスプレイ 発光素子表示装置
KR102315094B1 (ko) * 2014-11-13 2021-10-20 엘지디스플레이 주식회사 고 개구율 유기발광 다이오드 표시장치 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160039040A (ko) * 2014-09-30 2016-04-08 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치
KR20160056390A (ko) * 2014-11-10 2016-05-20 엘지디스플레이 주식회사 유기전계발광표시장치 및 그 제조방법
KR20160065647A (ko) * 2014-12-01 2016-06-09 엘지디스플레이 주식회사 표시장치 및 그 제조방법
KR20160068537A (ko) * 2014-12-05 2016-06-15 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024696B2 (en) 2018-09-10 2021-06-01 Samsung Display Co., Ltd. Display apparatus having a reduced non-display area
KR20200040332A (ko) * 2018-10-08 2020-04-20 삼성디스플레이 주식회사 표시장치
US11942032B2 (en) 2018-10-08 2024-03-26 Samsung Display Co., Ltd. Display apparatus including power line comprising first power line in first direction and second power line in second direction
US11871627B2 (en) 2019-02-18 2024-01-09 Samsung Display Co., Ltd. Display device having a lower pattern overlapping an active pattern
US11515338B2 (en) 2019-04-16 2022-11-29 Samsung Display Co., Ltd. Display device having light shielding pattern
US11723241B2 (en) 2019-06-03 2023-08-08 Samsung Display Co., Ltd. Display device with reduced parasitic capacitances between pixel electrodes and data lines

Also Published As

Publication number Publication date
US20180145123A1 (en) 2018-05-24
US11251251B2 (en) 2022-02-15
KR20230110685A (ko) 2023-07-25
US10734465B2 (en) 2020-08-04
US20200365675A1 (en) 2020-11-19
US10249696B2 (en) 2019-04-02
KR20230109124A (ko) 2023-07-19
KR102554862B1 (ko) 2023-07-14
US20190198597A1 (en) 2019-06-27

Similar Documents

Publication Publication Date Title
KR102554862B1 (ko) 표시 장치
EP3211671B1 (en) Display device
US10985235B2 (en) Display device
KR102613863B1 (ko) 표시 장치
CN107994051B (zh) 显示装置及其制造方法
CN107403825B (zh) 显示装置
KR102621678B1 (ko) 표시 장치 및 그의 제조방법
KR20180061568A (ko) 표시 장치
KR20180096875A (ko) 표시 장치
KR20170102147A (ko) 표시 장치
US11488539B2 (en) Display device and display panel
KR102465352B1 (ko) 표시 장치
CN108022978B (zh) 薄膜晶体管及其制造方法
WO2021189334A9 (zh) 显示面板和显示装置
KR102575554B1 (ko) 화소 및 이를 포함한 표시 장치
KR20240033747A (ko) 표시 장치 및 이의 제조 방법
CN116076067A (zh) 显示面板及显示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right