KR102575554B1 - 화소 및 이를 포함한 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 화소는 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수)번째 제1 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되며, P타입의 박막 트랜지스터로 설정된 제3 트랜지스터; 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되며, N타입의 박막 트랜지스터로 설정된 제4 트랜지스터; 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴은 전기적으로 연결하는 제1 연결 배선을 포함할 수 있다.

Description

화소 및 이를 포함한 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 화소에 관한 것으로, 상세하게는 발광 소자를 구비한 화소 및 이러한 화소를 포함한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
특히, 근래에 표시 장치는 고해상도 요구가 커짐에 따라 화소의 사이즈는 작아지는 데 반하여 화소에 포함된 회로의 구조가 점차 복잡해지고 있다.
본 발명은 불량을 최소화하며 신뢰성을 향상시킬 수 있는 화소 및 이를 포함한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 화소는 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수)번째 제1 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되며, P타입의 박막 트랜지스터로 설정된 제3 트랜지스터; 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되며, N타입의 박막 트랜지스터로 설정된 제4 트랜지스터; 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제1 연결 배선을 포함할 수 있다.
여기서, 상기 제1 연결 배선은 절연층을 사이에 두고 상기 제3 및 제4 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제1 컨택 홀을 통해 상기 제3 및 제4 트랜지스터 각각의 반도체 패턴에 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 트랜지스터의 반도체 패턴은 p형 불순물이 도핑되고, 상기 제4 트랜지스터의 반도체 패턴은 n형 불순물이 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴은 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴이 중첩되는 중첩 영역을 포함할 수 있다. 상기 제1 연결 배선은 상기 제3 트랜지스터의 반도체 패턴, 상기 제4 트랜지스터의 반도체 패턴, 및 상기 중첩 영역에 모두 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴 사이에 상기 p형 불순물 및 상기 n형 불순물이 도핑되지 않은 미도핑 영역을 포함할 수 있다. 상기 제1 연결 배선은 상기 미도핑 영역을 사이에 두고 상기 제3 트랜지스터의 반도체 패턴 및 상기 제4 트랜지스터의 반도체 패턴에 각각 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되며, i번째 제2 주사 신호에 턴-온되는 제5 트랜지스터를 더 포함할 수 있다. 여기서, 상기 제5 트랜지스터는 N타입의 박막 트랜지스터로 설정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 i번째 제1 주사 신호와 상기 i번째 제2 주사 신호는 서로 상이한 레벨을 가지며, 대응하는 트랜지스터에 동시에 공급되어 상기 대응하는 트랜지스터를 활성화시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 발광 제어선으로 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 및 상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제7 트랜지스터를 더 포함할 수 있다. 여기서, 상기 제6 트랜지스터와 상기 제7 트랜지스터는 P타입의 박막 트랜지스터로 설정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는, 상기 제5 트랜지스터와 상기 제6 트랜지스터 사이에 접속되며, 상기 제5 트랜지스터의 반도체 패턴과 상기 제6 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함할 수 있다. 여기서, 상기 제2 연결 배선은 상기 절연층을 사이에 두고 상기 제5 및 제6 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제2 컨택 홀을 통해 상기 제5 및 제6 트랜지스터 각각의 반도체 패턴에 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제5 트랜지스터의 반도체 패턴은 n형 불순물이 도핑되고, 상기 제6 트랜지스터의 반도체 패턴은 p형 불순물이 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제5 트랜지스터의 반도체 패턴과 상기 제6 트랜지스터의 반도체 패턴은 상기 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 트랜지스터는 P타입의 박막 트랜지스터로 설정될 수 있다.
본 발명의 다른 실시예에 따른 화소는, 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수) 번째 제1 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되는 제3 트랜지스터; 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터; 상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 발광 제어선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터; 상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되며, i번째 제2 주사 신호에 턴-온되는 제7 트랜지스터; 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제1 연결 배선; 및 상기 제6 트랜지스터와 상기 제7 트랜지스터 사이에 접속되며, 상기 제6 트랜지스터의 반도체 패턴과 상기 제7 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제2 연결 배선을 포함할 수 있다. 여기서, 상기 제4 및 제7 트랜지스터는 N타입의 박막 트랜지스터로 설정되고, 나머지 트랜지스터들은 P타입의 박막 트랜지스터로 설정될 수 있다.
상술한 화소를 포함한 본 발명의 일 실시예에 따른 표시 장치는 기판; 주사선들, 발광 제어선들, 및 데이터 선들과 연결되도록 상기 기판 상에 위치한 화소들; 및 상기 주사선들, 상기 발광 제어선들, 및 상기 데이터 선들을 구동하는 구동부를 포함할 수 있다.
여기서, 상기 화소들 중 i(i는 2 이상 자연수)번째 수평 라인에 위치하는 적어도 하나의 화소는, 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 대응하는 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i번째 제1 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되며, P타입의 박막 트랜지스터로 설정된 제3 트랜지스터; 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되며, N타입의 박막 트랜지스터로 설정된 제4 트랜지스터; 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제1 연결 배선을 포함할 수 있다.
상기 제1 연결 배선은 상기 기판 상의 절연층을 사이에 두고 상기 제3 및 제4 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제1 컨택 홀을 통해 상기 제3 및 제4 트랜지스터 각각의 반도체 패턴에 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 불량을 최소화한 화소를 제공할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 화소를 구비한 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 4는 도 3에 도시된 화소의 구동 방법 실시예를 나타내는 파형도이다.
도 5는 도 3에 도시된 하나의 화소를 상세하게 도시한 평면도이다.
도 6은 도 5의 Ⅰ~ Ⅰ'선에 따른 단면도이다.
도 7은 도 5의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 8 내지 도 19는 도 5에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 20a는 도 6의 EA1 영역에 대응되는 확대 단면도이다.
도 20b 및 도 20c는 도 20a의 제1 연결 배선을 다른 실시예의 형태로 나타낸 것으로, 도 6의 EA1 영역에 대응되는 단면도들이다.
도 21은 기존의 화소와 본 발명의 일 실시예에 따른 화소에서의 전류 특성을 나타내는 그래프이다.
도 22는 본 발명의 다른 실시예에 따른 표시 장치에 포함된 두 개의 화소를 나타낸 확대 평면도이다.
도 23은 도 22의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다.
상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 상기 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 상기 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 상기 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공되며 상기 배선에 접속될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 상기 화소 회로는 상기 발광 소자에 연결되는 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 배열될 수 있다. 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 1에는 설명의 편의를 위해 상기 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
상기 스캔 구동부(SDV)는 상기 비표시 영역(NDA)의 세로부에 배치될 수 있다. 상기 비표시 영역(NDA)의 상기 세로부는 상기 표시 영역(DA)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 스캔 구동부(SDV)는 상기 비표시 영역(NDA)의 상기 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 스캔 구동부(SDV)는 상기 비표시 영역(NDA)의 길이 방향을 따라 길게 연장될 수 있다.
상기 발광 구동부(EDV) 또한, 상기 스캔 구동부(SDV)와 유사하게, 상기 비표시 영역(NDA) 중 세로부에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 비표시 영역(NDA)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 발광 구동부(EDV)는 상기 비표시 영역(NDA)의 길이 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV)는 상기 한 쌍의 세로부 중 하나의 세로부에 배치되고, 상기 발광 구동부(EDV)는 상기 한 쌍의 세로부 중 나머지 세로부에 배치되는 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 스캔 구동부(SDV)와 상기 발광 구동부(EDV)는 서로 인접하며, 상기 비표시 영역(NDA)의 상기 한 쌍의 세로부 중 어느 한쪽에만 형성될 수도 있다.
상기 데이터 구동부(DDV)는 상기 비표시 영역(NDA)에 배치될 수 있다. 특히, 상기 데이터 구동부(DDV)는 상기 비표시 영역(NDA)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 비표시 영역(NDA)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있다. 상기 타이밍 제어부가 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 상기 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)와 연결될 수 있으며, 상기 인쇄 회로 기판은 상기 기판(SUB)의 일측, 또는 상기 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
상기 구동부는 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다.
도 2에 있어서, 상기 주사 구동부(SDV), 상기 발광 구동부(EDV), 상기 데이터 구동부(DDV), 및 상기 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
상기 배선부는 표시 영역(DA)에 배치되어 상기 구동부로부터 각 화소(PXL)에 신호를 제공하는 스캔 라인, 데이터 라인, 발광 제어 라인, 전원 배선(PL), 및 초기화 전원 배선(미도시)을 포함할 수 있다.
상기 스캔 라인은 복수 개의 스캔 라인들(S1 ~ Sn)을 포함하고, 상기 발광 제어 배선은 복수 개의 발광 제어 라인들(E1 ~ En)을 포함하며, 상기 데이터 라인은 복수 개의 데이터 라인들(D1 ~ Dm)을 포함할 수 있다.
상기 화소들(PXL)은 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 상기 화소 회로는 상기 발광 소자를 구동하기 위한 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
상기 화소들(PXL)은 상기 표시 영역(DA)에 제공될 수 있다. 각 화소(PXL)는 대응되는 스캔 라인으로부터 스캔 신호가 공급될 때 대응되는 데이터 라인으로부터 데이터 신호를 공급받을 수 있다. 상기 데이터 신호를 공급받는 각 화소(PXL)는 상기 전원 배선(PL)을 통해 제공된 제1 구동 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 주사 구동부(SDV)는 상기 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호를 인가할 수 있다. 예를 들어, 상기 주사 구동부(SDV)는 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호를 순차적으로 공급할 수 있다. 상기 스캔 라인들(S1 ~ Sn)로 상기 스캔 신호가 순차적으로 공급되면, 상기 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
상기 발광 구동부(EDV)는 상기 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 상기 발광 제어 라인들(E1 ~ En)로 발광 제어 신호를 인가할 수 있다. 예를 들어, 상기 발광 구동부(EDV)는 상기 발광 제어 라인들(E1 ~ En)로 상기 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 상기 발광 제어 신호는 상기 스캔 신호보다 넓은 폭으로 설정될 수 있다. 예를 들어, i(i는 자연수) 번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호는 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호 및 i번째 스캔 라인(Si)으로 공급되는 스캔 신호와 적어도 일부 구간 중첩되도록 공급될 수 있다.
추가적으로, 상기 발광 제어 신호는 상기 화소들(PXL)에 포함된 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 상기 스캔 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
상기 데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 상기 데이터 라인들(D1 ~ Dm)로 상기 데이터 신호를 공급할 수 있다. 상기 데이터 라인들(D1 ~ Dm)로 공급된 상기 데이터 신호는 상기 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
상기 타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호(GCS1, GCS2)를 상기 주사 구동부(SDV) 및 상기 발광 구동부(EDV)로 공급하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 구동부(DDV)로 공급할 수 있다.
상기 게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 상기 스타트 펄스는 첫 번째 스캔 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 상기 클럭 신호들은 상기 스타트 펄스를 쉬프트시키기 위하여 사용된다.
상기 데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 상기 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하고, 상기 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
도 3은 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 3에 있어서, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 제1 스캔 라인(Sia), 및 i번째 제2 스캔 라인(Sib)에 접속된 하나의 화소를 도시하였다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 화소(PXL)는 발광 소자(OLED) 및 상기 발광 소자(OLED)에 연결되어 상기 발광 소자(OLED)를 구동하는 화소 회로(PC)를 포함할 수 있다. 여기서, 상기 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 발광 소자(OLED)의 애노드 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 구동 전원(ELVSS)에 접속될 수 있다.
상기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정 휘도의 광을 생성할 수 있다. 상기 발광 소자(OLED)로 전류가 흐를 수 있도록 전원 라인(PL)으로 인가되는 제1 구동 전원(ELVDD)은 상기 제2 구동 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 구동 전원(ELVDD)에 접속되고, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 상기 애노드 전극에 접속된다. 상기 제1 트랜지스터(T1)는 P타입의 박막 트랜지스터로 구성될 수 있다.
이와 같은 상기 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 상기 제1 구동 전원(ELVDD)으로부터 상기 발광 소자(OLED)를 경유하여 상기 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 제1 스캔 라인(Sia)에 접속된다. 상기 제2 트랜지스터(T2)는 P타입의 박막 트랜지스터로 구성될 수 있다.
이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 제1 스캔 라인(Sia)으로 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 제1 스캔 라인(Sia)에 접속된다. 상기 제3 트랜지스터(T3)는 P타입의 박막 트랜지스터로 구성될 수 있다.
이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 제1 스캔 라인(Sia)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다.
이와 같은 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다.
본 발명의 일 실시예에 있어서, 상기 제4 트랜지스터(T4)는 N타입의 박막 트랜지스터로 구성될 수 있다. 상기 N타입의 박막 트랜지스터는 상기 P타입의 박막 트랜지스터 보다 오프 전류 특성이 우수할 수 있다.
상기 제4 트랜지스터(T4)가 N타입의 박막 트랜지스터로 구성되면, 상기 제1 노드(N1)로부터 상기 초기화 전원(Vint)으로 흐르는 누설 전류가 최소화될 수 있고, 이에 따라 원하는 휘도의 영상을 표시할 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전원(ELVDD)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 상기 제5 트랜지스터(T5)는 P타입의 박막 트랜지스터로 구성될 수 있다.
이와 같은 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 상기 제6 트랜지스터(T6)는 P타입의 박막 트랜지스터로 구성될 수 있다.
이와 같은 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i번째 제2 스캔 라인(Sib)에 접속된다.
이와 같은 상기 제7 트랜지스터(T7)는 상기 i번째 제2 스캔 라인(Sib)으로 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자(OLED)의 애노드 전극으로 공급한다.
상기 제7 트랜지스터(T7)는 N타입의 박막 트랜지스터로 구성될 수 있다. 상기 제7 트랜지스터(T7)가 N타입의 박막 트랜지스터로 구성됨에 따라, 상기 발광 소자(OLED)의 발광 기간 동안 상기 발광 소자(OLED)의 애노드 전극으로부터 상기 초기화 전원(Vint)으로 공급되는 누설 전류가 최소화될 수 있다.
이와 같이, 상기 발광 소자(OLED)의 애노드 전극으로부터 상기 초기화 전원(Vint)으로 공급되는 누설 전류가 최소화되면, 상기 발광 소자(OLED)에서 원하는 휘도의 빛을 생성할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전원(ELVDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
한편, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정될 수 있다. 상기 초기화 전원(Vint)의 전압이 상기 발광 소자(OLED)의 애노드 전극으로 공급되면, 상기 발광 소자(OLED)의 기생 커패시터가 방전될 수 있다.
상기 초기화 전원(Vint)에 의하여 상기 발광 소자(OLED)의 기생 커패시터가 방전되면, 상기 제1 트랜지스터(T1)로부터 누설 전류가 공급되더라도 상기 발광 소자(OLED)는 비발광 상태로 설정될 수 있다.
즉, 상기 제1 트랜지스터(T1)로부터의 누설 전류는 상기 발광 소자(OLED)의 기생 커패시터를 선충전하고, 이에 따라 상기 발광 소자(OLED)의 기생 커패시터는 비발광 상태를 유지할 수 있다.
상기 화소(PXL)는 서로 상이한 타입의 박막 트랜지스터들이 접촉되는 영역을 나타내는 제1 및 제2 접촉부(CNP1, CNP2)를 포함할 수 있다.
상기 제1 접촉부(CNP1)는 P타입의 박막 트랜지스터로 구성된 상기 제3 트랜지스터(T3)와 N타입의 박막 트랜지스터로 구성된 상기 제4 트랜지스터(T4) 사이에 위치할 수 있다.
상기 제2 접촉부(CNP2)는 P타입의 박막 트랜지스터로 구성된 상기 제6 트랜지스터(T6)와 N타입의 박막 트랜지스터로 구성된 상기 제7 트랜지스터(T7) 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 트랜지스터(T4)와 상기 제7 트랜지스터(T7)가 N타입의 박막 트랜지스터로 구성되고, 나머지 트랜지스터들(T1, T2, T3, T5, T6)은 P타입의 박막 트랜지스터로 구성될 수 있다.
이하, 도 4를 참조하여 본 발명의 일 실시예에 따른 화소의 동작을 설명한다.
도 4는 도 3에 도시된 화소의 구동 방법 실시예를 나타내는 파형도이다.
도 3 및 도 4를 참조하면, i번째 발광 제어 라인(Ei)으로 발광 제어 신호(하이 레벨)가 공급되고, 이에 따라 P타입의 박막 트랜지스터로 형성된 제5 및 제6 트랜지스터(T5, T6)가 턴-오프된다.
상기 제5 및 제6 트랜지스터(T5, T6)가 턴-오프되면, 제1 구동 전원(ELVDD)과 제1 노드(N1)의 전기적 접속이 차단될 수 있다. 따라서, 상기 발광 제어 신호가 공급되는 기간 동안 화소(PXL)는 비발광 상태로 설정될 수 있다.
이후, i-1번째 스캔 라인(Si-1)으로 i-1번째 스캔 신호(하이 레벨)가 공급된다. 상기 i-1번째 스캔 라인(Si-1)으로 상기 i-1번째 스캔 신호가 공급되면, N타입의 박막 트랜지스터인 제4 트랜지스터(T4)가 턴-온된다.
상기 제4 트랜지스터(T4)가 턴-온되면, 초기화 전원(Vint)의 전압이 상기 제1 노드(N1)로 공급된다.
상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압이 공급된 후, i번째 제1 스캔 라인(Sia)으로 i번째 제1 스캔 신호(로우 레벨)가 공급되고, i번째 제2 스캔 라인(Sib)으로 i번째 제2 스캔 신호(하이 레벨)가 공급된다.
상기 i번째 제2 스캔 라인(Sib)으로 상기 i번째 제2 스캔 신호가 공급되면, N타입의 박막 트랜지스터인 제7 트랜지스터(T7)가 턴-온된다. 상기 제7 트랜지스터(T7)가 턴-온되면, 발광 소자(OLED)의 애노드 전극으로 상기 초기화 전원(Vint)의 전압이 공급된다. 상기 발광 소자(OLED)의 애노드 전극으로 상기 초기화 전원(Vint)의 전압이 공급되면, 상기 발광 소자(OLED)의 기생 커패시터는 방전된다.
상기 i번째 제1 스캔 라인(Sia)으로 상기 i번째 제1 스캔 신호가 공급되면, P타입의 박막 트랜지스터인 제2 및 제3 트랜지스터(T2, T3)가 턴-온된다.
상기 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극이 전기적으로 연결된다. 이러한 경우, 상기 j번째 데이터 라인(Dj)으로부터의 데이터 신호가 상기 제1 트랜지스터(T1)로 공급된다.
상기 제3 트랜지스터(T3)가 턴-온되면, 상기 제1 노드(N1)와 상기 제1 트랜지스터(T1)의 드레인 전극이 전기적으로 연결된다. 이러한 경우, 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다. 이때, 상기 제1 노드(N1)가 상기 데이터 신호보다 낮은 상기 초기화 전원(Vint)의 전압으로 초기화되었기 때문에 상기 제1 트랜지스터(T1)가 턴-온된다.
상기 제1 트랜지스터(T1)가 턴-온되면, 상기 데이터 신호가 상기 제1 트랜지스터(T1)를 경유하여 상기 제1 노드(N1)로 공급된다. 이때, 상기 제1 노드(N1)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압으로 설정된다.
스토리지 커패시터(Cst)는 상기 제1 노드(N1)에 인가된 전압을 저장한다.
상기 스토리지 커패시터(Cst)에 상기 제1 노드(N1)의 전압이 저장된 후, 상기 i번째 발광 제어 라인(Ei)으로 상기 i번째 발광 제어신호의 공급된 중단된다. 상기 i번째 발광 제어선(Ei)으로 상기 i번째 발광 제어신호의 공급이 중단되면, 상기 제5 및 제6 트랜지스터(T5, T6)가 턴-온된다.
상기 제5 트랜지스터(T5)가 턴-온되면, 제1 구동 전원(ELVDD)의 전압이 상기 제1 트랜지스터(T1)의 소스 전극에 공급된다. 이때, 상기 제1 트랜지스터(T1)는 구동 전류를 생성한다.
상기 제6 트랜지스터(T6)가 턴-온되면, 상기 제1 트랜지스터(T1)와 발광 소자(OLED)가 전기적으로 연결될 수 있다. 이때, 상기 제1 트랜지스터(T1)에서 생성된 구동 전류가 상기 발광 소자(OLED)로 공급되어, 상기 발광 소자(OLED)는 상기 구동 전류에 대응되는 세기를 갖는 광을 출력한다.
본 발명의 일 실시예에 있어서, 상기 i번째 제1 스캔 라인(Sia)으로 공급된 스캔 신호(이하. '제1 스캔 신호'라 함)와 상기 i번째 제2 스캔 라인(Sib)으로 공급된 스캔 신호(이하, '제2 스캔 신호'라 함)는 서로 상이한 레벨을 가지며, 대응하는 트랜지스터로 동시에 공급되어 상기 대응하는 트랜지스터를 턴-온, 즉, 활성화시킬 수 있다.
예를 들어, 로우 레벨의 상기 제1 스캔 신호가 상기 제2 및 제3 트랜지스터(T2, T3)로 공급될 때, 이와 동시에 하이 레벨의 상기 제2 스캔 신호가 상기 제7 트랜지스터(T7)로 공급될 수 있다. 이로 인해, 상기 제2 및 제3 트랜지스터(T2, T3)와 상기 제7 트랜지스터(T7)는 동시에 턴-온될 수 있다.
실시예에 따라, 상기 제2 스캔 신호는 상기 i-1번째 스캔 라인(Si-1)으로 공급되는 스캔 신호(이하, '제3 스캔 신호'라 함)와 동일한 레벨을 가지며, 대응하는 트랜지스터로 동시에 공급되어 상기 대응하는 트랜지스터를 턴-온, 즉, 활성화시킬 수 있다.
예를 들어, 하이 레벨의 제2 스캔 신호가 상기 제7 트랜지스터(T7)로 공급될 때, 이와 동시에 하이 레벨의 상기 제3 스캔 신호가 상기 제4 트랜지스터(T4)로 공급될 수 있다. 이로 인해, 상기 제4 트랜지스터(T4)와 상기 제7 트랜지스터(T7)는 동시에 턴-온될 수 있다.
도 5는 도 3에 도시된 하나의 화소를 상세하게 도시한 평면도이고, 도 6은 도 5의 Ⅰ~ Ⅰ'선에 따른 단면도이며, 도 7은 도 5의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 5 내지 도 7에 있어서, 표시 영역에 배치된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 3개의 스캔 라인(Si-1, Sia, Sib), 발광 제어 라인(Ei), 전원 라인(PL), 및 데이터 라인(Dj)을 도시하였다.
도 5 내지 도 7에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 "i-1번째 스캔 라인(Si-1)"으로, i번째 행의 제1 스캔 라인을 "i번째 제1 스캔 라인(Sia)"으로, i번째 행의 제2 스캔 라인을 "i번째 제2 스캔 라인(Sib)"으로, i번째 행의 발광 제어 라인을 "발광 제어 라인(Ei)"으로, j번째 열의 데이터 라인을 "데이터 라인(Dj)"으로, 그리고, j번째 열의 전원 라인을 "전원 라인(PL)"으로 표시한다.
도 1 내지 도 7을 참조하면, 본 발명의 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소(PXL)를 포함할 수 있다.
상기 기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 상기 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexibility) 기판일 수 있다.
상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다.
상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 상기 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 상기 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
상기 기판(SUB)에 적용되는 물질은 상기 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 본 발명의 일 실시예에 있어서, 상기 기판(SUB)은 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다.
상기 배선부는 상기 화소(PXL)에 신호를 제공하며, 스캔 라인(Si-1, Sia, Sib), 데이터 라인(Dj), 발광 제어 라인(Ei), 전원 라인(PL), 및 초기화 전원 배선(IPL)을 포함할 수 있다.
상기 스캔 라인(Si-1, Sia, Sib)은 제1 방향(DR1)으로 연장될 수 있다. 상기 스캔 라인(Si-1, Sia, Sib)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 스캔 라인(Si-1), i번째 제1 스캔 라인(Sia), 및 i번째 제2 스캔 라인(Sib)을 포함할 수 있다.
상기 스캔 라인(Si-1, Sia, Sib)에는 스캔 신호가 인가될 수 있다. 예를 들면, 상기 i-1번째 스캔 라인(Si-1)에는 i-1번째 스캔 신호가 인가될 수 있고, 상기 i번째 제1 스캔 라인(Sia)에는 i번째 제1 스캔 신호가 인가될 수 있으며, 상기 i번째 제2 스캔 라인(Sib)에는 i번째 제2 스캔 신호가 인가될 수 있다. 상기 i번째 제1 스캔 신호와 상기 i번째 제2 스캔 신호는 대응되는 스캔 라인으로 동시에 인가될 수 있다.
상기 발광 제어 라인(Ei)은 상기 제1 방향(DR1)으로 연장되며 상기 i번째 제1 스캔 라인(Sia)과 상기 i번째 제2 스캔 라인(Sib) 사이에서 상기 i번째 제1 스캔 라인(Sia) 및 상기 i번째 제2 스캔 라인(Sib)과 이격되도록 배치된다. 상기 발광 제어 라인(Ei)에는 발광 제어 신호가 인가된다.
상기 데이터 라인(Dj)은 상기 제2 방향(DR2)으로 연장되며, 데이터 신호가 인가될 수 있다.
상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 전원 라인(PL)은 상기 데이터 라인(Dj)과 이격되도록 배치될 수 있다. 상기 전원 라인(PL)에는 제1 구동 전원(ELVDD)이 인가될 수 있다.
상기 초기화 전원 배선(IPL)은 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 초기화 전원 배선(IPL)은 상기 i번째 제2 스캔 라인(Sib)과 다음 행 화소의 i-1번째 스캔 라인(Si-1) 사이에 제공될 수 있다. 상기 초기화 전원 배선(IPL)에는 초기화 전원(Vint)이 인가될 수 있다.
상기 화소(PXL)는 광을 출사하는 발광 소자(OLED) 및 상기 발광 소자(OLED)를 구동하는 화소 회로(PC)를 포함할 수 있다. 상기 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 트랜지스터(T1 ~ T3), 상기 제5 및 제6 트랜지스터(T5, T6)는 P타입의 박막 트랜지스터로 이루어질 수 있다. 상기 제4 트랜지스터(T4)와 상기 제7 트랜지스터(T7)는 N타입의 박막 트랜지스터로 이루어질 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 연결 배선(CNL1)을 포함할 수 있다.
상기 제1 게이트 전극(GE)은 상기 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 상기 제4 트랜지스터(T4)의 제4 소스 전극(SE4)과 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3), 및 상기 제4 소스 전극(SE4) 사이를 연결할 수 있다. 상기 제1 연결 배선(CNL1)의 일 단은 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결되고, 그 타 단은 제2 컨택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 소스 전극(SE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 여기서, 상기 불순물은 p형 불순물을 포함할 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다.
이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 이후 상기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 또한, 상기 제1 소스 전극(SE1)은 상기 제2 트랜지스터(T2)의 제2 드레인 전극(DE2) 및 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 연결될 수 있다.
상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 상기 제1 드레인 전극(DE1)은 상기 제3 트랜지스터(T3)의 소스 전극과 상기 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)을 포함할 수 있다.
상기 제2 게이트 전극(GE2)은 상기 i번째 제1 스캔 라인(Sia)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 i번째 제1 스캔 라인(Sia)의 일부로 제공되거나 상기 i번째 제1 스캔 라인(Sia)으로부터 돌출된 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 불순물은 p형 불순물을 포함할 수 있다.
상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당된다.
상기 제2 소스 전극(SE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 제6 컨택 홀(CH6)을 통해 상기 데이터 라인(Dj)에 연결된다.
상기 제2 드레인 전극(DE2)은 일 단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타 단이 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)에 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다.
상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다.
상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
본 발명의 일 실시예에서는 설명의 편의를 위해 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 그리고 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 라인(Sia)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 라인(Sia)의 일부로 제공되거나 상기 i번째 제1 스캔 라인(Sia)으로부터 돌출된 형상으로 제공된다.
상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 불순물은 p형 불순물을 포함할 수 있다.
상기 제3 소스 전극(SE3)의 일 단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 상기 제6 트랜지스터(T6)의 상기 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 타단은 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)에 연결될 수 있다.
또한, 상기 제3 드레인 전극(DE3)은 상기 제1 연결 배선(CNL1), 상기 제2 컨택 홀(CH2) 및 상기 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다.
상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다.
상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
본 발명의 일 실시예에서는, 설명의 편의를 위해 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4)으로, 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 상기 제4 소스 전극(SE4)으로, 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)의 일부로 제공되거나 상기 i-1번째 스캔 라인(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 불순물은 n형 불순물을 포함할 수 있다.
상기 제4 드레인 전극(DE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 타 단은 i-1번째 행의 화소(PXL)의 초기화 전원 배선(IPL) 및 상기 i-1번째 행의 상기 화소(PXL)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 제4 드레인 전극(DE4)과 상기 초기화 전원 배선(IPL) 사이에 보조 연결 배선(AUX)이 제공될 수 있다.
상기 보조 연결 배선(AUX)의 일 단은 제9 컨택 홀(CH9)을 통해 상기 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 보조 연결 배선(AUX)의 타 단은 상기 i-1번째 행의 상기 화소(PXL)의 제8 컨택 홀(CH8)을 통해 상기 i-1번째 행의 화소(PXL)의 상기 초기화 전원 배선(IPL)에 연결될 수 있다.
상기 제4 소스 전극(SE4)의 일 단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 소스 전극(SE4)의 타 단은 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결된다. 구체적으로, 상기 제4 소스 전극(SE4)에 포함된 상기 제4b 소스 전극(SE4b)는 상기 제3 드레인 전극(DE3)에 포함된 상기 제3b 드레인 전극(DE3b)에 연결된다.
또한, 상기 제4 소스 전극(SE4)은 상기 제1 연결 배선(CNL1), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)를 포함할 수 있다.
상기 제5 게이트 전극(GE5)는 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)는 상기 발광 제어 라인(Ei)의 일부로 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다.
예를 들면, 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 불순물은 p형 불순물을 포함할 수 있다.
상기 제5 소스 전극(SE5)의 일 단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 소스 전극(SE5)의 타 단은 제5 컨택 홀(CH5)을 통해 상기 전원 라인(PL)에 연결될 수 있다.
상기 제5 드레인 전극(DE5)의 일 단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)의 일부로서 제공되거나 상기 발광 제어 라인(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다.
예를 들면, 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 상기 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 여기서, 상기 불순물은 p형 불순물을 포함할 수 있다.
상기 제6 소스 전극(SE6)의 일 단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 소스 전극(SE6)의 타 단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결될 수 있다.
상기 제6 드레인 전극(DE6)의 일 단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 타 단은 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)을 포함할 수 있다.
상기 제7 게이트 전극(GE7)은 상기 i번째 제2 스캔 라인(Sib)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 i번째 제2 스캔 라인(Sib)의 일부로 제공되거나 상기 i번째 제2 스캔 라인(Sib)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 상기 불순물이 도핑된 반도체 층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 여기서, 상기 불순물은 n형 불순물을 포함할 수 있다.
상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩되는 부분에 해당한다.
상기 제7 소스 전극(SE7)의 일 단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 소스 전극(SE7)의 타 단은 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다.
상기 제7 드레인 전극(DE7)의 일 단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 타 단은 상기 초기화 전원 배선(IPL)에 연결될 수 있다.
또한, 상기 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 화소(PXL)의 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결될 수 있다. 구체적으로, 상기 제7 드레인 전극(DE7)은 상기 제4 드레인 전극(DE4)에 포함된 제4a 드레인 전극(DE4a)에 연결될 수 있다.
상기 제7 드레인 전극(DE7)과 상기 제4a 드레인 전극(DE4a)은 상기 보조 배선(AUX), 상기 제8 컨택 홀(CH8), 및 상기 제9 컨택홀(CH9)을 통해 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 캐패시터(Cst)의 커패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 상기 제1 방향(DR1)으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 구동 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 제1 연결 배선(CNL1)이 연결되는 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 상기 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 상기 화소(PXL)에 대응하는 발광 영역 내에 제공될 수 있다. 상기 제1 전극(AD)은 제7 컨택 홀(CH7), 제10 컨택 홀(CH10), 및 제11 컨택 홀(CH11)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다.
상기 제7 컨택 홀(CH7)과 상기 제10 컨택 홀(CH10) 사이에는 제2 연결 배선(CNL2) 및 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 상기 제7 소스 전극(SE7)과 상기 제1 전극(AD)을 연결할 수 있다.
한편, 상기 화소(PXL)는 상기 n형 불순물이 도핑된 반도체층을 포함한 제1 영역(A1)과 상기 제1 영역(A1)을 제외한 제2 영역(A2)으로 구분될 수 있다. 상기 제2 영역(A2)에는 상기 p형 불순물이 도핑된 반도체층을 포함할 수 있다.
평면 상으로 볼 때, 상기 제1 영역(A1)에는 상기 제4 트랜지스터(T4)와 상기 제7 트랜지스터(T7)가 제공될 수 있다. 또한, 평면 상으로 볼 때, 상기 제2 영역(A2)에는 상기 제1 내지 제3 트랜지스터(T1 ~ T3)와, 상기 제5 및 제6 트랜지스터(T5, T6)가 제공될 수 있다.
상기 제1 영역(A1)과 상기 제2 영역(A2) 사이에는 제1 접촉부(CNP1)와 제2 접촉부(CNP2)가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 접촉부(CNP1)는 상기 p형 불순물이 도핑된 상기 제3b 드레인 전극(DE3b)과 상기 n형 불순물이 도핑된 상기 제4b 소스 전극(SE4b)이 접하는 영역을 의미할 수 있다. 이때, 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)은 동일한 평면 상에서 동일한 층에 제공될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 접촉부(CNP1)에는 상기 제1 연결 배선(CNL1)이 위치할 수 있다.
상기 제1 연결 배선(CNL1)은, 상술한 바와 같이, 상기 제2 컨택 홀(CH2)을 통해 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 접촉할 수 있다.
구체적으로, 상기 제1 연결 배선(CNL1)의 하부면 일측은 상기 제3b 드레인 전극(DE3b)에 접촉하고, 상기 제1 연결 배선(CNL1)의 하부면 타측은 상기 제4b 소스 전극(SE4b)에 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 연결 배선(CNL1)이 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 모두 접촉해야 하므로, 상기 제2 컨택 홀(CH2)의 크기는 다른 컨택 홀들보다 클 수 있다.
이로 인해, 상기 제1 연결 배선(CNL1)의 폭 및/또는 면적이 커질 수 있다. 상기 제1 연결 배선(CNL1)의 폭 및/또는 면적이 커지게 되면, 상기 제1 연결 배선(CNL1), 상기 제3b 드레인 전극(DE3b), 및 상기 제4b 소스 전극(SE4b)의 컨택 면적이 충분히 확보될 수 있다.
이러한 경우, 상기 제3 트랜지스터(T3)와 상기 제4 트랜지스터(T4)의 컨택 불량이 최소화되어, 상기 화소(PXL)는 원하는 휘도의 영상을 표시할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 접촉부(CNP2)는 상기 p형 불순물이 도핑된 상기 제6 드레인 전극(DE6)과 상기 n형 불순물이 도핑된 상기 제7 소스 전극(SE7)이 접하는 영역을 의미할 수 있다. 이때, 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 동일 평면 상에서 동일한 층에 제공될 수 있으나, 이에 본 발명이 한정되는 것은 아니다.
상기 제2 접촉부(CNP2)에는 상기 제2 연결 배선(CNL2)이 위치할 수 있다.
상기 제2 연결 배선(CNL2)은, 상기 제7 컨택홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 접촉할 수 있다.
구체적으로, 상기 제2 연결 배선(CNL2)의 하부면 일측은 상기 제7 소스 전극(SE7)에 접촉하고, 상기 제2 연결 배선(CNL2)의 하부면 타측은 상기 제6 드레인 전극(DE6)에 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 연결 배선(CNL2)이 상기 제7 소스 전극(SE7)과 상기 제6 드레인 전극(DE6)에 모두 접촉해야 하므로, 상기 제7 컨택 홀(CH7)의 크기는 다른 컨택 홀들보다 클 수 있다.
이로 인해, 상기 제2 연결 배선(CNL2)의 폭 및/또는 면적이 커질 수 있다. 상기 제2 연결 배선(CNL2)의 폭 및/또는 면적이 커지게 되면, 상기 제2 연결 배선(CNL2), 상기 제7 소스 전극(SE7), 및 상기 제6 드레인 전극(DE6)의 컨택 면적이 충분히 확보될 수 있다.
이러한 경우, 상기 제6 트랜지스터(T6)와 상기 제7 트랜지스터(T7)의 컨택 불량이 최소화되어, 상기 화소(PXL)는 원하는 휘도의 영상을 표시할 수 있다.
하기에서는, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 기판(SUB) 상에 버퍼층(미도시)이 제공될 수 있다.
상기 버퍼층은 상기 제1 내지 제7 트랜지스터(T1 ~ T7)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층이 다중층으로 제공되는 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 기판(SUB) 상에 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)이 제공될 수 있다. 상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)은 반도체 소재로 형성될 수 있다.
상기 제1 내지 제7 액티브 패턴(ACT1 ~ ACT7)이 제공된 상기 기판(SUB) 상에 제1 게이트 절연층(GI1)이 제공될 수 있다. 상기 제1 게이트 절연층(GI1)은 무기 재료를 포함하는 무기 절연막일 수 있다. 예를 들어, 상기 제1 게이트 절연층(GI1)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다.
상기 제1 게이트 절연층(GI1) 상에 상기 i-1번째 스캔 라인(Si-1), 상기 i번째 제1 스캔 라인(Sia), 상기 i번째 제2 스캔 라인(Sib), 상기 발광 제어 라인(Ei), 및 상기 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다.
상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 상기 하부 전극(LE)이 될 수 있다.
상기 제2 및 제3 게이트 전극(GE2, GE3)은 상기 i번째 제1 스캔 라인(Sia)과 일체로 형성될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 포함하므로, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)이 상기 i번째 제1 스캔 라인(Sia)과 일체로 형성될 수 있다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 포함하므로, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)이 상기 i-1번째 스캔 라인(Si-1)과 일체로 형성될 수 있다.
상기 제7 게이트 전극(GE7)은 상기 i번째 제2 스캔 라인(Sib)과 일체로 형성될 수 있다.
상기 제5 게이트 전극(GE5)과 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(Ei)과 일체로 형성될 수 있다.
상기 스캔 라인들(Si-1, Sia, Sib) 등이 제공된 상기 기판(SUB)상에는 제2 게이트 절연층(GI2)이 제공될 수 있다.
상기 제2 게이트 절연층(GI2) 상에는 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 제공될 수 있다.
상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)은 상기 제2 게이트 절연층(GI2)을 사이에 두고 상기 하부 전극(LE)과 함께 상기 스토리지 커패시터(Cst)를 이룰 수 있다.
상기 상부 전극(UE) 및 상기 초기화 전원 배선(IPL)이 배치된 상기 기판(SUB) 상에 제1 층간 절연층(ILD1)이 제공될 수 있다.
상기 제1 층간 절연층(ILD1) 상에는 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 보조 연결 배선(AUX), 상기 데이터 라인(Dj), 및 상기 전원 라인(PL)이 제공될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제1 층간 절연층(ILD1) 및 상기 제2 게이트 절연층(GI2)을 순차적으로 관통하는 상기 제1 컨택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다.
또한, 상기 제1 연결 배선(CNL1)은 상기 제1 및 제2 게이트 절연층(GI1, GI2)과 상기 제1 층간 절연층(ILD1)을 관통하는 상기 제2 컨택 홀(CH2)을 통해 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 연결될 수 있다. 이때, 상기 제2 컨택 홀(CH2)의 크기는 상기 제1 컨택 홀(CH1)보다 클 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제1 및 제2 게이트 절연층(GI1, GI2)과 상기 제1 층간 절연층(ILD1)을 관통하는 상기 제7 컨택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다. 이때, 상기 제7 컨택 홀(CH7)의 크기는 상기 제1 컨택 홀(CH1)보다 클 수 있다.
상기 보조 연결 배선(AUX)은 상기 제1 층간 절연층(ILD1)을 관통하는 상기 제8 컨택 홀(CH8)을 통해 상기 초기화 전원 배선(IPL)에 연결될 수 있다.
또한, 상기 보조 연결 배선(AUX)은 상기 제1 및 제2 게이트 절연층(GI1, GI2)과 상기 제1 층간 절연층(ILD1)을 순차적으로 관통하는 상기 제9 컨택 홀(CH9)을 통해 상기 제4a 드레인 전극(DE4a) 및 상기 i-1번째 행에 배치된 상기 화소(PXL)의 상기 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 데이터 라인(Dj)은 상기 제1 및 제2 게이트 절연층(GI1, GI2), 상기 제1 층간 절연층(ILD1)을 순차적으로 관통하는 상기 제6 컨택 홀(CH6)을 통해 상기 제2 소스 전극(SE2)에 연결될 수 있다.
상기 전원 라인(PL)은 상기 제1 층간 절연층(ILD1)을 관통하는 제3 및 제4 컨택 홀(CH3, CH4)을 통해 상기 상부 전극(UE)에 연결될 수 있다. 또한, 상기 전원 라인(PL)은 상기 제1 및 제2 게이트 절연층(GI1, GI2)과 상기 제1 층간 절연층(ILD1)을 순차적으로 관통하는 제5 컨택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다.
상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 보조 연결 배선(AUX), 상기 데이터 라인(Dj), 및 상기 전원 라인(PL) 상에는 제2 층간 절연층(ILD2)이 제공될 수 있다. 상기 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 층간 절연층(ILD2)은 유기 절연막일 수 있다. 상기 제2 층간 절연층(ILD2)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
상기 제2 층간 절연층(ILD2)이 다중층으로 이루어진 경우, 상기 제2 층간 절연층(ILD2)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 상기 제2 층간 절연층(ILD2)은 제1 유기 절연막, 무기 절연막, 및 제2 유기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
상기 제2 층간 절연층(ILD2) 상에는 상기 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제2 층간 절연층(ILD2)을 관통하는 상기 제10 컨택홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 연결될 수 있다.
상기 브릿지 패턴(BRP) 상에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 제1 전극(AD)이 제공될 수 있다. 상기 제1 전극(AD)은 상기 보호층(PSV)을 관통하는 상기 제11 컨택 홀(CH11)을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제10 컨택 홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 연결되어 있으므로, 상기 제1 전극(AD)은 상기 브릿지 패턴(BRP) 및 상기 제2 연결 배선(CNL2)을 통해 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제1 전극(AD)이 형성된 상기 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 기판(SUB)으로부터 돌출될 수 있다.
상기 제1 전극(AD)의 노출된 상면 상에 상기 발광층(EML)이 제공될 수 있다. 상기 발광층(EML) 상에는 상기 제2 전극(CD)이 제공될 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EML)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
상기 제2 전극(CD) 상에는 상기 제2 전극(CD)을 커버하는 박막 봉지 필름(TFE)이 제공될 수 있다.
상기 박막 봉지 필름(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 상기 박막 봉지 필름(TFE)은 상기 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 상기 박막 봉지 필름(TFE)은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 상기 박막 봉지 필름(TFE)은 상기 무기막 및 상기 유기막이 교번하여 적층된 구조를 가질 수 있다. 또한, 경우에 따라, 상기 박막 봉지 필름(TFE)은 상기 발광 소자(OLED) 상에 배치되고 실런트를 통해 상기 기판(SUB)과 합착되는 봉지 기판일 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치는 상기 박막 봉지 필름(TFE) 상에 제공되는 터치 센서(미도시)를 더 포함할 수 있다. 상기 터치 센서는 상기 기판(SUB)의 영상이 출사되는 방향의 면 상에 배치되어 사용자의 터치 입력을 수신할 수 있다. 상기 터치 센서 사용자의 손이나 별도의 입력 수단을 통해 상기 표시 장치로의 터치 이벤트를 인식할 수 있다.
상기 터치 센서는 정전 용량(mutual capacitance) 방식으로 구동될 수 있다. 상기 정전 용량(mutual capacitance) 방식은 두 개의 터치 센싱 전극들 간의 상호 작용에 의한 정전 용량의 변화를 센싱하는 것이다. 또한, 상기 터치 센서는 자기 정전 용량(self capacitance) 방식으로 구동될 수 있다. 상기 자기 정전 용량(self capacitance) 방식은 매트릭스 형상으로 배열된 터치 센싱 전극들과 상기 터치 센싱 전극들 각각에 연결된 센싱 라인들을 이용하여, 사용자의 터치가 있을 경우 터치된 영역의 감지 전극의 정전 용량 변화를 센싱하는 것이다.
상기 터치 센서는 상기 터치 센싱 전극, 상기 터치 센싱 전극에 연결된 센싱 라인, 및 상기 센싱 라인의 단부에 연결된 패드부를 포함할 수 있다.
상기 터치 센서 상에는 상기 터치 센서의 노출면을 보호하기 위한 윈도우(미도시)가 제공될 수 있다. 상기 윈도우는 상기 기판(SUB)으로부터의 영상을 투과시킴과 동시에 외부의 충격을 완화시킴으로써, 외부의 충격에 상기 표시 장치가 파손되거나 오작동하는 것을 방지할 수 있다.
도 8 내지 도 19는 도 5에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
우선, 도 5 내지 도 8을 참조하면, 기판(SUB)이 제공될 수 있다.
상기 기판(SUB)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 상기 기판(SUB)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재로 형성할 수도 있다.
상기 기판(SUB) 상에 반도체 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 반도체층(SCL)을 형성한다.
여기서, 상기 반도체 물질층은 실리콘(Si), 즉, 비정질 실리콘(a-Si)으로 구성될 수 있으며, 또는 폴리 실리콘(p-Si)으로 구성될 수 있다. 상기 반도체 물질층이 상기 비정질 실리콘(a-Si)으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다.
실시예에 따라, 상기 반도체 물질층은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
도 5 내지 도 9를 참조하면, 상기 반도체층(SCL)에 보론 등을 포함하는 불순물을 도핑하여 P타입 박막 트랜지스터의 반도체층(SCL1, 이하 '제1 반도체층'이라 함)을 형성한다.
상기 제1 반도체층(SCL1)은 제1 내지 제3 트랜지스터(T1 ~ T3), 제5 및 제6 트랜지스터(T5, T6) 각각의 반도체층이 될 수 있다.
도 5 내지 도 10을 참조하면, 상기 제1 반도체층(SCL1)을 포함한 상기 기판(SUB) 상에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토 레지스트 패턴은 상기 제1 반도체층(SCL1)을 커버하며 상기 반도체층(SCL)을 외부로 노출시킬 수 있다.
이어, 상기 노출된 반도체층(SCL)에 보론 등을 포함하는 불순물을 도핑하여 N타입 박막 트랜지스터의 반도체층(SCL2, 이하 '제2 반도체층'이라 함)을 형성한다. 상기 제2 반도체층(SCL2)은 상기 제4 및 제7 트랜지스터(T4, T7) 각각의 반도체층이 될 수 있다.
상기 제1 반도체층(SCL1)과 상기 제2 반도체층(SCL2)은 동일 평면 상에 위치하며 동일한 레이어에 형성될 수 있다. 실시예에 따라, 상기 제1 반도체층(SCL1)과 상기 제2 반도체층(SCL2)은 영역 간 경계가 명확하게 구분되지 않을 수 있고, 경계가 명확하게 구분될 수도 있다.
이어, 상기 포토레지스트 패턴을 상기 기판(SUB) 상에서 제거한다.
도 5 내지 도 11을 참조하면, 상기 제1 및 제2 반도체층(SCL1, SCL2) 상에 제1 게이트 절연층(GI1)이 형성될 수 있다. 상기 제1 게이트 절연층(GI1)은 무기 재료를 포함한 무기 절연막일 수 있다.
상기 제1 게이트 절연층(GI1) 상에 제1 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 통해 하부 전극(LE), 발광 제어 라인(Ei), i번째 제1 스캔 라인(Sia), 및 도전 패턴(CP)을 형성한다.
여기서, 상기 하부 전극(LE)은 제1 게이트 전극(GE1)을 포함하고, 상기 발광 제어 라인(Ei)은 제5 및 제6 게이트 전극(GE5, GE6)을 포함하며, 상기 i번째 제1 스캔 라인(Sia)은 제3a 및 제3b 게이트 전극(GE3a, GE3b)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴(CP)은 상기 제2 반도체층(SCL2) 상에 제공되며, 상기 제2 반도체층(SCL2)을 커버할 수 있다.
도 5 내지 도 12를 참조하면, 상기 하부 전극(LE), 상기 발광 제어 라인(Ei), 상기 i번째 제1 스캔 라인(Sia), 및 상기 도전 패턴(CP)을 마스크로 활용하여 상기 제1 반도체층(SCL1)에 고농도의 p형 불순물을 도핑한다. 여기서, 상기 p형 불순물은 최외각 전자가 3개인 알루미늄, 갈륨, 인듐, 보론 등을 포함할 수 있다.
이때, 상기 제2 반도체 층(SCL2)은 상기 도전 패턴(CP)에 의해 커버될 수 있다. 따라서, 상기 제2 반도체층(SCL2)에는 상기 p형 불순물이 도핑되지 않을 수 있다.
상기 제1 반도체층(SCL1)에 고농도의 상기 p형 불순물을 도핑함에 따라, 도전성을 갖는 제1, 제2, 제3a, 제3b, 제5, 및 제6 소스 전극(SE1, SE2, SE3a, SE3b, SE5, SE6)이 형성될 수 있다. 이와 동시에, 제1, 제2, 제3a, 제3b, 제5, 및 제6 드레인 전극(DE1, DE2, DE3a, DE3b, DE5, DE6)이 형성될 수 있다.
상기 제1 게이트 전극(GE1)으로 인해, 고농도의 상기 p형 불순물이 도핑되지 않은 상기 제1 반도체층(SCL1)은 제1 액티브 패턴(ACT1)이 될 수 있다. 상기 제1 액티브 패턴(ACT1)은 상기 제1 트랜지스터(T1)의 채널일 수 있다.
따라서, 상기 제1 게이트 전극(GE1), 상기 제1 액티브 패턴(ACT1), 상기 제1 소스 전극(SE1), 및 상기 제1 드레인 전극(DE1)은 P타입의 박막 트랜지스터인 상기 제1 트래지스터(T1)를 구성할 수 있다.
상기 제2 게이트 전극(GE2)으로 인해, 고농도의 상기 p형 불순물이 도핑되지 않은 상기 제1 반도체층(SCL1)은 제2 액티브 패턴(ACT2)이 될 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 트랜지스터(T2)의 채널일 수 있다.
따라서, 상기 제2 게이트 전극(GE2), 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2), 및 상기 제2 드레인 전극(DE2)은 P타입의 박막 트랜지스터인 상기 제2 트래지스터(T2)를 구성할 수 있다.
상기 제3a 게이트 전극(GE3a)으로 인해, 고농도의 상기 p형 불순물이 도핑되지 않은 상기 제1 반도체층(SCL1)은 제3a 액티브 패턴(ACT3a)이 될 수 있다. 상기 제3a 액티브 패턴(ACT3a)은 상기 제3a 트랜지스터(T3a)의 채널일 수 있다.
따라서, 상기 제3a 게이트 전극(GE3a), 상기 제3 액티브 패턴(ACT3a), 상기 제3a 소스 전극(SE3a), 및 상기 제3a 드레인 전극(DE3a)은 P타입의 박막 트랜지스터인 상기 제3a 트랜지스터(T3a)를 구성할 수 있다.
상기 제3b 게이트 전극(GE3b)으로 인해, 고농도의 상기 p형 불순물이 도핑되지 않은 상기 제1 반도체층(SCL1)은 제3b 액티브 패턴(ACT3b)이 될 수 있다. 상기 제3b 액티브 패턴(ACT3b)은 상기 제3b 트랜지스터(T3b)의 채널일 수 있다.
따라서, 상기 제3b 게이트 전극(GE3b), 상기 제3b 액티브 패턴(ACT3b), 상기 제3b 소스 전극(SE3b), 및 상기 제3b 드레인 전극(DE3b)은 P타입의 박막 트랜지스터인 상기 제3b 트랜지스터(T3b)를 구성할 수 있다.
상기 제5 게이트 전극(GE5)으로 인해, 고농도의 상기 p형 불순물이 도핑되지 않은 상기 제1 반도체층(SCL1)은 제5 액티브 패턴(ACT5)이 될 수 있다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 트랜지스터(T5)의 채널일 수 있다.
따라서, 상기 제5 게이트 전극(GE5), 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5), 및 상기 제5 드레인 전극(DE5)은 P타입의 박막 트랜지스터인 상기 제5 트랜지스터(T5)를 구성할 수 있다.
상기 제6 게이트 전극(GE6)으로 인해, 고농도의 상기 p형 불순물이 도핑되지 않은 상기 제1 반도체층(SCL1)은 제6 액티브 패턴(ACT6)이 될 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 트랜지스터(T6)의 채널일 수 있다.
따라서, 상기 제6 게이트 전극(GE6), 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6), 및 상기 제6 드레인 전극(DE6)은 P타입의 박막 트랜지스터인 상기 제6 트랜지스터(T6)를 구성할 수 있다.
도 5 내지 도 13을 참조하면, 상기 발광 제어 라인(Ei) 등이 형성된 상기 기판(SUB) 상에 포토레지스트 패턴(미도시)을 형성한다.
상기 포토레지스트 패턴은 상기 제1 내지 제3 트랜지스터(T1 ~ T3), 상기 제5 및 제6 트랜지스터(T5, T6), 상기 발광 제어 라인(Ei), 및 상기 i번째 제1 스캔 라인(Sia)을 커버하고 상기 도전 패턴(CP)을 부분적으로 노출시킬 수 있다.
이어, 마스크 공정을 진행하여 상기 도전 패턴(CP)을 패터닝하여 i-1번째 스캔 라인(Si-1) 및 i번째 제2 스캔 라인(Sib)을 형성한다.
상기 i-1번째 스캔 라인(Si-1)은 제4a 및 제4b 게이트 전극(GE4a, GE4b)을 포함하고, 상기 i번째 제2 스캔 라인(Sib)은 제7 게이트 전극(GE7)을 포함할 수 있다.
이어, 상기 i-1번째 스캔 라인(Si-1) 및 상기 i번째 제2 스캔 라인(Sib)을 마스크로 활용하여 상기 제2 반도체층(SCL2)에 고농도의 n형 불순물을 도핑한다. 여기서, 상기 n형 불순물은 최외각 전자가 5개인 인, 비소, 안티몬 등을 포함할 수 있다.
이때, 상기 제1 내지 제3 트랜지스터(T1 ~ T3), 상기 제5 및 제6 트랜지스터(T5, T6)는 상기 포토레지스트 패턴에 의해 커버될 수 있다. 따라서, 상기 제1 내지 제3 트랜지스터(T1 ~ T3), 상기 제5 및 제5 트랜지스터(T5, T6) 각각의 반도체층에는 상기 n형 불순물이 도핑되지 않을 수 있다.
상기 제2 반도체층(SCL2)에 고농도의 상기 n형 불순물을 도핑함에 따라, 도전성을 갖는 제4a, 제4b, 및 제7 소스 전극(SE4a, SE4b, SE7)이 형성되고, 동시에, 제4a, 제4b, 및 제7 드레인 전극(DE4a, DE4b, DE7)이 형성될 수 있다.
상기 제4a 게이트 전극(GE4a)으로 인해, 고농도의 상기 n형 불순물이 도핑되지 않은 상기 제2 반도체층(SCL2)은 제4a 액티브 패턴(ACT4a)이 될 수 있다. 상기 제4a 액티브 패턴(ACT4a)은 상기 제4a 트랜지스터(T4a)의 채널일 수 있다.
따라서, 상기 제4a 게이트 전극(GE4a), 상기 제4a 액티브 패턴(ACT4a), 상기 제4a 소스 전극(SE4a), 및 상기 제4a 드레인 전극(DE4a)은 N타입의 박막 트랜지스터인 상기 제4a 트랜지스터(T4a)를 구성할 수 있다.
상기 제4b 게이트 전극(GE4b)으로 인해, 고농도의 상기 n형 불순물이 도핑되지 않은 상기 제2 반도체층(SCL2)은 제4b 액티브 패턴(ACT4b)이 될 수 있다. 상기 제4b 액티브 패턴(ACT4b)은 상기 제4b 트랜지스터(T4b)의 채널일 수 있다.
따라서, 상기 제4b 게이트 전극(GE4b), 상기 제4b 액티브 패턴(ACT4b), 상기 제4b 소스 전극(SE4b), 및 상기 제4b 드레인 전극(DE4b)은 N타입의 박막 트랜지스터인 상기 제4b 트랜지스터(T4b)를 구성할 수 있다.
상기 제7 게이트 전극(GE7)으로 인해, 고농도의 상기 n형 불순물이 도핑되지 않은 상기 제2 반도체층(SCL2)은 제7 액티브 패턴(ACT7)이 될 수 있다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 트랜지스터(T7)의 채널일 수 있다.
따라서, 상기 제7 게이트 전극(GE7), 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 상기 제7 드레인 전극(DE7)은 N타입의 박막 트랜지스터인 상기 제7 트랜지스터(T7)를 구성할 수 있다.
여기서, 서로 상이한 불순물이 도핑된 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 바로 인접하게 배치될 수 있다. 또한, 서로 상이한 불순물이 도핑된 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)은 바로 인접하게 배치될 수 있다.
상기 n형 불순물을 주입하는 공정이 완료되면, 상기 기판(SUB) 상에서 상기 포토레지스트 패턴을 제거한다.
도 5 내지 도 14를 참조하면, 상기 제7 트랜지스터(T7) 등이 형성된 상기 기판(SUB) 상에 제2 게이트 절연층(GI2)이 형성될 수 있다. 상기 제2 게이트 절연층(GI2)은 무기 재료를 포함한 무기 절연막일 수 있다.
상기 제2 게이트 절연층(GI2) 상에 제2 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 초기화 전원 배선(IPL) 및 상부 전극(UE)을 형성한다.
도 5 내지 도 15를 참조하면, 상기 상부 전극(UE) 등이 형성된 상기 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제1 층간 절연층(ILD1)이 형성될 수 있다.
상기 제1 층간 절연층(ILD1)은 상기 초기화 전원 배선(IPL1)의 일부를 노출시키는 제8 컨택 홀(CH8)을 포함할 수 있다.
또한, 상기 제1 층간 절연층(ILD1)은 서로 인접하게 배치된 상기 제7 소스 전극(SE7)과 상기 제6 드레인 전극(DE6)을 노출시키는 제7 컨택 홀(CH7)을 포함할 수 있다.
추가적으로, 상기 제1 층간 절연층(ILD1)은 서로 인접하게 배치된 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)을 노출시키는 제2 컨택 홀(CH2)을 포함할 수 있다.
연속하여, 상기 제1 층간 절연층(ILD1) 상에 제3 도전성 물질층(미도시)을 증착 한 후, 마스크 공정을 진행하여 제1 및 제2 연결 배선(CNL1, CNL2), 전원 라인(PL), 보조 연결 배선(AUX), 및 데이터 라인(Dj)을 형성한다.
상기 제1 연결 배선(CNL1)은 상기 제2 컨택 홀(CH2)을 통해 서로 상이한 불순물이 도핑된 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 접촉할 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제7 컨택 홀(CH7)을 통해 서로 상이한 불순물이 도핑된 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 접촉할 수 있다.
상기 보조 연결 배선(AUX)은 상기 제8 컨택 홀(CH8)을 통해 상기 초기화 전원 배선(IPL)에 접촉할 수 있다.
도 5 내지 도 16을 참조하면, 상기 제1 및 제2 연결 배선(CNL1, CNL2) 등이 형성된 상기 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제2 층간 절연층(ILD2)이 형성될 수 있다.
상기 제2 층간 절연층(ILD2)은 상기 제2 연결 배선(CNL2)의 일부를 노출하는 제10 컨택 홀(CH10)을 포함할 수 있다.
이어, 상기 제2 층간 절연층(ILD2) 상에 제4 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 브릿지 패턴(BRP)을 형성한다.
상기 브릿지 패턴(BRP)은 상기 제10 컨택 홀(CH10)을 통해 상기 제2 연결 배선(CNL2)에 접촉할 수 있다.
도 5 내지 도 17을 참조하면, 상기 브릿지 패턴(BRP)이 형성된 상기 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 보호층(PSV)이 형성될 수 있다. 상기 보호층(PSV)은 상기 브릿지 패턴(BRP)의 일부를 노출하는 제11 컨택 홀(CH11)을 포함할 수 있다.
이어, 상기 보호층(PSV) 상에 제5 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제1 전극(AD)이 형성될 수 있다.
상기 제1 전극(AD)은 상기 제11 컨택 홀(CH11)을 통해 상기 제2 연결 배선(CNL2)에 연결될 수 있다.
도 5 내지 도 18을 참조하면, 상기 제1 전극(AD) 상에 상기 제1 전극(AD)의 일부를 노출하는 개구부를 포함한 화소 정의막(PDL)이 형성될 수 있다. 이어, 상기 화소 정의막(PDL)에 의해 노출된 상기 제1 전극(AD) 표면 상에 발광층(EML)이 형성될 수 있다. 상기 발광층(EML) 상에는 제2 전극(CD)이 형성될 수 있다.
상기 제1 전극(AD), 상기 발광층(EML), 및 상기 제2 전극(CD)은 발광 소자(OLED)를 구성할 수 있다.
도 5 내지 도 19를 참조하면, 상기 발광 소자(OLED)가 형성된 기판(SUB) 상에 박막 봉지 필름(TFE)이 형성될 수 있다.
도 20a는 도 6의 EA1 영역에 대응되는 확대 단면도이고, 도 20b 및 도 20c는 도 20a의 제1 연결 배선을 다른 실시예의 형태로 나타낸 것으로, 도 6의 EA1 영역에 대응되는 단면도들이다.
도 6, 도 20a, 도 20b, 및 도 20c를 참고하면, 제1 연결 배선(CNL1)은 제1 접촉부(CNP1)에서 제2 컨택 홀(CH2)을 통해 제3b 드레인 전극(DE3b)과 제4b 소스 전극(SE4b)에 접촉할 수 있다.
구체적으로, 상기 제1 연결 배선(CNL1)의 하부면 일측은 상기 제3b 드레인 전극(DE3b)에 접촉하고, 상기 제1 연결 배선(CNL1)의 하부면 타측은 상기 제4b 소스 전극(SE4b)에 접촉할 수 있다.
고농도의 p형 불순물이 도핑된 상기 제3b 드레인 전극(DE3b)과 고농도의 n형 불순물이 도핑된 상기 제4b 소스 전극(SE4b)은, 도 20a에 도시된 바와 같이, 기판(SUB) 상에서 서로 인접하게 제공될 수 있다. 다시 말하면, 상기 제1 접촉부(CNP1) 내에서, 상기 제3b 드레인 전극(DE3b)의 좌측에 상기 제4b 소스 전극(SE4b)이 바로 제공될 수 있다.
실시예에 따라, 공정 상에서 발생하는 오정렬 등으로 인해, 도 20b에 도시된 바와 같이, 상기 제1 접촉부(CNP1)에는 상기 p형 불순물이 도핑된 영역과 상기 n형 불순물이 도핑된 영역이 중첩된 중첩부(OL)가 제공될 수 있다.
이러한 경우, 상기 제1 연결 배선(CNL1)의 하부면 일측은 상기 제3b 드레인 전극(DE3b)에 접촉되고, 상기 제1 연결 배선(CNL1)의 하부면 타측은 상기 제4b 소스 전극(SE4b)에 접촉되며, 상기 일측과 상기 타측 사이 영역인 상기 제1 연결 배선(CNL1)의 가운데는 상기 중첩부(OL)에 접촉할 수 있다.
상기 중첩부(OL)는 상기 p형 불순물과 상기 n형 불순물이 도핑된 영역으로, 전기적으로 중성 상태일 수 있다. 따라서, 상기 중첩부(OL)는 상기 제1 연결 배선(CNL1)이 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 전기적으로 연결되는 것에 영향을 미치지 않을 수 있다.
또한, 실시예에 따라, 공정 상에서 발생하는 오정렬 등으로 인해, 도 20c에 도시된 바와 같이, 상기 제1 접촉부(CNP1)에는 상기 p형 불순물과 상기 n형 불순물이 도핑되지 않은 미도핑 영역이 제공될 수 있다. 상기 미도핑 영역은 상기 p형 불순물과 상기 n형 불순물이 중첩되지 않은 미중첩부(NOL)일 수 있다.
이러한 경우, 상기 제1 연결 배선(CNL1)의 하부면 일측은 상기 제3b 드레인 전극(DE3b)에 접촉되고, 상기 제1 연결 배선(CNL1)의 하부면 타측은 상기 제4b 소스 전극(SE4b)에 접촉되며, 상기 일측과 상기 타측 사이 영역인 상기 제1 연결 배선(CNL1)의 가운데는 상기 미중첩부(NOL)에 접촉할 수 있다. 즉, 상기 제1 연결 배선(CNL1)은 상기 미중첩부(NOL; 미도핑 영역)를 사이에 두고 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 접촉할 수 있다.
상기 미중첩부(NOL; 미도핑 영역)는 상기 p형 불순물과 상기 n형 불순물이 도핑되지 않는 영역으로, 전기적으로 중성 상태일 수 있다. 따라서, 상기 미중첩부(NOL; 미도핑 영역)는 상기 제1 연결 배선(CNL1)이 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 전기적으로 연결되는 것에 영향을 미치지 않을 수 있다.
한편, 상기 제2 컨택 홀(CH2)은, 상기 제1 연결 배선(CNL1)이 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에 안정적으로 접촉되도록, 일정한 폭 이상을 갖도록 형성될 수 있다.
상기 제2 컨택 홀(CH2)은 상기 제1 연결 배선(CNL1)이 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)에만 접촉하는 경우, 상기 제1 연결 배선(CNL1)이 상기 중첩부(OL)에도 접촉하는 경우, 및 상기 제2 연결 배선(CNL1)이 상기 미중첩부(NOL; 미도핑 영역)에도 접촉하는 경우를 모두 고려하여 일정한 폭 이상으로 형성될 수 있다.
또한, 공정 상의 이유로 상기 제2 컨택 홀(CH2)이 상기 제3b 드레인 전극(DE3b)으로 치우쳐서 형성되거나 또는 상기 제4b 소스 전극(SE4b)으로 치우쳐서 형성될 수 있다. 상기 제2 컨택 홀(CH2)은, 상술한 경우를 모두 고려하여, 일정한 폭 이상으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 컨택 홀(CH2)의 폭(d)은 대략 0.2㎛ 내지 3㎛ 정도일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 상기 제2 컨택 홀(CH2)이 일정한 폭 이상을 갖도록 형성됨에 따라, 상기 제2 컨택 홀(CH2)의 크기는 다른 컨택 홀들, 예를 들어, 제1 컨택 홀(CH1)에 비해 클 수 있다.
이로 인해, 상기 제1 연결 배선(CNL1)의 폭 및/또는 면적이 커질 수 있다. 상기 제1 연결 배선(CNL1)의 폭 및/또는 면적이 커지게 되면, 상기 제1 연결 배선(CNL1), 상기 제3b 드레인 전극(DE3b), 및 상기 제4b 소스 전극(SE4b)의 컨택 면적이 충분히 확보될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제7 컨택 홀(CH7)도 상기 제2 컨택 홀(CH2)과 동일하게 형성될 수 있으므로, 이에 대한 상세한 설명은 생략한다.
하기에서는 도 21를 참조하여, 본 발명의 일 실시예에 따른 화소의 전류 특성을 설명한다.
도 21은 기존의 화소와 본 발명의 일 실시예에 따른 화소에서의 전류 특성을 나타내는 그래프이다. 도 21에 있어서, 비교예는 7개의 P타입 박막 트랜지스터를 포함한 기존의 화소에서의 전류 특성을 나타낸 것이고, 실시예는 본 발명의 일 실시예에 따른 화소에서의 전류 특성을 나타낸 것이다.
도 21을 참조하면, 상기 실시예에서의 정격 전류에 따른 전류 편차는 상기 비교예에서의 정격 전류에 따른 전류 편차가 유사하게 나타나는 것을 확인할 수 있다.
이를 통해, 상기 실시예는 서로 상이한 타입의 박막 트랜지스터를 포함하더라도 동일한 타입의 박막 트랜지스터를 포함하는 화소에서의 전류 특성과 유사한 전류 특성을 가질 수 있음을 확인할 수 있다.
도 22는 본 발명의 다른 실시예에 따른 표시 장치에 포함된 두 개의 화소를 나타낸 확대 평면도이며, 도 23은 도 22의 Ⅲ ~ Ⅲ'선에 따른 단면도이다. 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따르며 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 지칭한다.
설명의 편의를 위해, 도 22에서는 표시 영역에 배치된 i번째 화소 행에 배치된 k번째 및 k+1번째 화소(PXL_K, PXL_K+1)를 기준으로, 상기 k번째 및 k+1번째 화소(PXL_K, PXL_K+1)에 연결된 세 개의 스캔 라인들(Si-1, Sia, Sib), 한 개의 발광 제어 라인(Ei), 두 개의 데이터 라인(Dj, Dj+1), 두 개의 전원 라인(PL1, PL2), 및 초기화 전원 배선(IPL)을 도시하였다.
도 22 및 도 23에 도시된 k번째 및 k+1번째 화소(PXL_K, PXL_K+1) 각각은, 제4 및 제7 트랜지스터(T4, T7) 각각의 반도체층이 제1 내지 제3 트랜지스터(T1 ~ T3), 제5 및 제6 트랜지스터(T5, T6) 각각의 반도체층과 상이한 층에 배치된다는 점을 제외하면 도 5 및 도 6의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 22 및 도 23을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 기판(SUB) 및 상기 기판(SUB) 상에 제공된 상기 k번째 및 k+1번째 화소(PXL_K, PXL_K+1)를 포함할 수 있다.
상기 k번째 및 k+1번째 화소(PXL_K, PXL_K+1) 각각은 발광 소자(도 3의 OLED 참고) 및 상기 발광 소자(OLED)를 구동하는 화소 회로(도 3의 PC 참고)를 포함할 수 있다. 여기서, 상기 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 내지 제7 트랜지스터(T1 ~ T7) 중 상기 제4 트랜지스터(T4)와 상기 제7 트랜지스터(T7)는 n형 불순물이 도핑된 반도체층을 포함한 N타입의 박막 트랜지스터로 설정될 수 있다. 그리고, 나머지 트랜지스터들, 예를 들어, 상기 제1 내지 제3 트랜지스터(T1 ~ T3), 상기 제5 및 제6 트랜지스터(T5, T6)은 p형 불순물이 도핑된 반도체층을 포함한 P타입의 박막 트랜지스터로 설정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 p형 불순물이 도핑된 반도체층과 상기 n형 불순물이 도핑된 반도체층은 서로 상이한 층에 제공될 수 있다. 예를 들어, 상기 n형 불순물이 도핑된 반도체층이 상기 p형 불순물이 도핑된 반도체층 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 그 반대의 경우도 가능할 수 있다.
상기 P타입의 박막 트랜지스터로 설정된 상기 제1 내지 제3 트랜지스터(T1 ~ T3), 상기 제5 및 제6 트랜지스터(T5, T6) 각각에 포함된 반도체 층은 상기 제4 및 제7 트랜지스터(T4, T7) 각각에 포함된 반도체층과 상이한 층에 제공될 수 있다.
여기서, 상기 반도체층은 액티브 패턴, 상기 액티브 패턴에 각각 연결된 소스 및 드레인 전극을 포함할 수 있다.
상기 k번째 및 k+1번째 화소(PXL_K, PXL_K+1) 각각은 서로 상이한 타입의 박막 트랜지스터들이 접촉되는 영역을 나타내는 제1 및 제2 접촉부(CNP1, CNP2)를 포함할 수 있다.
상기 제1 접촉부(CNP1)는 상기 P타입의 박막 트랜지스터로 구성된 제3b 트랜지스터(T3b)와 N타입의 박막 트랜지스터로 구성된 제4b 트랜지스터(T4b) 사이에 위치할 수 있다.
다시 말하면, 상기 제1 접촉부(CNP1)는 상기 p형 불순물이 도핑된 상기 제3b 트랜지스터(T3b)의 제3b 드레인 전극(DE3b)과 상기 n형 불순물이 도핑된 상기 제4b 트랜지스터(T4b)의 제4b 소스 전극(SE4b)이 접하는 영역을 의미할 수 있다.
상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)은 상기 제1 접촉부(CNP1)에서 제1 연결 배선(CNL1)에 접촉될 수 있다.
본 발명의 일 실시예에 있어서, 상기 P타입의 박막 트랜지스터로 구성된 상기 제3 트랜지스터(T3)의 반도체층과 상기 N타입의 박막 트랜지스터로 구성된 상기 제4 트랜지스터(T4)의 반도체층은 서로 상이한 층에 제공될 수 있다. 따라서, 상기 제3b 드레인 전극(DE3b)과 상기 제4b 소스 전극(SE4b)은 서로 상이한 층에 제공될 수 있다.
구체적으로, 상기 제4b 소스 전극(SE4b)은 버퍼층(BFL)을 사이에 두고 상기 제3b 드레인 전극(DE3b) 상에 제공될 수 있다. 여기서, 상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되어 상기 기판(SUB)의 평탄성과 불순물의 침투를 차단할 수 있다.
상기 제3b 드레인 전극(DE3b)은 제1 층간 절연층(ILD1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI1), 및 상기 버퍼층(BFL)을 순차적으로 관통하는 제2-1 컨택 홀(CH2_1)을 통해 상기 제1 연결 배선(CNL1)의 일측에 연결될 수 있다.
상기 제4b 소스 전극(SE4b)은 상기 제1 층간 절연층(ILD1), 상기 제2 게이트 절여층(GI2), 및 상기 제1 게이트 절연층(GI1)을 순차적으로 관통하는 제2-2 컨택 홀(CH2_2)을 통해 상기 제1 연결 배선(CNL1)의 타측에 연결될 수 있다.
결국, 상기 제3b 드레인 전극(DE3b)은 상기 제2-1 및 제2-2 컨택 홀(CH2_1, CH2_2)과 상기 제1 연결 배선(CNL1)을 통해 최종적으로 상기 제4b 소스 전극(SE4b)에 전기적으로 연결될 수 있다.
상기 제2 접촉부(CNP2)는 상기 P타입의 박막 트랜지스터로 구성된 상기 제6 트랜지스터(T6)와 상기 N타입의 박막 트랜지스터로 구성된 상기 제7 트랜지스터(T7) 사이에 위치할 수 있다.
다시 말하면, 상기 제2 접촉부(CNP2)는 상기 p형 불순물이 도핑된 상기 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)과 상기 n형 불순물이 도핑된 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)이 접하는 영역을 의미할 수 있다.
상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 상기 제2 접촉부(CNP2)에서 제2 연결 배선(CNL2)에 접촉될 수 있다.
본 발명의 일 실시예에 있어서, 상기 P타입의 박막 트랜지스터로 구성된 상기 제6 트랜지스터(T6)의 반도체층과 상기 N타입의 박막 트랜지스터로 구성된 상기 제7 트랜지스터(T7)의 반도체층은 서로 상이한 층에 제공될 수 있다. 따라서, 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)은 서로 상이한 층에 제공될 수 있다.
구체적으로, 상기 제7 소스 전극(SE7)은 상기 버퍼층(BFL)을 사이에 두고 상기 제6 드레인 전극(DE6) 상에 제공될 수 있다.
상기 제6 드레인 전극(DE6)은 상기 제1 층간 절연층(ILD1), 상기 제2 게이트 절연층(GI2), 상기 제1 게이트 절연층(GI1), 및 상기 버퍼층(BFL)을 순차적으로 관통하는 제7-2 컨택 홀(CH7_2)을 통해 상기 제2 연결 배선(CNL2)의 일측에 연결될 수 있다.
상기 제7 소스 전극(SE7)은 상기 제1 층간 절연층(ILD1), 상기 제2 게이트 절연층(GI2), 및 상기 제1 게이트 절연층(GI1)을 순차적으로 관통하는 제7-1 컨택 홀(CH7_1)을 통해 상기 제2 연결 배선(CNL2)의 타측에 연결될 수 있다.
결국, 상기 제6 드레인 전극(DE6)은 상기 제7-1 및 제7-2 컨택 홀(CH7_1, CH7_2)과 상기 제2 연결 배선(CNL2)을 통해 최종적으로 상기 제7 소스 전극(SE7)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 PXL: 화소
OLED: 발광 소자 CNL1, CNL2: 제1 및 제2 연결 배선
CNP1, CNP2: 제1 및 제2 접촉부 T1 ~ T7: 제1 내지 제7 트랜지스터
OL: 중첩부 NOL: 미중첩부
Si-1, Sia, Sib: 스캔 라인 Dj: 데이터 라인
Ei: 발광 제어 라인 Vint: 초기화 전원

Claims (30)

  1. 발광 소자;
    제1 구동 전원과 상기 발광 소자 사이에 접속되고, 제1 노드에 전기적으로 연결된 게이트 전극을 포함하며, 상기 제1 노드에 인가되는 전압에 따라 상기 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터;
    데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수)번째 제1 주사 신호에 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되며, P타입의 박막 트랜지스터로 설정된 제3 트랜지스터;
    초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되며, N타입의 박막 트랜지스터로 설정된 제4 트랜지스터; 및
    상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제1 연결 배선을 포함하고,
    상기 제1 연결 배선은 절연층을 사이에 두고 상기 제3 및 제4 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제1 컨택 홀을 통해 상기 제3 및 제4 트랜지스터 각각의 반도체 패턴에 접촉하는 화소.
  2. 제1 항에 있어서,
    상기 제3 트랜지스터의 반도체 패턴은 p형 불순물이 도핑되고, 상기 제4 트랜지스터의 반도체 패턴은 n형 불순물이 도핑된 화소.
  3. 제2 항에 있어서,
    상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴은 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치된 화소.
  4. 제3 항에 있어서,
    상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴이 중첩되는 중첩 영역을 포함하고,
    상기 제1 연결 배선은 상기 제3 트랜지스터의 반도체 패턴, 상기 제4 트랜지스터의 반도체 패턴, 및 상기 중첩 영역에 모두 접촉하는 화소.
  5. 제3 항에 있어서,
    상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴 사이에 상기 p형 불순물 및 상기 n형 불순물이 도핑되지 않은 미도핑 영역을 포함하고,
    상기 제1 연결 배선은 상기 미도핑 영역을 사이에 두고 상기 제3 트랜지스터의 반도체 패턴 및 상기 제4 트랜지스터의 반도체 패턴에 각각 접촉하는 화소.
  6. 제3 항에 있어서,
    상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되며, i번째 제2 주사 신호에 턴-온되는 제7 트랜지스터를 더 포함하며,
    상기 제7 트랜지스터는 N타입의 박막 트랜지스터로 설정된 화소.
  7. 제6 항에 있어서,
    상기 i번째 제1 주사 신호와 상기 i번째 제2 주사 신호는 서로 상이한 레벨을 가지며, 대응하는 트랜지스터에 동시에 공급되어 상기 대응하는 트랜지스터를 활성화시키는 화소.
  8. 제6 항에 있어서,
    상기 제1 트랜지스터의 제1 전극과 상기 제1 구동 전원 사이에 접속되며, 발광 제어선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터; 및
    상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 상기 발광 제어선으로 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터를 더 포함하고,
    상기 제5 트랜지스터와 상기 제6 트랜지스터는 P타입의 박막 트랜지스터로 설정된 화소.
  9. 제8 항에 있어서,
    상기 제7 트랜지스터와 상기 제6 트랜지스터 사이에 접속되며, 상기 제7 트랜지스터의 반도체 패턴과 상기 제6 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함하고,
    상기 제2 연결 배선은 상기 절연층을 사이에 두고 상기 제6 및 제7 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제2 컨택 홀을 통해 상기 제6 및 제7 트랜지스터 각각의 반도체 패턴에 접촉하는 화소.
  10. 제9 항에 있어서,
    상기 제7 트랜지스터의 반도체 패턴은 n형 불순물이 도핑되고, 상기 제6 트랜지스터의 반도체 패턴은 p형 불순물이 도핑된 화소.
  11. 제10 항에 있어서,
    상기 제7 트랜지스터의 반도체 패턴과 상기 제6 트랜지스터의 반도체 패턴은 상기 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치된 화소.
  12. 제8 항에 있어서,
    상기 제1 및 제2 트랜지스터는 P타입의 박막 트랜지스터로 설정된 화소.
  13. 발광 소자;
    제1 구동 전원과 상기 발광 소자 사이에 접속되고, 제1 노드에 전기적으로 연결된 게이트 전극을 포함하며, 상기 제1 노드에 인가되는 전압에 따라 상기 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터;
    데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수) 번째 제1 주사 신호에 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되는 제3 트랜지스터;
    초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 상기 제1 구동 전원 사이에 접속되며, 발광 제어선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터;
    상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되며, i번째 제2 주사 신호에 턴-온되는 제7 트랜지스터;
    상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제1 연결 배선; 및
    상기 제6 트랜지스터와 상기 제7 트랜지스터 사이에 접속되며, 상기 제6 트랜지스터의 반도체 패턴과 상기 제7 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제2 연결 배선을 포함하고,
    상기 제4 및 제7 트랜지스터는 N타입의 박막 트랜지스터로 설정되고, 상기 제1, 제2, 제3, 제5, 및 제6 트랜지스터들은 P타입의 박막 트랜지스터로 설정되는 화소.
  14. 제13 항에 있어서,
    상기 제1 연결 배선은 절연층을 사이에 두고 상기 제3 및 제4 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제1 컨택 홀을 통해 상기 제3 및 제4 트랜지스터 각각의 반도체 패턴에 접촉하며,
    상기 제2 연결 배선은 상기 절연층을 사이에 두고 상기 제6 및 제7 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제2 컨택 홀을 통해 상기 제6 및 제7 트랜지스터 각각의 반도체 패턴에 접촉하는 화소.
  15. 제13 항에 있어서,
    상기 제4 트랜지스터의 반도체 패턴과 상기 제7 트랜지스터의 반도체 패턴은 n형 불순물이 도핑되고, 상기 제1, 제2, 제3, 제5, 및 제6 트랜지스터들 각각의 반도체 패턴은 p형 불순물이 도핑된 화소.
  16. 제15 항에 있어서,
    상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴은 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치되고,
    상기 제6 트랜지스터의 반도체 패턴과 상기 제7 트랜지스터의 반도체 패턴은 상기 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치되는 화소.
  17. 제16 항에 있어서,
    상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴이 중첩되는 중첩 영역을 포함하고,
    상기 제1 연결 배선은 상기 제3 트랜지스터의 반도체 패턴, 상기 제4 트랜지스터의 반도체 패턴, 및 상기 중첩 영역에 모두 접촉하는 화소.
  18. 제16 항에 있어서,
    상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴 사이에 상기 불순물이 도핑되지 않은 미도핑 영역을 포함하고,
    상기 제1 연결 배선은 상기 미도핑 영역을 사이에 두고 상기 제3 트랜지스터의 반도체 패턴 및 상기 제4 트랜지스터의 반도체 패턴에 각각 접촉하는 화소.
  19. 기판;
    주사선들, 발광 제어선들, 및 데이터 선들과 연결되도록 상기 기판 상에 위치하는 화소들; 및
    상기 주사선들, 상기 발광 제어선들, 및 상기 데이터 선들을 구동하는 구동부를 포함하며,
    상기 화소들 중 i(i는 2 이상 자연수)번째 수평 라인에 위치하는 적어도 하나의 화소는,
    발광 소자;
    제1 구동 전원과 상기 발광 소자 사이에 접속되고, 제1 노드에 전기적으로 연결된 게이트 전극을 포함하며, 상기 제1 노드에 인가되는 전압에 따라 상기 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터;
    대응하는 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i번째 제1 주사 신호에 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 제1 주사 신호에 턴-온되며, P타입의 박막 트랜지스터로 설정된 제3 트랜지스터;
    초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되며, N타입의 박막 트랜지스터로 설정된 제4 트랜지스터; 및
    상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에 접속되며, 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제1 연결 배선을 포함하고,
    상기 제1 연결 배선은 상기 기판 상의 절연층을 사이에 두고 상기 제3 및 제4 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제1 컨택 홀을 통해 상기 제3 및 제4 트랜지스터 각각의 반도체 패턴에 접촉하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 트랜지스터의 반도체 패턴은 p형 불순물이 도핑되고, 상기 제4 트랜지스터의 반도체 패턴은 n형 불순물이 도핑된 표시 장치.
  21. 제20 항에 있어서,
    상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴은 상기 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치된 표시 장치.
  22. 제21 항에 있어서,
    상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴이 중첩되는 중첩 영역을 포함하고,
    상기 제1 연결 배선은 상기 제3 트랜지스터의 반도체 패턴, 상기 제4 트랜지스터의 반도체 패턴, 및 상기 중첩 영역에 모두 접촉하는 표시 장치.
  23. 제21 항에 있어서,
    상기 기판은 상기 제3 트랜지스터의 반도체 패턴과 상기 제4 트랜지스터의 반도체 패턴 사이에 상기 p형 불순물 및 상기 n형 불순물이 도핑되지 않은 미도핑 영역을 포함하고,
    상기 제1 연결 배선은 상기 미도핑 영역을 사이에 두고 상기 제3 트랜지스터의 반도체 패턴 및 상기 제4 트랜지스터의 반도체 패턴에 각각 접촉하는 표시 장치.
  24. 제21 항에 있어서,
    상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되며, i번째 제2 주사 신호에 턴-온되는 제7 트랜지스터를 더 포함하며,
    상기 제7 트랜지스터는 N타입의 박막 트랜지스터로 설정된 표시 장치.
  25. 제24 항에 있어서,
    상기 i번째 제1 주사 신호와 상기 i번째 제2 주사 신호는 서로 상이한 레벨을 가지며, 대응하는 트랜지스터에 동시에 공급되어 상기 대응하는 트랜지스터를 활성화시키는 표시 장치.
  26. 제24 항에 있어서,
    상기 제1 트랜지스터의 제1 전극과 상기 제1 구동 전원 사이에 접속되며, 발광 제어선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터; 및
    상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 대응하는 상기 발광 제어선으로 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터를 더 포함하고,
    상기 제5 트랜지스터와 상기 제6 트랜지스터는 P타입의 박막 트랜지스터로 설정되는 표시 장치.
  27. 제26 항에 있어서,
    상기 제7 트랜지스터와 상기 제6 트랜지스터 사이에 접속되며, 상기 제7 트랜지스터의 반도체 패턴과 상기 제6 트랜지스터의 반도체 패턴을 전기적으로 연결하는 제2 연결 배선을 더 포함하고,
    상기 제2 연결 배선은 상기 절연층을 사이에 두고 상기 제6 및 제7 트랜지스터 상에 배치되고, 상기 절연층을 관통하는 제2 컨택 홀을 통해 상기 제6 및 제7 트랜지스터 각각의 반도체 패턴에 접촉하는 표시 장치.
  28. 제27 항에 있어서,
    상기 제7 트랜지스터의 반도체 패턴은 n형 불순물이 도핑되고, 상기 제6 트랜지스터의 반도체 패턴은 p형 불순물이 도핑된 표시 장치.
  29. 제28 항에 있어서,
    상기 제7 트랜지스터의 반도체 패턴과 상기 제6 트랜지스터의 반도체 패턴은 상기 기판 상의 동일한 층에 제공되며, 서로 인접하게 배치된 표시 장치.
  30. 제26 항에 있어서,
    상기 제1 및 제2 트랜지스터는 P타입의 박막 트랜지스터로 설정된 표시 장치.
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