KR20240097051A - 표시 장치 - Google Patents

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KR20240097051A
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electrode
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손선권
신동희
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삼성디스플레이 주식회사
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Abstract

표시 장치는 스토리지 커패시터를 각각 포함하고, 서로 인접한 제1 서브 화소, 제2 서브 화소, 제3 서브 화소를 포함한 화소; 상기 제1 내지 제3 서브 화소들과 전기적으로 연결된 데이터 배선; 상기 제1 내지 제3 서브 화소들로 제1 구동 전원의 전압을 공급하는 제1 전원 배선; 및 상기 제1 전원 배선과 이격되게 배치된 더미 배선을 포함할 수 있다. 상기 더미 배선은 인접한 2개의 서브 화소들 중 하나의 서브 화소의 상기 스토리지 커패시터와 나머지 서브 화소의 상기 스토리지 커패시터 사이에 배치되는 제1 더미 배선 및 상기 제1 내지 제3 서브 화소들 각각의 상기 스토리지 커패시터와 상기 데이터 배선 사이에 배치되는 제2 더미 배선을 포함할 수 있다. 상기 제1 전원 배선, 상기 제1 더미 배선, 및 상기 제2 더미 배선은 전기적으로 서로 연결될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 신뢰성이 향상된 표시 장치를 제공할 수 있다.
실시예에 따른 표시 장치는, 스토리지 커패시터를 각각 포함하고, 서로 인접한 제1 서브 화소, 제2 서브 화소, 제3 서브 화소를 포함한 화소; 상기 제1 내지 제3 서브 화소들과 전기적으로 연결된 데이터 배선; 상기 제1 내지 제3 서브 화소들로 제1 구동 전원의 전압을 공급하는 제1 전원 배선; 및 상기 제1 전원 배선과 이격되게 배치된 더미 배선을 포함할 수 있다. 상기 더미 배선은 인접한 2개의 서브 화소들 중 하나의 서브 화소의 상기 스토리지 커패시터와 나머지 서브 화소의 상기 스토리지 커패시터 사이에 배치되는 제1 더미 배선 및 상기 제1 내지 제3 서브 화소들 각각의 상기 스토리지 커패시터와 상기 데이터 배선 사이에 배치되는 제2 더미 배선을 포함할 수 있다. 상기 제1 전원 배선, 상기 제1 더미 배선, 및 상기 제2 더미 배선은 전기적으로 서로 연결될 수 있다.
실시예에 있어서, 상기 표시 장치는 기판; 및 상기 기판 상에 순차적으로 배치된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층을 더 포함할 수 있다. 상기 제1 전원 배선은 상기 기판 상에 배치된 제1 도전층으로 구성된 제1 수직 전원 배선 및 상기 제2 절연층 상에 배치된 제2 도전층으로 구성된 제1 수평 전원 배선을 포함할 수 있다. 상기 제1 수평 전원 배선은 제1 방향으로 연장되고, 상기 제1 수직 전원 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 상기 제1 수직 전원 배선과 상기 제1 수평 전원 배선은 전기적으로 서로 연결될 수 있다.
실시예에 있어서, 상기 제1 및 제2 더미 배선들은 상기 제1 도전층으로 구성되어 상기 제1 수직 전원 배선과 동일한 층에 제공될 수 있다.
실시예에 있어서, 상기 제1 수직 전원 배선, 상기 제1 더미 배선, 상기 제2 더미 배선은 일체로 형성될 수 있다.
실시예에 있어서, 평면 상에서 볼 때, 상기 제1 더미 배선은 상기 제1 방향을 따라 상기 제1 수직 전원 배선으로부터 연장되어 상기 제2 더미 배선과 연결될 수 있다. 평면 상에서 볼 때, 상기 제2 더미 배선은 상기 제1 더미 배선을 사이에 두고 상기 제1 수직 전원 배선에 마주볼 수 있다.
실시예에 있어서, 상기 제1 수직 전원 배선, 상기 제1 더미 배선, 상기 제2 더미 배선은 서로 연결되어 메쉬 형상을 이룰 수 있다.
실시예에 있어서, 상기 더미 배선은 상기 제1 구동 전원의 전압이 공급될 수 있다.
실시예에 있어서, 상기 제1 더미 배선은 상기 제1 서브 화소의 상기 스토리지 커패시터와 상기 제3 서브 화소의 상기 스토리지 커패시터 사이 및 상기 제3 서브 화소의 상기 스토리지 커패시터와 상기 제2 서브 화소의 상기 스토리지 커패시터 사이에 각각 배치될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제2 도전층으로 구성되고 상기 제1 방향으로 연장되며, 상기 제1 내지 제3 서브 화소들과 전기적으로 연결되는 스캔 배선을 더 포함할 수 있다. 상기 스캔 배선은 상기 제2 방향으로 분기된 서브 스캔 배선을 포함할 수 있다. 평면 상에서 볼 때, 상기 서브 스캔 배선은 상기 제1 내지 제3 서브 화소들 각각의 상기 스토리지 커패시터와 상기 제2 더미 배선 사이에 배치될 수 있다.
실시예에 있어서, 상기 제2 더미 배선은 상기 서브 스캔 배선과 상기 데이터 배선 사이에 배치될 수 있다.
실시예에 있어서, 상기 제1 내지 제3 서브 화소들 각각은, 제1 내지 제3 트랜지스터들 및 상기 제1 내지 제3 트랜지스터들에 전기적으로 연결된 상기 스토리지 커패시터가 배치된 화소 회로층; 및 상기 화소 회로층 상에 배치되고, 상기 스토리지 커패시터와 전기적으로 연결되며 광을 방출하는 발광 소자가 배치된 표시 소자층을 포함할 수 있다.
실시예에 있어서, 상기 제1 내지 제3 트랜지스터들 각각은, 상기 제1 절연층 상에 배치된 액티브 패턴; 상기 제2 도전층으로 구성되며 상기 액티브 패턴과 중첩하는 게이트 전극; 상기 액티브 패턴의 일 단에 연결되는 소스 전극; 및 상기 액티브 패턴의 타 단에 연결되는 드레인 전극을 포함할 수 있다.
실시예에 있어서, 상기 발광 소자는 상기 화소 회로층 상에 배치된 제1 전극; 상기 제1 전극 상에 배치된 발광층; 및 상기 발광층 상에 배치된 제2 전극을 포함할 수 있다.
실시예에 있어서, 상기 제1 전극은 상기 제4 절연층 상에 배치된 제3 도전층으로 구성되고, 상기 제4 절연층과 상기 제3 절연층을 관통하는 컨택부를 통하여 상기 스토리지 커패시터와 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 스토리지 커패시터는 상기 제1 도전층으로 구성된 하부 전극 및 상기 제1 절연층을 사이에 두고 상기 하부 전극 상에 배치된 상부 전극을 포함할 수 있다. 상기 제1 전극은 상기 컨택부를 통하여 상기 상부 전극과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 제1 내지 제3 서브 화소들로 상기 제1 구동 전원과 상이한 제2 구동 전원의 전압을 공급하는 제2 전원 배선을 더 포함할 수 있다. 상기 제2 전원 배선은 상기 제1 도전층으로 구성된 제2 수직 전원 배선 및 상기 제2 도전층으로 구성된 제2 수평 전원 배선을 포함할 수 있다. 상기 제2 수직 전원 배선과 상기 제2 수평 전원 배선은 전기적으로 서로 연결될 수 있다.
실시예에 있어서, 상기 제1 수평 전원 배선은 이격되게 배치된 제1 서브 배선과 제2 서브 배선을 포함할 수 있다. 상기 제1 서브 배선은 상기 제1 수직 전원 배선과 전기적으로 연결되고, 상기 제2 서브 배선은 상기 제2 더미 배선과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 제1 서브 배선과 상기 제2 서브 배선의 사이 영역에 상기 화소와 동일한 화소 열에 위치하고 상기 화소의 이전 단에 위치한 이전 화소의 상기 스토리지 커패시터가 연장되어 위치할 수 있다.
실시예에 따른 표시 장치는 기판; 및 상기 기판 상에 배치된 화소들을 포함할 수 있다. 상기 화소들 각각은, 스토리지 커패시터를 각각 포함하고, 수직 방향을 따라 배열된 제1 서브 화소, 제3 서브 화소, 제2 서브 화소; 상기 제1 서브 화소와 전기적으로 연결되는 제1 데이터 배선; 상기 제2 서브 화소와 전기적으로 연결되며, 수평 방향으로 상기 제1 데이터 배선과 이격된 제2 데이터 배선; 상기 제3 서브 화소와 전기적으로 연결되며, 상기 수평 방향으로 상기 제2 데이터 배선과 이격된 제3 데이터 배선; 상기 제1 내지 제3 서브 화소들로 제1 구동 전원의 전압을 공급하는 제1 전원 배선; 상기 제1 내지 제3 서브 화소들로 제2 구동 전원의 전압을 공급하는 제2 전원 배선; 상기 제1 전원 배선과 전기적으로 연결되며, 상기 제1 서브 화소의 상기 스토리지 커패시터와 상기 제3 서브 화소의 상기 스토리지 커패시터 사이 및 상기 제3 서브 화소의 상기 스토리지 커패시터와 상기 제2 서브 화소의 상기 스토리지 커패시터 사이에 배치된 제1 더미 배선; 및 상기 제1 전원 배선과 전기적으로 연결되며, 상기 제1 내지 제3 서브 화소들의 상기 스토리지 커패시터와 상기 제1 데이터 배선 사이에 배치된 제2 더미 배선을 포함할 수 있다.
실시예에 있어서, 상기 제1 전원 배선은 상기 수직 방향으로 연장된 제1 수직 전원 배선 및 상기 수평 방향으로 연장되며 상기 제1 수직 전원 배선과 전기적으로 연결된 제1 수평 전원 배선을 포함할 수 있다. 상기 제1 수직 전원 배선, 상기 제1 더미 배선, 상기 제2 더미 배선은 서로 연결되어 메쉬 형상을 이룰 수 있다.
실시예에 따르면, 제1 수직 전원 배선과 전기적으로 연결된 제1 더미 배선을 인접한 서브 화소들의 스토리지 커패시터들 사이에 배치하고, 상기 제1 수직 전원 배선과 전기적으로 연결된 제2 더미 배선을 각 서브 화소의 스토리지 커패시터와 데이터 배선 사이에 배치하여 각 서브 화소의 기생 커패시턴스를 줄여 신뢰성을 향상된 표시 장치가 제공될 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 도시한 개략적인 평면도이다.
도 2는 도 1의 표시 패널을 도시한 개략적인 단면도이다.
도 3은 도 1에 도시된 화소들 각각에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도이다.
도 4는 도 1의 EA 부분을 도시한 개략적인 확대도이다.
도 5는 도 4의 제1 및 제2 화소들에서 제1 도전층에 포함되는 구성들만을 도시한 개략적인 평면도이다.
도 6은 도 4의 제1 및 제2 화소들에서 트랜지스터들 및 제2 도전층에 포함되는 구성들만을 도시한 개략적인 평면도이다.
도 7 및 도 8은 도 4의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이다.
도 9는 도 4의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 10은 실시예에 따른 표시 장치를 도시한 것으로, 도 1의 EA 부분에 대응되는 확대도이다.
도 11은 도 10의 제1 및 제2 화소들에서 제1 도전층에 포함되는 구성들만을 도시한 개략적인 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 표시 장치(DD)를 도시한 개략적인 평면도이며, 도 2는 도 1의 표시 패널(DP)을 도시한 개략적인 단면도이다.
도 1 및 도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD), 특히 상기 표시 장치(DD)에 구비되는 표시 패널(DP)의 구조를 간략하게 도시하였다.
도 1 및 도 2를 참조하면, 실시예에 따른 표시 패널(DP)(또는 표시 장치(DD))은 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 패널(DP)이 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다.
표시 패널(DP)은 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있으나, 이에 한정되는 것은 아니다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(micro-LED or nano-LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시 패널(DP)은 기판(SUB), 기판(SUB)에 마련된 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB)의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 각각의 화소(PXL)에 연결된 배선부 및 배선부에 연결되며 상기 화소(PXL)를 구동하기 위한 구동부가 제공될 수 있다.
화소들(PXL) 각각은 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다. 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자 및 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다. 화소 회로는 발광 소자에 전기적으로 연결되는 적어도 하나의 트랜지스터를 포함할 수 있다. 각각의 화소(PXL)는 적색, 녹색, 및 청색 중 하나의 색의 광을 출사할 수 있으나, 이에 한정되는 것은 아니다. 각각의 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색의 광을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스 형태로 배열될 수 있다. 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 화소들(PXL)은 다양한 형태로 배열될 수 있다. 실시예에 따라, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
구동부는 배선부를 통하여 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하여 상기 화소(PXL)의 구동을 제어할 수 있다.
표시 패널(DP)(또는 화소들(PXL) 각각)은 기판(SUB) 상에 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 봉지층(TFE)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 배선들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체 패턴, 게이트 전극, 소스 전극 및 드레인 전극이 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체 패턴은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및/또는 산화물 반도체를 포함할 수 있다. 게이트 전극, 소스 전극, 및 드레인 전극은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
표시 소자층(DPL) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 봉지층(TFE)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 봉지층(TFE)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 봉지층(TFE)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
도 3은 도 1에 도시된 화소들(PXL) 각각에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 개략적인 회로도이다.
도 3에서는 편의를 위하여 i번째 화소행(또는 i번째 수평 라인)에 위치하며 j번째 데이터 배선(Dj)과 연결된 화소(PXL)를 도시하기로 한다 (단, i 및 j는 자연수).
도 1 내지 도 3을 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
발광부(EMU)는 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 배선(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 배선(PL2) 사이에 연결된 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광부(EMU)는 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 전극(AE)과 제2 전원 배선(PL2)을 경유하여 제2 구동 전원(VSS)에 접속된 제2 전극(CE)을 포함하는 발광 소자(LD)를 포함할 수 있다. 상기 제1 전극(AE)은 애노드일 수 있고, 상기 제2 전극(CE)은 캐소드일 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
화소(PXL)(또는 서브 화소)가 표시 영역(DA)에서 i번째 행과 j번째 열에 위치할 경우, 상기 화소(PXL)(또는 상기 서브 화소)의 화소 회로(PXC)는 i번째 스캔 배선(Si) 및 j번째 데이터 배선(Dj)에 전기적으로 연결될 수 있다. 또한, 상기 화소 회로(PXC)는 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 전기적으로 연결될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 전기적으로 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 배선(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고, 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 배선(Dj)(일 예로, j번째 데이터 배선)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 배선(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)(또는 제1 트랜지스터(T1)의 게이트 전극)에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 배선(Si)(일 예로, i번째 스캔 배선)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 배선(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 배선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)(일 예로, j번째 센싱 라인)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 전기적으로 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 전기적으로 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)(일 예로, i번째 제어 라인)에 전기적으로 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)는 초기화될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)(또는 제1 스토리지 전극)과 상부 전극(UE)(또는 제2 스토리지 전극)을 포함할 수 있다. 하부 전극(LE)은 제1 노드(N1)에 전기적으로 연결될 수 있고, 상부 전극(UE)은 제2 노드(N2)에 전기적으로 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 3에서는 제1 내지 제3 트랜지스터들(T1, T2, T3)이 모두 N 타입 트랜지스터들인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P 타입 트랜지스터로 변경될 수도 있다. 실시예에 따라, 발광부(EMU)는 제1 구동 전원(VDD)과 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다.
이하의 실시예에서는, 설명의 편의를 위하여 평면 상에서의 가로 방향(X축 방향 또는 수평 방향)을 제1 방향(DR1)으로 표시하고 평면 상에서의 세로 방향(Y축 방향 또는 수직 방향)을 제2 방향(DR2)으로 표시하며, 단면 상에서의 세로 방향을 제3 방향(DR3)으로 표시하기로 한다.
도 4는 도 1의 EA 부분을 도시한 개략적인 확대도이고, 도 5는 도 4의 제1 및 제2 화소들(PXL1, PXL2)에서 제1 도전층(C1)에 포함되는 구성들만을 도시한 개략적인 평면도이며, 도 6은 도 4의 제1 및 제2 화소들(PXL1, PXL2)에서 트랜지스터들 및 제2 도전층(C2)에 포함되는 구성들만을 도시한 개략적인 평면도이다.
도 4 내지 도 6에서는, 제1 및 제2 화소들(PXL1, PXL2)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 화소(PXL)로 지칭할 수 있다.
도 1 내지 도 6을 참조하면, 표시 영역(DA)에는 제2 방향(DR2)을 따라 동일한 화소 열에 위치하며 인접하게 배열된 제1 화소(PXL1) 및 제2 화소(PXL2)가 제공될 수 있다. 표시 영역(DA)은 동일한 화소 열에서 인접하게 배열된 2개의 화소들(PXL) 사이에 위치하는 배선 영역(LA)을 포함할 수 있다. 일 예로, 상기 배선 영역(LA)은 제1 화소(PXL1)와 제2 화소(PXL2) 사이 및 상기 제2 화소(PXL2)와 상기 제2 화소(PXL2)의 다음 화소 행에 위치하는 제3 화소(미도시) 사이에 각각 위치할 수 있다. 실시예에 있어서, 배선 영역(LA)은 제1 방향(DR1)으로 연장된 신호 배선들이 배치되는 영역일 수 있다. 일 예로, 상기 배선 영역(LA)에는 제1 방향(DR1)(또는 수평 방향)으로 연장된 제1 수평 전원 배선(PL1b), 스캔 배선(SC), 제2 수평 전원 배선(PL2b)이 배치될 수 있으나, 이에 한정되는 것은 아니다.
제1 화소(PXL1)와 제2 화소(PXL2)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는, 제2 화소(PXL2)를 대표로 설명하기로 한다.
제2 화소(PXL2)는 제2 방향(DR2)(또는 수직 방향)으로 배열되는 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제2 서브 화소(SPX2)를 포함할 수 있다. 제2 화소(PXL2)가 위치하는 표시 영역(DA)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 포함할 수 있다. 일 예로, 제2 화소(PXL2)가 위치하는 표시 영역(DA)은 제2 방향(DR2)을 따라 구획된 제1 발광 영역(EMA1), 제3 발광 영역(EMA3), 및 제2 발광 영역(EMA2)을 포함할 수 있다.
제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)의 화소 회로(도 3의 "PXC" 참고)에 의해 구동되는 제1 발광 소자(도 7의 "LD1"참고)에서 광이 방출되는 영역일 수 있다. 제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)의 발광 영역일 수 있다.
제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)의 화소 회로(PXC)에 의해 구동되는 제3 발광 소자(도 7의 "LD3"참고)에서 광이 방출되는 영역일 수 있다. 제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)의 발광 영역일 수 있다.
제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)의 화소 회로(PXC)에 의해 구동되는 제2 발광 소자(도 7의 "LD2" 참고)에서 광이 방출되는 영역일 수 있다. 제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)의 발광 영역일 수 있다.
상술한 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)은 제2 화소(PXL2)의 발광 영역(EMA)을 구성할 수 있다.
제2 화소(PXL2)가 위치하는 표시 영역(DA)에는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)과 전기적으로 연결된 신호 배선들이 배치될 수 있다. 일 예로, 상기 표시 영역(DA)에는 스캔 배선(SC), 데이터 배선들(D1, D2, D3), 전원 배선(PL), 초기화 전원 배선(IPL) 등이 배치될 수 있으나, 이에 한정되는 것은 아니다.
스캔 배선(SC)은 표시 영역(DA)의 배선 영역(LA)에 위치하며 제1 방향(DR1)을 따라 연장될 수 있다. 스캔 배선(SC)은 스캔 신호 및 센싱 제어 신호를 선택적으로 공급받을 수 있다. 스캔 배선(SC)은 제2 도전층(C2)으로 이루어질 수 있다. 제2 도전층(C2)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 인듐(In), 주석(Sn), 및 이들의 산화물 또는 합금으로 이루어진 단일막 또는 다중막으로 형성될 수 있다.
실시예에서, 스캔 배선(SC)은 제2 방향(DR2)으로 연장된 제1 및 제2 서브 스캔 배선들(SSL1, SSL2)을 포함할 수 있다. 제1 및 제2 서브 스캔 배선들(SSL1, SSL2)은 제2 도전층(C2)으로 구성되며 스캔 배선(SC)과 일체로 형성될 수 있다. 이 경우, 제1 및 제2 서브 스캔 배선들(SSL1, SSL2)은 스캔 배선(SC)의 일 영역일 수 있다.
제1 서브 스캔 배선(SSL1)은 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 일체로 형성될 수 있다. 일 예로, 제1 서브 스캔 배선(SSL1)의 일부는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)일 수 있다.
제2 서브 스캔 배선(SSL2)은 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 일체로 형성될 수 있다. 일 예로, 제2 서브 스캔 배선(SSL2)의 일부는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)일 수 있다.
스캔 배선(SC)은 발광 소자(LD)의 구동 기간 동안 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)으로 스캔 신호를 공급하고, 센싱 기간 동안 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)으로 센싱 제어 신호를 공급할 수 있다.
데이터 배선들(D1, D2, D3)은 제2 방향(DR2)을 따라 연장되며, 제1 방향(DR1)으로 배열된 제1 데이터 배선(D1), 제2 데이터 배선(D2), 및 제3 데이터 배선(D3)을 포함할 수 있다. 제1 내지 제3 데이터 배선들(D1, D2, D3) 각각은 데이터 신호를 공급받을 수 있다. 상기 제1 내지 제3 데이터 배선들(D1, D2, D3) 각각은 도 3을 참고하여 설명한 데이터 배선(Dj)과 동일한 구성일 수 있다.
제1 데이터 배선(D1)은 제1 서브 화소(SPX1)의 제2 트랜지스터(T2)와 전기적으로 연결되고, 제2 데이터 배선(D2)은 제2 서브 화소(SPX2)의 제2 트랜지스터(T2)와 전기적으로 연결되며, 제3 데이터 배선(D3)은 제3 서브 화소(SPX3)의 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다. 제1 내지 제3 데이터 배선들(D1, D2, D3) 각각은 제1 도전층(C1)으로 구성될 수 있다. 제1 도전층(C1)은 상술한 제2 도전층(C2)과 동일한 물질을 포함하거나 제2 도전층(C2)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
전원 배선(PL)은 제1 전원 배선(PL1)과 제2 전원 배선(PL2)을 포함할 수 있다.
제1 전원 배선(PL1)은 제1 구동 전원(VDD)의 전압을 공급받을 수 있다. 제1 전원 배선(PL1)은 제1 수직 전원 배선(PL1a) 및 제1 수평 전원 배선(PL1b)을 포함할 수 있다.
제1 수직 전원 배선(PL1a)은 제2 방향(DR2)을 따라 연장될 수 있으며, 평면 상에서 볼 때 초기화 전원 배선(IPL)과 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 하부 금속 패턴(BML) 사이에 배치될 수 있다. 제1 수직 전원 배선(PL1a)은 제1 도전층(C1)으로 구성될 수 있다. 제1 수직 전원 배선(PL1a)은 대응하는 컨택홀을 통하여 상이한 층에 위치한 제3 추가 도전 패턴(ACP3)과 전기적으로 연결될 수 있다. 제3 추가 도전 패턴(ACP3)은 제2 도전층(C2)으로 구성되며 제1 수직 전원 배선(PL1a)과 중첩하도록 제2 방향(DR2)을 따라 연장될 수 있다. 제1 수직 전원 배선(PL1a)은 대응하는 컨택홀을 통하여 상이한 층에 위치한 제3 추가 도전 패턴(ACP3)과 전기적으로 연결되어 이중 레이어 구조로 구현될 수 있다. 이에, 제1 수직 전원 배선(PL1a)의 배선 저항이 줄어들 수 있다.
제1 수평 전원 배선(PL1b)은 표시 영역(DA)의 배선 영역(LA)에 위치하며 제1 방향(DR1)을 따라 연장될 수 있다. 제1 수평 전원 배선(PL1b)은 제2 도전층(C2)으로 구성될 수 있다. 제1 도전층(C1)으로 구성된 제1 수직 전원 배선(PL1a)과 제2 도전층(C2)으로 구성된 제1 수평 전원 배선(PL1b)은 대응하는 컨택홀을 통하여 전기적으로 서로 연결될 수 있다.
제2 전원 배선(PL2)은 제2 구동 전원(VSS)의 전압을 공급받을 수 있다. 제2 전원 배선(PL2)은 제2 수직 전원 배선(PL2a) 및 제2 수평 전원 배선(PL2b)을 포함할 수 있다.
제2 수직 전원 배선(PL2a)은 제2 방향(DR2)을 따라 연장될 수 있으며, 평면 상에서 볼 때 초기화 전원 배선(IPL)의 일측(일 예로, 좌측)에 위치할 수 있다. 제2 수직 전원 배선(PL2a)은 제1 도전층(C1)으로 구성될 수 있다. 제2 수직 전원 배선(PL2a)은 대응하는 컨택홀을 통하여 상이한 층에 위치한 제1 추가 도전 패턴(ACP1)과 전기적으로 연결될 수 있다. 제1 추가 도전 패턴(ACP1)은 제2 도전층(C2)으로 구성되며 제2 수직 전원 배선(PL2a)과 중첩하도록 제2 방향(DR2)을 따라 연장될 수 있다. 제2 수직 전원 배선(PL2a)은 대응하는 컨택홀을 통하여 상이한 층에 위치한 제1 추가 도전 패턴(ACP1)과 전기적으로 연결되어 이중 레이어 구조로 구현될 수 있다. 이에, 제2 수직 전원 배선(PL2a)의 배선 저항이 줄어들 수 있다.
실시예에 있어서, 제1 추가 도전 패턴(ACP1)은 제2 컨택부(CNT2)를 통하여 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광부(도 3의 "EMU" 참고)의 일부 구성과 전기적으로 연결될 수 있다. 일 예로, 제1 추가 도전 패턴(ACP1)은 제2 컨택부(CNT2)를 통하여 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공된 제2 전극(도 7의 "CE" 참고)과 전기적으로 연결될 수 있다.
제2 수평 전원 배선(PL2b)은 표시 영역(DA)의 배선 영역(LA)에 위치하며 제1 방향(DR1)을 따라 연장될 수 있다. 제2 수평 전원 배선(PL2b)은 제2 도전층(C2)으로 구성될 수 있다. 제1 도전층(C1)으로 구성된 제2 수직 전원 배선(PL2a)과 제2 도전층(C2)으로 구성된 제2 수평 전원 배선(PL2b)은 대응하는 컨택홀을 통하여 전기적으로 서로 연결될 수 있다.
초기화 전원 배선(IPL)은 제2 방향(DR2)을 따라 연장되며, 제1 도전층(C1)으로 구성될 수 있다. 초기화 전원 배선(IPL)은 평면상에서 볼 때 제2 수직 전원 배선(PL2a)과 제1 수직 전원 배선(PL1a) 사이에 배치될 수 있다. 제2 수직 전원 배선(PL2a), 초기화 전원 배선(IPL), 및 제1 수직 전원 배선(PL1a)은 제1 방향(DR1)으로 이격되게 배치될 수 있다. 초기화 전원 배선(IPL)은 도 3을 참고하여 설명한 센싱 라인(SENj)일 수 있다. 초기화 전원 배선(IPL)은 초기화 전원의 전압을 공급받을 수 있다. 초기화 전원 배선(IPL)은 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다. 초기화 전원 배선(IPL)은 대응하는 컨택홀을 통하여 상이한 층에 위치한 제2 추가 도전 패턴(ACP2)과 전기적으로 연결될 수 있다. 제2 추가 도전 패턴(ACP2)은 제2 도전층(C2)으로 구성되며 초기화 전원 배선(IPL)과 중첩하도록 제2 방향(DR2)을 따라 연장될 수 있다. 초기화 전원 배선(IPL)은 대응하는 컨택홀을 통하여 상이한 층에 위치한 제2 추가 도전 패턴(ACP2)과 전기적으로 연결되어 이중 레이어 구조로 구현될 수 있다. 이에, 초기화 전원 배선(IPL)의 배선 저항이 줄어들 수 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로(도 3의 "PXC"참고)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 서브 화소(SPX1)의 화소 회로(PXC), 제2 서브 화소(SPX2)의 화소 회로(PXC), 제3 서브 화소(SPX3)의 화소 회로(PXC)는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이하에서는, 제1 서브 화소(SPX1)의 화소 회로(PXC)를 중심으로 설명하기로 하며, 제2 서브 화소(SPX2)의 화소 회로(PXC) 및 제3 서브 화소(SPX3)의 화소 회로(PXC)에 대한 설명은 간략히 하기로 한다.
제1 서브 화소(SPX1)의 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)(이하, "제1 스토리지 커패시터"라 지칭함)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 대응하는 컨택홀을 통하여 제2 트랜지스터(T2)의 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1)은 제2 도전층(C2)으로 구성될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴으로 구성될 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되어 도전성을 가질 수 있으며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 진성 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)은 제2 도전층(C2)으로 구성된 제1 게이트 전극(GE1)의 하부에 위치하여 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역을 구성할 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 제1 소스 전극(SE1)은 제2 도전층(C2)을 형성한 후 진행되는 불순물 도핑 공정에서 불순물이 도핑되어 도전성을 가질 수 있다. 제1 소스 전극(SE1)은 대응하는 컨택홀을 통하여 제3 도전 패턴(CP3)과 전기적으로 연결될 수 있다.
제3 도전 패턴(CP3)은 제2 도전층(C2)으로 구성되며, 제1 소스 전극(SE1), 제3 소스 전극(SE3), 하부 금속 패턴(BML)과 중첩할 수 있다. 제3 도전 패턴(CP3)의 일 단은 대응하는 컨택홀을 통하여 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제3 도전 패턴(CP3)의 타 단은 대응하는 컨택홀을 통하여 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 또한, 제3 도전 패턴(CP3)의 다른 타 단은 대응하는 컨택홀을 통하여 하부 금속 패턴(BML)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1), 하부 금속 패턴(BML), 및 제3 소스 전극(SE3)은 제3 도전 패턴(CP3)을 통하여 전기적으로 서로 연결될 수 있다.
하부 금속 패턴(BML)(또는 제1 하부 금속 패턴)은 제1 도전층(C1)으로 구성되며, 제1 트랜지스터(T1)와 중첩할 수 있다. 하부 금속 패턴(BML)은 대응하는 컨택홀을 통하여 제3 도전 패턴(CP3)과 전기적으로 연결될 수 있다. 하부 금속 패턴(BML)은 제3 도전 패턴(CP3)을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 이로 인하여, 제1 게이트 전극(GE1)으로 공급되는 전압의 구동 범위를 넓힐 수 있다. 또한, 하부 금속 패턴(BML)이 제1 소스 전극(SE1)과 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅을 방지할 수 있다.
제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 제1 드레인 전극(DE1)은 제2 도전층(C2)을 형성한 후 진행되는 불순물 도핑 공정에서 불순물이 도핑되어 도전성을 가질 수 있다. 또한, 제1 드레인 전극(DE1)은 대응하는 컨택홀을 통하여 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다.
제1 도전 패턴(CP1)은 제2 도전층(C2)으로 구성되며, 제1 드레인 전극(DE1) 및 제1 수직 전원 배선(PL1b)과 중첩할 수 있다. 제1 도전 패턴(CP1)의 일부는 대응하는 컨택홀을 통하여 제1 드레인 전극(DE1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CP1)의 다른 부분은 대응하는 컨택홀을 통하여 제1 수직 전원 배선(PL1b)과 전기적으로 연결될 수 있다. 제1 드레인 전극(DE1)과 제1 수직 전원 배선(PL1b)은 제1 도전 패턴(CP1)을 통하여 전기적으로 서로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 제1 서브 스캔 배선(SSL1)과 일체로 형성되며 제2 도전층(C2)으로 구성될 수 있다. 제2 게이트 전극(GE2)은 제2 액티브 패턴(ACT2)과 중첩할 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴으로 구성될 수 있다. 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑되어 도전성을 가질 수 있으며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 진성 반도체층으로 이루어질 수 있다.
제2 액티브 패턴(ACT2)은 제2 도전층(C2)으로 구성된 제2 게이트 전극(GE2) 하부에 위치하여 상기 제2 게이트 전극(GE2)과 중첩할 수 있다. 제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역을 구성할 수 있다.
제2 소스 전극(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결될 수 있다. 제2 소스 전극(SE2)은 제2 도전층(C2)을 형성한 후 진행되는 불순물 도핑 공정에서 불순물이 도핑되어 도전성을 가질 수 있다. 제2 소스 전극(SE2)은 대응하는 컨택홀을 통하여 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
제2 드레인 전극(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결될 수 있다. 제2 드레인 전극(DE2)은 제2 도전층(C2)을 형성한 후 진행되는 불순물 도핑 공정에서 불순물이 도핑되어 도전성을 가질 수 있다. 제2 드레인 전극(DE2)은 대응하는 컨택홀을 통하여 제2 도전 패턴(CP2)과 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 제2 도전층(C2)으로 구성되며, 제1 데이터 배선(D1) 및 제2 드레인 전극(DE2)과 중첩할 수 있다. 제2 도전 패턴(CP2)의 일부는 대응하는 컨택홀을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 제2 도전 패턴(CP2)의 다른 부분은 대응하는 컨택홀을 통하여 제1 도전층(C1)으로 구성되는 제1 데이터 배선(D1)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)과 제1 데이터 배선(D1)은 제2 도전 패턴(CP2)을 통하여 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제2 서브 스캔 배선(SSL2)과 일체로 형성될 수 있다. 제3 게이트 전극(GE3)은 제3 액티브 패턴(ACT3)과 중첩할 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴으로 구성될 수 있다. 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑되어 도전성을 가질 수 있으며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 진성 반도체층으로 이루어질 수 있다.
제3 소스 전극(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결될 수 있다. 제3 소스 전극(SE3)은 제2 도전층(C2)을 형성한 후 진행되는 불순물 도핑 공정에서 불순물이 도핑되어 도전성을 가질 수 있다. 제3 소스 전극(SE3)은 대응하는 컨택홀을 통하여 제3 도전 패턴(CP3)과 전기적으로 연결될 수 있다.
실시예에 있어서, 제3 소스 전극(SE3)은 제1 컨택부(CNT1)를 통하여 제1 서브 화소(SPX1)의 발광부(EMU)와 전기적으로 연결될 수 있다. 일 예로, 제3 소스 전극(SE3)은 제1 컨택부(CNT1)를 통하여 상기 발광부(EMU)의 제1-1 전극(도 7의 "AE1" 참고)과 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결될 수 있다. 제3 드레인 전극(DE3)은 제2 도전층(C2)을 형성한 후 진행되는 불순물 도핑 공정에서 불순물이 도핑되어 도전성을 가질 수 있다. 제3 드레인 전극(DE3)은 대응하는 컨택홀을 통하여 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다.
제4 도전 패턴(CP4)은 제2 도전층(C2)으로 구성되며 초기화 전원 배선(IPL)의 일 영역과 중첩할 수 있다. 제4 도전 패턴(CP4)의 일부는 대응하는 컨택홀을 통하여 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 제4 도전 패턴(CP4)의 다른 일부는 대응하는 컨택홀을 통하여 초기화 전원 배선(IPL)과 전기적으로 연결될 수 있다. 제3 드레인 전극(DE3)과 초기화 전원 배선(IPL)은 제4 도전 패턴(CP4)을 통하여 전기적으로 서로 연결될 수 있다.
제1 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 제1 스토리지 커패시터(Cst)는 도 3을 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
하부 전극(LE)은 제1 도전층(C1)으로 구성되며, 평면 상에서 볼 때 하부 금속 패턴(BML)과 제2 더미 배선(DML2) 사이에 배치될 수 있다. 실시예에 있어서, 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)과 중첩하며, 대응하는 컨택홀을 통하여 상기 제1 게이트 전극(GE1) 및 상기 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
상부 전극(UE)은 제1 소스 전극(SE1)과 일체로 형성될 수 있다. 상부 전극(UE)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴으로 구성되며, 불순물이 도핑된 후 도전성을 가질 수 있다. 상부 전극(UE)은 평면상에서 볼 때 하부 전극(LE)과 중첩하여 배치되며, 하부 전극(LE)과 유사하거나 상기 하부 전극(LE)보다 큰 크기(또는 면적)를 가질 수 있으나, 이에 한정되는 것은 아니다.
상술한 구성을 갖는 제1 서브 화소(SPX1)에서 제1 소스 전극(SE1), 제3 소스 전극(SE3), 하부 금속 패턴(BML), 및 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 제1-1 전극(AE1)(또는 애노드)과 전기적으로 연결될 수 있다.
제2 서브 화소(SPX2)의 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)(이하, "제2 스토리지 커패시터"라 지칭함)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 트랜지스터(T2)의 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 대응하는 컨택홀을 통하여 제9 도전 패턴(CP9)과 전기적으로 연결될 수 있다.
제9 도전 패턴(CP9)은 제2 도전층(C2)으로 구성되며, 제1 소스 전극(SE1), 제3 트랜지스터(T3)의 제3 소스 전극(SE3), 및 하부 금속 패턴(BML)과 중첩할 수 있다. 제9 도전 패턴(CP9)의 일부는 대응하는 컨택홀을 통하여 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제9 도전 패턴(CP9)의 다른 일부는 상기 컨택홀을 통하여 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 또한, 제9 도전 패턴(CP9)의 또 다른 일부는 대응하는 컨택홀을 통하여 하부 금속 패턴(BML)(또는 제2 하부 금속 패턴)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1), 하부 금속 패턴(BML), 및 제3 소스 전극(SE3)은 제9 도전 패턴(CP9)을 통하여 전기적으로 서로 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 드레인 전극(DE1)은 대응하는 컨택홀을 통하여 제3 추가 도전 패턴(ACP3)과 전기적으로 연결될 수 있다. 상술한 바와 같이, 제3 추가 도전 패턴(ACP3)이 제1 수직 전원 배선(PL1a)과 전기적으로 연결됨에 따라, 상기 제1 드레인 전극(DE1)은 상기 제3 추가 도전 패턴(ACP3)을 통하여 상기 제1 수직 전원 배선(PL1a)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 제1 서브 스캔 배선(SSL1)과 일체로 형성되며 제2 액티브 패턴(ACT2)과 중첩할 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 전극(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 전극(SE2)은 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 전극(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 전극(DE2)은 대응하는 컨택홀을 통하여 제7 도전 패턴(CP7)과 전기적으로 연결될 수 있다.
제7 도전 패턴(CP7)은 제2 도전층(C2)으로 구성되며, 제2 드레인 전극(DE) 및 제2 데이터 배선(D2)과 중첩할 수 있다. 제7 도전 패턴(CP7)의 일 단은 대응하는 컨택홀을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 제7 도전 패턴(CP7)의 타 단은 대응하는 컨택홀을 통하여 제2 데이터 배선(D2)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)과 제2 데이터 배선(D2)은 제7 도전 패턴(CP7)을 통하여 전기적으로 서로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제2 서브 스캔 배선(SSL2)과 일체로 형성되며 제3 액티브 패턴(ACT3)과 중첩할 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 전극(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 전극(SE3)은 대응하는 컨택홀을 통하여 제9 도전 패턴(CP9)에 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 대응하는 컨택홀을 통하여 제8 도전 패턴(CP8)과 전기적으로 연결될 수 있다.
제8 도전 패턴(CP8)은 제2 도전층(C2)으로 구성되며 초기화 전원 배선(IPL)의 다른 영역과 중첩할 수 있다. 제8 도전 패턴(CP8)의 일 단은 대응하는 컨택홀을 통하여 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 제8 도전 패턴(CP8)의 타 단은 대응하는 컨택홀을 통하여 초기화 전원 배선(IPL)과 전기적으로 연결될 수 있다. 제3 드레인 전극(DE3)과 초기화 전원 배선(IPL)은 제8 도전 패턴(CP8)을 통하여 전기적으로 서로 연결될 수 있다.
제2 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 제2 스토리지 커패시터(Cst)는 도 3을 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
하부 전극(LE)은 제1 도전층(C1)으로 구성되며, 평면 상에서 볼 때 하부 금속 패턴(BML)과 제2 더미 배선(DML2) 사이에 배치될 수 있다. 실시예에 있어서, 하부 전극(LE)은 대응하는 컨택홀을 통하여 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다.
상부 전극(UE)은 제1 소스 전극(SE1)과 일체로 형성될 수 있다. 상부 전극(UE)은 평면상에서 볼 때 하부 전극(LE)과 중첩하여 배치될 수 있다. 실시예에 있어서, 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 제2 서브 화소(SPX2)의 발광부(EMU)와 전기적으로 연결될 수 있다. 일 예로, 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 상기 발광부(EMU)의 제1-2 전극(도 7의 "AE2" 참고)과 전기적으로 연결될 수 있다.
상술한 구성을 갖는 제2 서브 화소(SPX2)에서 제1 소스 전극(SE1), 제3 소스 전극(SE3), 하부 금속 패턴(BML), 및 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 제1-2 전극(AE2)(또는 애노드)과 전기적으로 연결될 수 있다.
제3 서브 화소(SPX3)의 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)(이하, "제3 스토리지 커패시터"라 지칭함)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 트랜지스터(T2)의 제2 소스 전극(SE2)에 전기적으로 연결될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)에 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 대응하는 컨택홀을 통하여 제5 도전 패턴(CP5)과 전기적으로 연결될 수 있다.
제5 도전 패턴(CP5)은 제2 도전층(C2)으로 구성되며, 제1 소스 전극(SE1), 제3 트랜지스터(T3)의 제3 소스 전극(SE3), 하부 금속 패턴(BML)과 중첩할 수 있다. 제5 도전 패턴(CP5)의 일부는 대응하는 컨택홀을 통하여 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제5 도전 패턴(CP5)의 다른 일부는 대응하는 컨택홀을 통하여 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 또한, 제5 도전 패턴(CP5)의 또 다른 일부는 대응하는 컨택홀을 통하여 하부 금속 패턴(BML)(또는 제3 하부 금속 패턴)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1), 하부 금속 패턴(BML), 및 제3 소스 전극(SE3)은 제5 도전 패턴(CP5)을 통하여 전기적으로 서로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 제1 서브 스캔 배선(SSL1)과 일체로 형성되며 제2 액티브 패턴(ACT2)과 중첩할 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 전극(SE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 소스 전극(SE2)은 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 전극(DE2)은 제2 액티브 패턴(ACT2)에 연결될 수 있다. 또한, 제2 드레인 전극(DE2)은 대응하는 컨택홀을 통하여 제6 도전 패턴(CP6)과 전기적으로 연결될 수 있다.
제6 도전 패턴(CP6)은 제2 도전층(C2)으로 구성되며, 제2 드레인 전극(DE2)과 제3 데이터 배선(D3)과 중첩할 수 있다. 제6 도전 패턴(CP6)의 일 단은 대응하는 컨택홀을 통하여 제2 드레인 전극(DE2)과 전기적으로 연결될 수 있다. 제6 도전 패턴(CP6)의 타 단은 대응하는 컨택홀을 통하여 제3 데이터 배선(D3)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)과 제3 데이터 배선(D3)은 제6 도전 패턴(CP6)을 통하여 전기적으로 서로 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제2 서브 스캔 배선(SSL2)과 일체로 형성되며 제3 액티브 패턴(ACT3)과 중첩할 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 전극(SE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 소스 전극(SE3)은 대응하는 컨택홀을 통하여 제5 도전 패턴(CP5)에 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 대응하는 컨택홀을 통하여 제4 도전 패턴(CP4)과 전기적으로 연결될 수 있다. 상술한 바와 같이 제4 도전 패턴(CP4)이 초기화 전원 배선(IPL)과 전기적으로 연결됨에 따라, 상기 제3 드레인 전극(DE3)은 상기 제4 도전 패턴(CP4)을 통하여 상기 초기화 전원 배선(IPL)과 전기적으로 연결될 수 있다.
제3 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 제3 스토리지 커패시터(Cst)는 도 3을 참고하여 설명한 스토리지 커패시터(Cst)일 수 있다.
하부 전극(LE)은 제1 도전층(C1)으로 구성되며, 평면 상에서 볼 때 하부 금속 패턴(BML)과 제2 더미 배선(DML2) 사이에 배치될 수 있다. 실시예에 있어서, 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)과 중첩하고, 대응하는 컨택홀을 통하여 상기 제1 게이트 전극(GE1) 및 상기 제2 소스 전극(SE2) 각각에 전기적으로 연결될 수 있다.
상부 전극(UE)은 제1 소스 전극(SE1)과 일체로 형성될 수 있다. 상부 전극(UE)은 평면상에서 볼 때 하부 전극(LE)과 중첩하여 배치될 수 있다. 실시예에 있어서, 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 제3 서브 화소(SPX3)의 발광부(EMU)와 전기적으로 연결될 수 있다. 일 예로, 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 상기 발광부(EMU)의 제1-3 전극(도 7의 "AE3" 참고)과 전기적으로 연결될 수 있다.
상술한 구성을 갖는 제3 서브 화소(SPX3)에서 제1 소스 전극(SE1), 제3 소스 전극(SE3), 하부 금속 패턴(BML), 및 상부 전극(UE)은 제1 컨택부(CNT1)를 통하여 제1-3 전극(AE3)(또는 애노드)과 전기적으로 연결될 수 있다.
실시예에 있어서, 표시 영역(DA)에는 더미 배선(DML)이 배치될 수 있다. 더미 배선(DML)은 제1 더미 배선(DML1)과 제2 더미 배선(DML2)을 포함할 수 있다.
제1 더미 배선(DML1)은 제1 도전층(C1)으로 구성되며 제1 수직 전원 배선(PL1a)으로부터 제1 방향(DR1)으로 연장될 수 있다. 제1 더미 배선(DML1)은 제1 수직 전원 배선(PL1a)과 일체로 형성될 수 있다. 제1 더미 배선(DML1)은 제1 수직 전원 배선(PL1a)의 일 영역일 수 있다. 이에 따라, 제1 더미 배선(DML1)은 제1 수직 전원 배선(PL1a)과 동일한 전압(또는 신호)을 공급받을 수 있다. 일 예로, 제1 더미 배선(DML1)은 제1 구동 전원(VDD)의 전압을 공급받을 수 있다.
실시예에 있어서, 제1 더미 배선(DML1)은 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 중 제2 방향(DR2)으로 인접한 두 개의 서브 화소들 사이에 배치될 수 있다. 일 예로, 제1 더미 배선(DML1)은 제2 방향(DR2)으로 인접한 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3) 사이 및 제2 방향(DR2)으로 인접한 제3 서브 화소(SPX3)와 제2 서브 화소(SPX2) 사이에 각각 배치될 수 있다.
제1 더미 배선(DML1)은 제1 서브 화소(SPX1)의 제1 스토리지 커패시터(Cst)와 제3 서브 화소(SPX3)의 제3 스토리지 커패시터(Cst) 사이 및 제3 서브 화소(SPX3)의 제3 스토리지 커패시터(Cst)와 제2 서브 화소(SPX3)의 제2 스토리지 커패시터(Cst)의 사이에 각각 위치할 수 있다.
상기 제1 스토리지 커패시터(Cst)와 상기 제3 스토리지 커패시터(Cst) 사이에 상기 제1 더미 배선(DML1)을 배치함으로써, 상기 제3 서브 화소(SPX3)의 제1-3 전극(AE3)으로 인가되는 전압(또는 신호)의 변화에 따라 상기 제1 서브 화소(SPX1)의 제1 게이트 전극(GE1)으로 인가되는 전압(또는 신호)이 변하는 현상을 줄이거나 방지할 수 있다. 이로 인하여, 상기 제1 더미 배선(DML1)은 상기 제1 서브 화소(SPX1)의 제1 게이트 전극(GE1)과 상기 제3 서브 화소(SPX3)의 제1-3 전극(AE3) 사이에서 발생할 수 있는 커플링 캡(일 예로, 기생 커패시터)을 줄이거나 최소화하는 제1 차폐 부재(SDL1)로 활용될 수 있다. 또한, 제1 차폐 부재(SDL1)로 활용되는 상기 제1 더미 배선(DML1)은 제1 서브 화소(SPX1)의 제1 게이트 전극(GE1)과 제3 서브 화소(SPX3)의 제1 게이트 전극(GE1) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 최소화할 수 있다.
상기 제3 스토리지 커패시터(Cst)와 상기 제2 스토리지 커패시터(Cst) 사이에 제1 더미 배선(DML1)을 배치함으로써, 상기 제2 서브 화소(SPX2)의 제1-2 전극(AE2)으로 인가되는 전압(또는 신호)의 변화에 따라 상기 제3 서브 화소(SPX3)의 제1 게이트 전극(GE1)으로 인가되는 전압(또는 신호)이 변하는 현상을 줄이거나 방지할 수 있다. 이로 인하여, 상기 제1 더미 배선(DML1)은 상기 제3 서브 화소(SPX3)의 제1 게이트 전극(GE1)과 상기 제2 서브 화소(SPX2)의 제1-2 전극(AE2) 사이에서 발생하는 캡 커플링(일 예로, 기생 커패시터)를 줄이거나 최소화하는 제1 차폐 부재(SDL1)로 활용될 수 있다. 또한, 제1 차폐 부재(SDL1)로 활용되는 상기 제1 더미 배선(DML1)은 제3 서브 화소(SPX3)의 제1 게이트 전극(GE1)과 제2 서브 화소(SPX2)의 제1 게이트 전극(GE1) 사이에서 발생할 수 있는 커플링 캡을 줄이거나 최소화할 수 있다.
제2 더미 배선(DML2)은 제1 도전층(C1)으로 구성되며 제2 방향(DR2)으로 연장될 수 있다. 제2 더미 배선(DML2)은 제1 더미 배선(DML1)과 연결되어 제1 수직 전원 배선(PL1a)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제1 수직 전원 배선(PL1a), 제1 더미 배선(DML1), 제2 더미 배선(DML2)은 일체로 형성될 수 있다. 평면 상에서 볼 때, 제2 더미 배선(DML2)은 제1 더미 배선(DML1)을 사이에 두고 제1 방향(DR1)으로 제1 수직 전원 배선(PL1a)과 마주볼 수 있다.
제1 수직 전원 배선(PL1a), 제1 더미 배선(DML1), 제2 더미 배선(DML2)은 서로 연결되어 표시 영역(DA)(또는 제2 화소(PXL2))가 제공되는 화소 영역) 내에서 메쉬 구조(또는 형상)를 이룰 수 있다. 이에 따라, 제2 더미 배선(DML2)은 제1 수직 전원 배선(PL1a)(또는 제1 더미 배선(DML1))과 동일한 전압(또는 신호)을 공급받을 수 있다. 일 예로, 제2 더미 배선(DML2)은 제1 구동 전원(VDD)의 전압을 공급받을 수 있다. 상술한 바와 같이, 제1 수직 전원 배선(PL1a), 제1 더미 배선(DML1), 제2 더미 배선(DML2)이 메쉬 구조를 이루는 경우, 상기 표시 영역(DA) 전 영역에 걸쳐 제1 구동 전원(VDD)의 전압이 균일하게 공급될 수 있다.
실시예에 있어서, 제2 더미 배선(DML2)은 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 화소 회로(PXC)와 제1 데이터 배선(D1) 사이에 배치될 수 있다. 일 예로, 제2 더미 배선(DML2)은 제1 서브 화소(SPX1)의 제1 스토리지 커패시터(Cst), 제3 서브 화소(SPX3)의 제3 스토리지 커패시터(Cst), 제2 서브 화소(SPX2)의 제2 스토리지 커패시터(Cst)와 제1 데이터 배선(D1) 사이에 배치될 수 있다. 제2 더미 배선(DML2)은 제1 데이터 배선(D1)과 제1 방향(DR1)으로 이격되게 배치될 수 있다.
상기 제1 내지 제3 스토리지 커패시터들(Cst)과 상기 제1 데이터 배선(D1) 사이에 상기 제2 더미 배선(DML2)을 배치함으로써, 상기 제1 데이터 배선(D1)으로 인가되는 전압(일 예로, 데이터 신호)의 변화에 따라 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제1 게이트 전극(GE1)으로 인가되는 전압(또는 신호)이 변하는 현상을 줄이거나 방지할 수 있다. 이로 인하여, 상기 제2 더미 배선(DML2)은 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제1 게이트 전극(GE1)과 상기 제1 데이터 배선(D1) 사이에서 발생할 수 있는 커플링 캡(일 예로, 기생 커패시터)을 줄이거나 최소화하는 제2 차폐 부재(SDL2)로 활용될 수 있다.
상술한 실시예에 따르면, 제2 방향(DR2)으로 인접하게 배열된 두 개의 서브 화소들 사이에 제1 수직 전원 배선(PL1a)과 전기적 및 물리적으로 연결된 제1 더미 배선(DML1)을 배치하여 상기 2개의 서브 화소들 중 제2 방향(DR2)으로 상측에 위치한 하나의 서브 화소의 제1 게이트 전극(GE1)과 하측에 위치한 나머지 서브 화소의 애노드 사이의 커플링 캡을 줄이거나 최소화하여 표시 장치(DD)의 신뢰성을 향상시킬 수 있다.
또한, 상술한 실시예에 따르면, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3)의 스토리지 커패시터(Cst)와 제1 데이터 배선(D1) 사이에 상기 제1 더미 배선(DML1)과 전기적 및 물리적으로 연결된 제2 더미 배선(DML2)을 배치하여 상기 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제1 게이트 전극(GE1)과 상기 제1 데이터 배선(D1) 사이의 커플링 캡을 줄이거나 최소화하여 표시 장치(DD)의 신뢰성을 더욱 향상시킬 수 있다.
이하에서는, 도 7 내지 도 9를 참조하여 상술한 실시예에 따른 제2 화소(PXL2)의 적층 구조(또는 단면 구조)를 중심으로 설명한다.
도 7 및 도 8은 도 4의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도들이며, 도 9는 도 4의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 8은 제2 절연층(INS2)의 위치 등과 관련하여 도 7 실시예의 변형예를 나타낸다.
도 7 내지 도 9의 실시예에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 제2 화소(PXL2)의 적층 구조(또는 단면 구조)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
도 7 내지 도 9의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 9를 참조하면, 실시예에 따른 제2 화소(PXL2)는 인접하게 배열된 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제2 서브 화소(SPX2)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 발광 영역(EMA1) 및 상기 제1 발광 영역(EMA1)을 둘러싸는 비발광 영역(NEA)을 포함할 수 있다. 제2 서브 화소(SPX2)는 제2 발광 영역(EMA2) 및 상기 제2 발광 영역(EMA2)을 둘러싸는 비발광 영역(NEA)을 포함할 수 있다. 제3 서브 화소(SPX3)는 제3 발광 영역(EMA3) 및 상기 제3 발광 영역(EMA3)을 둘러싸는 비발광 영역(NEA)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 봉지층(TFE)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
화소 회로층(PCL)에는 회로 소자들(일 예로, 제1 내지 제3 트랜지스터들(T1, T2, T3)) 및 상기 회로 소자들에 전기적으로 연결된 신호 배선들이 배치될 수 있다. 표시 소자층(DPL)에는 제1 내지 제3 서브 화소들 (SPX1, SPX2, SPX3) 각각의 회로 소자들과 전기적으로 연결된 발광 소자(도 3의 "LD"참고)가 배치될 수 있다.
기판(SUB) 상에는 적어도 하나 이상의 절연층이 배치될 수 있다. 일 예로, 기판(SUB) 상에는 제3 방향(DR3)을 따라 순차적으로 적층된 제1 절연층(INS1), 제2 절연층(INS2), 제3 절연층(INS3), 제4 절연층(INS4)이 배치될 수 있다. 또한, 기판(SUB) 상에는 적어도 하나의 도전층이 배치될 수 있다. 일 예로, 상기 도전층은 기판(SUB) 상에 배치된 제1 도전층(C1), 제2 절연층(INS2) 상에 배치된 제2 도전층(C2), 제4 절연층(INS4) 상에 배치된 제3 도전층(C3)을 포함할 수 있다.
상기 제1 도전층(C1)은 제1 수직 전원 배선(PL1a), 제2 수직 전원 배선(PL2a), 초기화 전원 배선(IPL), 제1 내지 제3 데이터 배선들(D1, D2, D3), 하부 금속 패턴(BML), 하부 전극(LE), 제1 및 제2 더미 배선들(DML1, DML2)을 포함할 수 있다. 상기 제2 도전층(C2)은 제1 수평 전원 배선(PL1b), 제2 수평 전원 배선(PL2b), 제1 내지 제3 게이트 전극들(GE1, GE2, GE3), 제1 내지 제3 추가 도전 패턴들(ACP1, ACP2, ACP3), 스캔 배선(SC), 제1 및 제2 서브 스캔 배선들(SSL1, SSL2), 제1 내지 제9 도전 패턴들(CP1 ~ CP9)을 포함할 수 있다. 상기 제3 도전층(C3)은 제1-1 전극(AE1), 제1-2 전극(AE2), 및 제1-3 전극(AE3)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 배치될 수 있다. 화소 회로층(PCL)에는 상술한 제1 내지 제4 절연층들(INS1, INS2, INS3, INS4)이 배치될 수 있다.
제1 절연층(INS1)(또는 버퍼층)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 제1 절연층(INS1)은 제1 내지 제3 트랜지스터들(T1, T2, T3)에 불순물이 확산되는 것을 방지할 수 있다. 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막일 수 있다. 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함하거나, 알루미늄 산화물(AlxOy)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 절연층(INS1)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 제1 절연층(INS1)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 제1 절연층(INS1)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제2 절연층(INS2)(또는 게이트 절연층)은 제1 절연층(INS1) 상에 전면적으로 배치될 수 있다. 제2 절연층(INS2)은 상술한 제1 절연층(INS1)과 동일한 물질을 포함하거나 제1 절연층(INS1)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막일 수 있다. 실시예에 따라, 제2 절연층(INS2)은 도 8에 도시된 바와 같이 제1 절연층(INS1) 상에서 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(INS2)은 제2 도전층(C2) 하부에만 배치되도록 상기 제2 도전층(C2)의 제조 과정에서 상기 제2 도전층(C2)의 베이스 물질과 함께 식각될 수 있다. 이 경우, 제2 절연층(INS2)은 그 상부에 위치한 제2 도전층(C2)과 동일한 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
제3 절연층(INS3)(또는 층간 절연층)은 제2 절연층(INS2) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 제1 절연층(INS1)과 동일한 물질을 포함하거나 제1 절연층(INS1)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막일 수 있다.
제4 절연층(INS4)(또는 비아층)은 제3 절연층(INS3) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlxOy) 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에 있어서, 제4 절연층(INS4)은 유기 재료를 포함한 유기 절연막일 수 있다.
상술한 제2 내지 제4 절연층들(INS2, INS3, INS4) 각각은 제1 컨택부(CNT1)(또는 제1 컨택홀)와 제2 컨택부(CNT2)(또는 제2 컨택홀)를 포함하도록 부분적으로 개구될 수 있다. 제1 컨택부(CNT1)는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로(PXC)와 해당 서브 화소의 발광 소자(LD)를 전기적으로 연결하기 위한 연결 지점일 수 있다. 제2 컨택부(CNT2)는 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제2 전극(CE)과 해당 서브 화소와 전기적으로 연결되는 제2 전원 배선(PL2)을 전기적으로 연결하기 위한 연결 지점일 수 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로층(PCL)은 제1 절연층(INS1) 상에 배치된 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로층(PCL)에는 하부 전극(LE) 및 하부 금속 패턴(BML)이 배치될 수 있다.
제1 트랜지스터(T1)는 제1 절연층(INS1) 상에 배치된 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 절연층(INS2) 상에 배치된 제2 도전층(C2)으로 구성된 제1 게이트 전극(GE1)을 포함할 수 있다. 제1 트랜지스터(T1)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다. 하부 금속 패턴(BML)은 기판(SUB)과 제1 절연층(INS1) 사이에 위치한 제1 도전층(C1)으로 구성될 수 있다.
제2 트랜지스터(T2)는 제1 절연층(INS1) 상에 배치된 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제2 절연층(INS2) 상에 배치되며 제2 도전층(C2)으로 구성된 제2 게이트 전극(GE2)을 포함할 수 있다.
제3 트랜지스터(T3)는 제1 절연층(INS1) 상에 배치된 제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제2 절연층(INS2) 상에 배치되며 제2 도전층(C2)으로 구성된 제3 게이트 전극(GE3)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 스토리지 커패시터(Cst)는 기판(SUB) 상에 배치된 하부 전극(LE) 및 제1 절연층(INS1)을 사이에 두고 상기 하부 전극(LE)과 중첩하는 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 기판(SUB)과 제1 절연층(INS1) 사이에 위치한 제1 도전층(C1)으로 구성될 수 있다. 상기 상부 전극(UE)은 제1 절연층(INS1) 상에 배치되며 불순물이 도핑되어 도전성을 갖는 반도체 패턴으로 구성될 수 있다. 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 상부 전극(UE)은 해당 서브 화소의 제1 소스 전극(SE1)과 일체로 형성될 수 있다.
실시예에 있어서, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3)의 사이 영역 및 제3 서브 화소(SPX3)와 제2 서브 화소(SPX2)의 사이 영역에 제1 더미 배선(DML1)이 배치될 수 있다. 일 예로, 제1 서브 화소(SPX1)와 제3 서브 화소(SPX3)가 공유하는 비발광 영역(NEA) 및 제3 서브 화소(SPX3)와 제2 서브 화소(SPX2)가 공유하는 비발광 영역(NEA)에 각각 제1 더미 배선(DML1)이 위치할 수 있다. 제1 더미 배선(DML1)은 상기 비발광 영역(NEA)에서 기판(SUB) 상에 배치될 수 있다. 상기 제1 더미 배선(DML1)은 기판(SUB)과 제1 절연층(INS1) 사이에 배치되는 제1 도전층(C1)으로 구성될 수 있다.
제1 더미 배선(DML1)은 제1 서브 화소(SPX1)의 스토리지 커패시터(Cst)와 제3 서브 화소(SPX3)의 스토리지 커패시터(Cst) 사이에 배치될 수 있다. 단면 상에서 볼 때, 상기 제1 더미 배선(DML1)은 제1 서브 화소(SPX1)의 스토리지 커패시터(Cst)의 하부 전극(LE)과 제3 서브 화소(SPX3)의 스토리지 커패시터(Cst)의 하부 전극(LE) 사이의 기판(SUB) 상에 배치될 수 있다.
또한, 제1 더미 배선(DML1)은 제3 서브 화소(SPX3)의 스토리지 커패시터(Cst)와 제2 서브 화소(SPX2)의 스토리지 커패시터(Cst) 사이에 배치될 수 있다. 단면 상에서 볼 때, 상기 제1 더미 배선(DML1)은 제3 서브 화소(SPX3)의 스토리지 커패시터(Cst)의 하부 전극(LE)과 제2 서브 화소(SPX2)의 스토리지 커패시터(Cst)의 하부 전극(LE) 사이의 기판(SUB) 상에 배치될 수 있다.
실시예에 있어서, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 스토리지 커패시터(Cst)와 제1 데이터 배선(D1) 사이에 제2 더미 배선(DML2)이 배치될 수 있다. 제2 더미 배선(DML2)은 기판(SUB)과 제1 절연층(INS1) 사이에 배치되는 제1 도전층(C1)으로 구성되고, 제1 더미 배선(DML1)과 전기적 및 물리적으로 연결될 수 있다. 단면 상에서 볼 때, 상기 제2 더미 배선(DML2)은 제1 서브 화소(SPX1)의 스토리지 커패시터(Cst)의 하부 전극(LE)과 제1 데이터 배선(D1) 사이의 기판(SUB) 상에 배치될 수 있다.
실시예에 있어서, 제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로(PXC)를 구성하는 제1 내지 제3 트랜지스터들(T1, T2, T3)과 스토리지 커패시터(Cst)는 제1 도전층(C1) 및 제2 도전층(C2)으로 이루어진 도전 패턴들을 포함할 수 있다.
제1 내지 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 제2 도전층(C2) 상에는 제3 절연층(INS3)과 제4 절연층(INS4)이 연속적으로 제공 및/또는 형성될 수 있다.
제4 절연층(INS4) 상에는 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 화소 정의막(PDL)을 포함할 수 있다.
제1 발광 소자(LD1)는 제1-1 전극(AE1), 제1 발광층(EML1), 및 제2 전극(CE)을 포함할 수 있다. 제2 발광 소자(LD2)는 제1-2 전극(AE2), 제2 발광층(EML2), 및 제2 전극(CE)을 포함할 수 있다. 제3 발광 소자(LD3)는 제1-3 전극(AE3), 제3 발광층(EML3), 및 제2 전극(CE)을 포함할 수 있다. 제1 내지 제3 발광 소자들(LD1, LD2, LD3) 각각은 해당 서브 화소의 화소 회로(PXC)와 전기적으로 연결될 수 있다.
제1-1 전극(AE1), 제1-3 전극(AE3), 제1-2 전극(AE2)은 해당 서브 화소의 제4 절연층(INS4) 상에 제공 및/또는 형성되는 제3 도전층(C3)으로 구성될 수 있다. 제1-1 전극(AE1), 제1-3 전극(AE3), 제1-2 전극(AE2)은 제4 절연층(INS4) 상에서 서로 이격되게 배치될 수 있다. 제1-1 전극(AE1)은 제1 발광 소자(LD1)의 애노드이고, 제1-3 전극(AE3)은 제3 발광 소자(LD3)의 애노드이며, 제1-2 전극(AE2)은 제2 발광 소자(LD2)의 애노드일 수 있다.
제1-1 전극(AE1)은 대응하는 제1 컨택부(CNT1)를 통하여 제1 서브 화소(SPX1)의 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 제1-2 전극(AE2)은 대응하는 제1 컨택부(CNT1)를 통하여 제2 서브 화소(SPX2)의 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 제1-3 전극(AE3)은 대응하는 제1 컨택부(CNT1)를 통하여 제3 서브 화소(SPX3)의 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제1-1 전극(AE1), 제1-2 전극(AE2), 제1-3 전극(AE3) 각각은 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질로는 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 제1-1 전극(AE1), 제1-2 전극(AE2), 제1-3 전극(AE3) 각각의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1-1 전극(AE1), 제1-2 전극(AE2), 제1-3 전극(AE3)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1-1 전극(AE1), 제1-2 전극(AE2), 제1-3 전극(AE3)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 제1, 제2, 제3 발광층들(EML1, EML2, EML3)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(또는 봉지층(TFE)의 상부 방향)으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다.
제1-1 전극(AE1)은 적어도 제1 발광 영역(EMA1)에 위치하고, 제1-2 전극(AE2)은 적어도 제2 발광 영역(EMA2)에 위치하며, 제1-3 전극(AE3)은 적어도 제3 발광 영역(EMA3)에 위치할 수 있다.
화소 정의막(PDL)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 정의(또는 구획)할 수 있다. 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 유기 재료로는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다. 실시예에 따라, 화소 정의막(PDL)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 화소 정의막(PDL)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 제1-1, 제1-2, 제1-3 전극들(AE1, AE2, AE3) 각각의 일 영역을 노출하는 개구(OP)를 포함하도록 부분적으로 개구되며, 제1, 제2, 제3 발광 영역들(EMA1, EMA2, EMA3) 각각의 둘레를 따라 제4 절연층(INS4)으로부터 제3 방향(DR3)으로 돌출될 수 있다.
화소 정의막(PDL)의 개구(OP)에 의해 노출된 제1-1 전극(AE1) 상에는 제1 발광층(EML1)이 배치되고, 화소 정의막(PDL)의 다른 개구(OP)에 의해 노출된 제1-2 전극(AE2) 상에는 제2 발광층(EML2)이 배치되며, 화소 정의막(PDL)의 또 다른 개구(OP)에 의해 노출된 제1-3 전극(AE3) 상에는 제3 발광층(EML3)이 배치될 수 있다.
제1 발광층(EML1)은 화소 정의막(PDL)의 개구(OP) 내에서 제1-1 전극(AE1) 상에만 위치하고, 제2 발광층(EML2)은 화소 정의막(PDL)의 다른 개구(OP) 내에서 제1-2 전극(AE2) 상에만 위치하며, 제3 발광층(EML3)은 화소 정의막(PDL)의 또 다른 개구(OP) 내에서 제1-3 전극(AE3) 상에만 위치할 수 있다. 제1 발광층(EML1), 제2 발광층(EML2), 및 제3 발광층(EML3) 각각은 잉크젯 프린팅 방법 등으로 해당 서브 화소의 목적하는 영역(일 예로, 화소 정의막(PDL)의 개구(OP)에 의해 노출된 제1 전극(AE)의 일 영역 상부)에 공급될 수 있으나, 이에 한정되는 것은 아니다.
제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각은 광을 생성하는 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 실시예에 있어서, 제1 발광층(EML1)은 적색의 광을 생성하여 방출하고, 제2 발광층(EML2)은 녹색의 광을 생성하여 방출하며, 제3 발광층(EML3)은 청색의 광을 생성하여 방출할 수 있으나, 이에 한정되는 것은 아니다.
제1 발광층(EML1), 제2 발광층(EML2), 제3 발광층(EML3), 및 화소 정의막(PDL) 상에는 제2 전극(CE)이 배치될 수 있다.
제2 전극(CE)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다. 제2 전극(CE)은 표시 영역(DA)의 전 영역에 걸쳐 판(plate) 형태로 제공될 수도 있다.
제2 전극(CE)은 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각에서 방출된 광을 투과시킬 수 있을 정도의 두께를 갖는 박형 금속층일 수 있다. 제2 전극(CE)은 비교적 얇은 두께를 가지도록 금속 물질로 형성되거나 투명 도전 물질로 형성될 수 있다. 일 예로, 제2 전극(CE)은 다양한 투명 도전 물질로 구성될 수 있다. 제2 전극(CE)은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 주석 아연 산화물, 알루미늄 아연 산화물, 갈륨 아연 산화물, 아연 주석 산화물, 또는 갈륨 주석 산화물을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 제2 전극(CE) 하부에 위치한 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각에서 방출된 광이 제2 전극(CE)을 통과하여 봉지층(TFE)의 상부 방향으로 방출될 수 있다.
제2 전극(CE)은 대응하는 제2 컨택부(CNT2)를 통하여 제1 추가 도전 패턴(ACP1)과 전기적으로 연결되고, 상기 제1 추가 도전 패턴(ACP1)을 통하여 제2 수직 전원 배선(PL2a)과 전기적으로 연결될 수 있다.
제2 전극(CE) 상에는 봉지층(TFE)이 전면적으로 제공 및/또는 형성될 수 있다.
봉지층(TFE)은 제2 전극(CE) 상에 순차적으로 위치한 제1, 제2, 및 제3 인캡층들(ENC1, ENC2, ENC3)을 포함할 수 있다. 제1 인캡층(ENC1)은 표시 소자층(DPL)(또는 제2 전극(CE)) 상에 위치하여 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제2 인캡층(ENC2)은 제1 인캡층(ENC1) 상에 위치하며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제3 인캡층(ENC3)은 제2 인캡층(ENC2) 상에 위치하며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 실시예에 따라, 제3 인캡층(ENC3)은 표시 영역(DA)과 비표시 영역(NDA)의 전체에 걸쳐 위치할 수도 있다.
제1 및 제3 인캡층들(ENC1, ENC3)은 각각 무기 재료를 포함한 무기막으로 이루어질 수 있고, 제2 인캡층(ENC2)은 유기 재료를 포함한 유기막으로 이루어질 수 있다. 무기막은, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 유기막은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
실시예에 따라, 봉지층(TFE) 상에는 제1 내지 제3 발광 소자들(LD1, LD2, LD3)에서 방출된 광을 우수한 색 재현율을 갖는 광으로 출사하는 컬러 필터층 및/또는 색 변환층이 선택적으로 제공 및/또는 형성될 수 있다.
도 10은 실시예에 따른 표시 장치를 도시한 것으로, 도 1의 EA 부분에 대응되는 확대도이며, 도 11은 도 10의 제1 및 제2 화소들(PXL1, PXL2)에서 제1 도전층(C1)에 포함되는 구성들만을 도시한 개략적인 평면도이다.
도 10의 실시예는 제1 수평 전원 배선(PL1b)과 관련하여 도 4의 변형예를 나타낸다.
도 10의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 3, 도 10, 및 도 11을 참조하면, 표시 영역(DA)은 제1 방향(DR1)으로 연장된 신호 배선들이 배치되는 배선 영역(LA)을 포함할 수 있다.
제1 화소(PXL1)와 제2 화소(PXL2) 사이에 위치한 배선 영역(LA)에는 제1 수평 전원 배선(PL1b)과 스캔 배선(SC)이 배치될 수 있다.
실시예에 있어서, 제1 수평 전원 배선(PL1b)은 이격되어 배치되는 제1 서브 배선(PL1b_1)과 제2 서브 배선(PL1b_2)을 포함할 수 있다. 제1 서브 배선(PL1b_1)과 제2 서브 배선(PL1b_2)은 제1 화소(PXL1)의 제2 서브 화소(SPX2)의 스토리지 커패시터(Cst)를 사이에 두고 이격되게 배치될 수 있다.
제1 서브 배선(PL1b_1)과 제2 서브 배선(PL1b_2)은 제2 절연층(도 7의 "INS2" 참고) 상에 배치된 제2 도전층(C2)으로 구성될 수 있다.
제1 서브 배선(PL1b_1)은 대응하는 컨택홀을 통하여 제1 도전층(C1)으로 구성된 제1 수직 전원 배선(PL1a)과 전기적으로 연결될 수 있다. 제2 서브 배선(PL1b_2)은 대응하는 컨택홀을 통하여 제1 도전층(C1)으로 구성된 제2 더미 배선(DML2)과 전기적으로 연결될 수 있다. 제2 더미 배선(DML2)은 제1 수직 전원 배선(PL1a)과 일체로 형성되어 상기 제1 수직 전원 배선(PL1a)과 전기적 및 물리적으로 연결될 수 있다. 이에 따라, 제1 서브 배선(PL1b_1)과 제2 서브 배선(PL1b_2)은 제1 수직 전원 배선(PL1a)과 제2 더미 배선(DML2)을 통하여 전기적으로 서로 연결될 수 있다.
제1 서브 배선(PL1b_1)과 제2 서브 배선(PL1b_2)의 사이 영역(A)에는 제1 화소(PXL1)의 제2 서브 화소(SPX2)의 스토리지 커패시터(Cst)가 확장된 형태로 제공될 수 있다. 일 예로, 상기 스토리지 커패시터(Cst)를 구성하는 하부 전극(LE)과 상부 전극(UE)이 제1 서브 배선(PL1b_1)과 제2 서브 배선(PL1b_2)의 사이 영역(A)까지 연장될 수 있다. 이에 따라, 상기 하부 전극(LE)과 상기 상부 전극(UE)의 중첩 면적이 더욱 확보되어 상기 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
SUB: 기판
PXL1, PXL2: 제1 및 제2 화소
SPX1, SPX2, SPX3: 제1, 제2, 제3 서브 화소
EMA1, EMA2, EMA3: 제1, 제2, 제3 발광 영역
T1, T2, T3: 제1, 제2, 제3 트랜지스터
PL1, PL2: 제1 및 제2 전원 배선
DML1, DML2: 제1 및 제2 더미 배선
Cst: 스토리지 커패시터
LE: 하부 전극
UE: 상부 전극
BML: 하부 금속 패턴
D1, D2, D3: 제1, 제2, 제3 데이터 배선
C1, C2, C3: 제1, 제2, 제3 도전층
CP1 ~ CP9: 제1 내지 제9 도전 패턴
ACP1, ACP2, ACP3: 제1, 제2, 제3 추가 도전 패턴
PL1a: 제1 수직 전원 배선
PL1b: 제1 수평 전원 배선
PL1b_1, PL1b_2: 제1 및 제2 서브 배선
PL2a: 제2 수직 전원 배선
PL2b: 제2 수평 전원 배선

Claims (20)

  1. 스토리지 커패시터를 각각 포함하고, 서로 인접한 제1 서브 화소, 제2 서브 화소, 제3 서브 화소를 포함한 화소;
    상기 제1 내지 제3 서브 화소들과 전기적으로 연결된 데이터 배선;
    상기 제1 내지 제3 서브 화소들로 제1 구동 전원의 전압을 공급하는 제1 전원 배선; 및
    상기 제1 전원 배선과 이격되게 배치된 더미 배선을 포함하고,
    상기 더미 배선은 인접한 2개의 서브 화소들 중 하나의 서브 화소의 상기 스토리지 커패시터와 나머지 서브 화소의 상기 스토리지 커패시터 사이에 배치되는 제1 더미 배선 및 상기 제1 내지 제3 서브 화소들 각각의 상기 스토리지 커패시터와 상기 데이터 배선 사이에 배치되는 제2 더미 배선을 포함하고,
    상기 제1 전원 배선, 상기 제1 더미 배선, 및 상기 제2 더미 배선은 전기적으로 서로 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    기판; 및
    상기 기판 상에 순차적으로 배치된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층을 더 포함하고,
    상기 제1 전원 배선은 상기 기판 상에 배치된 제1 도전층으로 구성된 제1 수직 전원 배선 및 상기 제2 절연층 상에 배치된 제2 도전층으로 구성된 제1 수평 전원 배선을 포함하고,
    상기 제1 수평 전원 배선은 제1 방향으로 연장되고, 상기 제1 수직 전원 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 제1 수직 전원 배선과 상기 제1 수평 전원 배선은 전기적으로 서로 연결되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 더미 배선들은 상기 제1 도전층으로 구성되어 상기 제1 수직 전원 배선과 동일한 층에 제공되는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 수직 전원 배선, 상기 제1 더미 배선, 상기 제2 더미 배선은 일체로 형성되는, 표시 장치.
  5. 제4 항에 있어서,
    평면 상에서 볼 때, 상기 제1 더미 배선은 상기 제1 방향을 따라 상기 제1 수직 전원 배선으로부터 연장되어 상기 제2 더미 배선과 연결되고,
    평면 상에서 볼 때, 상기 제2 더미 배선은 상기 제1 더미 배선을 사이에 두고 상기 제1 수직 전원 배선에 마주보는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 수직 전원 배선, 상기 제1 더미 배선, 상기 제2 더미 배선은 서로 연결되어 메쉬 형상을 이루는, 표시 장치.
  7. 제4 항에 있어서,
    상기 더미 배선은 상기 제1 구동 전원의 전압이 공급되는, 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 더미 배선은 상기 제1 서브 화소의 상기 스토리지 커패시터와 상기 제3 서브 화소의 상기 스토리지 커패시터 사이 및 상기 제3 서브 화소의 상기 스토리지 커패시터와 상기 제2 서브 화소의 상기 스토리지 커패시터 사이에 각각 배치되는, 표시 장치.
  9. 제4 항에 있어서,
    상기 제2 도전층으로 구성되고 상기 제1 방향으로 연장되며, 상기 제1 내지 제3 서브 화소들과 전기적으로 연결되는 스캔 배선을 더 포함하고,
    상기 스캔 배선은 상기 제2 방향으로 분기된 서브 스캔 배선을 포함하며,
    평면 상에서 볼 때, 상기 서브 스캔 배선은 상기 제1 내지 제3 서브 화소들 각각의 상기 스토리지 커패시터와 상기 제2 더미 배선 사이에 배치되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 더미 배선은 상기 서브 스캔 배선과 상기 데이터 배선 사이에 배치되는, 표시 장치.
  11. 제4 항에 있어서,
    상기 제1 내지 제3 서브 화소들 각각은,
    제1 내지 제3 트랜지스터들 및 상기 제1 내지 제3 트랜지스터들에 전기적으로 연결된 상기 스토리지 커패시터가 배치된 화소 회로층; 및
    상기 화소 회로층 상에 배치되고, 상기 스토리지 커패시터와 전기적으로 연결되며 광을 방출하는 발광 소자가 배치된 표시 소자층을 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 내지 제3 트랜지스터들 각각은,
    상기 제1 절연층 상에 배치된 액티브 패턴;
    상기 제2 도전층으로 구성되며 상기 액티브 패턴과 중첩하는 게이트 전극;
    상기 액티브 패턴의 일 단에 연결되는 소스 전극; 및
    상기 액티브 패턴의 타 단에 연결되는 드레인 전극을 포함하는, 표시 장치.
  13. 제11 항에 있어서,
    상기 발광 소자는
    상기 화소 회로층 상에 배치된 제1 전극;
    상기 제1 전극 상에 배치된 발광층; 및
    상기 발광층 상에 배치된 제2 전극을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극은 상기 제4 절연층 상에 배치된 제3 도전층으로 구성되고, 상기 제4 절연층과 상기 제3 절연층을 관통하는 컨택부를 통하여 상기 스토리지 커패시터와 전기적으로 연결되는, 표시 장치.
  15. 제14 항에 있어서,
    상기 스토리지 커패시터는 상기 제1 도전층으로 구성된 하부 전극 및 상기 제1 절연층을 사이에 두고 상기 하부 전극 상에 배치된 상부 전극을 포함하고,
    상기 제1 전극은 상기 컨택부를 통하여 상기 상부 전극과 전기적으로 연결되는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 내지 제3 서브 화소들로 상기 제1 구동 전원과 상이한 제2 구동 전원의 전압을 공급하는 제2 전원 배선을 더 포함하고,
    상기 제2 전원 배선은 상기 제1 도전층으로 구성된 제2 수직 전원 배선 및 상기 제2 도전층으로 구성된 제2 수평 전원 배선을 포함하고,
    상기 제2 수직 전원 배선과 상기 제2 수평 전원 배선은 전기적으로 서로 연결되는, 표시 장치.
  17. 제2 항에 있어서,
    상기 제1 수평 전원 배선은 이격되게 배치된 제1 서브 배선과 제2 서브 배선을 포함하고,
    상기 제1 서브 배선은 상기 제1 수직 전원 배선과 전기적으로 연결되고, 상기 제2 서브 배선은 상기 제2 더미 배선과 전기적으로 연결되는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 서브 배선과 상기 제2 서브 배선의 사이 영역에 상기 화소와 동일한 화소 열에 위치하고 상기 화소의 이전 단에 위치한 이전 화소의 상기 스토리지 커패시터가 연장되어 위치하는, 표시 장치.
  19. 기판; 및
    상기 기판 상에 배치된 화소들을 포함하고,
    상기 화소들 각각은,
    스토리지 커패시터를 각각 포함하고, 수직 방향을 따라 배열된 제1 서브 화소, 제3 서브 화소, 제2 서브 화소;
    상기 제1 서브 화소와 전기적으로 연결되는 제1 데이터 배선;
    상기 제2 서브 화소와 전기적으로 연결되며, 수평 방향으로 상기 제1 데이터 배선과 이격된 제2 데이터 배선;
    상기 제3 서브 화소와 전기적으로 연결되며, 상기 수평 방향으로 상기 제2 데이터 배선과 이격된 제3 데이터 배선;
    상기 제1 내지 제3 서브 화소들로 제1 구동 전원의 전압을 공급하는 제1 전원 배선;
    상기 제1 내지 제3 서브 화소들로 제2 구동 전원의 전압을 공급하는 제2 전원 배선;
    상기 제1 전원 배선과 전기적으로 연결되며, 상기 제1 서브 화소의 상기 스토리지 커패시터와 상기 제3 서브 화소의 상기 스토리지 커패시터 사이 및 상기 제3 서브 화소의 상기 스토리지 커패시터와 상기 제2 서브 화소의 상기 스토리지 커패시터 사이에 배치된 제1 더미 배선; 및
    상기 제1 전원 배선과 전기적으로 연결되며, 상기 제1 내지 제3 서브 화소들의 상기 스토리지 커패시터와 상기 제1 데이터 배선 사이에 배치된 제2 더미 배선을 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전원 배선은 상기 수직 방향으로 연장된 제1 수직 전원 배선 및 상기 수평 방향으로 연장되며 상기 제1 수직 전원 배선과 전기적으로 연결된 제1 수평 전원 배선을 포함하고,
    상기 제1 수직 전원 배선, 상기 제1 더미 배선, 상기 제2 더미 배선은 서로 연결되어 메쉬 형상을 이루는, 표시 장치.
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