KR20240009016A - 표시 장치 - Google Patents

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박도영
표기현
김경배
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삼성디스플레이 주식회사
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Abstract

실시예에 따른 표시 장치는, 각각이 발광 영역 및 비발광 영역을 포함한 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 기판 상에 배치된 구동 전압 배선; 상기 구동 전압 배선 상에 위치하고, 상기 구동 전압 배선의 일측을 노출하는 제1 비아홀 및 상기 제1 비아홀과 이격된 제2 비아홀을 포함하는 비아층; 상기 비아층 상에 위치한 제1 전극; 상기 제1 전극과 상기 비아층 상에 위치하고, 상기 발광 영역에서 상기 제1 전극의 일부를 노출하는 제1 개구 및 상기 제1 개구와 이격되며 상기 비발광 영역에 위치한 제2 개구를 포함한 화소 정의막; 상기 제1 개구 내에 위치한 발광층; 및 상기 발광층 및 상기 화소 정의막 상에 배치된 제2 전극을 포함할 수 있다. 상기 비발광 영역에서 상기 제2 개구와 상기 제1 비아홀은 부분적으로 중첩하며, 상기 비아층은 상기 구동 전압 배선의 타측을 덮을 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 신뢰성을 향상시킬 수 있는 표시 장치를 제공하는 데 목적이 있다.
실시예에 따른 표시 장치는 각각이 발광 영역 및 비발광 영역을 포함한 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 기판 상에 배치된 구동 전압 배선; 상기 구동 전압 배선 상에 위치하고, 상기 구동 전압 배선의 일측을 노출하는 제1 비아홀 및 상기 제1 비아홀과 이격된 제2 비아홀을 포함하는 비아층; 상기 비아층 상에 위치한 제1 전극; 상기 제1 전극과 상기 비아층 상에 위치하고, 상기 발광 영역에서 상기 제1 전극의 일부를 노출하는 제1 개구 및 상기 제1 개구와 이격되며 상기 비발광 영역에 위치한 제2 개구를 포함한 화소 정의막; 상기 제1 개구 내에 위치한 발광층; 및 상기 발광층 및 상기 화소 정의막 상에 배치된 제2 전극을 포함할 수 있다. 상기 비발광 영역에서 상기 제2 개구와 상기 제1 비아홀은 부분적으로 중첩할 수 있다. 상기 비아층은 상기 구동 전압 배선의 타측을 덮을 수 있다.
실시예에 있어서, 일 방향으로 상기 제1 비아홀을 양분하는 제1 중심점은 상기 제2 개구를 양분하는 제2 중심점과 이격될 수 있다.
실시예에 있어서, 상기 일 방향을 따라 상기 제1 개구, 상기 제1 비아홀, 및 상기 제2 개구가 배치될 수 있다. 상기 화소 정의막은 상기 제1 개구를 사이에 두고 상기 일 방향으로 서로 마주보는 제1 가장 자리와 제2 가장 자리, 상기 제2 개구를 사이에 두고 상기 일 방향으로 서로 마주보는 제3 가장 자리와 제4 가장 자리를 포함할 수 있다. 상기 비아층은 상기 제1 비아홀을 사이에 두고 상기 일 방향으로 서로 마주보는 제5 가장 자리와 제6 가장 자리를 포함할 수 있다.
실시예에 있어서, 상기 제1 가장 자리, 상기 제2 가장 자리, 상기 제3 가장 자리, 상기 제4 가장 자리, 상기 제5 가장 자리, 및 상기 제6 가장 자리는 서로 이격될 수 있다.
실시예에 있어서, 상기 일 방향을 따라 상기 화소 정의막의 상기 제1 가장 자리, 상기 화소 정의막의 상기 제2 가장 자리, 상기 비아층의 상기 제5 가장 자리, 상기 화소 정의막의 상기 제3 가장 자리, 상기 비아층의 상기 제6 가장 자리, 및 상기 화소 정의막의 상기 제4 가장 자리의 순으로 배치될 수 있다.
실시예에 있어서, 상기 일 방향으로 상기 제5 가장 자리와 상기 제3 가장 자리는 제1 간격으로 이격될 수 있다. 상기 일 방향으로 상기 제6 가장 자리와 상기 제4 가장 자리는 제2 간격으로 이격될 수 있다. 상기 제1 간격과 상기 제2 간격은 동일할 수 있다.
실시예에 있어서, 상기 일 방향으로 상기 제2 가장 자리와 상기 제5 가장 자리는 제3 간격으로 이격될 수 있다. 상기 제3 간격은 상기 제1 및 제2 간격과 동일할 수 있다.
실시예에 있어서, 상기 일 방향으로 상기 제3 가장 자리와 상기 제6 가장 자리는 제4 간격으로 이격될 수 있다. 상기 제4 간격은 상기 제1, 제2, 및 제3 간격들과 상이할 수 있다.
실시예에 있어서, 상기 화소들 각각은 상기 비발광 영역에서 상기 제1 비아홀과 상기 제2 개구 내에 위치하고, 노출된 상기 구동 전압 배선의 일측 상에 위치하여 상기 구동 전압 배선과 접촉하는 도전 패턴을 더 포함할 수 있다.
실시예에 있어서, 상기 도전 패턴은 상기 제1 전극과 동일한 층에 제공되고, 상기 제1 전극과 동일 물질로 구성될 수 있다.
실시예에 있어서, 상기 제2 전극은 상기 제1 비아홀과 상기 제2 개구가 중첩하는 중첩 영역 내에서 상기 도전 패턴과 접촉하여 상기 구동 전압 배선과 전기적으로 연결될 수 있다.
실시예에 있어서, 상기 발광층은, 상기 제1 개구 내에서 상기 제1 전극 상에 위치한 제1 레이어; 상기 제1 레이어 상에 위치한 제2 레이어; 및 상기 제2 레이어와 상기 제2 전극 사이에 위치한 제3 레이어를 포함할 수 있다. 상기 제1, 제2, 및 제3 레이어는 상기 제1 개구 내에 위치할 수 있다.
상기 제1, 제2, 및 제3 레이어 각각은 잉크젯 프린팅으로 상기 제1 개구 내에 도포될 수 있다.
실시예에 있어서, 상기 제1 전극은 애노드이고, 상기 제1 레이어는 정공 수송층을 포함하고, 상기 제2 레이어는 광 생성층을 포함하고, 상기 제3 레이어는 전자 수송층을 포함하며, 상기 제2 전극은 캐소드일 수 있다.
실시예에 있어서, 상기 제1 전극은 캐소드이고, 상기 제1 레이어는 전자 수송층을 포함하고, 상기 제2 레이어는 광 생성층을 포함하고, 상기 제3 레이어는 정공 수송층을 포함하며, 상기 제2 전극은 애노드일 수 있다.
실시예에 있어서, 상기 화소들 각각은 상기 제2 전극 상에 배치된 박막 봉지층을 더 포함할 수 있다. 상기 박막 봉지층은 상기 제2 전극 상에 배치된 제1 인캡층, 상기 제1 인캡층 상에 배치된 제2 인캡층, 및 상기 제2 인캡층 상에 배치된 제3 인캡층을 포함할 수 있다. 상기 제1 및 제3 인캡층은 무기막을 포함하고, 상기 제2 인캡층은 유기막을 포함할 수 있다.
실시예에 있어서, 상기 화소들 각각은 상기 박막 봉지층 상에 배치된 컬러 필터층을 더 포함할 수 있다. 상기 컬러 필터층은 상기 발광층 상부에 위치하는 컬러 필터; 및 상기 컬러 필터에 인접하게 위치하며 상기 비발광 영역에 위치한 차광 패턴을 포함할 수 있다.
실시예에 있어서, 상기 제1 비아홀과 상기 제2 개구는 상기 화소들 각각에 인접한 인접 화소들의 비발광 영역으로 연장될 수 있다.
실시예에 있어서, 상기 화소들 각각은 상기 제1 비아홀과 상기 제2 개구 내에 위치하고, 노출된 상기 구동 전압 배선의 일측 상에 위치하여 상기 구동 전압 배선과 접촉하는 도전 패턴을 더 포함할 수 있다. 상기 도전 패턴은 상기 화소들 각각에 인접한 인접 화소들의 비발광 영역으로 연장될 수 있다.
다른 실시예에 따른 표시 장치는 발광 영역 및 비발광 영역이 마련된 기판; 상기 비발광 영역에 배치된 구동 전압 배선; 상기 구동 전압 배선 상에 위치하고, 상기 구동 전압 배선의 일측을 노출하는 제1 비아홀 및 상기 제1 비아홀과 이격된 제2 비아홀을 포함한 비아층; 상기 발광 영역에서 상기 비아층 상에 위치하며, 서로 이격되게 배치된 제1-1, 제1-2, 및 제1-3 전극들; 상기 제1-1, 제1-2, 및 제1-3 전극들과 상기 비아층 상에 위치하고, 상기 발광 영역에서 상기 제1-1, 제1-2, 및 제1-3 전극들 각각의 일부를 노출하는 제1 개구 및 상기 제1 개구와 이격되며 상기 비발광 영역에 위치하는 제2 개구를 포함한 화소 정의막; 상기 제1-1 개구 내에 위치한 제1 발광층, 상기 제1-2 개구 내에 위치한 제2 발광층, 상기 제1-3 개구 내에 위치한 제3 발광층; 및 상기 제1, 제2, 및 제3 발광층들과 상기 화소 정의막 상에 배치된 제2 전극을 포함할 수 있다. 상기 제1, 제2, 및 제3 발광층들은 서로 상이한 색의 광을 방출할 수 있다. 상기 비발광 영역에서 상기 제2 개구와 상기 제1 비아홀은 부분적으로 중첩할 수 있다. 상기 비아층은 상기 구동 전압 배선의 타측을 덮을 수 있다.
실시예에 있어서, 일 방향으로 상기 제1 비아홀을 양분하는 제1 중심점은 상기 제2 개구를 양분하는 제2 중심점과 이격될 수 있다.
실시예에 따른 표시 장치는 비발광 영역에서 비아층의 비아홀과 화소 정의막의 개구를 부분적으로 중첩시킴으로써 화소 정의막 상부에 위치한 전극 패턴과 비아층 하부에 위치한 구동 전압 배선을 전기적으로 연결하는 컨택부에서 완만한 프로파일을 갖는 비아층과 화소 정의막을 형성하여(또는 경사가 완만한 비아홀과 개구를 형성하여) 상기 전극 패턴이 상기 컨택부에서 상기 비아층과 상기 화소 정의막의 프로파일에 영향을 받는 것을 최소화하여 상기 전극 패턴의 단선을 방지할 수 있다.
또한, 실시예에 따른 표시 장치는 신뢰성이 향상될 수 있다.
또한, 실시예에 따른 표시 장치는 각 화소의 발광 영역을 더욱 확보하여 출광 효율이 향상될 수 있다.
실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치를 도시한 개략적인 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 도시한 개략적인 블록도이다.
도 3은 실시예에 따른 표시 장치를 도시한 개략적인 단면도이다.
도 4는 도 2에 도시된 화소들 각각에 포함된 구성 요소들의 전기적 연결 관계를 개략적으로 나타낸 회로도이다.
도 5는 실시예에 따른 화소를 도시한 개략적인 평면도이다.
도 6은 도 5의 EA1 부분을 도시한 개략적인 확대도이다.
도 7은 도 5의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이다.
도 8은 도 7의 EA2 부분을 도시한 개략적인 확대도이다.
도 9는 도 5의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 10은 실시예에 따른 화소를 개략적으로 도시한 것으로 도 5의 Ⅰ ~ Ⅰ'선에 대응하는 개략적인 단면도이다.
도 11은 실시예에 따른 화소를 도시한 개략적인 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 실시예에 따른 표시 장치(DD)를 도시한 개략적인 평면도이다.
도 1에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하였다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1을 참조하면, 실시예에 따른 표시 장치(DD)는 기판(SUB), 기판(SUB)에 배치된 화소들(PXL), 기판(SUB)에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함한 반원, 반 타원 등 다양한 형상으로 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공되며 배선들에 전기적으로 연결될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자 및 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다. 화소 회로는 발광 소자에 전기적으로 연결되는 적어도 하나의 트랜지스터를 포함할 수 있다. 각각의 화소(PXL)는 적색, 녹색, 및 청색 중 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 각각의 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스 형태로 배열될 수 있다. 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 화소들(PXL)은 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 신호를 제공하며, 이에 따라 각각의 화소(PXL)의 구동을 제어할 수 있다.
구동부는 표시 영역(DA)의 화소들(PXL)을 순차적으로 스캔하면서 화소들(PXL)로 영상 데이터 신호에 대응하는 데이터 신호를 공급할 수 있다. 이러한 경우, 표시 장치(DD)는 영상 데이터에 대응하는 영상을 표시할 수 있다.
도 2는 도 1의 표시 장치(DD)에서 화소들(PXL) 및 구동부의 실시예를 도시한 개략적인 블록도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 표시 장치(DD)는 표시 패널(DP), 구동부, 및 배선부를 포함할 수 있다.
표시 패널(DP)은 데이터 구동부(DDV) 및 주사 구동부(SDV)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시할 수 있다. 표시 패널(DP)은 영상을 표시하는 복수 개의 화소들(PXL)을 포함할 수 있다.
구동부는 영상 처리부(IPP), 타이밍 제어부(TC), 데이터 구동부(DDV), 및 주사 구동부(SDV)를 포함할 수 있다.
영상 처리부(IPP)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력할 수 있다. 영상 처리부(IPP)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호 및 클럭 신호 중 하나 이상을 출력할 수 있다.
타이밍 제어부(TC)는 영상 처리부(IPP)로부터 데이터 인에이블 신호(DE) 또는 수직 동기 신호, 수평 동기 신호, 및 클럭 신호 등을 포함한 구동 신호와 데이터 신호(DATA)를 공급받을 수 있다. 타이밍 제어부(TC)는 구동 신호에 기초하여 주사 구동부(SDV)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS) 및 데이터 구동부(DDV)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)을 출력할 수 있다.
데이터 구동부(DDV)는 타이밍 제어부(TC)로부터 공급된 데이터 제어 신호(DCS)에 응답하여 타이밍 제어부(TC)로부터 공급되는 데이터 신호(DATA)를 대응하는 데이터 전압으로 변환하여 출력한다. 데이터 구동부(DDV)는 데이터 전압을 데이터 라인들(DL1 ~ DLm)로 공급할 수 있다. 데이터 라인들(DL1 ~ DLm)로 공급된 데이터 전압은 스캔 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
주사 구동부(SDV)는 타이밍 제어부(TC)로부터 공급된 게이트 제어 신호(GCS)에 응답하여 스캔 라인들(S1 ~ Sn)로 스캔 신호를 인가할 수 있다. 예를 들어, 주사 구동부(SDV)는 스캔 라인들(S1 ~ Sn)로 스캔 신호가 순차적으로 공급되면, 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
도 3은 실시예에 따른 표시 장치(DD)를 도시한 개략적인 단면도이다.
도 3에 있어서, 설명의 편의를 위하여 기판(SUB)에 마련된 화소(PXL)를 중심으로 표시 장치(DD)의 구조를 간략하게 도시하였고, 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는 기판(SUB) 상에 마련된 적어도 하나 이상의 화소(PXL)를 포함할 수 있다.
화소(PXL)는 표시 영역(DA)에 포함된 화소 영역에 배치될 수 있다. 실시예에 있어서, 표시 영역(DA)은 발광 영역(EMA)과 상기 발광 영역(EMA)에 인접한 비발광 영역(NEA)을 포함할 수 있다.
화소(PXL)는 복수 개의 서브 화소들(SPX)을 포함할 수 있다. 일 예로, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다. 이하의 실시예에서는, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포괄하여 명명할 때에는 서브 화소(SPX) 및/또는 서브 화소들(SPX)이라고 한다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 박막 봉지층(TFE)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 제공된 화소 회로 및 상기 화소 회로에 전기적으로 연결된 신호 라인들을 포함할 수 있다. 또한, 화소 회로층(PCL)은 화소 회로에 포함된 구성들 사이에 위치하는 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에 표시 소자층(DPL)이 위치할 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제1 전극(LE)(또는 하부 전극), 발광층(EML), 및 제2 전극(UE)(또는 상부 전극)을 포함할 수 있다. 제1 전극(LE)은 애노드이고, 제2 전극(UE)은 캐소드일 수 있다. 다만, 이에 한정되는 것은 아니며 실시예에 따라 제1 전극(LE)이 캐소드이고, 제2 전극(UE)이 애노드일 수 있다. 제2 전극(UE)은 인접한 화소들(PXL)에 공통으로 제공되는 공통층일 수 있다.
실시예에 있어서, 제1 전극(LE)은 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)을 포함할 수 있다. 제1-1 전극(LE1)은 제1 서브 화소(SPX1)에 위치하고, 제1-2 전극(LE2)은 제2 서브 화소(SPX2)에 위치하며, 제1-3 전극(LE3)은 제3 서브 화소(SPX3)에 위치할 수 있다.
발광층(EML)은 제1-1 전극(LE1) 상에 위치한 제1 발광층(EML1), 제1-2 전극(LE2) 상에 위치한 제2 발광층(EML2), 및 제1-3 전극(LE3) 상에 위치한 제3 발광층(EML3)을 포함할 수 있다. 제1 발광층(EML1), 제2 발광층(EML2), 및 제3 발광층(EML3)은 서로 상이한 광을 방출할 수 있다. 일 예로, 제1 발광층(EML1)이 적색 광을 방출하고, 제2 발광층(EML2)이 녹색 광을 방출하고, 제3 발광층(EML3)이 청색 광을 방출할 수 있다. 이 경우, 제1 서브 화소(SPX1)는 적색 화소(또는 적색 서브 화소)일 수 있고, 제2 서브 화소(SPX2)는 녹색 화소(또는 녹색 서브 화소)일 수 있으며, 제3 서브 화소(SPX3)는 청색 화소(또는 청색 서브 화소)일 수 있다. 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각은 광을 출사하는 광 생성층, 전자 수송층, 및 정공 수송층을 포함할 수 있다.
제1-1 전극(LE1), 제1 발광층(EML1), 및 제2 전극(UE)은 제1 발광 소자(LD1)를 구성할 수 있다. 제1 발광 소자(LD1)는 제1 서브 화소(SPX1)에 위치할 수 있다.
제1-2 전극(LE2), 제2 발광층(EML2), 및 제2 전극(UE)은 제2 발광 소자(LD2)를 구성할 수 있다. 제2 발광 소자(LD2)는 제2 서브 화소(SPX2)에 위치할 수 있다.
제1-3 전극(LE3), 제3 발광층(EML3), 및 제2 전극(UE)은 제3 발광 소자(LD3)를 구성할 수 있다. 제3 발광 소자(LD3)는 제3 서브 화소(SPX3)에 위치할 수 있다.
제1 전극(LE) 상에 화소 정의막(PDL)이 위치할 수 있다. 화소 정의막(PDL)은 제1-1 전극(LE1)의 일 영역, 제1-2 전극(LE2)의 일 영역, 및 제1-3 전극(LE3)의 일 영역을 각각 노출하는 개구(OP)를 포함할 수 있다. 화소 정의막(PDL)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물일 수 있다.
제2 전극(UE)은 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3)과 화소 정의막(PDL) 상에 위치할 수 있다. 제2 전극(UE)은 투과형 전극으로, 투명 도전성 물질을 포함할 수 있다.
제2 전극(UE) 상에는 박막 봉지층(TFE)이 위치할 수 있다.
박막 봉지층(TFE)은 단일막으로 이루어질 수 있으나, 다중막으로 이루어질 수도 있다. 박막 봉지층(TFE)은 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지층(TFE)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지층(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 실시예에 따라, 박막 봉지층(TFE)은 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3) 상에 배치되고 실런트를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
박막 봉지층(TFE)은 제2 전극(UE) 상에 순차적으로 위치한 제1, 제2, 및 제3 인캡층들(ENC1, ENC2, ENC3)을 포함할 수 있다. 제1 인캡층(ENC1)은 표시 소자층(DPL) 상에 위치하여 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제2 인캡층(ENC2)은 제1 인캡층(ENC1) 상에 위치하며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 제3 인캡층(ENC3)은 제2 인캡층(ENC2) 상에 위치하며 표시 영역(DA)과 비표시 영역(NDA)의 적어도 일부에 걸쳐 위치할 수 있다. 실시예에 따라, 제3 인캡층(ENC3)은 표시 영역(DA)과 비표시 영역(NDA)의 전체에 걸쳐 위치할 수 있다.
실시예에 있어서, 제1 및 제3 인캡층들(ENC1, ENC3)은 각각 무기 재료를 포함한 무기막으로 이루어질 수 있고, 제2 인캡층(ENC2)은 유기 재료를 포함한 유기막으로 이루어질 수 있다. 무기막은 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 유기막은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
화소(PXL)의 박막 봉지층(TFE) 상부에는 컬러 필터층(CFL)이 선택적으로 배치될 수 있다. 컬러 필터층(CFL)은 컬러 필터(CF)와 차광 패턴(BM)을 포함할 수 있다.
차광 패턴(BM)은 박막 봉지층(TFE)의 일면 상에서 화소 정의막(DPL)과 대응되게 위치할 수 있다. 차광 패턴(BM)은 차광 물질을 포함할 수 있다. 일 예로, 차광 패턴(BM)은 블랙 매트릭스일 수 있다. 실시예에 따라, 차광 패턴(BM)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 발광층(EML)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 더욱 진행되게 하여 출광 효율을 향상시킬 수 있다.
컬러 필터(CF)는 화소 정의막(PDL)에 의해 둘러싸인 발광 영역(EMA) 내에서 대응하는 발광층(EML) 상부에 위치할 수 있다. 컬러 필터(CF)는 제1 발광층(EML1) 상부에 위치한 제1 컬러 필터(CF1), 제2 발광층(EML2) 상부에 위치한 제2 컬러 필터(CF2), 및 제3 발광층(EML3) 상부에 위치한 제3 컬러 필터(CF3)를 포함할 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 녹색 컬러 필터이고, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 도면에서는 이웃하는 컬러 필터(CF)가 차광 패턴(BM)을 사이에 두고 서로 이격되도록 배치되는 경우를 예시하였으나, 이웃하는 컬러 필터(CF)는 차광 패턴(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL) 상에는 베이스층(BSL)이 배치될 수 있다. 베이스층(BSL)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 베이스층(BSL)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다. 베이스층(BSL)은 무기 재료를 포함한 무기막일 수 있다.
도 4는 도 2에 도시된 화소들(PXL) 각각에 포함된 구성 요소들의 전기적 연결 관계를 개략적으로 나타낸 회로도이다.
예를 들어, 도 4는 액티브 매트릭스형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 각 화소(PXL)의 구성 요소들의 연결 관계가 이에 한정되지는 않는다.
도 1 내지 도 4를 참조하면, 화소(PXL)(또는 서브 화소(SPX))는 발광 소자(LD) 및 발광 소자(LD)에 전기적으로 연결되어 발광 소자(LD)를 구동하는 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극은 화소 회로(PXC)에 전기적으로 연결될 수 있다. 발광 소자(LD)는 화소 회로(PXC)로부터 공급되는 전류량에 대응하여 소정 휘도의 광(또는 빛)을 생성한다. 이를 위하여, 표시 장치(DD)의 구동 기간 동안 제2 구동 전원(ELVSS)은 제1 구동 전원(ELVDD)보다 낮은 전압으로 설정될 수 있으나, 이에 한정되는 것은 아니다.
화소(PXL)(또는 서브 화소(SPX))가 표시 영역(DA)에서 i번째 행과 j번째 열에 위치할 경우, 상기 화소(PXL)(또는 상기 서브 화소(SPX))의 화소 회로(PXC)는 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 전기적으로 연결될 수 있다. 또한, 상기 화소 회로(PXC)는 i번째 센싱 라인(SLi) 및 j번째 기준 전압 라인(RFj)에 전기적으로 연결될 수 있다.
화소 회로(PXC)는 데이터 신호(또는 데이터 전압)에 대응하여 제1 구동 전원(ELVDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 소자(LD)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(ELVDD)과 발광 소자(LD) 사이에 전기적으로 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 구동 전압 배선(DVL)을 통하여 제1 구동 전원(ELVDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(ELVDD)에서 제2 노드(N2)를 통하여 발광 소자(LD)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 j번째 데이터 라인(Dj)과 제1 노드(N1) 사이에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 j번째 데이터 라인(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 전기적으로 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같이 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 전기적으로 연결되는 지점이다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는, i번째 센싱 라인(SLi)으로부터 센싱 신호가 공급될 때 턴-온되어 j번째 기준 전압 라인(RFj)을 제1 트랜지스터(T1)(또는 제2 노드(N2))에 전기적으로 연결할 수 있다. 제3 트랜지스터(T3)의 제1 단자는 j번째 기준 전압 라인(RFj)에 전기적으로 연결되고, 제3 트랜지스터(T3)의 제2 단자는 제2 노드(N2)에 전기적으로 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 i번째 센싱 라인(SLi)에 전기적으로 연결 수 있다.
제3 트랜지스터(T3)는 j번째 기준 전압 라인(RFj)을 통해 전달되는 기준 전압(Vref)을 제2 노드(N2)에 공급하거나 상기 제2 노드(N2) 또는 j번째 기준 전압 라인(RFj)의 전압 또는 전류를 센싱하도록 동작하는 센싱 트랜지스터일 수 있다. 여기서, 기준 전압(Vref)은 제1 구동 전원(ELVDD)의 전압 및/또는 데이터 전압보다 낮은 전압, 일 예로, 초기화 전원의 전압일 수 있다.
스토리지 커패시터(Cst)는 제1 스토리지 전극과 제2 스토리지 전극을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 전기적으로 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 화소 회로(PXC)에 포함된 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터 또는 산화물 트랜지스터로 변경될 수도 있다.
이하의 실시예에서는, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 X축 방향)을 제1 방향(DR1)으로 표시하고, 평면 상에서의 세로 방향(또는 Y축 방향)을 제2 방향(DR2)으로 표시하기로 한다. 또한, 단면 상에서의 세로 방향을 제3 방향(DR3)으로 표시하기로 한다.
도 5는 실시예에 따른 화소(PXL)를 도시한 개략적인 평면도이며, 도 6은 도 5의 EA1 부분을 도시한 개략적인 확대도이다.
도 5 및 도 6에서는, 화소(PXL)에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 6을 참조하면, 화소(PXL)는 표시 영역(DA)에 마련된(또는 제공된) 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다.
화소(PXL)는 제1 서브 화소(SPX1)(또는 제1 화소), 제2 서브 화소(SPX2)(또는 제2 화소), 및 제3 서브 화소(SPX3)(또는 제3 화소)를 포함할 수 있다.
제1 서브 화소(SPX1)는 제1 발광 영역(EMA1) 및 상기 제1 발광 영역(EMA1)에 인접한(또는 상기 제1 발광 영역(EMA1)의 적어도 일측을 둘러싼) 비발광 영역(NEA)을 포함할 수 있다. 제2 서브 화소(SPX2)는 제2 발광 영역(EMA2) 및 상기 제2 발광 영역(EMA2)에 인접한(또는 상기 제2 발광 영역(EMA2)의 적어도 일측을 둘러싼) 비발광 영역(NEA)을 포함할 수 있다. 제3 서브 화소(SPX3)는 제3 발광 영역(EMA3) 및 상기 제3 발광 영역(EMA3)에 인접한(또는 상기 제3 발광 영역(EMA3)의 적어도 일측을 둘러싼) 비발광 영역(NEA)을 포함할 수 있다. 상기 제1 발광 영역(EMA1), 상기 제2 발광 영역(EMA2), 및 상기 제3 발광 영역(EMA3)은 화소(PXL)의 발광 영역(EMA)을 구성할 수 있다.
실시예에 있어서, 제1 서브 화소(SPX1)는 적색 광을 방출하는 적색 서브 화소일 수 있고, 제2 서브 화소(SPX2)는 녹색 광을 방출하는 녹색 서브 화소일 수 있으며, 제3 서브 화소(SPX3)는 청색 광을 방출하는 청색 서브 화소일 수 있다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 광을 방출하는 발광 소자(도 4의 "LD" 참고) 및 상기 발광 소자(LD)를 구동하기 위한 화소 회로(도 4의 "PXC" 참고)를 포함할 수 있다. 제1 발광 영역(EMA1)은 제1 서브 화소(SPX1)의 화소 회로에 의해 구동되는 발광 소자에서 광이 방출되는 영역일 수 있다. 제2 발광 영역(EMA2)은 제2 서브 화소(SPX2)의 화소 회로에 의해 구동되는 발광 소자에서 광이 방출되는 영역일 수 있다. 제3 발광 영역(EMA3)은 제3 서브 화소(SPX3)의 화소 회로에 의해 구동되는 발광 소자에서 광이 방출되는 영역일 수 있다.
제1 서브 화소(SPX1)에 위치한 발광 소자는 제1-1 전극(LE1)(또는 제1 하부 전극), 상기 제1-1 전극(LE1) 상에 위치한 제1 발광층(도 9의 "EML1" 참고), 상기 제1 발광층(EML1) 상에 위치한 제2 전극(도 7의 "UE" 참고)(또는 상부 전극)을 포함할 수 있다. 제1 서브 화소(SPX1)가 적색 서브 화소인 경우, 제1 발광층(EML1)은 적색 광을 방출할 수 있다.
제2 서브 화소(SPX2)에 위치한 발광 소자는 제1-2 전극(LE2)(또는 제2 하부 전극), 상기 제1-2 전극(LE2) 상에 위치한 제2 발광층(도 9의 "EML2" 참고), 상기 제2 발광층(EML2) 상에 위치한 제2 전극(UE)(또는 상부 전극)을 포함할 수 있다. 제2 서브 화소(SPX2)가 녹색 서브 화소인 경우, 제2 발광층(EML2)은 녹색 광을 방출할 수 있다.
제3 서브 화소(SPX3)에 위치한 발광 소자는 제1-3 전극(LE3)(또는 제3 하부 전극), 상기 제1-3 전극(LE3) 상에 위치한 제3 발광층(도 9의 "EML3" 참고), 상기 제3 발광층(EML3) 상에 위치한 제2 전극(UE)(또는 상부 전극)을 포함할 수 있다. 제3 서브 화소(SPX3)가 청색 서브 화소인 경우, 제3 발광층(EML3)은 청색 광을 방출할 수 있다.
제1 서브 화소(SPX1)의 제2 전극(UE), 제2 서브 화소(SPX2)의 제2 전극(UE), 및 제3 서브 화소(SPX3)의 제2 전극(UE)은 인접한 서브 화소들(SPX)에 공통으로 제공되는 공통층일 수 있다. 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)은 화소(PXL)의 제1 전극(LE)을 구성할 수 있다.
화소(PXL)는 발광 영역(EMA)을 둘러싸는 화소 정의막(PDL)을 포함할 수 있다.
화소 정의막(PDL)은 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3)을 둘러쌀 수 있다. 화소 정의막(PLD)은 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3)을 정의(또는 구획)하는 구조물일 수 있다. 화소 정의막(PDL)은, 제1 서브 화소(SPX1)에 제1 발광층(EML1)을 공급하는 과정에서 제1 발광층(EML1)의 공급 위치를 정의하고, 제2 서브 화소(SPX2)에 제2 발광층(EML2)을 공급하는 과정에서 제2 발광층(EML2)의 공급 위치를 정의하며, 제3 서브 화소(SPX3)에 제3 발광층(EML3)을 공급하는 과정에서 제3 발광층(EML3)의 공급 위치를 정의할 수 있다.
화소 정의막(PDL)은 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 제1 개구(OP1)는 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각에 대응할 수 있다.
화소 영역(PXA)에서, 제2 개구(OP2)는 제1 개구(OP1)로부터 이격되게 위치하며, 상기 화소 영역(PXA)의 일측, 일 예로, 하측에 인접하여 위치할 수 있다. 제2 개구(OP2)는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에 위치할 수 있다.
실시예에 있어서, 일 방향, 일 예로, 제2 방향(DR2)을 따라 제1 개구(OP1) 및 제2 개구(OP2)가 이격되게 배치될 수 있다. 일 예로, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 제2 방향(DR2)을 따라 제1 개구(OP1) 및 제2 개구(OP2)가 이격되게 배치될 수 있다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서, 화소 정의막(PDL)은 제1 개구(OP1)를 사이에 두고 제2 방향(DR2)으로 서로 마주보는 제1 가장 자리(ED1)(일 예로, 제1 측면)와 제2 가장 자리(ED2)(일 예로, 제2 측면)를 포함하고, 제2 개구(OP2)를 사이에 두고 제2 방향(DR2)으로 서로 마주보는 제3 가장 자리(ED3)(일 예로, 제1 측면)와 제4 가장 자리(ED4)(일 예로, 제2 측면)를 포함할 수 있다.
화소 영역(PXA)의 비발광 영역(NEA)에는, 제1 방향(DR1)을 따라 연장된 구동 전압 배선(DVL)이 위치할 수 있다.
구동 전압 배선(DVL)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 구성으로, 제1 구동 전원(ELVDD)의 전압 또는 제2 구동 전원(ELVSS)의 전압이 인가될 수 있다. 구동 전압 배선(DVL)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 소자와 전기적으로 연결될 수 있다.
실시예에 있어서, 구동 전압 배선(DVL)은 제2 방향(DR2)을 따라 서로 마주보는 제7 가장 자리(ED7)(또는 제1 측면)와 제8 가장 자리(ED8)(또는 제2 측면)를 포함할 수 있다. 구동 전압 배선(DVL)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에서 제1 비아홀(VIH1)에 의해 노출될 수 있다. 일 예로, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 구동 전압 배선(DVL)의 제7 가장 자리(ED7)은 제1 비아홀(VIH1) 내에 위치하여 상기 제1 비아홀(VIH1)에 의해 노출될 수 있다.
제1 서브 화소(SPX1)는 구동 전압 배선(DVL)의 일 영역과 부분적으로 중첩하는 제1 도전 패턴(CP1)을 포함하고, 제2 서브 화소(SPX2)는 상기 구동 전압 배선(DVL)의 다른 영역과 부분적으로 중첩하는 제2 도전 패턴(CP2)을 포함하며, 제3 서브 화소(SPX3)는 상기 구동 전압 배선(DVL)의 또 다른 영역과 부분적으로 중첩하는 제3 도전 패턴(CP3)을 포함할 수 있다. 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 각각은 제1 비아홀(VIH1)에 의해 노출된 구동 전압 배선(DVL) 상에 위치하여 상기 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다.
제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 각각은 제2 전극(UE)과 접촉하여 상기 제2 전극(UE)에 전기적으로 연결될 수 있다.
제1, 제2, 및, 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에는 제1 비아홀(VIH1)이 위치할 수 있다. 제1 비아홀(VIH1)은 화소 정의막(PDL)의 하부에 위치한 비아층(도 7의 "VIA" 참고)을 관통하는 관통 홀이며, 상기 비아층 하부에 위치한 구성들, 일 예로, 구동 전압 배선(DVL)을 부분적으로 노출할 수 있다. 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서, 비아층(VIA)은 제1 비아홀(VIH1)을 사이에 두고 제2 방향(DR2)으로 서로 마주보는 제5 가장 자리(ED5)(일 예로, 제1 측면)와 제6 가장 자리(ED6)(일 예로, 제2 측면)를 포함할 수 있다.
실시예에 있어서, 일 방향, 일 예로, 제2 방향(DR2)을 따라 화소 정의막(PDL)의 제1 개구(OP1), 비아층(VIA)의 제1 비아홀(VIH1), 화소 정의막(PDL1)의 제2 개구(OP2)의 순으로 배치될 수 있다. 상기 제1 개구(OP1)와 상기 제1 비아홀(VIH1)은 이격되게 위치하며, 상기 제1 비아홀(VIH1)과 상기 제2 개구(OP2)는 부분적으로 중첩할 수 있다.
제2 방향(DR2)으로 화소 정의막(PDL)의 제2 가장 자리(ED2)와 비아층(VIA)의 제5 가장 자리(ED5)는 제3 간격(d3)을 사이에 두고 이격될 수 있다. 제2 방향(DR2)으로 상기 제5 가장 자리(ED5)와 화소 정의막(PDL)의 제3 가장 자리(ED3)는 제1 간격(d1)을 사이에 두고 이격될 수 있다. 제2 방향(DR2)으로 상기 제3 가장 자리(ED3)와 상기 비아층(VIA)의 제6 가장 자리(ED6)는 제4 간격(d4)을 사이에 두고 이격될 수 있다. 제2 방향(DR2)으로 상기 제6 가장 자리(ED6)와 상기 화소 정의막(PDL)의 제4 가장 자리(ED4)는 제2 간격(d2)을 사이에 두고 이격될 수 있다.
실시예에 있어서, 제1 간격(d1), 제2 간격(d2), 및 제3 간격(d3)은 실질적으로 동일할 수 있다. 일 예로, 제1 간격(d1), 제2 간격(d2), 및 제3 간격(d3)은 8㎛일 수 있으나, 이에 한정되는 것은 아니다. 제4 간격(d4)은 제1 간격(d1), 제2 간격(d2), 및 제3 간격(d3)보다 작을 수 있다. 일 예로, 제4 간격(d4)은 6㎛일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제4 간격(d4)은 제1 간격(d1), 제2 간격(d2), 및 제3 간격(d3)과 실질적으로 동일할 수도 있다.
제2 개구(OP2)와 제1 비아홀(VIH1)이 중첩하는 중첩 영역(OVA), 일 예로, 화소 정의막(PDL)의 제3 가장 자리(ED3)와 비아층(VIA)의 제4 가장 자리(ED4) 사이 영역에 구동 전압 배선(DVL)의 일부가 위치할 수 있다. 상기 중첩 영역(OVA)에서, 상기 화소 정의막(PDL)의 제3 가장 자리(ED3)와 상기 구동 전압 배선(DVL)의 제7 가장 자리(ED7)는 제5 간격(d5)을 사이에 두고 이격될 수 있고, 상기 구동 전압 배선(DVL)의 제7 가장 자리(ED7)와 상기 비아층(VIA)의 제4 가장 자리(ED4)는 제6 간격(d6)을 사이에 두고 이격될 수 있다. 제5 간격(d5)과 제6 간격(d6)은 실질적으로 동일할 수 있다. 일 예로, 상기 제5 간격(d5)과 상기 제6 간격(d6)은 3㎛일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에서, 비아층(VIA)의 제1 비아홀(VIH1)과 화소 정의막(PDL)의 제2 개구(OP2)가 부분적으로 중첩될 수 있다. 이 경우, 상기 제1 비아홀(VIH1)을 제1 방향(DR1)과 제2 방향(DR2)으로 양분하는 제1 중심점(CET1)과 상기 제2 개구(OP2)를 제1 방향(DR1)과 제2 방향(DR2)으로 양분하는 제2 중심점(CET2)이 일치하지 않고 이격되게 위치할 수 있다. 즉, 상기 제1 비아홀(VIH1)의 제1 중심점(CET1)의 위치와 상기 제2 개구(OP2)의 제2 중심점(CET2)의 위치가 상이할 수 있다. 이로 인하여, 제1 비아홀(VIH1)과 제2 개구(OP2)가 중첩하는 중첩 영역(OVA) 부근에서 경사가 완만한 제1 비아홀(VIH1)과 제2 개구(OP2)(또는 프로파일이 완만한 비아층(VIA)과 화소 정의막(PDL))가 형성될 수 있다. 이 경우, 화소 정의막(PDL) 형성 이후 진행되는 후속 공정에서의 스텝 커버리지(step coverage)가 향상될 수 있다.
이하, 도 7 내지 도 9를 참조하여 상술한 실시예에 따른 화소(PXL)의 적층 구조를 중심으로 설명한다.
도 7은 도 5의 Ⅰ ~ Ⅰ'선에 따른 개략적인 단면도이고, 도 8은 도 7의 EA2 부분을 도시한 개략적인 확대도이며, 도 9는 도 5의 Ⅱ ~ Ⅱ'선에 따른 개략적인 단면도이다.
도 7 내지 도 9의 실시예들과 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 9를 참조하면, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각은 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 및 박막 봉지층(TFE)을 포함할 수 있다.
화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩하도록 배치될 수 있다. 일 예로, 기판(SUB)의 화소 영역(PXA)은, 기판(SUB)의 일 면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
화소 회로층(PCL)의 각 화소 영역(PXA)에는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터(T)) 및 상기 회로 소자에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 화소 회로층(PCL)의 각 화소 영역(PXA)에는 구동 전압 배선(DVL)이 배치될 수 있다. 표시 소자층(DPL)의 각 화소 영역(PXA)에는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 화소 회로(PXC)에 전기적으로 연결된 발광 소자(LD)가 배치될 수 있다.
화소 회로층(PCL)은 회로 소자들, 신호 라인들, 및 구동 전압 배선(DVL) 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및 비아층(VIA)을 포함할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
게이트 절연층(GI)은 버퍼층(BFL) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 상술한 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 물질을 포함할 수 있다. 일 예로, 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다.
층간 절연층(ILD)은 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 적합한(또는 선택된) 하나 이상의 물질을 포함할 수 있다.
비아층(VIA)은 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에 있어서, 비아층(VIA)은 유기 재료를 포함한 유기 절연막일 수 있다.
비아층(VIA)은 복수 개의 비아홀들을 포함할 수 있다. 일 예로, 비아층(VIA)은 제1 비아홀(VIH1)과 제2 비아홀(VIH2)을 포함하도록 부분적으로 개구될 수 있다. 제1 비아홀(VIH1)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에 위치할 수 있으나, 이에 한정되는 것은 아니다. 제2 비아홀(VIH2)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EMA1, EMA2, EMA3)에 위치할 수 있다. 일 예로, 제1 서브 화소(SPX1)에서 제2 비아홀(VIH2)은 제1 발광 영역(EMA1)에 위치하고, 제2 서브 화소(SPX2)에서 제2 비아홀(VIH2)은 제2 발광 영역(EMA2)에 위치하며, 제3 서브 화소(SPX3)에서 제2 비아홀(VIH2)은 제3 발광 영역(EMA3)에 위치할 수 있다.
실시예에 있어서, 비아층(VIA)은 화소 회로층(PCL) 내에서 그 하부에 위치한 화소 회로(PXC)의 구성들에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
화소 회로층(PCL)에 배치된 화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T)를 포함할 수 있다. 상기 트랜지스터(T)는 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3) 각각의 구동 전류를 제어하는 구동 트랜지스터로, 도 4를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
트랜지스터(T)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 단자(EL1), 및 제2 단자(EL2)를 포함할 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치되어 층간 절연층(ILD)에 의해 커버될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 위치하는 게이트 도전층일 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 일부와 중첩할 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCP)의 액티브 패턴과 중첩할 수 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 반도체 패턴(SCP)은 버퍼층(BFL)과 게이트 절연층(GI) 사이에 위치할 수 있다. 반도체 패턴(SCP)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체층일 수 있다. 반도체 패턴(SCP)은 액티브 패턴, 제1 접촉 영역, 및 제2 접촉 영역을 포함할 수 있다. 상기 액티브 패턴, 상기 제1 접촉 영역, 및 상기 제2 접촉 영역은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제1 접촉 영역 및 제2 접촉 영역은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체 패턴(SCP)의 액티브 패턴은 트랜지스터(T)의 게이트 전극(GE)과 중첩되는 영역으로, 채널 영역일 수 있다. 반도체 패턴(SCP)의 제1 접촉 영역은 상기 액티브 패턴의 일 단에 접촉될 수 있다. 또한, 상기 제1 접촉 영역은 제1 단자(EL1)와 전기적으로 연결될 수 있다. 반도체 패턴(SCP)의 제2 접촉 영역은 상기 액티브 패턴의 타 단에 접촉될 수 있다. 또한, 상기 제2 접촉 영역은 제2 단자(EL2)와 전기적으로 연결될 수 있다.
제1 단자(EL1)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 단자(EL1)는 층간 절연층(ILD)과 비아층(VIA) 사이에 형성된 소스-드레인 도전층으로 구성될 수 있다. 제1 단자(EL1)는 게이트 절연층(GI)과 층간 절연층(ILD)을 관통하는 컨택홀을 통하여 반도체 패턴(SCP)의 제1 접촉 영역과 접촉할 수 있다.
제2 단자(EL2)는 층간 절연층(ILD) 상에 제공 및/또는 형성되며 제1 단자(EL1)와 이격되게 배치될 수 있다. 제2 단자(EL2)는 층간 절연층(ILD)과 비아층(VIA) 사이에 형성된 소스-드레인 도전층으로 구성될 수 있다. 제2 단자(EL2)는 게이트 절연층(GI)과 층간 절연층(ILD)을 관통하는 다른 컨택홀을 통하여 반도체 패턴(SCP)의 제2 접촉 영역과 접촉할 수 있다.
상술한 트랜지스터(T)의 하부에는 하부 금속 패턴(BML)이 배치될 수 있다.
하부 금속 패턴(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 첫 번째 도전층일 수 있다. 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결되어 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위를 넓힐 수 있다. 도면에 직접적으로 도시하지 않았으나, 하부 금속 패턴(BML)은 트랜지스터(T)와 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 금속 패턴(BML)이 트랜지스터(T)에 전기적으로 연결됨에 따라 하부 금속 패턴(BML)의 플로팅(floating)을 방지할 수 있다.
상술한 실시예에서는 트랜지스터(T)가 탑 게이트 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
화소 회로층(PCL)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에 공통으로 제공된 구동 전압 배선(DVL)을 포함할 수 있다.
구동 전압 배선(DVL)은 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 일 예로, 구동 전압 배선(DVL)은 층간 절연층(ILD)과 비아층(VIA) 사이에 위치하는 소스-드레인 도전층으로 구성될 수 있다. 구동 전압 배선(DVL)은 제1 및 제2 단자들(EL1, EL2)과 동일한 층에 제공될 수 있다. 일 예로, 구동 전압 배선(DVL)은 제1 및 제2 단자들(EL1, EL2)과 동일 공정으로 형성되어 상기 제1 및 제2 단자들(EL1, EL2)과 동일한 층에 위치할 수 있다.
구동 전압 배선(DVL)에는 제1 구동 전원(ELVDD)의 전압이 인가될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)에는 제2 구동 전원(ELVSS)의 전압이 인가될 수도 있다. 일 예로, 제1 서브 화소(SPX1)의 제1-1 전극(LE1), 제2 서브 화소(SPX2)의 제1-2 전극(LE2), 및 제3 서브 화소(SPX3)의 제1-3 전극(LE3)이 애노드인 경우, 상기 구동 전압 배선(DVL)에는 제2 구동 전원(ELVSS)의 전압이 인가될 수 있다. 또한, 제1 서브 화소(SPX1)의 제1-1 전극(LE1), 제2 서브 화소(SPX2)의 제1-2 전극(LE2), 및 제3 서브 화소(SPX3)의 제1-3 전극(LE3)이 캐소드인 경우, 상기 구동 전안 배선(DVL)에는 제1 구동 전원(ELVDD)의 전압이 인가될 수 있다.
트랜지스터(T) 및 구동 전압 배선(DVL) 상에 비아층(VIA)이 배치될 수 있다. 상기 비아층(VIA)은 제1 비아홀(VIH1)과 제2 비아홀(VIH2)을 포함하도록 부분적으로 개구될 수 있다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 제2 비아홀(VIH2)은 해당 서브 화소(SPX)의 트랜지스터(T)의 제1 단자(EL1)를 노출할 수 있다. 제1 서브 화소(SPX1)에서, 비아층(VIA)의 제2 비아홀(VIH2)을 통해 노출된 트랜지스터(T)의 제1 단자(EL1)는 제1-1 전극(LE1)(또는 제1 하부 전극)과 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)에서, 비아층(VIA)의 제2 비아홀(VIH2)을 통해 노출된 트랜지스터(T)의 제1 단자(EL1)는 제1-2 전극(LE2)(또는 제2 하부 전극)과 전기적으로 연결될 수 있다. 제3 서브 화소(SPX3)에서, 비아층(VIA)의 제2 비아홀(VIH2)을 통해 노출된 트랜지스터(T)의 제1 단자(EL1)는 제1-3 전극(LE3)(또는 제3 하부 전극)과 전기적으로 연결될 수 있다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 제1 비아홀(VIH1)은 구동 전압 배선(DVL)의 일 영역을 노출할 수 있다. 일 예로, 제1 서브 화소(SPX1)에서 제1 비아홀(VIH1)은 구동 전압 배선(DVL)의 제7 가장 자리(ED7)(일 예로 제1 측면)의 일 영역을 노출하고, 제2 서브 화소(SPX2)에서 제1 비아홀(VIH1)은 상기 구동 전압 배선(DVL)의 제7 가장 자리(ED7)의 다른 영역을 노출하며, 제3 서브 화소(SPX3)에서 제1 비아홀(VIH1)은 상기 구동 전압 배선(DVL)의 제7 가장 자리(ED7)의 또 다른 영역을 노출할 수 있다.
구동 전압 배선(DVL)의 제8 가장 자리(ED8)(일 예로 제2 측면)는 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서 비아층(VIA)에 의해 덮일 수 있다. 일 예로, 도 7에 도시된 바와 같이, 제1 서브 화소(SPX1)에서 구동 전압 배선(DVL)의 제7 가장 자리(ED7)는 제1 비아홀(VIH1)에 의해 노출되고, 상기 구동 전압 배선(DVL)의 제8 가장 자리(ED8)는 비아층(VIA)의 제6 가장 자리(ED6)에 의해 덮일 수 있다. 이 경우, 상기 구동 전압 배선(DVL) 일면 상에 비아층(VIA)의 제6 가장 자리(ED6)가 위치할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)은 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3), 제1 내지 제3 도전 패턴들(CP1, CP2, CP3), 및 화소 정의막(PDL)을 포함할 수 있다. 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3) 각각은 도 4를 참고하여 설명한 발광 소자(LD)와 동일한 구성일 수 있다.
제1 발광 소자(LD1)는 제1-1 전극(LE1), 제1 발광층(EML1), 및 제2 전극(UE)을 포함할 수 있다. 제2 발광 소자(LD2)는 제1-2 전극(LE2), 제2 발광층(EML2), 및 제2 전극(UE)을 포함할 수 있다. 제3 발광 소자(LD3)는 제1-3 전극(LE3), 제3 발광층(EML3), 및 제2 전극(UE)을 포함할 수 있다. 제1, 제2, 및 제3 발광 소자들(LD1, LD2, LD3) 각각은 해당 서브 화소(SPX)의 트랜지스터(T)와 전기적으로 연결될 수 있다.
제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)은 해당 서브 화소(SPX)의 비아층(VIA) 상에 제공 및/또는 형성될 수 있다. 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)은 이격되게 배치될 수 있다.
제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)은 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)은 도전성 물질(또는 재료)로 이루어질 수 있다. 도전성 물질로는 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향(또는 박막 봉지층(TFE)의 상부 방향)으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다.
제1-1 전극(LE1)은 적어도 제1 발광 영역(EMA1)에 위치하고, 제1-2 전극(LE2)은 적어도 제2 발광 영역(EMA2)에 위치하며, 제1-3 전극(LE3)은 적어도 제3 발광 영역(EMA3)에 위치할 수 있다.
제1 도전 패턴(CP1)은 제1 서브 화소(SPX1)의 비발광 영역(NEA)에서 제1-1 전극(LE1)과 이격되게 위치할 수 있다. 제1 도전 패턴(CP1)은 제1-1 전극(LE1)과 동일한 층에 위치할 수 있다. 일 예로, 제1 도전 패턴(CP1)은 제1-1 전극(LE1)과 동일 공정으로 형성되어 상기 제1-1 전극(LE1)과 동일한 층에 위치할 수 있다. 제1 도전 패턴(CP1)은 제1-1 전극(LE1)과 동일한 물질을 포함할 수 있다. 제1 도전 패턴(CP1)의 일 측은 제1 서브 화소(SPX1)의 제1 비아홀(VIH1) 내에 위치하고, 상기 제1 도전 패턴(CP1)의 타 측은 제6 가장 자리(ED6)를 포함한 비아층(VIA) 상에 위치할 수 있다.
제1 도전 패턴(CP1)은 제1 서브 화소(SPX1)에서 비아층(VIA)의 제1 비아홀(VIH1)에 의해 노출된 구동 전압 배선(DVL)의 제7 가장 자리(ED7)의 일 영역 상에 위치하여 상기 구동 전압 배선(DVL)을 커버할 수 있다. 제1 도전 패턴(CP1)은 제1-1 전극(LE1)을 형성하는 과정에서 사용되는 식각액에 의해 상기 구동 전압 배선(DVL)이 손상되는 것을 방지하는 보호 부재일 수 있다.
제2 도전 패턴(CP2)은 제2 서브 화소(SPX2)의 비발광 영역(NEA)에서 제1-2 전극(LE2)과 이격되게 위치할 수 있다. 제2 도전 패턴(CP2)은 제1-2 전극(LE2)과 동일한 층에 위치할 수 있다. 일 예로, 제2 도전 패턴(CP2)은 제1-2 전극(LE2)과 동일 공정으로 형성되어 상기 제1-2 전극(LE2)과 동일한 층에 위치할 수 있다. 제2 도전 패턴(CP2)은 제1-2 전극(LE2)과 동일한 물질을 포함할 수 있다. 제2 도전 패턴(CP2)의 일 측은 제2 서브 화소(SPX2)의 제1 비아홀(VIH1) 내에 위치하고, 상기 제2 도전 패턴(CP2)의 타 측은 제6 가장 자리(ED6)를 포함한 비아층(VIA) 상에 위치할 수 있다.
제2 도전 패턴(CP2)은 제2 서브 화소(SPX2)에서 비아층(VIA)의 제1 비아홀(VIH1)에 의해 노출된 구동 전압 배선(DVL)의 제7 가장 자리(ED7)의 다른 영역 상에 위치하여 상기 구동 전압 배선(DVL)을 커버할 수 있다. 제2 도전 패턴(CP2)은 제1-2 전극(LE2)을 형성하는 과정에서 사용되는 식각액에 의해 상기 구동 전압 배선(DVL)이 손상되는 것을 방지하는 보호 부재일 수 있다.
제3 도전 패턴(CP3)은 제3 서브 화소(SPX3)의 비발광 영역(NEA)에서 제1-3 전극(LE3)과 이격되게 위치할 수 있다. 제3 도전 패턴(CP3)은 제1-3 전극(LE3)과 동일한 층에 위치할 수 있다. 일 예로, 제3 도전 패턴(CP3)은 제1-3 전극(LE3)과 동일 공정으로 형성되어 상기 제1-3 전극(LE3)과 동일한 층에 위치할 수 있다. 제3 도전 패턴(CP3)은 제1-3 전극(LE3)과 동일한 물질을 포함할 수 있다. 제3 도전 패턴(CP3)의 일 측은 제3 서브 화소(SPX3)의 제1 비아홀(VIH1) 내에 위치하고, 상기 제3 도전 패턴(CP3)의 타 측은 제6 가장 자리(ED6)를 포함한 비아층(VIA) 상에 위치할 수 있다.
제3 도전 패턴(CP3)은 제3 서브 화소(SPX3)에서 비아층(VIA)의 제1 비아홀(VIH1)에 의해 노출된 구동 전압 배선(DVL)의 제7 가장 자리(ED7)의 또 다른 영역 상에 위치하여 상기 구동 전압 배선(DVL)을 커버할 수 있다. 제3 도전 패턴(CP3)은 제1-3 전극(LE3)을 형성하는 과정에서 사용되는 식각액에 의해 상기 구동 전압 배선(DVL)이 손상되는 것을 방지하는 보호 부재일 수 있다.
제1-1, 제1-2, 제1-3 전극들(LE1, LE2, LE3), 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3) 상에 화소 정의막(PDL)이 제공 및/또는 형성될 수 있다.
화소 정의막(PDL)은 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)을 정의(또는 구획)할 수 있다. 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막일 수 있다. 유기 재료로는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등이 포함될 수 있다. 실시예에 따라, 화소 정의막(PDL)은 광 흡수 물질을 포함하거나, 광 흡수제가 도포되어 외부로부터 유입된 광을 흡수하는 역할을 할 수 있다. 예를 들어, 화소 정의막(PDL)은 카본 계열의 블랙 안료를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
화소 정의막(PDL)은 제1-1, 제1-2, 및 제1-3 전극들(LE1, LE2, LE3) 각각의 일 영역을 노출하는 제1 개구(OP1) 및 상기 제1 개구(OP1)로부터 이격된 제2 개구(OP2)를 포함하도록 부분적으로 개구되며, 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각의 둘레를 따라 비아층(VIA)으로부터 제3 방향(DR3)으로 돌출될 수 있다.
제1 서브 화소(SPX1)에서 화소 정의막(PDL)의 제1 개구(OP1)는 제1 발광 영역(EMA1)에 대응되고, 제2 서브 화소(SPX2)에서 화소 정의막(PDL)의 제1 개구(OP1)는 제2 발광 영역(EMA2)에 대응되며, 제3 서브 화소(SPX3)에서 화소 정의막(PDL)의 제1 개구(OP1)는 제3 발광 영역(EMA3)에 대응될 수 있다.
제1 서브 화소(SPX1)에서 화소 정의막(PDL)의 제2 개구(OP2)는 제1 발광 영역(EMA1)에 인접한 비발광 영역(NEA)에 위치하고 비아층(VIA)의 제1 비아홀(VIH1)과 부분적으로 중첩할 수 있다. 상기 제2 개구(OP2)는 제1 도전 패턴(CP1)을 노출할 수 있다.
제2 서브 화소(SPX2)에서 화소 정의막(PDL)의 제2 개구(OP2)는 제2 발광 영역(EMA2)에 인접한 비발광 영역(NEA)에 위치하고 비아층(VIA)의 제1 비아홀(VIH1)과 부분적으로 중첩할 수 있다. 상기 제2 개구(OP2)는 제2 도전 패턴(CP2)을 노출할 수 있다.
제3 서브 화소(SPX3)에서 화소 정의막(PDL)의 제2 개구(OP2)는 제3 발광 영역(EMA3)에 인접한 비발광 영역(NEA)에 위치하고 비아층(VIA)의 제1 비아홀(VIH1)과 부분적으로 중첩할 수 있다. 상기 제2 개구(OP2)는 제3 도전 패턴(CP3)을 노출할 수 있다.
화소 정의막(PDL)의 제1 개구(OP1)에 의해 노출된 제1-1 전극(LE1), 제1-2 전극(LE2), 및 제1-3 전극(LE3) 상에 제1 발광층(EML1), 제2 발광층(EML2), 및 제3 발광층(EML3)이 제공 및/또는 형성될 수 있다. 일 예로, 제1 서브 화소(SPX1)에서 화소 정의막(PDL)의 제1 개구(OP1)에 의해 노출된 제1-1 전극(LE1) 상에 제1 발광층(EML1)이 제공 및/또는 형성되고, 제2 서브 화소(SPX2)에서 화소 정의막(PDL)의 제1 개구(OP1)에 의해 노출된 제1-2 전극(LE2) 상에 제2 발광층(EML2)이 제공 및/또는 형성되고, 제3 서브 화소(SPX3)에서 화소 정의막(PDL)의 제1 개구(OP1)에 의해 노출된 제1-3 전극(LE3) 상에 제3 발광층(EML3)이 제공 및/또는 형성될 수 있다.
제1 발광층(EML1)은 화소 정의막(PDL)의 제1 개구(OP1) 내에서 제1-1 전극(LE1) 상에만 위치하고, 제2 발광층(EML2)은 화소 정의막(PDL)의 제1 개구(OP1) 내에서 제1-2 전극(LE2) 상에만 위치하며, 제3 발광층(EML3)은 화소 정의막(PDL)의 제1 개구(OP1) 내에서 제1-3 전극(LE3) 상에만 위치할 수 있다. 제1 발광층(EML1), 제2 발광층(EML2), 및 제3 발광층(EML3) 각각은 잉크젯 프린팅 방법 등으로 해당 서브 화소(SPX)의 목적하는 영역(일 예로, 화소 정의막(PDL)의 제1 개구(OP1)에 의해 노출된 제1 전극(LE1)의 일 영역 상부)에 공급될 수 있다.
실시예에 있어서, 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 레이어(FL), 제2 레이어(SL), 및 제3 레이어(TL)를 포함할 수 있다.
제1 레이어(FL)는 정공을 주입 및/또는 수송하는 정공 수송층(hole transport layer)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 레이어(FL)는 전자를 주입 및/또는 수송하는 전자 수송층(electron transport layer)을 포함할 수도 있다. 일 예로, 제1-1, 제1-2, 및 제1-3 전극들(LE1, LE2, LE3) 각각이 애노드인 경우, 제1 레이어(FL)는 정공 수송층을 포함할 수 있다. 다른 예로, 제1-1, 제1-2, 및 제1-3 전극들(LE1, LE2, LE3) 각각이 캐소드인 경우, 제1 레이어(FL)는 전자 수송층을 포함할 수 있다.
제2 레이어(SL)는 주입된 전자와 정공의 재결합에 의해 광을 방출하는 광 생성층(light generation layer)을 포함할 수 있다. 일 예로, 제1 서브 화소(SPX1)에서 제2 레이어(SL)는 주입된 전자와 정공의 재결합에 의해 적색 광을 방출하는 광 생성층을 포함할 수 있고, 제2 서브 화소(SPX2)에서 제2 레이어(SL)는 주입된 전자와 정공의 재결합에 의해 녹색 광을 방출하는 광 생성층을 포함할 수 있으며, 제3 서브 화소(SPX3)에서 제2 레이어(SL)는 주입된 전자와 정공의 재결합에 의해 청색 광을 방출하는 광 생성층을 포함할 수 있다.
제3 레이어(TL)는 전자를 주입 및/또는 수송하는 전자 수송층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제3 레이어(TL)는 정공을 주입 및/또는 수송하는 정공 수송층을 포함할 수도 있다. 일 예로, 제1-1, 제1-2, 및 제1-3 전극들(LE1, LE2, LE3) 각각이 애노드인 경우, 제3 레이어(TL)는 전자 수송층을 포함할 수 있다. 다른 예로, 제1-1, 제1-2, 및 제1-3 전극들(LE1, LE2, LE3) 각각이 캐소드인 경우, 제3 레이어(TL)는 정공 수송층을 포함할 수 있다.
상술한 제1 레이어(FL), 제2 레이어(SL), 및 제3 레이어(TL) 각각은 화소 정의막(PDL)의 제1 개구(OP1) 내에 위치할 수 있다. 일 예로, 상기 제1 레이어(FL), 상기 제2 레이어(SL), 및 상기 제3 레이어(TL) 각각은 잉크젯 프린팅 방법으로 화소 정의막(PDL)의 제1 개구(OP1) 내에만 도포되어 상기 제1 개구(OP1) 내에 위치할 수 있다. 실시예에 있어서, 목적하는 영역(일 예로, 화소 정의막(PDL)의 제1 개구(OP1) 내)에 제1 레이어(FL), 제2 레이어(SL), 및 제3 레이어(TL) 각각을 도포하는 방법으로는 잉크젯 프린팅 방법이 사용될 수 있다.
제1 내지 제3 발광층들(EML1, EML2, EML3)과 화소 정의막(PDL) 상에 제2 전극(UE)이 위치할 수 있다.
제2 전극(UE)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 공통층일 수 있다. 제2 전극(UE)은 표시 영역(DA)의 전 영역에 걸쳐 판(plate) 형태로 제공될 수도 있다.
제2 전극(UE)(또는 상부 전극)은 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각에서 방출된 광을 투과시킬 수 있을 정도의 두께를 갖는 박형 금속층일 수 있다. 제2 전극(UE)은 비교적 얇은 두께를 가지도록 금속 물질로 형성되거나 투명 도전 물질로 형성될 수 있다. 일 예로, 제2 전극(UE)은 다양한 투명 도전 물질로 구성될 수 있다. 제2 전극(UE)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 제2 전극(UE) 하부에 위치한 제1, 제2, 및 제3 발광층들(EML1, EML2, EML3) 각각에서 방출된 광이 제2 전극(UE)을 통과하여 박막 봉지층(TFE)의 상부 방향으로 방출될 수 있다.
제2 전극(UE)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 비발광 영역(NEA)에서 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)과 접촉하여 상기 제1, 제2, 및 제3 도전 패턴들(CP1, CP2, CP3)과 전기적으로 연결될 수 있다. 일 예로, 제1 서브 화소(SPX1)의 비발광 영역(NEA)에서 제2 전극(UE)은 제1 도전 패턴(CP1)과 접촉하여 상기 제1 도전 패턴(CP1)과 전기적으로 연결될 수 있다. 이로 인하여, 제2 전극(UE)은 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)의 비발광 영역(NEA)에서 제2 전극(UE)은 제2 도전 패턴(CP2)과 접촉하여 상기 제2 도전 패턴(CP2)에 전기적으로 연결될 수 있다. 이로 인하여, 제2 전극(UE)은 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 제3 서브 화소(SPX3)의 비발광 영역(NEA)에서 제2 전극(UE)은 제3 도전 패턴(CP3)과 접촉하여 상기 제3 도전 패턴(CP3)에 전기적으로 연결될 수 있다. 이로 인하여, 제2 전극(UE)은 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다.
제2 전극(UE) 상에는 박막 봉지층(TFE)이 전면적으로 제공 및/또는 형성될 수 있다.
박막 봉지층(TFE)은 도 3을 참고하여 설명한 박막 봉지층(TFE)과 동일한 구성에 해당하므로, 이에 대한 설명은 생략하기로 한다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에서 제2 전극(UE)과 구동 전압 배선(DVL)의 배치 구조 및 연결 관계는 실질적으로 유사하거나 동일할 수 있다. 이하에서는, 도 8을 참고하여 제1 서브 화소(SPX1)에서의 제2 전극(UE)과 구동 전압 배선(DVL)의 배치 구조 및 연결 관계를 대표로 설명하여 제2 및 제3 서브 화소(SPX2, SPX3)에 대한 설명은 생략하기로 한다.
제1 서브 화소(SPXL1)의 비발광 영역(NEA)에서 제2 전극(UE2)은, 도 8에 도시된 바와 같이, 화소 정의막(PDL) 및 상기 화소 정의막(PDL)의 제2 개구(OP2)에 의해 노출된 제1 도전 패턴(CP1) 상에 각각 위치할 수 있다. 이로 인하여, 제2 전극(UE)은 제1 도전 패턴(CP1)과 전기적으로 연결되며, 상기 제1 도전 패턴(CP1)을 통하여 화소 회로층(PCL)의 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다.
비발광 영역(NEA)에서, 비아층(VIA)은 일 방향, 일 예로, 제2 방향(DR2)을 따라 제1 비아홀(VIH1)을 사이에 두고 서로 마주보는 양 측면을 포함할 수 있다. 일 예로, 비아층(VIA)은 제2 방향(DR2)을 따라 제1 비아홀(VIH1)을 사이에 두고 서로 마주보는 제5 가장 자리(ED5)(또는 제1 측면) 및 제6 가장 자리(ED6)(또는 제2 측면)를 포함할 수 있다. 제5 가장 자리(ED5)와 제6 가장 자리(ED6) 각각은 비아층(VIA)에서 소정의 경사각을 갖는 측면일 수 있다.
비발광 영역(NEA)에서, 화소 정의막(PDL)은 제2 방향(DR2)을 따라 제2 개구(OP2)를 사이에 두고 서로 마주보는 양 측면을 포함할 수 있다. 일 예로, 화소 정의막(PDL)은 제2 방향(DR2)을 따라 제2 개구(OP2)를 사이에 두고 서로 마주보는 제3 가장 자리(ED3)(또는 제1 측면) 및 제4 가장 자리(ED4)(또는 제2 측면)를 포함할 수 있다. 제3 가장 자리(ED3)와 제4 가장 자리(ED4) 각각은 비발광 영역(NEA)에 위치한 화소 정의막(PDL)에서 소정의 경사각을 갖는 측면일 수 있다.
제1, 제2, 및 제3 발광 영역(EMA1, EMA2, EMA3) 각각에서, 화소 정의막(PDL)은 제2 방향(DR2)을 따라 제1 개구(OP1)를 사이에 두고 서로 마주보는 양 측면을 포함할 수 있다. 일 예로, 화소 정의막(PDL)은 제1, 제2, 및 제3 발광 영역(EMA1, EMA2, EMA3) 각각에서 제2 방향(DR2)을 따라 제1 개구(OP1)를 사이에 두고 서로 마주보는 제1 가장 자리(ED1)(또는 제1 측면) 및 제2 가장 자리(ED2)(또는 제2 측면)를 포함할 수 있다. 제1 가장 자리(ED1)와 제2 가장 자리(ED2) 각각은 제1, 제2, 및 제3 발광 영역(EMA1, EMA2, EMA3) 각각에 위치한 화소 정의막(DPL)에서 소정의 경사각을 갖는 측면일 수 있다.
비아층(VIA)의 제1 비아홀(VIH1)과 화소 정의막(PDL)의 제2 개구(OP2)는 부분적으로 중첩할 수 있다. 화소 정의막(PDL)의 제3 가장 자리(ED3)는 비아층(VIA)의 제5 가장 자리(ED5) 보다 바깥쪽(일 예로, 우측)에 위치하여 상기 제5 가장 자리(ED5)를 포함한 상기 비아층(VIA)을 커버할 수 있다. 화소 정의막(PDL)의 제3 가장 자리(ED3)는 제1 간격(d1)을 사이에 두고 비아층(VIA)의 제5 가장 자리(ED5)와 이격될 수 있다. 화소 정의막(PDL)의 제4 가장 자리(ED4)는 비아층(VIA)의 제6 가장 자리(ED6)보다 바깥쪽(일 예로, 우측)에 위치하여 상기 제6 가장 자리(ED6)를 포함한 상기 비아층(VIA)의 일 영역을 노출할 수 있다. 화소 정의막(PDL)의 제4 가장 자리(ED4)는 제2 간격(d2)을 사이에 두고 비아층(VIA)의 제6 가장 자리(ED6)와 이격될 수 있다. 화소 정의막(PDL)의 제4 가장 자리(ED4)는 비아층(VIA)의 평탄한 상면 상에 위치할 수 있다.
화소 정의막(PDL)의 제3 가장 자리(ED3)와 비아층(VIA)의 제6 가장 자리(ED6)는 제4 간격(d4)을 사이에 두고 이격될 수 있다. 화소 정의막(PDL)의 제2 개구(OP2)와 비아층(VIA)의 제1 비아홀(VIH1)은 화소 정의막(PDL)의 제3 가장 자리(ED3)와 비아층(VIA)의 제6 가장 자리(ED6) 사이 영역에서 중첩할 수 있다.
비아층(VIA)의 제1 비아홀(VIH1)과 화소 정의막(PDL)의 제1 개구(OP1)는 제2 방향(DR2)으로 이격되게 배치될 수 있다. 비아층(VIA)의 제5 가장 자리(ED5)는 화소 정의막(PDL)의 제2 가장 자리(ED2)보다 바깥쪽(일 예로, 우측)에 위치할 수 있다. 비아층(VIA)의 제5 가장 자리(ED5)는 제3 간격(d3)을 사이에 두고 화소 정의막(PDL)의 제2 가장 자리(ED2)와 이격될 수 있다.
상술한 바와 같이, 비발광 영역(NEA)에서 구동 전압 배선(DVL)의 제8 가장 자리(ED8)을 커버하고, 상기 구동 전압 배선(DVL)의 제7 가장 자리(ED7)를 노출하는 제1 비아홀(VIH1)을 포함한 비아층(VIA)을 구비하고, 상기 비아층(VIA) 상에 상기 비아층(VIA)의 제5 가장 자리(ED5)와 이격된 제3 가장 자리(ED3) 및 상기 비아층(VIA)의 제6 가장 자리(ED6)와 이격된 제4 가장 자리(ED4)를 포함한 화소 정의막(PDL)이 배치될 경우, 상기 비아층(VIA)의 제1 비아홀(VIH1)과 상기 화소 정의막(PDL)의 제2 개구(OP2)가 부분적으로 중첩할 수 있다. 이 경우, 상기 제1 비아홀(VIA)을 양분하는 제1 중심점(CET1)과 상기 제2 개구(OP2)를 양분하는 제2 중심점(CET2)이 일치하지 않고 이격될 수 있다. 상기 제1 비아홀(VIH1)과 상기 제2 개구(OP2)가 중첩하는 중첩 영역(OVA)에서 제1 도전 패턴(CP1)을 통하여 표시 소자층(DPL)의 제2 전극(UE)과 화소 회로층(PCL)의 구동 전압 배선(DVL)이 전기적으로 연결될 수 있다. 실시예에 있어서, 상기 중첩 영역(OVA)은 상기 제2 전극(UE)과 상기 구동 전압 배선(DVL)이 전기적으로 연결되는 연결 지점일 수 있다.
제1 비아홀(VIH1)과 제2 개구(OP2)가 부분적으로 중첩하면, 상기 중첩 영역(OVA)의 일측(일 예로, 좌측)에는 계단 형상(또는 완만한 단차 구조)을 갖는 화소 정의막(PDL)이 위치하고, 상기 중첩 영역(OVA)의 타측(일 예로, 우측)에는 비아층(VIA) 만이 위치할 수 있다. 이에 따라, 상기 중첩 영역(OVA) 부근에서 경사가 완만한 화소 정의막(PDL)의 제2 개구(OP2) 및 비아층(VIA)의 제1 비아홀(VIH1)(또는 프로파일이 완만한 화소 정의막(PDL) 및 비아층(VIA))이 형성될 수 있다. 이로 인하여, 화소 정의막(PDL) 형성 이후 진행되는 후속 공정에서의 스텝 커버리지가 향상될 수 있다. 일 예로, 화소 정의막(PDL) 상에 위치한 제2 전극(UE)은 상기 중첩 영역(OVA) 부근에서 완만한 프로파일을 가져 상기 중첩 영역(OVA) 부근에 위치한 구성들(일 예로, 화소 정의막(PDL) 및 비아층(VIA))의 단차로 인하여 배선의 두께가 얇아지거나 끊기지 않을 수 있다. 따라서, 제2 전극(UE)의 단선 불량이 방지되어 화소(PXL) 및 이를 포함한 표시 장치(DD)의 신뢰성이 향상될 수 있다.
상술한 실시예에 따르면, 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각의 비발광 영역(NEA)에서 비아층(VIA)의 제1 비아홀(VIH1)과 화소 정의막(PLD)의 제2 개구(OP2)가 부분적으로 중첩함에 따라 상기 제1 비아홀(VIH1)과 상기 제2 개구(OP2)를 완전히 이격시키는 경우에 비하여 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3)의 면적(또는 크기)이 더욱 확보될 수 있다. 이로 인하여, 잉크젯 프린팅 방법 등으로 제1 서브 화소(SPX1)에 공급되는 제1 발광층(EML1)의 공급 면적(또는 분포 면적), 제2 서브 화소(SPX2)로 공급되는 제2 발광층(EML2)의 공급 면적(또는 분포 면적), 및 제3 서브 화소(SPX3)로 공급되는 제3 발광층(EML3)의 공급 면적(또는 분포 면적)이 증가하여 해당 서브 화소(SPX)의 출광 효율이 더욱 향상될 수 있다.
상술한 실시예에 따르면, 잉크젯 프린팅 방법으로 제1 발광층(EML1)이 제1 발광 영역(EMA1) 내에만 형성되고, 제2 발광층(EML2)이 제2 발광 영역(EMA2) 내에만 형성되며, 제3 발광층(EML3)이 제3 발광 영역(EMA3) 내에만 형성되고, 화소 정의막(PDL)의 제2 개구(OP2)와 비아층(VIA)의 제1 비아홀(VIH1)이 중첩하는 중첩 영역(OVA)에서 표시 소자층(DPL)의 제2 전극(UE)이 화소 회로층(PCL)의 구동 전압 배선(DVL)과 직접 전기적으로 연결될 수 있다. 이에, 상술한 실시예에서는 발광층을 전면 증착하여 인접한 화소들에 발광층이 공통으로 제공되는 기존의 화소 구조에서 사용되는 레이저 드릴링(laser drilling) 공정, 일 예로, 상기 발광층 상부에 위치한 상부 전극과 구동 전압 배선을 전기적으로 연결하기 위한 별도의 공정이 생략되어 제조 효율이 증가될 수 있다.
도 10은 실시예에 따른 화소(PXL)를 개략적으로 도시한 것으로 도 5의 Ⅰ ~ Ⅰ'선에 대응하는 개략적인 단면도이다.
도 10의 실시예와 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 6, 및 도 10을 참조하면, 제1 서브 화소(SPX1)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 박막 봉지층(TFE), 및 컬러 필터층(CFL)을 포함할 수 있다.
컬러 필터층(CFL)은 박막 봉지층(TFE) 상부에 연속적인 공정을 통하여 형성될 수 있다. 컬러 필터층(CFL)은 제1 컬러 필터(CF1)와 차광 패턴(BM)을 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 발광 영역(EMA1)에 대응하도록 박막 봉지층(TFE)의 제3 인캡층(ENC3)의 일면 상에 위치할 수 있다. 제1 컬러 필터(CF1)는 화소 정의막(PDL)에 의해 둘러싸인 제1 발광 영역(EMA1) 내에서 대응하는 제1 발광층(EML1) 상부에 위치할 수 있다. 제1 컬러 필터(CF1)는 적색 컬러 필터를 포함할 수 있다.
차광 패턴(BM)은 박막 봉지층(TFE)의 제3 인캡층(ENC3)의 일면 상에서 제1 컬러 필터(CF1)에 인접하게 위치할 수 있다. 차광 패턴(BM)은 블랙 매트릭스일 수 있다.
도면에 직접적으로 도시하지 않았으나, 컬러 필터층(CFL)은 제1 서브 화소(SPX1)에 인접한 제2 및 제3 서브 화소들(SPX2, SPX3)에 구비될 수 있다. 일 예로, 제2 서브 화소(SPX2)에서 컬러 필터층(CFL)은 제2 컬러 필터(도 3의 "CF2" 참고)와 상기 제2 컬러 필터(CF2)에 인접하게 위치한 차광 패턴(BM)을 포함할 수 있고, 제3 서브 화소(SPX3)에서 컬러 필터층(CFL)은 제3 컬러 필터(도 3의 "CF3" 참고)와 상기 제3 컬러 필터(CF3)에 인접하게 위치한 차광 패턴(BM)을 포함할 수 있다. 제2 컬러 필터(CF2)는 녹색 컬러 필터를 포함하고, 제3 컬러 필터(CF3)는 청색 컬러 필터를 포함할 수 있다.
컬러 필터층(CFL) 상에는 베이스층(BSL)이 전면적으로 제공 및/또는 형성될 수 있다.
상술한 실시예에 따른 제1 서브 화소(SPX1)는 제1 발광 소자(LD1) 상에 컬러 필터층(CFL)을 연속적인 공정을 통해 배치하여 상기 컬러 필터층(CFL)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
도 11은 실시예에 따른 화소(PXL)를 도시한 개략적인 평면도이다.
도 11의 실시예와 관련하여 중복되는 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 및 도 11을 참조하면, 화소(PXL)는 화소 영역(PXA)에 위치할 수 있다. 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 및 제3 서브 화소(SPX3)를 포함할 수 있다.
제1 서브 화소(SPX1)는 제1 발광 영역(EMA1) 및 비발광 영역(NEA)을 포함할 수 있다. 제2 서브 화소(SPX2)는 제2 발광 영역(EMA2) 및 비발광 영역(NEA)을 포함할 수 있다. 제3 서브 화소(SPX3)는 제3 발광 영역(EMA3) 및 비발광 영역(NEA)을 포함할 수 있다.
적어도 제1 발광 영역(EMA1)에는 제1-1 전극(LE1)이 위치하고, 적어도 제2 발광 영역(EMA2)에는 제1-2 전극(LE2)이 위치하며, 적어도 제3 발광 영역(EMA3)에는 제1-3 전극(LE3)이 위치할 수 있다.
화소(PXL)는 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3)을 둘러싸는 화소 정의막(PDL)을 포함할 수 있다.
화소 정의막(PDL)은 제1, 제2, 및 제3 발광 영역들(EMA1, EMA2, EMA3) 각각을 둘러싸는 제1 개구(OP1) 및 상기 제1 개구(OP1)로부터 이격되며 비발광 영역(NEA)에 위치한 제2 개구(OP2)를 포함할 수 있다. 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3) 각각에서, 화소 정의막(PDL)은 제1 개구(OP1)를 사이에 두고 제2 방향(DR2)으로 서로 마주보는 제1 가장 자리(ED1)(일 예로, 제1 측면)와 제2 가장 자리(ED2)(일 예로, 제2 측면)를 포함할 수 있다. 또한, 화소 정의막(DPL)은 비발광 영역(NEA)에서 제2 개구(OP2)를 사이에 두고 제2 방향(DR2)으로 서로 마주보는 제3 가장 자리(ED3)(일 예로, 제1 측면)와 제4 가장 자리(ED4)(일 예로, 제2 측면)를 포함할 수 있다.
실시예에 있어서, 제2 개구(OP2)는 제1 방향(DR1)을 따라 제1 서브 화소(SPX1)의 비발광 영역(NEA), 제2 서브 화소(SPX2)의 비발광 영역(NEA), 및 제3 서브 화소(SPX3)의 비발광 영역(NEA)에 걸쳐 제공될 수 있다. 일 예로, 제2 개구(OP2)는 제1 방향(DR1)을 따라 제1 서브 화소(SPX1)의 비발광 영역(NEA)에서, 제2 서브 화소(SPX2)의 비발광 영역(NEA), 및 제3 서브 화소(SPX3)의 비발광 영역(NEA)까지 연장될 수 있다.
제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 비발광 영역(NEA)에는 구동 전압 배선(DVL), 비아층(도 7의 "VIA" 참고)의 제1 비아홀(VIH1), 도전 패턴(CP)이 위치할 수 있다.
구동 전압 배선(DVL)은 제1, 제2, 및 제3 서브 화소들(SPX1, SPX2, SPX3)에 공통으로 제공되는 구성으로, 제1 구동 전원(ELVDD)의 전압 또는 제2 구동 전원(ELVSS)의 전압이 인가될 수 있다. 실시예에 있어서, 구동 전압 배선(DVL)은 제2 방향(DR2)을 따라 서로 마주보는 제7 가장 자리(ED7)(일 예로, 제1 측면)와 제8 가장 자리(ED8)(일 예로, 제2 측면)를 포함할 수 있다. 구동 전압 배선(DVL)의 제7 가장 자리(ED7)는 평면 상에서 볼 때 화소 정의막(PDL)의 제3 가장 자리(ED3)에 인접하게 위치할 수 있고, 구동 전압 배선(DVL)의 제8 가장 자리(ED8)는 평면 상에서 볼 때 비아층(VIA)의 제6 가장 자리(ED6)에 인접하게 위치할 수 있다.
실시예에 있어서, 구동 전압 배선(DVL)의 제7 가장 자리(ED7)는 제1 비아홀(VIH1)에 의해 노출될 수 있다. 구동 전압 배선(DVL)의 제8 가장 자리(ED8)는 비아층(VIA)에 의해 커버되어 노출되지 않을 수 있다.
제1 비아홀(VIH1)은 비아층(VIA)을 관통하는 관통 홀로, 상기 비아층(VIA)의 하부에 위치한 구성, 일 예로, 구동 전압 배선(DVL)의 제7 가장 자리(ED7)를 노출하고 상기 구동 전압 배선(DVL)의 제8 가장 자리(ED8)를 덮을 수 있다. 제1 비아홀(VIH1)은 제1 방향(DR1)을 따라 제1 서브 화소(SPX1)의 비발광 영역(NEA), 제2 서브 화소(SPX2)의 비발광 영역(NEA), 및 제3 서브 화소(SPX3)의 비발광 영역(NEA)에 걸쳐 제공될 수 있다. 일 예로, 제1 비아홀(VIH1)은 제1 방향(DR1)을 따라 제1 서브 화소(SPX1)의 비발광 영역(NEA)으로부터 제2 서브 화소(SPX2)의 비발광 영역(NEA), 및 제3 서브 화소(SPX3)의 비발광 영역(NEA)까지 연장될 수 있다. 비아층(VIA)은 제1 비아홀(VIH1)을 사이에 두고 제2 방향(DR2)으로 서로 마주보는 제5 가장 자리(ED5)(일 예로, 제1 측면)와 제6 가장 자리(ED6)(일 예로, 제2 측면)를 포함할 수 있다.
도전 패턴(CP)은 제1 비아홀(VIH1)에 의해 노출된 구동 전압 배선(DVL) 상에 위치하여 상기 구동 전압 배선(DVL)과 접촉하여 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 실시예에 있어서, 도전 패턴(CP)은 제1 방향(DR1)을 따라 제1 서브 화소(SPX1)의 비발광 영역(NEA), 제2 서브 화소(SPX2)의 비발광 영역(NEA), 및 제3 서브 화소(SPX3)의 비발광 영역(NEA)에 걸쳐 제공될 수 있다. 도전 패턴(CP)은 제1-1, 제1-2, 및 제1-3 전극들(LE1, LE2, LE3)을 형성하는 과정에서 사용되는 식각액에 의해 노출된 구동 전압 배선(DVL)이 손상되는 것을 방지하는 보호 부재일 수 있다.
도전 패턴(CP)은 제1 비아홀(VIH1)과 제2 개구(OP2)가 중첩하는 중첩 영역(OVA)에서 외부로 노출될 수 있다. 상기 제1 비아홀(VIH1), 상기 제2 개구(OP2), 및 상기 도전 패턴(CP) 각각이 제1 서브 화소(SPX1)의 비발광 영역(NEA), 제2 서브 화소(SPX2)의 비발광 영역(NEA), 및 제3 서브 화소(SPX3)의 비발광 영역(NEA)에 걸쳐 제공되므로, 상기 중첩 영역(OVA)에서 외부로 노출되는 상기 도전 패턴(CP)의 면적(또는 크기)이 증가할 수 있다.
실시예에 있어서, 일 방향, 일 예로, 제2 방향(DR2)을 따라 화소 정의막(PDL)의 제1 개구(OP1), 비아층(VIA)의 제1 비아홀(VIH1), 화소 정의막(PDL1)의 제2 개구(OP2)의 순으로 배치될 수 있다. 상기 제1 개구(OP1)와 상기 제1 비아홀(VIH1)은 이격되게 위치하며, 상기 제1 비아홀(VIH1)과 상기 제2 개구(OP2)는 부분적으로 중첩할 수 있다.
제2 방향(DR2)으로 화소 정의막(PDL)의 제2 가장 자리(ED2)와 비아층(VIA)의 제5 가장 자리(ED5)는 제3 간격(d3)을 사이에 두고 이격될 수 있다. 제2 방향(DR2)으로 상기 제5 가장 자리(ED5)와 화소 정의막(PDL)의 제3 가장 자리(ED3)는 제1 간격(d1)을 사이에 두고 이격될 수 있다. 제2 방향(DR2)으로 상기 제3 가장 자리(ED3)와 상기 비아층(VIA)의 제6 가장 자리(ED6)는 제4 간격(d4)을 사이에 두고 이격될 수 있다. 제2 방향(DR2)으로 상기 제6 가장 자리(ED6)와 상기 화소 정의막(PDL)의 제4 가장 자리(ED4)는 제2 간격(d2)을 사이에 두고 이격될 수 있다.
제2 개구(OP2)와 제1 비아홀(VIH1)이 중첩하는 중첩 영역(OVA)에서, 화소 정의막(PDL)의 제3 가장 자리(ED3)와 구동 전압 배선(DVL)의 제7 가장 자리(ED7)는 제5 간격(d5)을 사이에 두고 이격될 수 있고, 상기 구동 전압 배선(DVL)의 제7 가장 자리(ED7)와 상기 제4 가장 자리(ED4)는 제6 간격(d6)을 사이에 두고 이격될 수 있다.
제2 개구(OP2)와 제1 비아홀(VIH1)이 중첩하는 중첩 영역(OVA)에서, 도전 패턴(CP)은 외부로 노출되어 화소 정의막(PDL) 상부에 위치한 제2 전극(도 7의 "UE")과 접촉하여 상기 제2 전극(UE)에 전기적으로 연결될 수 있다.
제2 전극(UE)은 비교적 얇은 두께를 갖는 투명 도전성 물질로 구성되며, 높은 저항을 가질 수 있다. 제2 개구(OP2)와 제1 비아홀(VIH1)이 중첩하는 중첩 영역(OVA)에서 외부로 노출된 도전 패턴(CP)의 면적(또는 크기)이 증가함에 따라 상기 도전 패턴(CP)과 전기적으로 연결되어 이중 레이어 구조를 이루는 상기 제2 전극(UE)의 배선 저항이 줄어들 수 있다.
또한, 상기 도전 패턴(CP)을 통하여 상기 제2 전극(UE)을 구동 전압 배선(DVL)과 전기적으로 연결함으로써 상기 제2 전극(UE)의 저항이 줄어들 수 있다. 따라서, 상기 제2 전극(UE)과 상기 구동 전압 배선(DVL) 간의 전기적 접촉 특성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
DD: 표시 장치
PXL: 화소
SUB: 기판
VIA: 비아층
PDL: 화소 정의막
LD1, LD2, LD3: 제1, 제2, 및 제3 발광 소자
LE: 제1 전극
UE: 제2 전극
VIH1, VIH2: 제1 및 제2 비아홀
OP1, OP2: 제1 및 제2 개구
OVA: 중첩 영역
CP1, CP2, CP3: 제1, 제2, 및 제3 도전 패턴
ED1 ~ ED8: 제1 내지 제8 가장 자리
DVL: 구동 전압 배선
EMA: 발광 영역
NEA: 비발광 영역

Claims (21)

  1. 각각이 발광 영역 및 비발광 영역을 포함한 복수의 화소들을 포함하고,
    상기 화소들 각각은,
    기판 상에 배치된 구동 전압 배선;
    상기 구동 전압 배선 상에 위치하고, 상기 구동 전압 배선의 일측을 노출하는 제1 비아홀 및 상기 제1 비아홀과 이격된 제2 비아홀을 포함하는 비아층;
    상기 비아층 상에 위치한 제1 전극;
    상기 제1 전극과 상기 비아층 상에 위치하고, 상기 발광 영역에서 상기 제1 전극의 일부를 노출하는 제1 개구 및 상기 제1 개구와 이격되며 상기 비발광 영역에 위치한 제2 개구를 포함한 화소 정의막;
    상기 제1 개구 내에 위치한 발광층; 및
    상기 발광층 및 상기 화소 정의막 상에 배치된 제2 전극을 포함하고,
    상기 비발광 영역에서 상기 제2 개구와 상기 제1 비아홀은 부분적으로 중첩하며,
    상기 비아층은 상기 구동 전압 배선의 타측을 덮는, 표시 장치.
  2. 제1 항에 있어서,
    일 방향으로 상기 제1 비아홀을 양분하는 제1 중심점은 상기 제2 개구를 양분하는 제2 중심점과 이격되는, 표시 장치.
  3. 제2 항에 있어서,
    상기 일 방향을 따라 상기 제1 개구, 상기 제1 비아홀, 및 상기 제2 개구가 배치되고,
    상기 화소 정의막은 상기 제1 개구를 사이에 두고 상기 일 방향으로 서로 마주보는 제1 가장 자리와 제2 가장 자리, 상기 제2 개구를 사이에 두고 상기 일 방향으로 서로 마주보는 제3 가장 자리와 제4 가장 자리를 포함하고,
    상기 비아층은 상기 제1 비아홀을 사이에 두고 상기 일 방향으로 서로 마주보는 제5 가장 자리와 제6 가장 자리를 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 가장 자리, 상기 제2 가장 자리, 상기 제3 가장 자리, 상기 제4 가장 자리, 상기 제5 가장 자리, 및 상기 제6 가장 자리는 서로 이격되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 일 방향을 따라 상기 화소 정의막의 상기 제1 가장 자리, 상기 화소 정의막의 상기 제2 가장 자리, 상기 비아층의 상기 제5 가장 자리, 상기 화소 정의막의 상기 제3 가장 자리, 상기 비아층의 상기 제6 가장 자리, 및 상기 화소 정의막의 상기 제4 가장 자리의 순으로 배치되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 일 방향으로 상기 제5 가장 자리와 상기 제3 가장 자리는 제1 간격으로 이격되고,
    상기 일 방향으로 상기 제6 가장 자리와 상기 제4 가장 자리는 제2 간격으로 이격되며,
    상기 제1 간격과 상기 제2 간격은 동일한, 표시 장치.
  7. 제5 항에 있어서,
    상기 일 방향으로 상기 제2 가장 자리와 상기 제5 가장 자리는 제3 간격으로 이격되고,
    상기 제3 간격은 상기 제1 및 제2 간격과 동일한, 표시 장치.
  8. 제5 항에 있어서,
    상기 일 방향으로 상기 제3 가장 자리와 상기 제6 가장 자리는 제4 간격으로 이격되고,
    상기 제4 간격은 상기 제1, 제2, 및 제3 간격들과 상이한, 표시 장치.
  9. 제5 항에 있어서,
    상기 화소들 각각은 상기 비발광 영역에서 상기 제1 비아홀과 상기 제2 개구 내에 위치하고, 노출된 상기 구동 전압 배선의 일측 상에 위치하여 상기 구동 전압 배선과 접촉하는 도전 패턴을 더 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 도전 패턴은 상기 제1 전극과 동일한 층에 제공되고, 상기 제1 전극과 동일 물질로 구성되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 전극은 상기 제1 비아홀과 상기 제2 개구가 중첩하는 중첩 영역 내에서 상기 도전 패턴과 접촉하여 상기 구동 전압 배선과 전기적으로 연결되는, 표시 장치.
  12. 제1 항에 있어서,
    상기 발광층은,
    상기 제1 개구 내에서 상기 제1 전극 상에 위치한 제1 레이어;
    상기 제1 레이어 상에 위치한 제2 레이어; 및
    상기 제2 레이어와 상기 제2 전극 사이에 위치한 제3 레이어를 포함하고,
    상기 제1, 제2, 및 제3 레이어는 상기 제1 개구 내에 위치하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1, 제2, 및 제3 레이어 각각은 잉크젯 프린팅으로 상기 제1 개구 내에 도포되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 전극은 애노드이고,
    상기 제1 레이어는 정공 수송층을 포함하고,
    상기 제2 레이어는 광 생성층을 포함하고,
    상기 제3 레이어는 전자 수송층을 포함하며,
    상기 제2 전극은 캐소드인, 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 전극은 캐소드이고,
    상기 제1 레이어는 전자 수송층을 포함하고,
    상기 제2 레이어는 광 생성층을 포함하고,
    상기 제3 레이어는 정공 수송층을 포함하며,
    상기 제2 전극은 애노드인, 표시 장치.
  16. 제1 항에 있어서,
    상기 화소들 각각은 상기 제2 전극 상에 배치된 박막 봉지층을 더 포함하고,
    상기 박막 봉지층은 상기 제2 전극 상에 배치된 제1 인캡층, 상기 제1 인캡층 상에 배치된 제2 인캡층, 및 상기 제2 인캡층 상에 배치된 제3 인캡층을 포함하고,
    상기 제1 및 제3 인캡층은 무기막을 포함하고, 상기 제2 인캡층은 유기막을 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 화소들 각각은 상기 박막 봉지층 상에 배치된 컬러 필터층을 더 포함하고,
    상기 컬러 필터층은
    상기 발광층 상부에 위치하는 컬러 필터; 및
    상기 컬러 필터에 인접하게 위치하며 상기 비발광 영역에 위치한 차광 패턴을 포함하는, 표시 장치.
  18. 제1 항에 있어서,
    상기 제1 비아홀과 상기 제2 개구는 상기 화소들 각각에 인접한 인접 화소들의 비발광 영역으로 연장되는, 표시 장치.
  19. 제18 항에 있어서,
    상기 화소들 각각은 상기 제1 비아홀과 상기 제2 개구 내에 위치하고, 노출된 상기 구동 전압 배선의 일측 상에 위치하여 상기 구동 전압 배선과 접촉하는 도전 패턴을 더 포함하고,
    상기 도전 패턴은 상기 화소들 각각에 인접한 인접 화소들의 비발광 영역으로 연장되는, 표시 장치.
  20. 발광 영역 및 비발광 영역이 마련된 기판;
    상기 비발광 영역에 배치된 구동 전압 배선;
    상기 구동 전압 배선 상에 위치하고, 상기 구동 전압 배선의 일측을 노출하는 제1 비아홀 및 상기 제1 비아홀과 이격된 제2 비아홀을 포함한 비아층;
    상기 발광 영역에서 상기 비아층 상에 위치하며, 서로 이격되게 배치된 제1-1, 제1-2, 및 제1-3 전극들;
    상기 제1-1, 제1-2, 및 제1-3 전극들과 상기 비아층 상에 위치하고, 상기 발광 영역에서 상기 제1-1, 제1-2, 및 제1-3 전극들 각각의 일부를 노출하는 제1 개구 및 상기 제1 개구와 이격되며 상기 비발광 영역에 위치하는 제2 개구를 포함한 화소 정의막;
    상기 제1-1 개구 내에 위치한 제1 발광층, 상기 제1-2 개구 내에 위치한 제2 발광층, 상기 제1-3 개구 내에 위치한 제3 발광층; 및
    상기 제1, 제2, 및 제3 발광층들과 상기 화소 정의막 상에 배치된 제2 전극을 포함하고,
    상기 제1, 제2, 및 제3 발광층들은 서로 상이한 색의 광을 방출하고,
    상기 비발광 영역에서 상기 제2 개구와 상기 제1 비아홀은 부분적으로 중첩하며,
    상기 비아층은 상기 구동 전압 배선의 타측을 덮는, 표시 장치.
  21. 제20 항에 있어서,
    일 방향으로 상기 제1 비아홀을 양분하는 제1 중심점은 상기 제2 개구를 양분하는 제2 중심점과 이격되는, 표시 장치.
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