KR102535796B1 - 화소, 이를 포함한 표시 장치, 및 표시 장치의 제조 방법 - Google Patents

화소, 이를 포함한 표시 장치, 및 표시 장치의 제조 방법 Download PDF

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Abstract

화소는, 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 상기 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수) 번째 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 주사 신호에 턴-온되는 제3 트랜지스터; 및 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터를 포함할 수 있다. 여기서, 상기 제4 트랜지스터는 일정 간격 이격되어 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역, 상기 채널 영역 상에 게이트 절연층을 사이에 두고 제공된 게이트 전극을 포함하는 터널링 전계 효과 트랜지스터로 설정될 수 있다.

Description

화소, 이를 포함한 표시 장치, 및 표시 장치의 제조 방법{PIXEL, DISPLAY DEVICE COMPRISING THE PIXEL, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 화소에 관한 것으로, 상세하게는 발광 소자를 구비한 화소, 이러한 화소를 포함한 표시 장치, 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
특히, 근래에 표시 장치는 고해상도 요구가 커짐에 따라 화소의 사이즈는 작아지는 데 반하여 상기 화소에 포함된 회로의 구조가 점차 복잡해지고 있다.
본 발명은 화소 내의 일부 트랜지스터를 터널링 소자로 구현하여 우수한 소자 특성을 확보하면서 신뢰성을 향상시킬 수 있는 화소, 이러한 화소를 포함한 표시 장치, 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 화소는, 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수) 번째 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 주사 신호에 턴-온되는 제3 트랜지스터; 및 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터를 포함할 수 있다. 여기서, 상기 제4 트랜지스터는 일정 간격 이격되어 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역, 상기 채널 영역 상에 게이트 절연층을 사이에 두고 제공된 게이트 전극을 포함하는 터널링 전계 효과 트랜지스터로 설정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 트랜지스터의 소스 영역은 p형 불순물이 도핑되고, 상기 제4 트랜지스터의 드레인 영역은 n형 불순물이 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 트랜지스터는 상기 드레인 영역과 상기 채널 영역 사이에 제공된 저농도 영역을 포함할 수 있다. 상기 저농도 영역은 상기 드레인 영역보다 저농도의 n형 불순물이 도핑될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 트랜지스터의 게이트 전극은 상기 게이트 절연층에 제공된 하부 면, 상기 하부 면에 마주하는 상부 면, 상기 하부 면과 상기 상부 면을 연결하는 제1 및 제2 측면을 포함할 수 있다. 상기 제1 측면은 상기 저농도 영역과 상기 채널 영역 사이의 경계 지점에서부터 제1 경사도를 가지며 상기 상부 면의 일측에 연장되고, 상기 제2 측면은 상기 채널 영역과 상기 소스 영역 사이의 경계 지점에서부터 제2 경사도를 가지면서 상기 상부 면의 타측에 연장될 수 있다. 여기서, 상기 제1 경사도와 상기 제2 경사도는 서로 상이할 수 있으며, 상기 제2 경사도가 상기 제1 경사도보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 절연층은 상기 드레인 영역 및 상기 저농도 영역에 대응되는 제1 부분과 상기 채널 영역 및 상기 소스 영역에 대응되는 제2 부분으로 나뉠 수 있다. 여기서, 상기 제2 부분의 두께가 상기 제1 부분의 두께보다 두꺼울 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 트랜지스터는 터널링 전계 효과 트랜지스터로 설정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 발광 제어 선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터; 상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 및 상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되는 제7 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 트랜지스터와, 상기 제5 내지 제7 트랜지스터를 P타입 박막 트랜지스터로 설정될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 주사선들, 발광 제어선들, 및 데이터 선들과 연결되며 상기 기판의 상기 표시 영역에 위치하는 화소들; 및 상기 주사선들, 상기 발광 제어선들, 및 상기 데이터 선들을 구동하는 구동부를 포함할 수 있다. 상기 화소들 중 i(i는 2 이상 자연수) 번째 수평 라인에 위치하는 적어도 하나의 화소는, 발광 소자; 제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터; 데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i번째 주사 신호에 턴-온되는 제2 트랜지스터; 상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 주사 신호에 턴-온되는 제3 트랜지스터; 및 초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제4 트랜지스터는, 일정 간격 이격되어 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역, 상기 채널 영역 상에 게이트 절연층을 사이에 두고 제공된 게이트 전극을 포함하는 터널링 전계 효과 트랜지스터로 설정될 수 있다.
상술한 표시 장치는 기판 상에 반도체 패턴을 형성한 후, 상기 반도체 패턴 내에 적어도 하나의 트랜지스터의 채널 영역을 형성하는 단계; 상기 반도체 패턴 상에 게이트 절연층과 도전층을 순차적으로 적층하는 단계; 상기 도전층 상에 제1 개구부를 포함하는 제1 감광 패턴을 형성한 후, 상기 제1 개구부에 대응되는 상기 도전층의 일부를 제거하여 도전 패턴을 형성하고 상기 게이트 절연층의 일부를 외부로 노출하는 단계; 상기 제1 감광 패턴 및 상기 도전 패턴을 마스크로 사용하여 고농도의 n형 불순물을 도핑하여 상기 반도체 패턴 내에서 상기 채널 영역의 일측에 인접한 제1 도핑 영역을 형성하는 단계; 애싱 공정을 진행하여 상기 제1 감광 패턴과 상기 도전 패턴 각각의 일부를 제거한 후, 상기 제1 도핑 영역에 인접한 상기 반도체 패턴의 일부 영역에 저농도의 n형 불순물을 도핑하여 상기 제1 도핑 영역에 인접한 제2 도핑 영역을 형성하는 단계; 상기 제1 및 제2 도핑 영역과 상기 애싱 공정으로 일부가 제거된 도전 패턴의 일 영역을 커버하는 제2 감광 패턴을 형성한 후, 상기 제2 감광 패턴을 마스크로 사용하여 상기 애싱 공정으로 일부가 제거된 도전 패턴을 패터닝하여 게이트 패턴을 형성하는 단계; 및 상기 제2 감광 패턴 및 상기 게이트 패턴을 마스크로 사용하여 고농도의 p형 불순물을 도핑하여 상기 반도체 패턴 내에서 상기 채널 영역의 타측에 인접한 제3 도핑 영역을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 따르면, 오프(Off) 특성에 유리한 터널링 소자를 구비하여 구동 특성이 향상된 화소 및 이를 포함한 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 구동부의 일부 구성을 형성하는 공정과 동일 공정으로 화소 내에 터널링 소자를 형성함으로써, 상기 터널링 소자 구현시 수반되는 제조 공정이 단순해질 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 3은 도 2의 주사 구동부를 설명하기 위한 도면이다.
도 4는 도 3의 주사 스테이지 회로를 설명하기 위한 회로도이다.
도 5는 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 6은 도 5에 도시된 하나의 화소를 상세하게 도시한 평면도이다.
도 7은 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 8은 도 7의 EA1 영역의 확대 단면도이다.
도 9는 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 10a 내지 도 10o는 도 7에 도시된 표시 장치의 제조 방법을 순차적으로 나타난 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 하나의 화소를 나타내는 등가회로도이다.
도 12는 도 11에 도시된 하나의 화소를 상세하게 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 각 화소(PXL)에 대해서는 후술한다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선(미도시)의 일부가 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에 제공되며 배선에 접속될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 화소 회로는 발광 소자에 연결되는 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 각 화소(PXL)의 구동을 제어할 수 있다. 도 1에서는, 설명의 편의를 위해 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
구동부는 주사선을 통해 화소들(PXL)에 주사 신호를 제공하는 주사 구동부(SDV), 발광 제어선을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터선을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부(미도시)는 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV)를 제어할 수 있다.
본 발명의 일 실시예에 있어서, 주사 구동부(SDV), 발광 구동부(EDV), 및 데이터 구동부(DDV)는 기판(SUB)의 비표시 영역(NDA)에 배치될 수 있다. 주사 구동부(SDV), 발광 구동부(EDV), 및/또는 데이터 구동부(DDV)의 위치는 필요에 따라 변경될 수 있다.
도 2는 도 1의 표시 장치에서 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함할 수 있다.
구동부는 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함할 수 있다.
도 2에 있어서, 주사 구동부(SDV), 발광 구동부(EDV), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다.
배선부는 표시 영역(DA)에 배치되어 구동부로부터 각 화소(PXL)에 신호를 제공하는 주사선, 데이터선, 발광 제어선, 전원 배선(PL), 및 초기화 전원 배선(미도시)을 포함할 수 있다.
주사선은 복수 개의 주사선들(S0 ~ Sn)을 포함하고, 발광 제어선은 복수 개의 발광 제어선들(E1 ~ En)을 포함하며, 데이터선은 복수 개의 데이터 선들(D1 ~ Dm)을 포함할 수 있다.
화소들(PXL)은 광을 출사하는 발광 소자(미도시) 및 상기 발광 소자를 구동하기 위한 화소 회로(미도시)를 포함할 수 있다. 화소 회로는 발광 소자를 구동하기 위한 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
화소들(PXL)은 표시 영역(DA)에 제공될 수 있다. 각 화소(PXL)는 대응되는 주사선으로부터 주사 신호가 공급될 때 대응되는 데이터선으로부터 데이터 신호를 공급받을 수 있다. 데이터 신호를 공급받는 각 화소(PXL)는 전원 배선(PL)을 통해 제공된 제1 구동 전원(ELVDD)으로부터 발광 소자(미도시)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
주사 구동부(SDV)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 주사선들(S0 ~ Sn)로 주사 신호를 인가할 수 있다. 예를 들어, 주사 구동부(SDV)는 주사선들(S0 ~ Sn)로 주사 신호를 순차적으로 공급할 수 있다. 주사선들(S0 ~ Sn)로 주사 신호가 순차적으로 공급되면, 화소들(PXL)이 수평 라인 단위로 순차적으로 선택될 수 있다.
발광 구동부(EDV)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 발광 제어선들(E1 ~ En)로 발광 제어 신호를 인가할 수 있다. 예를 들어, 발광 구동부(EDV)는 발광 제어선들(E1 ~ En)로 발광 제어 신호를 순차적으로 공급할 수 있다.
발광 제어 신호는 주사 신호보다 넓은 폭으로 설정될 수 있다. 예를 들어, i(i는 자연수) 번째 발광 제어선(Ei)으로 공급되는 발광 제어 신호는 i-1번째 주사선(Si-1)으로 공급되는 주사 신호 및 i번째 주사선(Si)으로 공급되는 주사 신호와 적어도 일부 구간 중첩되도록 공급될 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함된 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 주사 신호는 상기 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터선들(D1 ~ Dm)로 데이터 신호를 공급할 수 있다. 데이터선들(D1 ~ Dm)로 공급된 데이터 신호는 주사 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다.
타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호(GCS1, GCS2)를 주사 구동부(SDV) 및 발광 구동부(EDV)로 공급하고, 데이터 제어 신호(DCS)를 데이터 구동부(DDV)로 공급할 수 있다.
게이트 제어 신호들(GCS1 및 GCS2) 각각에는 스타트 펄스 및 클럭 신호들이 포함될 수 있다. 스타트 펄스는 첫 번째 주사 신호 또는 첫 번째 발광 제어 신호의 타이밍을 제어한다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용된다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하고, 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
도 3은 도 2의 주사 구동부를 설명하기 위한 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 주사 구동부(SDV)는 복수개의 스테이지 회로들(ST0, ST1, ST2, ST3, …)을 포함한다.
각각의 스테이지 회로는 클럭 신호 라인(CLK), 제1 전원 전압 라인(VGH), 제2 전원 전압 라인(VGL), 이전 주사선, 및 현재 주사선에 연결된다. 다만, 첫 번째 스테이지 회로(ST0)는 이전 주사선이 존재하지 않으므로 시작 주사선(STV)에 연결된다.
제1 전원 전압 라인(VGH)에는 상대적으로 고전압이 인가되며, 제2 전원 전압 라인(VGL)에는 상대적으로 저전압이 인가된다. 클럭 신호 라인(CLK)에는 고전압과 저전압이 교번하는 펄스형 전압이 인가될 수 있다.
첫 번째 스테이지 회로(ST0)에 연결된 시작 주사선(STV)을 통해서 스타트 펄스가 인가되면, 상기 첫 번째 스테이지 회로(ST0)는 내부 동작에 의해 생성된 주사 신호를 주사선(S0)으로 출력한다.
다음 스테이지 회로(ST1)에 연결된 이전 주사선(S0)을 통해서 주사 신호가 인가되면, 상기 다음 스테이지 회로(ST1)는 내부 동작에 의해 생성된 주사 신호를 주사선(S1)으로 출력한다.
이와 같은 동작이 다음 스테이지 회로들(ST2, ST3, ...)에 의해 반복적으로 수행된다.
스테이지 회로들(ST0, ST1, ST2, ST3, ...)은 실질적으로 동일한 내부 구조를 가지므로, 이하에서는 임의의 i번째 스테이지 회로를 가정하여 설명한다.
도 4는 도 3의 주사 스테이지 회로를 설명하기 위한 회로도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 i번째 스테이지 회로(STi, 이하 '스테이지 회로'라 함)는 제1 회로부(CM1), 제2 회로부(CM2), 제3 회로부(CM3), 제4 회로부(CM4), 및 제1 커패시터(C1)를 포함한다.
제1 회로부(CM1)는 제어 단자가 제1 노드(N1)와 연결되고, 제어 신호에 따라 이전 스테이지 회로의 이전 주사선(S(i-1))을 제2 노드(N2)와 전기적으로 연결 또는 분리시킨다. 여기서 제1 회로부(CM1)의 제어 단자는 트랜지스터(T1)의 게이트 전극을 의미한다.
제1 회로부(CM1)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)는 일 전극이 이전 주사선(S(i-1))과 연결되고, 타 전극이 제2 노드(N2)와 연결되고, 게이트 전극이 제1 노드(N1)와 연결될 수 있다. 제2 트랜지스터(T2)는 일 전극이 이전 주사선(S(i-1))과 연결되고, 타 전극이 제2 노드(N2)와 연결되고, 게이트 전극이 클럭 신호 라인(CLK)과 연결될 수 있다. 제1 트랜지스터(T1)는 P타입 트랜지스터로 설정되고, 제2 트랜지스터(T2)는 N타입 트랜지스터로 설정될 수 있다.
P타입 트랜지스터란, 게이트 단자와 소스 단자 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. N타입 트랜지스터란, 게이트 단자와 소스 단자 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다. 본 실시예에서 회로부는 적어도 하나의 P타입 트랜지스터 및 적어도 하나의 N타입 트랜지스터를 포함하는 CMOS 회로부를 의미할 수 있다. 필요로 하는 주사 신호의 극성이 반대인 경우, 또는 다른 필요에 따라, 각각의 회로부에 포함된 트랜지스터들의 타입은 서로 대체될 수 있다. 예를 들어, 제1 회로부(CM1)의 제1 트랜지스터(T1)가 N타입, 제2 트랜지스터(T2)가 P타입으로 구성될 수도 있다. 이때, 당업자는 필요에 따라 제1 전원 전압, 제2 전원 전압, 클록 신호의 극성을 적절히 변경하여 사용할 수도 있다. 이하의 구성에도 이러한 설명 내용이 적용될 수 있으며, 앞으로 중복 설명은 생략한다.
제2 회로부(CM2)는 제어 단자가 클럭 신호 라인(CLK)과 연결되고, 제어 신호에 따라 제1 전원 전압 라인(VGH) 및 제2 전원 전압 라인(VGL) 중 하나를 제1 노드(N1)에 연결한다.
제2 회로부(CM2)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 포함할 수 있다. 제3 트랜지스터(T3)는 일 전극이 제1 전원 전압 라인(VGH)과 연결되고, 타 전극이 제1 노드(N1)와 연결되고, 게이트 전극이 클럭 신호 라인(CLK)과 연결될 수 있다. 제4 트랜지스터(T4)는 일 전극이 제2 전원 전압 라인(VGL)과 연결되고, 타 전극이 제1 노드(N1)와 연결되고, 게이트 전극이 클럭 신호 라인(CLK)과 연결될 수 있다. 제3 트랜지스터(T3)는 P타입이고, 제4 트랜지스터는 N타입일 수 있다.
제3 회로부(CM3)는 제어 단자가 제2 노드(N2)에 연결되고, 제어 신호에 따라 제1 노드(N1) 및 제2 전원 전압 라인(VGL) 중 하나를 제3 노드(N3)로 연결한다.
제3 회로부(CM3)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함할 수 있다. 제5 트랜지스터(T5)는 일 전극이 제1 노드(N1)와 연결되고, 타 전극이 제3 노드(N3)와 연결되고, 게이트 전극이 제2 노드(N2)와 연결될 수 있다. 제6 트랜지스터(T6)는 일 전극이 제2 전원 전압 라인(VGL)과 연결되고, 타 전극이 제3 노드(N3)와 연결되고, 게이트 전극이 제2 노드(N2)와 연결될 수 있다. 제5 트랜지스터(T5)는 P타입이고, 제6 트랜지스터(T6)는 N타입일 수 있다.
제4 회로부(CM4)는 제어 단자가 상기 제3 노드에 연결되고, 제어 신호에 따라 상기 제1 전원 전압 라인 및 상기 제2 전원 전압 라인 중 하나를 현재 주사선과 연결한다.
제4 회로부(CM4)는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)를 포함할 수 있다. 제7 트랜지스터(T7)는 일 전극이 제1 전원 전압 라인(VGH)과 연결되고, 타 전극이 현재 주사선(Si)과 연결되고, 게이트 전극이 제3 노드(N3)와 연결될 수 있다. 제8 트랜지스터(T8)는 일 전극이 제2 전원 전압 라인(VGL)과 연결되고, 타 전극이 현재 주사선(Si)과 연결되고, 게이트 전극이 제3 노드(N3)와 연결될 수 있다. 제7 트랜지스터(T7)는 P타입 트랜지스터이고, 제8 트랜지스터(T8)는 N타입 트랜지스터일 수 있다.
제1 커패시터(C1)는 제3 회로부(CM3)의 제어 단자와 제2 전원 전압 라인(VGL)을 연결한다. 구체적으로, 제1 커패시터(C1)는 일전극이 제2 노드(N2)와 연결되고, 타전극이 제2 전원 전압 라인(VGL)에 연결될 수 있다.
상술한 바와 같이, 스테이지 회로(STi)는 적어도 하나의 P타입 트랜지스터 및 적어도 하나의 N타입 트랜지스터를 포함하는 CMOS 회로부를 포함할 수 있다. 이러한 CMOS 회로부에 포함된 P타입의 트랜지스터 및 N 타입의 트랜지스터는 공지의 제조 방법으로 제조될 수 있다.
도 5는 도 2에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 5에 있어서, 설명의 편의를 위해, j번째 데이터 선(Dj), i-1번째 주사선(Si-1), i번째 주사선(Si), 및 i+1번째 주사선(Si+1)에 접속된 하나의 화소를 도시하였다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 발광 소자(OLED) 및 상기 발광 소자(OLED)에 연결되어 상기 발광 소자(OLED)를 구동하는 화소 회로(PC)를 포함할 수 있다. 여기서, 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(OLED)의 애노드 전극은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 상기 발광 소자(OLED)의 캐소드 전극은 제2 구동 전원(ELVSS)에 접속될 수 있다.
발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정 휘도의 광을 생성할 수 있다. 발광 소자(OLED)로 전류가 흐를 수 있도록 전원 배선(PL)으로 인가되는 제1 구동 전원(ELVDD)은 제2 구동 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(ELVSS)에 접속되고, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드 전극에 접속된다. 본 발명의 일 실시예에 있어서, 제1 트랜지스터(T1)는 P타입의 트랜지스터로 구성될 수 있다.
이와 같은 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 구동 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터선(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 주사선(Si)에 접속된다. 본 발명의 일 실시예에 있어서, 제2 트랜지스터(T2)는 P타입의 트랜지스터로 구성될 수 있다.
이와 같은 제2 트랜지스터(T2)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 j번째 데이터선(Dj)과 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 주사선(Si)에 접속된다. 본 발명의 일 실시예에 있어서, 제3 트랜지스터(T3)는 P타입의 트랜지스터로 구성될 수 있다.
이와 같은 제3 트랜지스터(T3)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 주사선(Si-1)에 접속된다.
이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 주사 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급한다.
본 발명의 일 실시예에 있어서, 제4 트랜지스터(T4)는 터널링 전계 효과 트랜지스터로 구성될 수 있다. 터널링 전계 효과 트랜지스터는 비휘발성 메모리 소자가 아닌 스위칭 소자로서, 특히 문턱전압 이하 기울기(Subthreshold Swing: SS)를 낮추어 저전력 고에너지 효율을 가지며 스위칭 특성(예컨대, ON/OFF 비)을 향상시킬 수 있다. 이러한 터널링 전계 효과 트랜지스터는 P타입 트랜지스터 보다 오프 전류 특성이 우수할 수 있다. 터널링 전계 효과 트랜지스터는, 일반적으로 채널 영역 양측으로 서로 반대 극성을 갖는 불순물로 소스 영역 및 드레인 영역을 형성하는 비대칭 구조를 갖는다. 이에 대한 상세한 설명은 도 6을 통해 후술한다.
제4 트랜지스터(T4)가 터널링 전계 효과 트랜지스터로 구성되면, 제1 노드(N1)로부터 초기화 전원(Vint)으로 흐르는 누설 전류가 최소화될 수 있고, 이에 따라 원하는 휘도의 영상을 표시할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(ELVDD)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei)에 접속된다. 본 발명의 일 실시예에 있어서, 제5 트랜지스터(T5)는 P타입의 트랜지스터로 구성될 수 있다.
이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인 전극과 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어선(Ei)에 접속된다. 제6 트랜지스터(T6)는 P타입의 트랜지스터로 구성될 수 있다.
이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(OLED)의 애노드 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 주사선(Si+1)에 접속된다.
이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(OLED)의 애노드 전극으로 공급한다. 본 발명의 일 실시예에 있어서, 제7 트랜지스터(T7)는 P타입 트랜지스터로 구성될 수 있다.
상술한 바와 같이, 발광 소자(OLED)의 애노드 전극으로부터 초기화 전원(Vint)으로 공급되는 누설 전류가 최소화되면, 상기 발광 소자(OLED)에서 원하는 휘도의 빛을 생성할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
한편, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 초기화 전원(Vint)의 전압이 발광 소자(OLED)의 애노드 전극으로 공급되면, 상기 발광 소자(OLED)의 기생 커패시터가 방전될 수 있다.
초기화 전원(Vint)에 의하여 발광 소자(OLED)의 기생 커패시터가 방전되면, 제1 트랜지스터(T1)로부터 누설 전류가 공급되더라도 상기 발광 소자(OLED)는 비발광 상태로 설정될 수 있다. 즉, 제1 트랜지스터(T1)로부터의 누설 전류는 발광 소자(OLED)의 기생 커패시터를 선충전하고, 이에 따라 상기 발광 소자(OLED)의 기생 커패시터는 비발광 상태를 유지할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 화소(PXL)는 터널링 전계 효과 트랜지스터로 구성된 제4 트랜지스터(T4)와 P타입 트랜지스터로 구성된 제1 내지 제3 트랜지스터(T1 ~ T3)와 제5 내지 제7 트랜지스터(T5 ~ T7)를 포함할 수 있다. 실시예에 따라 화소(PXL)는 제3 트랜지스터(T3) 및/또는 제7 트랜지스터(T7)를 제4 트랜지스터(T4)와 함께 터널링 전계 효과 트랜지스터로 구성할 수도 있다.
도 6은 도 5에 도시된 하나의 화소를 상세하게 도시한 평면도이고, 도 7은 도 6의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 8은 도 7의 EA1 영역의 확대 단면도이며, 도 9는 도 6의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 6 내지 도 9에 있어서, 표시 영역에 제공된 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL)를 기준으로, 상기 하나의 화소(PXL)에 연결된 3개의 주사선(Si-1, Si, Si+1), 발광 제어선(Ei), 전원 배선(PL), 및 데이터선(Dj)을 도시하였다.
도 6 내지 도 9에 있어서, 설명의 편의를 위해, i-1번째 행의 주사선을 “i-1번째 주사선(Si-1)”으로, i번째 행의 주사선을 “i번째 주사선(Si)”으로, i+1번째 행의 주사선을 “i+1번째 주사선(Si+1)”으로, i번째 행의 발광 제어선을 "발광 제어선(Ei)"으로, j번째 열의 데이터선을 "데이터선(Dj)"으로, 그리고, j번째 열의 전원 배선을 "전원 배선(PL)"으로 표시한다.
도 1 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 및 화소(PXL)를 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexibility) 기판일 수 있다.
경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다.
가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다. 본 발명의 일 실시예에 있어서, 기판(SUB)은 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다.
배선부는 화소(PXL)에 신호를 제공하며, 주사선들(Si-1, Si, Si+1), 데이터선(Dj), 발광 제어선(Ei), 전원 배선(PL), 및 초기화 전원 배선(IPL)을 포함할 수 있다.
주사선들(Si-1, Si, Si+1)은 제1 방향(DR1)으로 연장될 수 있다. 주사선들(Si-1, Si, Si+1)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 주사선(Si-1), i번째 주사선(Si), 및 i+1번째 주사선(Si+1)을 포함할 수 있다.
주사선들(Si-1, Si, Si+1)에는 주사 신호가 공급될 수 있다. 예를 들면, i-1번째 주사선(Si-1)에는 i-1번째 주사 신호가 공급될 수 있고, i번째 주사선(Si)에는 i번째 주사 신호가 공급될 수 있으며, i+1번째 주사선(Si+1)에는 i+1번째 주사 신호가 공급될 수 있다.
발광 제어선(Ei)은 제1 방향(DR1)으로 연장되며 i번째 주사선(Si)과 i+1번째 주사선(Si+1) 사이에서 상기 i번째 주사선(Si) 및 상기 i+1번째 주사선(Si+1)과 각각 이격되도록 배치된다. 발광 제어선(Ei)에는 발광 제어 신호가 인가될 수 있다.
데이터선(Dj)은 제2 방향(DR2)으로 연장되며 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 데이터선(Dj)에는 데이터 신호가 인가될 수 있다.
전원 배선(PL)은 제2 방향(DR2)을 따라 연장될 수 있다. 전원 배선(PL)은 데이터선(Dj)과 이격되도록 배치될 수 있다. 전원 배선(PL)에는 제1 구동 전원(ELVDD)이 인가될 수 있다.
초기화 전원 배선(IPL)은 제1 방향(DR1)을 따라 연장될 수 있다. 초기화 전원 배선(IPL)은 i+1번째 주사선(Si+1)과 다음 행 화소의 i-1번째 주사선(Si-1) 사이에 제공될 수 있다. 초기화 전원 배선(IPL)에는 초기화 전원(Vint)이 인가될 수 있다.
화소(PXL)는 광을 방출하는 발광 소자(OLED) 및 상기 발광 소자(OLED)를 구동하는 화소 회로(PC)를 포함할 수 있다. 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 트랜지스터(T1 ~ T3), 제5 내지 제7 트랜지스터(T5 ~ T7)는 P타입 트랜지스터로 이루어질 수 있으며, 제4 트랜지스터(T4)는 터널링 전계 효과 트랜지스터로 이루어질 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 제1 연결 배선(CNL1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 소스 전극(SE4)과 연결될 수 있다.
제1 연결 배선(CNL1)은 제1 게이트 전극(GE1)과, 제3 드레인 전극(DE3), 및 제4 소스 전극(SE4) 사이를 연결할 수 있다. 제1 연결 배선(CNL1)의 일 단은 제1 컨택 홀(CH1)을 통해 제1 게이트 전극(GE1)에 연결되고, 그 타 단은 제2 컨택 홀(CH2)을 통해 제3 드레인 전극(DE3)과 제4 소스 전극(SE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 액티브 패턴(ACT1)과 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들어, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 상기 불순물이 도핑되지 않는 반도체층으로 이루어질 수 있다. 여기서, 불순물은 고농도의 p형 불순물을 포함할 수 있다. 실시예에 따라, 제1 액티브 패턴(ACT1)은 저농도의 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다.
이에 따라, 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이로 인해, 이후 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
제1 소스 전극(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결될 수 있다. 또한, 제1 드레인 전극(DE1)은 제3 트랜지스터(T3)의 소스 전극과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 i번째 주사선(Si)에 연결될 수 있다. 제2 게이트 전극(GE2)은 i번째 주사선(Si)의 일부로 제공되거나 상기 i번째 주사선(Si)으로부터 돌출된 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물은 고농도의 p형 불순물을 포함할 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩된 부분에 해당될 수 있다. 실시예에 따라, 제2 액티브 패턴(ACT2)은 저농도의 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제2 소스 전극(SE2)은 일 단이 제2 액티브 패턴(ACT2)에 연결되고, 타 단이 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)에 연결된다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다.
제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
본 발명의 일 실시예에서는, 설명의 편의를 위해 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3)으로, 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3)으로, 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3)으로, 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
제3 게이트 전극(GE3)은 i번째 주사선(Si)에 연결될 수 있다. 제3 게이트 전극(GE3)은 i번째 주사선(Si)의 일부로 제공되거나 상기 i번째 주사선(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나, 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 여기서, 제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 부분에 해당할 수 있으며, 불순물은 고농도의 p형 불순물을 포함할 수 있다. 실시예에 따라, 제3 액티브 패턴(ACT3)은 저농도의 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제3 소스 전극(SE3)의 일 단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 소스 전극(SE3)의 타 단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
제3 드레인 전극(DE3)의 일 단은 제3 액티브 패턴(ACT3)에 연결될 수 있다. 제3 드레인 전극(DE3)의 타 단은 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 또한, 제3 드레인 전극(DE3)은 제1 연결 배선(CNL1)과 제1 및 제2 컨택 홀(CH1, CH2)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 제3 트랜지스터와 마찬가지로 이중 게이트 구조로 제공될 수 있다. 즉, 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다.
제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
본 발명의 일 실시예에서는, 설명의 편의를 위해 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4)으로, 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4)으로, 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4)으로, 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
제4 게이트 전극(GE4)은 i-1번째 주사선(Si-1)에 연결될 수 있다. 제4 게이트 전극(GE4)은 i-1번째 주사선(Si-1)의 일부로 제공되거나 상기 i-1번째 주사선(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
제4 액티브 패턴(ACT4), 제4 소스 전극(SE4), 및 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 제4 액티브 패턴(ACT4)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 실시예에 따라, 제4 액티브 패턴(ACT4)은 저농도의 불순물이 도핑된 반도체층으로 이루어질 수도 있다.
제4 액티브 패턴(ACT4)은 제4 게이트 전극(GE4)과 중첩된 부분에 해당하며, 제4 트랜지스터(T4)의 채널 영역일 수 있다.
본 발명의 일 실시예에 있어서, 제4 소스 전극(SE4)과 제4 드레인 전극(DE4) 각각은 서로 반대의 도전형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일 예로, 제4 소스 전극(SE4)은 고농도의 p형 불순물이 도핑된 반도체층으로 이루어지고, 제4 드레인 전극(DE4)은 고농도의 n형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 즉, 제4a 및 제4b 소스 전극(SE4a, SE4b)은 고농도의 p형 불순물이 도핑된 반도체층으로 이루어지고, 제4a 및 제4b 드레인 전극(DE4a, DE4b)은 고농도의 n형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 이러한 경우, 제4a 및 제4b 액티브 패턴(ACT4a, ACT4b)은 불순물이 도핑되지 않은 진성 반도체층으로 이루어지거나 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제4 드레인 전극(DE4)의 일 단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 드레인 전극(DE4)의 타 단은 i-1번째 화소의 초기화 전원 배선(미도시) 및 상기 i-1번째 화소의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다.
제4 드레인 전극(DE4)과 초기화 전원 배선(IPL) 사이에 보조 연결 배선(AUX)이 제공될 수 있다.
보조 연결 배선(AUX)의 일 단은 제9 컨택 홀(CH9)을 통해 제4a 소스 전극(SE4a)과 연결될 수 있다. 보조 연결 배선(AUX)의 타 단은 i-1번째 행의 화소의 제8 컨택 홀(CH8)을 통해 상기 i-1번째 행의 화소의 초기화 전원 배선에 연결될 수 있다.
제4 소스 전극(SE4)의 일 단은 제4 액티브 패턴(ACT4)에 연결될 수 있다. 제4 소스 전극(SE4)의 타 단은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결된다. 구체적으로, 제4 소스 전극(SE4)에 포함된 제4b 소스 전극(SE4b)은 제3 드레인 전극(DE3)의 제3b 드레인 전극(DE3b)에 연결된다.
또한, 제4 소스 전극(SE4)은 제1 연결 배선(CNL1)과, 제1 및 제2 컨택 홀(CH1, CH2)을 통해 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
제4 트랜지스터(T4)는, 고농도의 p형 불순물이 도핑된 반도체층으로 이루어진 제4 소스 전극(SE4), 고농도의 n형 불순물이 도핑된 반도체층으로 이루어진 제4 드레인 전극(DE4), 진성 반도체층 또는 저농도의 p형 불순물이 도핑된 반도체층으로 이루어진 제4 액티브 패턴(ACT4), 및 게이트 절연층(GI)을 사이에 두고 상기 제4 액티브 패턴(ACT4) 상에 제공된 제4 게이트 전극(GE4)을 포함한 터널링 전계 효과 트랜지스터로 구성될 수 있다.
터널링 전계 효과 트랜지스터로 구성된 제4 트랜지스터(T4)에서, 제4 게이트 전극(GE4)에 온 전압이 인가되고, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)에 역바이어스 전압이 각각 인가되면, 채널 영역에 해당하는 제4 액티브 패턴(ACT4)과 제4 소스 전극(SE4) 사이에 에너지 밴드 경사를 갖는 접합(junction)이 형성되어 양자역학적 터널링(tunneling)에 의한 구동 전류가 흐르게 된다.
이러한, 제4 트랜지스터(T4)는, 오프(off) 상태에서 제4 소스 전극(SE4)과 제4 액티브 패턴(ACT4) 사이에 장벽(barrier)이 너무 넓어서 상기 제4 소스 전극(SE4)의 전자들이 상기 제4 액티브 패턴(ACT4)으로 주입(injection)되지 못한다. 즉, 제4 트랜지스터(T4)의 오프(off) 상태에서는 전자가 터널링(tunneling) 하지 못하기 때문에 아주 작은 누설 전류만 존재하게 된다. 결국, 터널링 전계 효과 트랜지스터로 구성된 제4 트랜지스터(T4)는 오프 전류 특성이 우수하기 때문에 초기화 전원(Vint)으로 흐르는 누설 전류를 최소화할 수 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 게이트 전극(GE5)은 발광 제어선(Ei)에 연결될 수 있다. 제5 게이트 전극(GE5)은 발광 제어선(Ei)의 일부로 제공되거나 상기 발광 제어선(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 일 예로, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지고, 제5 액티브 패턴(ACT5)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 여기서, 불순물은 고농도의 p형 불순물을 포함할 수 있다.
제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩된 부분에 해당할 수 있다. 실시예에 따라, 제5 액티브 패턴(ACT5)은 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수도 있다.
제5 소스 전극(SE5)의 일 단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 소스 전극(SE5)의 타 단은 제5 컨택 홀(CH5)을 통해 전원 배선(PL)에 연결될 수 있다.
제5 드레인 전극(DE5)의 일 단은 제5 액티브 패턴(ACT5)에 연결될 수 있다. 제5 드레인 전극(DE5)의 타 단은 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결될 수 있다.
제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
제6 게이트 전극(GE6)은 발광 제어선(Ei)에 연결될 수 있다. 제6 게이트 전극(GE6)은 발광 제어선(Ei)의 일부로서 제공되거나 상기 발광 제어선(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 제6 소스 전극(SE6) 및 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 제6 액티브 패턴(ACT6)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 여기서, 불순물은 고농도의 p형 불순물을 포함할 수 있다.
제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩된 부분에 해당할 수 있다. 실시예에 따라, 제6 액티브 패턴(ACT6)은 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제6 소스 전극(SE6)의 일 단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 소스 전극(SE6)의 타 단은 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결될 수 있다.
제6 드레인 전극(DE6)의 일 단은 제6 액티브 패턴(ACT6)에 연결될 수 있다. 제6 드레인 전극(DE6)의 타 단은 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
제7 게이트 전극(GE7)은 i+1번째 주사선(Si+1)에 연결될 수 있다. 제7 게이트 전극(GE7)은 i+1번째 주사선(Si+1)의 일부로 제공되거나 상기 i+1번째 주사선(Si+1)으로부터 돌출된 형상으로 제공될 수 있다.
제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 상기 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 제7 소스 전극(SE7) 및 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 제7 액티브 패턴(ACT7)은 상기 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 여기서, 불순물은 고농도의 p형 불순물을 포함할 수 있다.
제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩되는 부분에 해당할 수 있다. 실시예에 따라, 제7 액티브 패턴(ACT7)은 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다.
제7 소스 전극(SE7)의 일 단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 소스 전극(SE7)의 타 단은 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다.
제7 드레인 전극(DE7)의 일 단은 제7 액티브 패턴(ACT7)에 연결될 수 있다. 제7 드레인 전극(DE7)의 타 단은 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 화소의 제4 트랜지스터(미도시)의 제4 소스 전극에 연결될 수 있다.
제7 드레인 전극(DE7)과 i+1번째 행에 배치된 화소의 제4 트랜지스터(미도시)의 제4 소스 전극은 보조 연결 배선(AUX)과, 제8 및 제9 컨택 홀(CH8, CH9)을 통해 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 평면 상에서 볼 때 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)과의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스가 증가될 수 있다. 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상부 전극(UE)에는 제1 구동 전원(ELVDD)과 동일한 레벨의 전압이 인가될 수 있다. 상부 전극(UE)은 제1 게이트 전극(GE1)과 제1 연결 배선(CNL1)이 연결되는 제1 컨택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
발광 소자(OLED)는 제1 전극(AE), 제2 전극(CE), 및 두 전극(AE, CE) 사이에 제공된 발광층(EML)을 포함할 수 있다.
제1 전극(AE)은 화소(PXL)에 대응하는 발광 영역 내에 제공될 수 있다. 제1 전극(AE)은 제7 컨택 홀(CH7), 제10 컨택 홀(CH10), 및 제11 컨택 홀(CH11)을 통해 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결될 수 있다.
제7 컨택 홀(CH7)과 제10 컨택 홀(CH10) 사이에는 제2 연결 배선(CNL2) 및 브릿지 패턴(BRP)이 제공되며, 이러한 제2 연결 배선(CNL2)과 브릿지 패턴(BRP)을 통해 제6 드레인 전극(DE6), 제7 소스 전극(SE7), 및 제1 전극(AE)은 전기적으로 서로 연결할 수 있다.
상술한 바와 같이, 화소(PXL)에 포함된 제1 내지 제7 트랜지스터(T1 ~ T7) 중에서 제1 내지 제3 트랜지스터(T1 ~ T3)와 제5 내지 제7 트랜지스터(T5 ~ T7)는 P타입 트랜지스터로 구성되고 제4 트랜지스터(T4)는 터널링 전계 효과 트랜지스터로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 제4 트랜지스터(T4)는 제4 액티브 패턴(ACT4)과 제4 드레인 전극(DE4) 사이에 제공된 저농도 영역(LDD)을 더 포함할 수 있다. 구체적으로, 제4 트랜지스터(T4)는 제4a 액티브 패턴(ACT4a)과 제4a 드레인 전극(DE4a) 사이에 제공된 저농도 영역(LDD)과 제4b 액티브 패턴(ACT4b)과 제4b 드레인 전극(DE4b) 사이에 제공된 저농도 영역(LDD)을 포함할 수 있다. 저농도 영역(LDD)은 저농도의 n형 불순물이 도핑된 반도체층을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 저농도 영역(LDD)은 대략 0.2㎛ 내지 2㎛ 정도의 영역 내에 형성될 수 있다. 저농도 영역(LDD)을 형성하면, 제4b 드레인 전극(DE4b) 근방의 전계를 완화하여 핫 캐리어 주입에 의한 열화를 막을 수 있다.
하기에서는, 도 6 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
기판(SUB) 상에 버퍼층(BFL)이 제공될 수 있다. 버퍼층(BFL)은 제1 내지 제7 트랜지스터(T1 ~ T7)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
기판(SUB) 상에 반도체층이 제공될 수 있다. 여기서, 반도체층은 해당 트랜지스터의 액티브 패턴(또는 채널 영역), 소스 전극(또는 소스 영역), 및 드레인 전극(또는 드레인 영역)을 포함할 수 있다.
반도체층이 제공된 기판(SUB) 상에 게이트 절연층(GI)이 제공될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다.
게이트 절연층(GI) 상에 i-1번째 주사선(Si-1), i번째 주사선(Si), i+1번째 주사선(Si+1), 발광 제어선(Ei), 및 제1 내지 제7 게이트 전극(GE1 ~ GE7)이 제공될 수 있다. 제1 내지 제7 게이트 전극(GE1 ~ GE7) 각각은 해당 트랜지스터의 게이트 전극일 수 있다.
본 발명의 일 실시예에 있어서, 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 하부 전극(LE)이 될 수 있다. 제2 및 제3 게이트 전극(GE2, GE3)은 i번째 주사선(Si)과 일체로 형성될 수 있다. 제4 게이트 전극(GE4)은 i-1번째 주사선(Si-1)과 일체로 형성될 수 있다. 제7 게이트 전극(GE7)은 i+1번째 주사선(Si+1)과 일체로 형성될 수 있다. 제5 및 제6 게이트 전극(GE5, GE6)은 발광 제어선(Ei)과 일체로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제4 게이트 전극(GE4)은 터널링 전계 효과 트랜지스터로 구성되는 제4 트랜지스터(T4)의 게이트 전극으로, 제4a 및 제4b 게이트 전극(GE4a, GE4b)을 포함한다. 제4a 게이트 전극(GE4a)은 게이트 절연층(GI)을 사이에 두고 제4a 액티브 패턴(ACT4a) 상에 제공되고, 제4b 게이트 전극(GE4b)은 상기 게이트 절연층(GI)을 사이에 두고 제4b 액티브 패턴(ACT4b) 상에 제공된다.
본 발명의 일 실시예에 있어서, 제4a 게이트 전극(GE4a)은, 도 8에 도시된 바와 같이, 게이트 절연층(GI)에 접촉되는 하부 면(GE4a_1), 상기 하부 면(GE4a_1)의 상부 방향에서 상기 하부 면(GE4a_1)에 마주하는 상부 면(GE4a_2), 상기 하부 면(GE4a_1)과 상기 상부 면(GE4a_2)을 연결하는 제1 및 제2 측면(GE4a_3, GE4a_4)을 포함할 수 있다.
제4a 게이트 전극(GE4a)의 제1 측면(GE4a_3)은 제4a 액티브 패턴(ACT4a)과 저농도 영역(LDD) 사이의 제1 경계 지점(B1)에 대응하는 하부 면(GE4a_1)의 일측에서부터 상부 면(GE4a_2)의 일측으로 연장될 수 있다. 제4a 게이트 전극(GE4a)의 제1 측면(GE4a_3)은 제1 경사도(θ1)를 가지며 경사질 수 있다.
제4a 게이트 전극(GE4a)의 제2 측면(GE4a_4)은 제4a 액티브 패턴(ACT4a)과 제4a 소스 영역(SE4a) 사이의 제2 경계 지점(B2)에 대응하는 하부 면(GE4a_1)의 타측에서부터 상부 면(GE4a_2)의 타측으로 연장될 수 있다. 제4a 게이트 전극(GE4a)의 제2 측면(GE4a_4)은 제2 경사도(θ2)를 가지며 경사질 수 있다. 제4a 게이트 전극(GE4a)의 제1 측면(GE4a_3)의 제1 경사도(θ1)와 상기 제4a 게이트 전극(GE4a)의 제2 측면(GE4a_4)의 제2 경사도(θ2)는 상이할 수 있다. 예를 들어, 제2 경사도(θ2)가 제1 경사도(θ1)보다 클 수 있다. 즉, 제4a 게이트 전극(GE4a)의 제2 측면(GE4a_4)이 상기 제4a 게이트 전극(GE4a)의 제1 측면(GE4a_3)에 비해 가파른 경사를 가질 수 있다. 결국, 제4a 게이트 전극(GE4a)의 양 측면(GE4a_3, GE4a_4)은 상이한 테이퍼 형상을 갖게 된다.
본 발명의 일 실시예에 있어서, 제1 경사도(θ1)는 30° 내지 70° 정도 일 수 있으며, 제2 경사도(θ2)는 50° 내지 120° 정도일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 제4a 게이트 전극(GE4a)의 양 측면(GE4a_3, GE4a_4)이 상이한 테이퍼 형상을 갖는 것은, 저농도 영역(LDD)을 형성하는 공정 시 상기 제4a 게이트 전극(GE4a)의 제1 측면(GE4a_3)의 일부가 식각되기 때문이다. 이에 대한 상세한 설명은 도 10e를 통해 후술한다.
또한, 저농도 영역(LDD)을 형성하는 공정 시, 제4a 및 제4b 드레인 전극(DE4a, DE4b)에 대응되는 게이트 절연층(GI)의 일부가 식각될 수 있다. 이에 따라, 게이트 절연층(GI)은 제4a 및 제4b 드레인 전극(DE4a, DE4b)에 대응되는 영역의 두께(d1)가 상기 제4a 및 제4b 드레인 전극(DE4a, DE4b)을 제외한 나머지 구성에 대응되는 영역의 두께(d2)보다 얇을 수 있다. 일 예로, 도 8에 도시된 바와 같이, 게이트 절연층(GI)은 제4a 소스 전극(SE4a)에 대응하는 영역의 두께(d2)가 제4a 및 제4b 드레인 전극(DE4a, DE4b)에 대응하는 영역의 두께(d1)보다 두꺼울 수 있다.
주사선들(Si-1, Si, Si+1), 제1 내지 제7 게이트 전극(GE1 ~ GE7) 등이 제공된 기판(SUB) 상에는 제1 층간 절연층(ILD1)이 제공될 수 있다.
제1 층간 절연층(ILD1) 상에는 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 배선(IPL)이 제공될 수 있다.
상부 전극(UE)은 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)은 제1 층간 절연층(ILD1)을 사이에 두고 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 이룰 수 있다.
상부 전극(UE) 및 초기화 전원 배선(IPL)이 배치된 기판(SUB) 상에 제2 층간 절연층(ILD2)이 제공될 수 있다.
제2 층간 절연층(ILD2) 상에는 제1 및 제2 연결 배선(CNL1, CNL2), 보조 연결 배선(AUX), 데이터선(Dj), 전원 배선(PL)이 제공될 수 있다.
제1 연결 배선(CNL1)은 제1 및 제2 층간 절연층(ILD1, ILD2)을 순차적으로 관통하는 제1 컨택 홀(CH1)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 제1 연결 배선(CNL1)은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제2 컨택 홀(CH2)을 통해 제3b 드레인 전극(DE3b)과 제4b 소스 전극(SE4b)에 연결될 수 있다.
제2 연결 배선(CNL2)은 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)과 제1 전극(AE) 사이에서 상기 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)과 상기 제1 전극(AE)을 연결하는 매개체로 제공되는 패턴일 수 있다. 제2 연결 배선(CNL2)은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제7 컨택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결될 수 있다.
보조 연결 배선(AUX)은 제2 층간 절연층(ILD2)을 관통하는 제8 컨택 홀(CH8)을 통해 초기화 전원 배선(IPL)에 연결될 수 있다. 또한, 보조 연결 배선(AUX)은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제9 컨택 홀(CH9)을 통해 제4a 소스 전극(SE4a) 및 i-1번째 행에 배치된 화소의 제7 드레인 전극에 연결될 수 있다.
데이터선(Dj)은 게이트 절연층(GI), 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제6 컨택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
전원 배선(PL)은 제2 층간 절연층(ILD2)을 관통하는 제3 및 제4 컨택 홀(CH3, CH4)을 통해 상부 전극(UE)에 연결될 수 있다. 또한, 전원 배선(PL)은 게이트 절연층(GI)과, 제1 및 제2 층간 절연층(ILD1, ILD2)을 관통하는 제5 컨택 홀(CH5)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
제1 및 제2 연결 배선(CNL1, CNL2), 보조 연결 배선(AUX), 데이터선(Dj), 및 전원 배선(PL) 상에는 제3 층간 절연층(ILD3)이 제공될 수 있다. 제3 층간 절연층(ILD3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
제3 층간 절연층(ILD3) 상에는 브릿지 패턴(BRP)이 제공될 수 있다. 브릿지 패턴(BRP)은 제3 층간 절연층(ILD3)을 관통하는 제10 컨택 홀(CH10)을 통해 제2 연결 배선(CNL2)에 연결될 수 있다.
브릿지 패턴(BRP) 상에 보호층(PSV)이 제공될 수 있다.
보호층(PSV) 상에는 제1 전극(AE)이 제공될 수 있다. 제1 전극(AE)은 보호층(PSV)을 관통하는 제11 컨택 홀(CH11)을 통해 브릿지 패턴(BRP)에 연결될 수 있다. 브릿지 패턴(BRP)은 제10 컨택 홀(CH10)을 통해 제2 연결 배선(CNL2)에 연결되므로, 제1 전극(AE)은 상기 브릿지 패턴(BRP) 및 상기 제2 연결 배선(CNL2)을 통해 최종적으로 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결될 수 있다.
제1 전극(AE)이 형성된 기판(SUB) 상에는 각 화소(PXL)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 제1 전극(AE)의 상면을 노출하며 화소(PXL)의 둘레를 따라 기판(SUB)으로부터 돌출될 수 있다. 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다.
제1 전극(AE)의 노출된 상면 상에는 발광층(EML)이 제공될 수 있다. 발광층(EML) 상에는 제2 전극(CE)이 제공될 수 있다.
발광층(EML)은 제1 전극(AE)의 노출된 표면 상에 배치될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer)을 포함하는 다층 박막 구조를 가질 수 있다. 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 광 생성층(light generation layer), 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer), 및 전자를 주입하는 전자 주입층(electron injection layer)을 구비할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다. 정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 발광 영역들에서 연결되는 공통막일 수 있다.
제2 전극(CE) 상에는 상기 제2 전극(CE)을 커버하는 박막 봉지 필름(TFE)이 제공될 수 있다.
박막 봉지 필름(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 박막 봉지 필름(TFE)은 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지 필름(TFE)은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지 필름(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 실시예에 따라, 박막 봉지 필름(TFE)은 발광 소자(OLED) 상에 배치되고 실런트를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치는 박막 봉지 필름(TFE) 상에 제공되는 터치 센서(미도시)를 더 포함할 수 있다. 터치 센서는 기판(SUB)의 영상이 출사되는 방향의 면 상에 배치되어 사용자의 터치 입력을 수신할 수 있다. 터치 센서는 사용자의 손이나 별도의 입력 수단을 통해 표시 장치로의 터치 이벤트를 인식할 수 있다.
도 10a 내지 도 10o는 도 7에 도시된 표시 장치의 제조 방법을 순차적으로 나타난 단면도들이다.
도 1 내지 도 10a를 참조하면, 기판(SUB)이 제공될 수 있다.
기판(SUB)은 SiO2를 주성분으로 하는 투명한 유기 재질 또는 투명한 플라스틱 재질로 이루어질 수 있다. 기판(SUB) 상에 버퍼층(BFL)이 제공될 수 있다. 버퍼층(BFL)은 실시예에 따라 생략될 수도 있다.
버퍼층(BFL) 상에 반도체 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 기판(SUB)의 표시 영역(DA) 및 비표시 영역(NDA)에 각각 반도체층(SCL)을 형성한다.
반도체 물질층은 실리콘(Si), 즉, 비정질 실리콘(a-Si)으로 구성될 수 있으며, 또는 폴리 실리콘(p-Si)으로 구성될 수도 있다. 반도체 물질층이 비정질 실리콘(a-Si)으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다.
실시예에 따라, 반도체 물질층은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
이러한 반도체층(SCL)에 보론(B) 등을 포함하는 p형 불순물을 도핑하여 표시 영역(DA)에 배치된 화소(PXL)에 포함된 P타입 트랜지스터의 채널 영역에 해당하는 반도체층을 형성한다. 이때, 보론(B) 이온을 도우즈량 0.1E12/㎠ ~ 7E12/㎠ 정도로 하여 반도체층(SCL)에 이온 주입한다.
이와 동시에, 도면에 직접적으로 도시하지 않았으나 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 적어도 하나의 P타입 트랜지스터(T1, T3, T5, T7)의 채널 영역에 해당하는 반도체층이 형성될 수 있다. 이때, CMOS 회로부(CM ~ CM4)에 포함된 적어도 하나의 N타입 트랜지스터(T2, T4, T6, T8)의 채널 영역은 감광 패턴(미도시)으로 커버될 수 있다.
도 1 내지 도 10b를 참조하면, 반도체층(SCL)을 포함한 기판(SUB) 상에 감광 물질(미도시)을 증착한 후, 마스크 공정을 진행하여 제1 감광 패턴(PRP1)을 형성한다. 제1 감광 패턴(PRP1)은 반도체층(SCL)의 일부를 외부로 노출하는 제1 개구부(OP1)를 포함한다.
제1 개구부(OP1)에 의해 노출된 반도체층(SCL)에 보론(B) 등을 포함하는 불순물을 도핑하여 표시 영역(DA)에 배치된 화소(PXL)에 포함된 터널링 전계 효과 트랜지스터의 채널 영역에 해당하는 반도체층(SCL1, 이하 '제1 반도체층'이라 함)을 형성한다. 이때, 보론(B) 이온을 도우즈량 0.1E12/㎠ ~ 7E12/㎠ 정도로 하여 제1 개구부(OP1)에 의해 노출된 반도체층(SCL)에 이온 주입한다.
이와 동시에, 도면에 직접적으로 도시하지 않았으나 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 N타입 트랜지스터들(T2, T4, T6, T8)의 채널 영역에 해당하는 반도체층이 형성될 수 있다. 이때, CMOS 회로부(CM1 ~ CM4)에 포함된 P타입 트랜지스터(T1, T3, T5, T7)의 채널 영역은 제1 감광 패턴(PRP)으로 커버될 수 있다.
이어, 제1 감광 패턴(PRP1)을 제거한다.
도 1 내지 도 10c를 참조하면, 기판(SUB) 전(全)면에 게이트 절연층(GI)을 증착하고, 상기 게이트 절연층(GI) 상에 도전층(CL)을 형성한다. 도전층(CL)은 기판(SUB)의 표시 영역(DA) 및 비표시 영역(NDA)에 모두 형성될 수 있다.
도 1 내지 도 10d를 참조하면, 도전층(CL) 상에 감광 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 도전층(CL)의 일부를 외부로 노출하는 제2 개구부(OP2)를 포함하는 제2 감광 패턴(PRP2)을 형성한다.
이어, 제2 감광 패턴(PRP2)을 식각 마스크로 사용하여 제2 개구부(OP2)에 대응되는 도전층(CL)의 일부를 제거하여 도전 패턴(CP)을 형성함과 동시에 게이트 절연층(GI)의 일 영역(A)을 외부로 노출한다.
연속하여, 외부로 노출된 게이트 절연층(GI)의 일 영역(A)에 대응되는 반도체층(SCL)에 고농도의 n형 불순물을 도핑하여 도전성을 갖는 제4a 및 제4b 드레인 전극(DE4a, DE4b)을 형성한다. 제4a 및 제4b 드레인 전극(DE4a, DE4b)은 표시 영역(DA)에 배치된 화소(PXL)에 포함된 터널링 전계 효과 트랜지스터의 드레인 영역에 해당한다. n형 불순물은 최외각 전자가 5개인 인(P), 비소(As), 안티몬(Sb) 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, n형 불순물은 인(P)을 포함할 수 있다. 이때, 인(P) 이온을 도우즈량 1.0E12/㎠ ~ 1E16/㎠ 정도로 하여 해당 반도체층(SCL)에 이온 주입한다.
이와 동시에, 도면에 직접적으로 도시하지 않았으나 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 N타입 트랜지스터들(T2, T4, T6, T8)의 도전성을 갖는 소스 및 드레인 전극이 형성될 수 있다.
도 1 내지 도 10e, 및 도 10f를 참조하면, 애싱(ashing) 공정을 진행하여 제2 감광 패턴(PRP2)과 그 하부에 배치된 도전 패턴(CP)을 식각한다.
애싱(ashing) 공정으로 인해, 제2 감광 패턴(PRP2)의 일부가 식각된 제2 감광 식각 패턴(PRP2')이 형성되고, 이와 동시에 도전 패턴(CP)의 일부가 식각된 도전 식각 패턴(CP')이 형성될 수 있다. 제2 감광 패턴(PRP2)과 도전 패턴(CP)이 식각됨에 따라, 제2 개구부(OP2)는 폭 및/또는 크기가 확장될 수 있다.
폭 및/또는 크기가 확장된 제2 개구부(OP2)에 의해 게이트 절연층(GI)의 일부가 추가적으로 외부로 노출될 수 있다. 외부로 노출되는 게이트 절연층(GI)의 일부는 제1 반도체층(SCL1)의 일부에 대응되는 영역을 포함할 수 있다.
애싱(ashing) 공정을 진행할 때, 제2 개구부(OP2)에 의해 외부로 노출된 게이트 절연층(GI)의 일 영역(A)은 식각되어 도 8에 도시된 바와 같이 두께가 얇아질 수 있다. 이로 인해, 제4a 및 제4b 드레인 전극(DE4a, DE4b)에 대응되는 게이트 절연층(GI)의 일 영역(A)의 두께와 상기 게이트 절연층(GI)의 일 영역(A)을 제외한 나머지 영역의 두께가 상이해질 수 있다. 본 발명의 일 실시예에 있어서, 애싱(ashing) 공정을 진행할 때 게이트 절연층(GI)의 일 영역(A)은 상기 게이트 절연층(GI)의 두께에서 수Å 정도 식각될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 애싱(ashing) 공정의 진행 시간, 게이트 절연층(GI)의 두께 등에 따라 상기 게이트 절연층(GI)의 일 영역(A)의 식각 정도는 달라질 수 있다.
또한, 애싱(ashing) 공정을 진행할 때, 제2 감광 패턴(PRP2)의 일부가 식각되면서 상기 제2 감광 패턴(PRP2)에 커버되지 않은 도전 패턴(CP)의 일 측면이 식각된다. 이에 따라, 도전 식각 패턴(CP')의 일 측면은 경사질 수 있다.
애싱(ashing) 공정을 진행한 후, 제2 감광 식각 패턴(PRP2')과 도전 식각 패턴(CP')을 마스크로 사용하여 외부로 노출된 게이트 절연층(GI)의 일 부에 대응되는 반도체층(SCL)에 저농도의 인(P), 비소(As), 안티몬(Sb) 등을 포함하는 n형 불순물을 도핑하여 도 10f에 도시된 바와 같이, 표시 영역(DA)에 배치된 화소(PXL)에 포함된 터널링 전계 효과 트랜지스터의 저농도 영역(LDD)을 형성한다.
이와 동시에, 도면에 직접적으로 도시하지 않았으나 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 N타입 트랜지스터(T2, T4, T6, T8)의 저농도 영역을 형성한다.
이어, 제2 감광 식각 패턴(PRP2')을 기판(SUB) 상에서 제거한다.
도 1 내지 도 10g를 참조하면, 도전 식각 패턴(CP') 상에 감광 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 도전 식각 패턴(CP')의 일부를 외부로 노출하는 제3 개구부(OP3)를 포함하는 제3 감광 패턴(PRP3)을 형성한다.
제3 감광 패턴(PRP3)은 표시 영역(DA)에 배치된 화소(PXL)의 터널링 전계 효과 트랜지스터의 제4a 및 제4b 드레인 전극(DE4a, DE4b)과, 저농도 영역(LDD)과, 제1 반도체층(SCL1)을 커버할 수 있다.
이와 동시에, 도면에 직접적으로 도시하지 않았으나 제3 감광 패턴(PRP3)은 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 N타입 트랜지스터들(T2, T4, T6, T8)의 채널 영역, 소스 전극, 드레인 전극, 및 저농도 영역을 커버할 수 있다.
도 1 내지 도 10h를 참조하면, 제3 감광 패턴(PRP3)을 식각 마스크로 사용하여 제3 개구부(OP3)에 대응되는 도전 식각 패턴(CP')을 제거하여 게이트 패턴들을 형성함과 동시에 게이트 절연층(GI)의 일부를 외부로 노출한다. 상술한 공정에 의해 제3 감광 패턴(PRP3)의 일부가 제거되어 제3 감광 식각 패턴(PRP')이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 게이트 패턴은 표시 영역(DA)에 배치된 화소(PXL)에 포함된 제1 내지 제7 게이트 전극(GE1 ~ GE7), 스토리지 커패시터(Cst)의 하부 전극(LE), 주사선들(Si-1, Si, Si+1), 발광 제어선(Ei)을 포함할 수 있다. 또한, 게이트 패턴은 비표시 영역(DA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 P타입 트랜지스터들(T1, T3, T5, T7) 및 N타입 트랜지스터들(T2, T4, T6, T8) 각각의 게이트 전극을 포함할 수 있다.
식각 공정을 진행할 때, 도전 식각 패턴(CP')의 측면은 제3 감광 식각 패턴(PRP3')과 대응되는 형상으로 식각될 수 있다. 이에 따라, 게이트 패턴의 양 측면은 경사질 수 있다. 즉, 게이트 패턴은 테이퍼 형상을 가질 수 있다. 특히, 표시 영역(DA)에 배치된 화소(PXL)에 포함된 제4a 게이트 전극(GE4a)은 양 측면이 서로 상이한 경사도를 가지며 경사질 수 있다. 즉, 제4a 게이트 전극(GE4a)의 양 측면은 상이한 테이퍼 형상을 가질 수 있다.
상술한 제조 공정을 통해 비표시 영역(DA)에 배치된 주사 구동부(SDV)에는 N타입 트랜지스터인 제2, 제4, 제6, 및 제8 트랜지스터(T2, T4, T6, T8)가 형성될 수 있다.
도 1 내지 도 10i를 참조하면, 제3 감광 식각 패턴(PRP3')을 마스크로 사용하여 외부로 노출된 게이트 절연층(GI)에 대응되는 반도체층(SCL)에 고농도의 p형 불순물을 도핑한다. p형 불순물은 최외각 전자가 3개인 알루미늄(Al), 갈륨(Ga), 인듐(In), 보론(B) 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, p형 불순물은 보론(B)을 포함할 수 있다. 이때, 보론(B) 이온을 도우즈량 1.0E12/㎠ ~ 1E16/㎠ 정도로 하여 해당 반도체층(SCL)에 이온 주입한다.
반도체층(SCL)에 고농도의 p형 불순물을 도핑함에 따라, 도전성을 갖는 제1, 제2, 제3a, 제3b, 제4a, 제4b, 제5, 제6, 제7 소스 전극(SE1, SE2, SE3a, SE3b, SE4a, SE4b, SE5, SE6, SE7)이 형성될 수 있다. 이와 동시에, 제1, 제2, 제3a, 제3b, 제5, 제6, 및 제7 드레인 전극(DE1, DE2, DE3a, DE3b, DE5, DE6, DE7)이 형성될 수 있다.
제1 게이트 전극(GE1)으로 인해, 고농도의 p형 불순물이 도핑되지 않는 반도체층(SCL)은 제1 액티브 패턴(ACT1)이 될 수 있다. 제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역에 해당하는 반도체층일 수 있다. 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 P타입 트랜지스터인 제1 트랜지스터(T1)를 구성할 수 있다.
제2 게이트 전극(GE2)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 반도체층(SCL)은 제2 액티브 패턴(ACT2)이 될 수 있다. 제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역에 해당하는 반도체층일 수 있다. 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 P타입 트랜지스터인 제2 트랜지스터(T2)를 구성할 수 있다.
제3a 게이트 전극(GE3a)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 반도체층(SCL)은 제3a 액티브 패턴(ACT3a)이 될 수 있다. 제3a 액티브 패턴(ACT3a)은 제3a 트랜지스터(T3a)의 채널 영역에 해당하는 반도체층일 수 있다. 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)은 P타입 트랜지스터인 제3a 트랜지스터(T3a)를 구성할 수 있다.
제3b 게이트 전극(GE3b)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 반도체층(SCL)은 제3b 액티브 패턴(ACT3b)이 될 수 있다. 제3b 액티브 패턴(ACT3b)은 제3b 트랜지스터(T3b)의 채널 영역에 해당하는 반도체층일 수 있다. 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)은 P타입 트랜지스터인 제3b 트랜지스터(T3b)를 구성할 수 있다.
제4a 게이트 전극(GE4a)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 제1 반도체층(SCL1)은 제4a 액티브 패턴(ACT4a)이 될 수 있다. 제4a 액티브 패턴(ACT4a)은 제4a 트랜지스터(T4a)의 채널 영역에 해당하는 반도체층일 수 있다. 상술한 바와 같이, 제4a 소스 전극(SE4a)에는 고농도의 p형 불순물이 도핑되고, 제4a 드레인 전극(DE4a)에는 고농도의 n형 불순물이 도핑된다. 따라서, 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)은 터널링 전계 효과 트랜지스터인 제4a 트랜지스터(T4a)를 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제4a 트랜지스터(T4a)는 제4a 액티브 패턴(ACT4a)과 제4a 드레인 전극(DE4a) 사이에 제공된 저농도 영역(LDD)을 포함할 수 있다.
제4b 게이트 전극(GE4b)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 제1 반도체층(SCL1)은 제4b 액티브 패턴(ACT4b)이 될 수 있다. 제4b 액티브 패턴(ACT4b)은 제4b 트랜지스터(T4b)의 채널 영역에 해당하는 반도체층일 수 있다. 상술한 바와 같이, 제4b 소스 전극(SE4b)에는 고농도의 p형 불순물이 도핑되고, 제4b 드레인 전극(DE4b)에는 고농도의 n형 불순물이 도핑된다. 따라서, 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)은 터널링 전계 효과 트랜지스터인 제4b 트랜지스터(T4b)를 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제4b 트랜지스터(T4b)는 제4b 액티브 패턴(ACT4b)과 제4b 드레인 전극(DE4b) 사이에 제공된 저농도 영역(LDD)을 포함할 수 있다.
제5 게이트 전극(GE5)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 반도체층(SCL)은 제5 액티브 패턴(ACT5)이 될 수 있다. 제5 액티브 패턴(ACT5)은 제5 트랜지스터(T5)의 채널 영역에 해당하는 반도체층일 수 있다. 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)은 P타입 트랜지스터인 제5 트랜지스터(T5)를 구성할 수 있다.
제6 게이트 전극(GE6)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 반도체층(SCL)은 제6 액티브 패턴(ACT6)이 될 수 있다. 제6 액티브 패턴(ACT6)은 제6 트랜지스터(T6)의 채널 영역에 해당하는 반도체층일 수 있다. 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)은 P타입 트랜지스터인 제6 트랜지스터(T6)를 구성할 수 있다.
제7 게이트 전극(GE7)으로 인해, 고농도의 p형 불순물이 도핑되지 않은 반도체층(SCL)은 제7 액티브 패턴(ACT7)이 될 수 있다. 제7 액티브 패턴(ACT7)은 제7 트랜지스터(T7)의 채널 영역에 해당하는 반도체층일 수 있다. 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)은 P타입 트랜지스터인 제7 트랜지스터(T7)를 구성할 수 있다.
이와 동시에, 도면에 직접적으로 도시하지 않았으나 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 P타입 트랜지스터의 도전성을 갖는 소스 및 드레인 전극이 형성될 수 있다. 이로 인해, CMOS 회로부(CM1 ~ CM4)에 포함된 P타입 트랜지스터인 제1, 제3, 제5, 및 제7 트랜지스터들(T1, T3, T5, T7)이 최종적으로 형성될 수 있다.
이어, 제3 감광 식각 패턴(PRP3')을 기판(SUB) 상에서 제거한다.
상술한 제조 공정을 통해, 표시 영역(DA)에 배치된 화소(PXL)에는 최종적으로 P타입 트랜지스터인 제1 내지 제3 트랜지스터(T1 ~ T3)와 제5 내지 제7 트랜지스터(T5 ~ T7)가 형성되고, 터널링 전계 효과 트랜지스터인 제4 트랜지스터(T4)가 형성될 수 있다.
또한, 상술한 제조 공정을 통해 비표시 영역(DA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에는 P타입 트랜지스터인 제1, 제3, 제5, 및 제7 트랜지스터(T1, T3, T5, T7)가 형성될 수 있다.
결국, 표시 영역(DA)에 배치된 화소(PXL)에 포함된 제1 내지 제7 트랜지스터(T1 ~ T7)는 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 제1 내지 제8 트랜지스터(T1 ~ T8)와 동일한 공정으로 형성될 수 있다. 특히, 표시 영역(DA)에 배치된 화소(PXL)에 포함된 터널링 전계 효과 트랜지스터로 구성된 제4 트랜지스터(T4)는 비표시 영역(NDA)에 배치된 주사 구동부(SDV)의 CMOS 회로부(CM1 ~ CM4)에 포함된 N타입 트랜지스터들(T2, T4, T6, T8)과 P타입 트랜지스터들(T1, T3, T5, T7)의 제조 공정과 동일한 공정으로 형성될 수 있다.
이에 따라, 별도의 추가 공정 없이 터널링 전계 효과 트랜지스터로 구성된 제4 트랜지스터(T4)를 화소(PXL) 내에 형성할 수 있다.
도 1 내지 도 10j를 참조하면, 기판(SUB) 상에 제1 층간 절연층(ILD1)을 형성한다. 제1 층간 절연층(ILD1)은 무기 재료를 포함한 무기 절연막일 수 있다.
제1 층간 절연층(ILD1) 상에 도전 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 초기화 전원 배선(IPL) 및 스토리지 커패시터(Cst)의 상부 전극(UE)을 형성한다.
도 1 내지 도 10k를 참조하면, 상부 전극(UE) 등이 형성된 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제2 층간 절연층(ILD2)을 형성한다. 제2 층간 절연층(ILD2)은 초기화 전원 배선(IPL)의 일부를 노출하는 제8 컨택 홀(CH8)을 포함할 수 있다.
상술한 마스크 공정에 의해, 제2 층간 절연층(ILD2)의 일부와 그 하부에 배치된 제1 층간 절연층(ILD1)의 일부가 제거되어 제7 소스 전극(SE7)을 노출하는 제7 컨택 홀(CH7) 및 제3b 드레인 전극(DE3b)을 노출하는 제2 컨택 홀(CH2)이 형성될 수 있다.
연속하여, 제2 층간 절연층(ILD2) 상에 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제1 및 제2 연결 배선(CNL1, CNL2), 전원 배선(PL), 보조 연결 배선(AUX), 및 데이터선(Dj)을 형성한다.
제1 연결 배선(CNL1)은 제2 컨택 홀(CH2)을 통해 제3b 드레인 전극(DE3b)에 연결될 수 있다. 제2 연결 배선(CNL2)은 제7 컨택 홀(CH7)을 통해 제7 소스 전극(SE7)에 연결될 수 있다. 보조 연결 배선(AUX)은 제8 컨택 홀(CH8)을 통해 초기화 전원 배선(IPL)에 연결될 수 있다.
도 1 내지 도 10l을 참조하면, 제1 및 제2 연결 배선(CNL1, CNL2) 등이 형성된 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제3 층간 절연층(ILD3)을 형성한다. 제3 층간 절연층(ILD3)은 제2 연결 배선(CNL2)의 일부를 노출하는 제10 컨택 홀(CH10)을 포함할 수 있다.
이어, 제3 층간 절연층(ILD3) 상에 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 브릿지 패턴(BRP)을 형성한다. 브릿지 패턴(BRP)은 제10 컨택 홀(CH10)을 통해 제2 연결 배선(CNL2)에 연결될 수 있다.
도 1 내지 도 10m을 참조하면, 브릿지 패턴(BRP)이 형성된 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 보호층(PSV)을 형성한다. 보호층(PSV)은 브릿지 패턴(BRP)의 일부를 노출하는 제11 컨택 홀(CH11)을 포함할 수 있다.
이어, 보호층(PSV) 상에 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제1 전극(AE)을 형성한다. 제1 전극(AE)은 제11 컨택 홀(CH11)을 통해 브릿지 패턴(BRP)에 연결될 수 있다.
도 1 내지 도 10m을 참조하면, 브릿지 패턴(BRP)이 형성된 기판(SUB) 상에 절연 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 보호층(PSV)을 형성한다. 보호층(PSV)은 브릿지 패턴(BRP)의 일부를 노출하는 제11 컨택 홀(CH11)을 포함할 수 있다.
이어, 보호층(PSV) 상에 도전성 물질층(미도시)을 증착한 후, 마스크 공정을 진행하여 제1 전극(AE)을 형성한다. 제1 전극(AE)은 제11 컨택 홀(CH11)을 통해 브릿지 패턴(BRP)에 연결될 수 있다.
도 1 내지 도 10o를 참조하면, 발광 소자(OLED)가 형성된 기판(SUB) 상에 박막 봉지 필름(TFE)을 형성한다.
도 11은 본 발명의 일 실시예에 따른 하나의 화소를 나타내는 등가회로도이고, 도 12는 도 11에 도시된 하나의 화소를 상세하게 도시한 평면도이다.
도 11 및 도 12에 도시된 화소는, 제4 트랜지스터와 더불어 제3 트랜지스터도 터널링 전계 효과 트랜지스터로 구성되는 점을 제외하고는 도 5 및 도 6의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 11 및 도 12의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 발광 소자(OLED) 및 상기 발광 소자(OLED)를 구동하는 화소 회로(PC)를 포함할 수 있다. 화소 회로(PC)는 제1 내지 제7 트랜지스터(T1 ~ T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 트랜지스터(T1, T2), 제5 내지 제7 트랜지스터(T5 ~ T7)는 P타입의 박막 트랜지스터로 이루어질 수 있으며, 제3 및 제4 트랜지스터(T3, T4)는 터널링 전계 효과 트랜지스터로 이루어질 수 있다.
제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있으며, 제3a 및 제3b 트랜지스터(T3a, T3b)를 포함할 수 있다.
제3a 트랜지스터(T3a)는 제3a 액티브 패턴(ACT3a), 제3a 게이트 전극(GE3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다. 여기서, 제3a 소스 전극(SE3a)은 고농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있고, 제3a 드레인 전극(DE3a)는 고농도의 n형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제3a 액티브 패턴(ACT3a)은 불순물이 도핑되지 않거나 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제3a 트랜지스터(T3a)는 제3a 액티브 패턴(ACT3a)과 제3a 드레인 전극(DE3a) 사이에 제공된 저농도 영역(LDD)을 더 포함할 수 있다.
제3b 트랜지스터(T3b)는 제3b 액티브 패턴(ACT3b), 제3b 게이트 전극(GE3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 여기서, 제3b 소스 전극(SE3b)은 고농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있고, 제3b 드레인 전극(DE3b)는 고농도의 n형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제3b 액티브 패턴(ACT3b)은 불순물이 도핑되지 않거나 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제3b 트랜지스터(T3b)는 제3b 액티브 패턴(ACT3b)과 제3b 드레인 전극(DE3b) 사이에 제공된 저농도 영역(LDD)을 더 포함할 수 있다.
상술한 제3a 및 제3b 트랜지스터(T3a, T3b)를 포함한 제3 트랜지스터(T3)는, 고농도의 p형 불순물이 도핑된 반도체층으로 이루어진 제3 소스 전극(SE3), 고농도의 n형 불순물이 도핑된 반도체층으로 이루어진 제3 드레인 전극(DE3), 진성 반도체층 또는 저농도의 p형 불순물이 도핑된 반도체층으로 이루어진 제3 액티브 패턴(ACT3), 및 게이트 절연층(도 7의 GI 참고)을 사이에 두고 상기 제3 액티브 패턴(ACT3) 상에 제공된 제3 게이트 전극(GE3)을 포함한 터널링 전계 효과 트랜지스터로 구성될 수 있다.
제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있으며, 제4a 및 제4b 트랜지스터(T4a, T4b)를 포함할 수 있다.
제4a 트랜지스터(T4a)는 제4a 액티브 패턴(ACT4a), 제4a 게이트 전극(GE4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함할 수 있다. 여기서, 제4a 소스 전극(SE4a)은 고농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있고, 제4a 드레인 전극(DE4a)는 고농도의 n형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제4a 액티브 패턴(ACT4a)은 불순물이 도핑되지 않거나 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제4a 트랜지스터(T4a)는 제4a 액티브 패턴(ACT4a)과 제4a 드레인 전극(DE4a) 사이에 제공된 저농도 영역(LDD)을 더 포함할 수 있다.
제4b 트랜지스터(T4b)는 제4b 액티브 패턴(ACT4b), 제4b 게이트 전극(GE4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 여기서, 제4b 소스 전극(SE4b)은 고농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있고, 제4b 드레인 전극(DE4b)은 고농도의 n형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제4b 액티브 패턴(ACT4b)은 불순물이 도핑되지 않거나 저농도의 p형 불순물이 도핑된 반도체층으로 이루어질 수 있다. 또한, 제4b 트랜지스터(T4b)는 제4b 액티브 패턴(ACT4b)과 제4b 드레인 전극(DE4b) 사이에 제공된 저농도 영역(LDD)을 더 포함할 수 있다.
상술한 제4a 및 제4b 트랜지스터(T4a, T4b)를 포함한 제4 트랜지스터(T4)는, 고농도의 p형 불순물이 도핑된 반도체층으로 이루어진 제4 소스 전극(SE4), 고농도의 n형 불순물이 도핑된 반도체층으로 이루어진 제4 드레인 전극(DE4), 진성 반도체층 또는 저농도의 p형 불순물이 도핑된 반도체층으로 이루어진 제4 액티브 패턴(ACT4), 및 게이트 절연층(GI)을 사이에 두고 상기 제4 액티브 패턴(ACT4) 상에 제공된 제4 게이트 전극(GE4)을 포함한 터널링 전계 효과 트랜지스터로 구성될 수 있다.
상술한 바와 같이, 제3 및 제4 트랜지스터(T3, T4)를 터널링 전계 효과 트랜지스터로 구성할 경우, 상기 터널링 전계 효과 트랜지스터의 우수한 오프 전류 특성으로 인해 해당 트랜지스터의 누설 전류가 최소화되어 상기 해당 트랜지스터의 전기적 특성이 향상될 수 있다.
도면에 직접적으로 도시하지 않았으나, 실시예에 따라, 제7 트랜지스터(T7)도 터널링 전계 효과 트랜지스터로 구성하여 초기화 전원 배선(IPL)으로부터 발광 소자(OLED)로 흐르는 누설 전류를 최소화할 수 있다. 제7 트랜지스터(T7)를 터널링 전계 효과 트랜지스터로 구성할 경우, 제7 소스 전극(SE7) 또는 제7 드레인 전극(DE7) 중 어느 하나의 전극에 고농도의 n형 불순물이 도핑될 수 있고, 나머지 전극에 고농도의 p형 불순물이 도핑될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판
PXL: 화소
T1 ~ T7: 제1 내지 제7 트랜지스터
LDD: 저농도 영역
ACT1 ~ ACT7: 제1 내지 제7 액티브 패턴
GE1 ~ GE7: 제1 내지 제7 게이트 전극
DE1 ~ DE7: 제1 내지 제7 드레인 전극

Claims (20)

  1. 발광 소자;
    제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터;
    데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i(i는 2 이상 자연수)번째 주사 신호에 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 주사 신호에 턴-온되는 제3 트랜지스터; 및
    초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터는 일정 간격 이격되어 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역, 상기 채널 영역 상에 게이트 절연층을 사이에 두고 제공된 게이트 전극을 포함하는 터널링 전계 효과 트랜지스터로 설정되고,
    상기 게이트 절연층은 상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역 상에 배치되고,
    상기 드레인 영역 상에 위치한 상기 게이트 절연층의 두께는 상기 소스 영역 상에 위치한 상기 게이트 절연층의 두께보다 얇은 화소.
  2. 제1 항에 있어서,
    상기 제4 트랜지스터의 소스 영역은 p형 불순물이 도핑되고, 상기 제4 트랜지스터의 드레인 영역은 n형 불순물이 도핑되는 화소.
  3. 제2 항에 있어서,
    상기 제4 트랜지스터는 상기 드레인 영역과 상기 채널 영역 사이에 제공된 저농도 영역을 포함하고,
    상기 저농도 영역은 상기 드레인 영역보다 저농도의 n형 불순물이 도핑된 화소.
  4. 제3 항에 있어서,
    상기 제4 트랜지스터의 게이트 전극은 상기 게이트 절연층에 제공된 하부 면, 상기 하부 면에 마주하는 상부 면, 상기 하부 면과 상기 상부 면을 연결하는 제1 및 제2 측면을 포함하고,
    상기 제1 측면은 상기 저농도 영역과 상기 채널 영역 사이의 경계 지점에서부터 제1 경사도를 가지면서 상기 상부 면의 일측에 연장되고, 상기 제2 측면은 상기 채널 영역과 상기 소스 영역 사이의 경계 지점에서부터 제2 경사도를 가지면서 상기 상부 면의 타측에 연장되며,
    상기 제1 경사도와 상기 제2 경사도는 서로 상이한 화소.
  5. 제4 항에 있어서,
    상기 제2 경사도가 상기 제1 경사도보다 큰 화소.
  6. 제5 항에 있어서,
    상기 게이트 절연층은 상기 드레인 영역 및 상기 저농도 영역에 대응되는 제1 부분과 상기 채널 영역 및 상기 소스 영역에 대응되는 제2 부분으로 나뉘고,
    상기 제2 부분의 두께가 상기 제1 부분의 두께보다 두꺼운 화소.
  7. 제1 항에 있어서,
    상기 제3 트랜지스터는 터널링 전계 효과 트랜지스터로 설정된 화소.
  8. 제1 항에 있어서,
    상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 발광 제어선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 및
    상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되는 제7 트랜지스터를 포함하는 화소.
  9. 제8 항에 있어서,
    상기 제1 내지 제3 트랜지스터와, 상기 제5 내지 제7 트랜지스터는 P타입 박막 트랜지스터로 설정된 화소.
  10. 표시 영역 및 비표시 영역을 포함한 기판;
    주사선들, 발광 제어선들, 및 데이터 선들과 연결되며 상기 기판의 상기 표시 영역에 위치하는 화소들; 및
    상기 주사선들, 상기 발광 제어선들, 및 상기 데이터 선들을 구동하는 구동부를 포함하며,
    상기 화소들 중 i(i는 2 이상 자연수) 번째 수평 라인에 위치하는 적어도 하나의 화소는,
    발광 소자;
    제1 노드와 상기 발광 소자 사이에 접속되어 상기 제1 노드의 제1 구동 전원으로부터 상기 발광 소자를 경유하여 제2 구동 전원으로 흐르는 전류량을 제어하는 제1 트랜지스터;
    데이터 선과 상기 제1 트랜지스터 사이에 접속되며, i번째 주사 신호에 턴-온되는 제2 트랜지스터;
    상기 제1 트랜지스터와 상기 제1 노드 사이에 접속되고, 상기 i번째 주사 신호에 턴-온되는 제3 트랜지스터; 및
    초기화 전원이 인가되는 초기화 전원 라인과 상기 제1 노드 사이에 접속되고, i-1번째 주사 신호에 턴-온되는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터는 일정 간격 이격되어 반대 도전형으로 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역, 상기 채널 영역 상에 게이트 절연층을 사이에 두고 제공된 게이트 전극을 포함하는 터널링 전계 효과 트랜지스터로 설정되고,
    상기 게이트 절연층은 상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역 상에 배치되고,
    상기 드레인 영역 상에 위치한 상기 게이트 절연층의 두께는 상기 소스 영역 상에 위치한 상기 게이트 절연층의 두께보다 얇은 표시 장치.
  11. 제10 항에 있어서,
    상기 제4 트랜지스터의 소스 영역은 p형 불순물이 도핑되고, 상기 제4 트랜지스터의 드레인 영역은 n형 불순물이 도핑되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제4 트랜지스터는 상기 드레인 영역과 상기 채널 영역 사이에 제공된 저농도 영역을 포함하고,
    상기 저농도 영역은 상기 드레인 영역보다 저농도의 n형 불순물이 도핑된 표시 장치.
  13. 제12 항에 있어서,
    상기 제4 트랜지스터의 게이트 전극은 상기 게이트 절연층에 제공된 하부 면, 상기 하부 면에 마주하는 상부 면, 상기 하부 면과 상기 상부 면을 연결하는 제1 및 제2 측면을 포함하고,
    상기 제1 측면은 상기 저농도 영역과 상기 채널 영역 사이의 경계 지점에서부터 제1 경사도를 가지면서 상기 상부 면의 일측에 연장되고, 상기 제2 측면은 상기 채널 영역과 상기 소스 영역 사이의 경계 지점에서부터 제2 경사도를 가지면서 상기 상부 면의 타측에 연장되며,
    상기 제1 경사도와 상기 제2 경사도는 서로 상이한 표시 장치.
  14. 제13 항에 있어서,
    상기 제2 경사도가 상기 제1 경사도보다 큰 표시 장치.
  15. 제14 항에 있어서,
    상기 게이트 절연층은 상기 드레인 영역 및 상기 저농도 영역에 대응되는 제1 부분과 상기 채널 영역 및 상기 소스 영역에 대응되는 제2 부분으로 나뉘고,
    상기 제2 부분의 두께가 상기 제1 부분의 두께보다 두꺼운 표시 장치.
  16. 제11 항에 있어서,
    상기 화소는,
    상기 제1 노드와 상기 제1 구동 전원 사이에 접속되며, 발광 제어 선으로 발광 제어 신호가 공급될 때 턴-오프되는 제5 트랜지스터;
    상기 제1 트랜지스터의 제2 전극과 상기 발광 소자의 애노드 전극 사이에 접속되며, 상기 발광 제어 신호가 공급될 때 턴-오프되는 제6 트랜지스터; 및
    상기 초기화 전원 라인과 상기 발광 소자의 애노드 전극 사이에 접속되며, i+1번째 주사 신호에 턴-온되는 제7 트랜지스터를 포함하며,
    상기 제1 내지 제3 트랜지스터와, 상기 제5 내지 제7 트랜지스터는 P타입 박막 트랜지스터로 설정된 표시 장치.
  17. 기판 상에 반도체 패턴을 형성한 후, 상기 반도체 패턴 내에 적어도 하나의 트랜지스터의 채널 영역을 형성하는 단계;
    상기 반도체 패턴 상에 게이트 절연층과 도전층을 순차적으로 적층하는 단계;
    상기 도전층 상에 제1 개구부를 포함하는 제1 감광 패턴을 형성한 후, 상기 제1 개구부에 대응되는 상기 도전층의 일부를 제거하여 도전 패턴을 형성하고 상기 게이트 절연층의 일부를 외부로 노출하는 단계;
    상기 제1 감광 패턴 및 상기 도전 패턴을 마스크로 사용하여 고농도의 n형 불순물을 도핑하여 상기 반도체 패턴 내에서 상기 채널 영역의 일측에 인접한 제1 도핑 영역을 형성하는 단계;
    애싱 공정을 진행하여 상기 제1 감광 패턴과 상기 도전 패턴 각각의 일부를 제거한 후, 상기 제1 도핑 영역에 인접한 상기 반도체 패턴의 일부 영역에 저농도의 n형 불순물을 도핑하여 상기 제1 도핑 영역에 인접한 제2 도핑 영역을 형성하는 단계;
    상기 제1 및 제2 도핑 영역과 상기 애싱 공정으로 일부가 제거된 도전 패턴의 일 영역을 커버하는 제2 감광 패턴을 형성한 후, 상기 제2 감광 패턴을 마스크로 사용하여 상기 애싱 공정으로 일부가 제거된 도전 패턴을 패터닝하여 게이트 패턴을 형성하는 단계; 및
    상기 제2 감광 패턴 및 상기 게이트 패턴을 마스크로 사용하여 고농도의 p형 불순물을 도핑하여 상기 반도체 패턴 내에서 상기 채널 영역의 타측에 인접한 제3 도핑 영역을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 게이트 패턴은 상기 게이트 절연층에 접촉하는 하부 면, 상기 하부 면에 마주하는 상부 면, 상기 하부 면과 상기 상부 면을 연결하는 제1 및 제2 측면을 포함하는 상기 트랜지스터의 게이트 전극을 포함하고,
    상기 제1 측면은 상기 제2 도핑 영역과 상기 채널 영역의 사이의 경계 지점에서부터 제1 경사도를 가지면서 상기 상부 면의 일측에 연장되고, 상기 제2 측면은 상기 채널 영역과 상기 제3 도핑 영역 사이의 경계 지점에서부터 제2 경사도를 가지면서 상기 상부 면의 타측에 연장되며,
    상기 제1 경사도와 상기 제2 경사도는 서로 상이하며, 상기 제2 경사도가 상기 제1 경사도보다 큰 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 애싱 공정에서, 상기 외부로 노출된 게이트 절연층의 일부가 부분적으로 식각되어 상기 제1 도핑 영역에 대응되는 상기 게이트 절연층의 두께가 상기 제3 도핑 영역에 대응되는 상기 게이트 절연층의 두께와 상이한 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 트랜지스터는, 일정 간격 이격되어 반대 도전형으로 형성된 상기 제1 도핑 영역과 상기 제3 도핑 영역, 상기 채널 영역, 상기 제1 도핑 영역과 상기 채널 영역 사이에 형성된 상기 제2 도핑 영역, 상기 채널 영역 상에 상기 게이트 절연층을 사이에 두고 형성된 상기 게이트 전극을 포함하는 터널링 전계 효과 트랜지스터로 설정되는 표시 장치의 제조 방법.
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