KR20210014815A - 표시 장치 및 그의 제조 방법 - Google Patents

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김두나
김상섭
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Abstract

본 발명의 실시예들은, 구동 트랜지스터의 구동 범위를 충분히 확보하면서도 상기 구동 트랜지스터가 차지하는 면적을 축소할 수 있도록 한 표시 장치를 제공한다. 본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 전원과 제2 전원의 사이에 연결된 발광 소자와, 상기 제1 전원과 상기 발광 소자의 사이에 연결되며 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 상기 제1 전원과 상기 발광 소자의 사이에 직렬로 연결되며 서로 비대칭적인 단면 구조를 가지는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함한 복수의 트랜지스터들로 구성된다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
표시 장치는 표시 영역에 배치된 화소들을 이용하여 영상을 표시한다. 화소들은 각각의 주사선 및 데이터선에 연결되며, 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 능동형 발광 표시 장치의 화소는, 발광 소자, 구동 트랜지스터 및 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다.
이러한 화소의 휘도는 발광 소자에 흐르는 구동 전류의 크기에 따라 달라질 수 있는 것으로서, 상기 구동 전류는 구동 트랜지스터에 의해 제어된다. 각각의 계조에 대응하여 화소의 휘도를 균일하게 제어하고, 보다 세밀하게 계조를 표현하기 위해서는 구동 트랜지스터의 구동 범위(driving range)를 충분히 확보하여야 한다.
본 발명이 이루고자 하는 기술적 과제는, 구동 트랜지스터의 구동 범위를 충분히 확보하면서도 상기 구동 트랜지스터가 차지하는 면적을 축소할 수 있도록 한 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 제1 전원과 제2 전원의 사이에 연결된 발광 소자와, 상기 제1 전원과 상기 발광 소자의 사이에 연결되며 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터를 포함한다. 상기 제1 트랜지스터는, 상기 제1 전원과 상기 발광 소자의 사이에 직렬로 연결되며 서로 비대칭적인 단면 구조를 가지는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함한 복수의 트랜지스터들로 구성된다.
일 실시예에서, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터는, 채널 영역의 두께 및 게이트 절연막의 두께 중 적어도 하나가 상이할 수 있다.
일 실시예에서, 상기 제1 트랜지스터는, 제1 채널 영역과, 상기 제1 채널 영역의 양측에 배치된 제1 전도성 영역 및 제2 전도성 영역과, 상기 제2 전도성 영역을 사이에 개재하고 상기 제1 채널 영역으로부터 이격된 제2 채널 영역과, 상기 제2 채널 영역을 사이에 개재하고 상기 제2 전도성 영역으로부터 이격된 제3 전도성 영역과, 제1 절연막을 사이에 개재하고 상기 제1 채널 영역과 중첩되는 제1 게이트 전극과, 상기 제1 절연막을 사이에 개재하고 상기 제2 채널 영역과 중첩되는 제2 게이트 전극을 포함할 수 있다.
일 실시예에서, 상기 제1 구동 트랜지스터는, 상기 제1 전원과 상기 제2 구동 트랜지스터의 사이에 연결되며, 상기 제1 채널 영역, 상기 제1 전도성 영역 및 상기 제2 전도성 영역을 포함한 제1 활성층 패턴을 포함할 수 있다. 또한, 상기 제2 구동 트랜지스터는, 상기 제1 구동 트랜지스터와 상기 발광 소자의 사이에 연결되며, 상기 제2 채널 영역, 상기 제2 전도성 영역 및 상기 제3 전도성 영역을 포함한 제2 활성층 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 절연막은, 상기 제1 채널 영역과 상기 제1 게이트 전극의 사이에서 제1 두께를 가지고, 상기 제2 채널 영역과 상기 제2 게이트 전극의 사이에서 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
일 실시예에서, 상기 제1 채널 영역은 상기 제2 채널 영역보다 큰 두께를 가질 수 있다.
일 실시예에서, 상기 제1 채널 영역은 상기 제2 채널 영역보다 긴 길이를 가질 수 있다.
일 실시예에서, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴은 상기 제2 전도성 영역을 통해 서로 일체로 연결될 수 있다.
일 실시예에서, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 노드에 공통으로 연결될 수 있다.
일 실시예에서, 상기 제1 트랜지스터는, 상기 제1 전도성 영역에 연결되는 제1 전극과, 상기 제3 전도성 영역에 연결되는 제2 전극을 더 포함할 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 노드로 데이터 신호 또는 초기화 전원의 전압을 전달하기 위한 적어도 하나의 스위칭 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 스위칭 트랜지스터는, 서로 직렬로 연결된 복수의 트랜지스터들로 구성될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 서로 직렬로 연결된 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함한 화소를 구비한다. 상기 표시 장치의 제조 방법은, 베이스 층 상에 반도체 패턴을 형성하는 단계와, 상기 반도체 패턴 상에 제1 절연막을 형성하는 단계와, 상기 반도체 패턴의 서로 다른 일 영역과 중첩되도록 상기 제1 절연막 상에 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함하며, 상기 제1 및 제2 구동 트랜지스터들을 서로 비대칭적인 단면 구조를 가지도록 형성함을 특징으로 한다.
일 실시예에서, 상기 제1 구동 트랜지스터가 형성될 영역과 상기 제2 구동 트랜지스터가 형성될 영역에 대응하여, 상기 반도체 패턴 및 상기 제1 절연막 중 적어도 하나를 영역별로 상이한 두께로 형성할 수 있다.
일 실시예에서, 상기 제1 절연막을 형성하는 단계는, 상기 반도체 패턴을 커버하도록 절연 물질을 일차적으로 도포하여 절연 물질층을 형성하는 단계와, 상기 절연 물질층 상에 마스크를 배치하여 상기 제1 구동 트랜지스터가 형성될 영역을 선택적으로 노출하고, 상기 제1 구동 트랜지스터가 형성될 영역에 대응하는 상기 반도체 패턴의 일 영역 상에 상기 절연 물질을 추가적으로 도포하는 단계를 포함할 수 있다.
일 실시예에서, 상기 반도체 패턴을 형성하는 단계는, 상기 제1 및 제2 구동 트랜지스터들이 형성될 영역에 반도체 물질을 일차적으로 도포하여 반도체 물질층을 형성하는 단계와, 상기 반도체 물질층 상에 마스크를 배치하여 상기 제1 구동 트랜지스터가 형성될 영역을 선택적으로 노출하고, 상기 제1 구동 트랜지스터가 형성될 영역 상에 상기 반도체 물질을 추가적으로 도포하는 단계를 포함할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 반도체 패턴을 결정화하는 단계와, 상기 반도체 패턴의 일 영역에 선택적으로 불순물을 도핑하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치 및 그의 제조 방법에 따르면, 각 화소에 구비되는 구동 트랜지스터의 구동 범위를 충분히 확보하면서도 상기 구동 트랜지스터가 차지하는 면적을 축소할 수 있다. 또한, 상기 구동 트랜지스터를 구성하는 복수의 트랜지스터들의 소자 특성을 개별적으로 조절하여, 상기 구동 트랜지스터의 구동 특성을 최적화할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 2 및 도 3은 각각 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 제1 트랜지스터의 단면 구조를 나타낸다.
도 6은 본 발명의 일 실시예에 의한 제1 트랜지스터의 구동 범위를 나타낸다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 제1 트랜지스터를 포함한 화소의 단면 구조를 나타낸다.
도 9a 내지 도 9j는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸다.
도 10a 내지 도 10j는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(1)를 나타낸다. 도 1에서는 표시 장치(1)의 일 예로서 발광 소자들을 구비한 발광 표시 장치를 도시하였으나, 본 발명에 의한 표시 장치(1)가 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(1)는, 화소들(PXL)이 배치된 표시 영역(10)과, 상기 화소들(PXL)을 구동하기 위한 주사 구동부(20), 발광 제어 구동부(30), 데이터 구동부(40) 및 타이밍 제어부(50)를 구비한다.
표시 영역(10)은, 주사선들(S1~Sn), 발광 제어선들(E1~En) 및 데이터선들(D1~Dm)에 연결된 화소들(PXL)을 구비한다. 본 발명의 실시예를 설명함에 있어, "연결"이라 함은, 전기적 및/또는 물리적인 연결을 포괄적으로 의미할 수 있다. 예를 들어, 화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En) 및 데이터선들(D1~Dm)에 전기적으로 연결될 수 있다.
한편, 실시예에 따라서는 발광 제어선들(E1~En)이 생략될 수도 있다. 예를 들어, 발광 제어선들(E1~En)은 화소들(PXL)의 구조 및/또는 구동 방식 등에 따라 선택적으로 구비될 수 있는 것으로서, 일 예로 본 발명의 다른 실시예에서는 발광 제어선들(E1~En)이 생략될 수도 있다. 이 경우, 표시 장치(1)는 발광 제어 구동부(30)를 구비하지 않을 수 있다.
또한, 실시예에 따라서는, 화소들(PXL)이 도시되지 않은 적어도 하나의 다른 제어선에 더 연결될 수도 있다. 이 경우, 화소들(PXL)은 상기 제어선으로부터 공급되는 제어신호에 의해 그 동작이 제어될 수 있다.
화소들(PXL)은 주사선들(S1~Sn), 발광 제어선들(E1~En) 및 데이터선들(D1~Dm)로부터 각각의 주사 신호, 발광 제어 신호 및 데이터 신호를 공급받는다. 또한, 화소들(PXL)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)에 연결되어, 동작 전원을 공급받을 수 있다. 추가적으로, 화소들(PXL)은 그 구조 및/또는 구동 방식 등에 따라서는 그 외의 다른 전원(일 예로, 초기화 전원)에 더 연결될 수도 있다.
이와 같은 화소들(PXL)은 주사선들(S1~Sn)로부터 각각의 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 각각의 데이터 신호를 공급받고, 상기 데이터 신호에 대응하는 휘도로 발광한다. 이에 따라, 표시 영역(10)에서 각 프레임의 데이터 신호에 대응하는 영상이 표시된다.
각각의 화소(PXL)는, 발광 소자와, 상기 발광 소자를 구동하기 위한 화소 회로를 포함할 수 있다. 화소 회로는, 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류를 제어한다. 이를 위해, 화소 회로는, 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다.
주사 구동부(20)는 타이밍 제어부(50)로부터 주사 구동 제어 신호(SCS)를 공급받고, 상기 주사 구동 제어 신호(SCS)에 대응하여 주사선들(S1~Sn)로 주사 신호를 공급한다. 일 예로, 주사 구동부(20)는 주사 구동 제어 신호(SCS)에 대응하여 주사선들(S1~Sn)로 순차적으로 주사 신호를 공급할 수 있다. 주사선들(S1~Sn)로 각각의 주사 신호가 공급되면, 상기 주사 신호에 의해 각각의 주사선에 연결된 화소들(PXL)이 선택된다.
실시예에 따라, 주사 신호는 수평 라인 단위로 화소들(PXL)을 선택하기 위하여 이용될 수 있다. 예를 들어, 주사 신호는 데이터선들(D1~Dm)에 연결된 각 화소(PXL)의 트랜지스터(일 예로, 적어도 하나의 스위칭 트랜지스터)가 턴-온될 수 있는 게이트-온 전압(일 예로, 로우 전압)을 가질 수 있으며, 각각의 수평 기간에 대응하는 수평 라인의 화소들(PXL)로 공급될 수 있다. 주사 신호를 공급받는 화소들(PXL)은, 상기 주사 신호가 공급되는 기간 동안 데이터선들(D1~Dm)에 연결되어 각각의 데이터 신호를 공급받을 수 있다.
발광 제어 구동부(30)는 타이밍 제어부(50)로부터 발광 구동 제어 신호(ECS)를 공급받고, 상기 발광 구동 제어 신호(ECS)에 대응하여 발광 제어선들(E1~En)로 발광 제어 신호를 공급한다. 일 예로, 발광 제어 구동부(30)는 발광 구동 제어 신호(ECS)에 대응하여 발광 제어선들(E1~En)로 순차적으로 발광 제어 신호를 공급할 수 있다. 한편, 발광 제어 구동부(30)는 화소들(PXL)의 구조 및/또는 구동 방식 등에 따라 선택적으로 구비될 수 있는 것으로서, 실시예에 따라서는 생략될 수도 있다.
발광 제어 신호는 화소들(PXL)의 발광 기간(일 예로, 발광 시점 및/또는 발광 지속 시간)을 제어하기 위하여 이용될 수 있다. 예를 들어, 발광 제어 신호는 화소들(PXL) 각각의 전류 패스 상에 위치한 적어도 하나의 스위칭 트랜지스터가 턴-오프될 수 있는 게이트-오프 전압(일 예로, 하이 전압)을 가질 수 있다. 이 경우, 발광 제어 신호를 공급받은 화소(PXL)는, 상기 발광 제어 신호가 공급되는 기간 동안 비발광 상태로 설정되고, 그 외의 기간 동안 발광 상태로 설정될 수 있다. 한편, 적어도 하나의 화소(PXL)로 블랙 계조에 대응하는 데이터 신호가 공급될 경우, 상기 화소(PXL)는 게이트-오프 전압의 발광 제어 신호가 공급되지 않더라도 상기 데이터 신호에 대응하여 해당 프레임 기간 동안 비발광 상태를 유지할 수 있다.
데이터 구동부(40)는 타이밍 제어부(50)로부터 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)를 공급받고, 상기 데이터 구동 제어 신호(DCS) 및 영상 데이터(RGB)에 대응하여 데이터선들(D1~Dm)로 데이터 신호를 공급한다. 데이터선들(D1~Dm)로 공급된 데이터 신호는 각각의 주사 신호에 의해 선택된 화소들(PXL)로 공급된다.
타이밍 제어부(50)는 외부(일 예로, 호스트 프로세서)로부터 각종 타이밍 제어 신호들(일 예로, 수직/수평 동기신호, 메인 클럭신호 등)을 공급받고, 상기 타이밍 제어 신호들에 대응하여 주사 구동 제어 신호(SCS), 발광 구동 제어 신호(ECS) 및 데이터 구동 제어 신호(DCS)를 생성한다. 상기 주사 구동 제어 신호(SCS), 발광 구동 제어 신호(ECS) 및 데이터 구동 제어 신호(DCS)는, 각각 주사 구동부(20), 발광 제어 구동부(30) 및 데이터 구동부(40)로 공급된다.
주사 구동 제어 신호(SCS)는 제1 스타트 펄스(일 예로, 주사 스타트 펄스) 및 제1 클럭 신호(일 예로, 적어도 하나의 주사 클럭 신호)를 포함한다. 제1 스타트 펄스는 첫 번째 주사 신호(일 예로, 제1 주사선(S1)으로 공급되는 주사 신호)의 출력 타이밍을 제어하고, 제1 클럭 신호는 제1 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
발광 구동 제어 신호(ECS)는 제2 스타트 펄스(일 예로, 발광 스타트 펄스) 및 제2 클럭 신호(일 예로, 적어도 하나의 발광 클럭 신호)를 포함한다. 제2 스타트 펄스는 첫 번째 발광 제어 신호(일 예로, 제1 발광 제어선(E1)으로 공급되는 발광 제어 신호)의 출력 타이밍을 제어하고, 제2 클럭 신호는 제2 스타트 펄스를 순차적으로 쉬프트시키기 위하여 사용된다.
데이터 구동 제어 신호(DCS)는 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호를 포함한다. 이러한 데이터 구동 제어 신호(DCS)에 의해 데이터의 샘플링 동작이 제어된다.
또한, 타이밍 제어부(50)는 외부로부터 입력 영상 데이터를 공급받고, 상기 입력 영상 데이터를 재정렬하여 영상 데이터(RGB)를 생성한다. 일 예로, 타이밍 제어부(50)는 외부로부터의 입력 영상 데이터를 데이터 구동부(40)의 사양에 맞춰 재정렬하고, 재정렬된 영상 데이터(RGB)를 데이터 구동부(40)로 공급할 수 있다. 데이터 구동부(40)로 공급된 영상 데이터(RGB)는 데이터 신호의 생성에 이용된다.
도 2 및 도 3은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 예를 들어, 도 2는 도 1의 표시 영역(10)에 배치될 수 있는 화소(PXL)의 일 실시예를 나타내고, 도 3은 도 2의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다. 일 예로, 도 3은 도 2의 제1 트랜지스터(T1)를 구성하는 복수의 트랜지스터들이, 서로 다른 채널 길이를 가지는 실시예를 도시한 것이다.
편의상, 도 2 및 도 3에서는, 표시 영역(10)의 i(i는 자연수)번째 화소 행(일 예로, i번째 수평 라인) 및 j(j는 자연수)번째 화소 열(일 예로, j번째 수직 라인)에 배치된 임의의 화소(PXL)를 도시하기로 한다. 실시예에 따라, 표시 영역(10)에 배치되는 화소들(PXL)은 실질적으로 서로 동일한 구조를 가질 수 있다.
일 실시예에서, 상기 화소(PXL)는, 제i 주사선(Si), 제i 발광 제어선(Ei) 및 제j 데이터선(Dj)에 연결될 수 있다. 또한, 상기 화소(PXL)는 적어도 하나의 다른 제어선에 선택적으로 더 연결될 수 있다. 일 예로, 상기 화소(PXL)는 i번째 제1 제어선(CL1i) 및 i번째 제2 제어선(CL2i)에 더 연결될 수 있다. 설명의 편의를 위하여, 이하에서는 "제i 주사선(Si)", "제i 발광 제어선(Ei)" 및 "제j 데이터선(Dj)"을, 각각 "주사선(Si)", "발광 제어선(Ei)" 및 "데이터선(Dj)"이라 하고, i번째 제1 제어선(CL1i) 및 i번째 제2 제어선(CL2i)을 각각 "제1 제어선(CL1i)" 및 "제2 제어선(CL2i)"이라 하기로 한다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 발광 소자(EL)와, 상기 발광 소자(EL)를 구동하기 위한 화소 회로(PXC)를 구비한다. 일 실시예에서, 발광 소자(EL)는 화소 회로(PXC)와 제2 전원(ELVSS)의 사이에 연결될 수 있으나, 발광 소자(EL)의 위치가 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 발광 소자(EL)는 제1 전원(ELVDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
발광 소자(EL)는 제1 전원(ELVDD)과 제2 전원(ELVSS)의 사이에 연결된다. 예를 들어, 발광 소자(EL)의 애노드 전극은 화소 회로(PXC)를 경유하여 제1 전원(ELVDD)에 연결되고, 상기 발광 소자(EL)의 캐소드 전극은 제2 전원(ELVSS)에 연결될 수 있다. 이와 같은 발광 소자(EL)는 제1 트랜지스터(T1)로부터 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 빛을 생성한다.
일 실시예에서, 발광 소자(EL)는 유기 발광층을 포함한 유기 발광 다이오드(organic light emitting diode, OLED)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 나노 스케일 내지 마이크로 스케일 정도로 작은 초소형의 무기 발광 소자들이 각 화소(PXL)의 광원을 구성할 수도 있다.
제1 전원(ELVDD)과 제2 전원(ELVSS)은 발광 소자(EL)가 발광할 수 있도록 하는 전위 차를 가질 수 있다. 예를 들어, 제1 전원(ELVDD)은 고전위 화소 전원일 수 있고, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 발광 소자(EL)의 문턱 전압 이상 낮은 전위를 가지는 저전위 화소 전원일 수 있다.
화소 회로(PXC)는, 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터 및 스토리지 커패시터(Cst)를 구비한다. 예를 들어, 화소 회로(PXC)는, 구동 트랜지스터로서 제1 노드(N1)의 전압에 대응하여 구동 전류를 제어하는 제1 트랜지스터(T1), 상기 제1 노드(N1)로 데이터 신호 또는 초기화 전원의 전압을 전달하기 위한 적어도 하나의 스위칭 트랜지스터(일 예로, 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)) 및 스토리지 커패시터(Cst)를 구비할 수 있다. 또한, 실시예에 따라, 화소 회로(PXC)는, 화소(PXL)의 발광 기간을 제어하기 위한 적어도 하나의 스위칭 트랜지스터(일 예로, 제5 트랜지스터(T5) 및/또는 제6 트랜지스터(T6))와, 발광 소자(EL)의 일 전극으로 초기화 전원(Vint)의 전압을 전달하기 위한 스위칭 트랜지스터(일 예로, 제7 트랜지스터(T7))를 선택적으로 더 포함할 수 있다.
한편, 화소 회로(PXC)의 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로(PXC)를 구비할 수 있다.
일 실시예에서, 제1 내지 제7 트랜지스터들(T1~T7)은 각각 P 타입의 트랜지스터일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 내지 제7 트랜지스터들(T1~T7)이 각각 N 타입의 트랜지스터일 수도 있다. 또는, 또 다른 실시예에서는 상기 제1 내지 제7 트랜지스터들(T1~T7) 중 일부는 P 타입의 트랜지스터이고, 다른 일부는 N 타입의 트랜지스터일 수도 있다. 이 경우, 상기 N 타입의 트랜지스터를 턴-온시키기 위한 게이트-온 전압은 하이 전압일 수 있다.
또한, 제1 트랜지스터(T1)의 타입에 따라 데이터 신호의 전압이 결정될 수 있다. 예를 들어, 제1 트랜지스터(T1)가 P 타입의 트랜지스터인 경우, 표현하고자 하는 계조가 높을수록 각각의 화소(PXL)로 보다 낮은 전압의 데이터 신호를 공급하고, 상기 제1 트랜지스터(T1)가 N 타입의 트랜지스터인 경우, 표현하고자 하는 계조가 높을수록 각각의 화소(PXL)로 보다 높은 전압의 데이터 신호를 공급할 수 있다.
즉, 본 발명에서 화소(PXL)를 구성하는 트랜지스터들의 종류 및 이를 제어하기 위한 각종 제어 신호들(일 예로, 주사 신호, 데이터 신호, 제1 제어 신호, 제2 제어 신호 및/또는 발광 제어 신호)의 전압 레벨은 실시예에 따라 다양하게 변경될 수 있다.
제1 트랜지스터(T1)는 구동 전류의 전류 패스 상에 위치하도록 제1 전원(ELVDD)과 제2 전원(ELVSS)의 사이에 연결된다. 일 예로, 제1 트랜지스터(T1)는 제1 전원(ELVDD)과 발광 소자(EL)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 연결되고, 상기 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 발광 소자(EL)에 연결될 수 있다. 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다.
이와 같은 제1 트랜지스터(T1)는 게이트 전압, 즉 제1 노드(N1)의 전압에 대응하여 발광 소자(EL)에 흐르는 구동 전류를 제어하는 구동 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(T1)는, 각 프레임의 발광 기간 동안, 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(EL)를 경유하여 제2 전원(ELVSS)으로 흐르는 구동 전류를 제어할 수 있다.
본 발명의 실시예에서, 제1 트랜지스터(T1)는, 서로 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1)는, 제1 전원(ELVDD)과 발광 소자(EL)의 사이에 서로 직렬로 연결된 제1_1 트랜지스터(T1_1)(이하, "제1 구동 트랜지스터"라 함) 및 제1_2 트랜지스터(T1_2)(이하, "제2 구동 트랜지스터"라 함)를 포함한 복수의 트랜지스터들로 구성된, 듀얼 또는 그 이상의 다중 트랜지스터일 수 있다. 상기 제1 트랜지스터(T1)를 구성하는 복수의 트랜지스터들, 일 예로 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)의 게이트 전극은 동일한 노드에 연결될 수 있다. 예를 들어, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)의 게이트 전극은 제1 노드(N1)에 공통으로 연결될 수 있다. 이에 따라, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는, 제1 노드(N1)에 전압에 따라 동시에 턴-온 또는 턴-오프될 수 있다.
이와 같이, 서로 직렬로 연결된 복수의 트랜지스터들로 제1 트랜지스터(T1)를 형성하게 되면, 제1 트랜지스터(T1)의 구동 범위(일 예로, 다수의 계조들을 표현하기 위한 동작 전압 범위)를 충분히 확보하면서도 상기 제1 트랜지스터(T1)가 차지하는 면적을 축소할 수 있다. 예를 들어, 제1 트랜지스터(T1)를 직렬 연결된 두 개의 트랜지스터들, 일 예로 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)로 구성한 구조에서 소정의 구동 범위를 확보하기 위해 필요한 상기 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)의 채널 길이의 합은, 상기 제1 트랜지스터(T1)를 동일한 폭의 채널을 가지는 단일의 트랜지스터로 구성한 구조에서 동일한 구동 범위를 확보하기 위해 필요한 단일 트랜지스터의 채널 길이보다 현저히 작은 값일 수 있다.
즉, 제1 트랜지스터(T1)를 적어도 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)을 포함한 복수의 트랜지스터들로 구성할 경우, 각각의 화소 영역에서 제1 트랜지스터(T1)가 차지하는 면적을 축소하면서도 상기 제1 트랜지스터(T1)의 구동 범위를 충분히 확보할 수 있게 된다. 이에 따라, 한정된 화소 영역을 효율적으로 활용하면서 표시 장치(1)의 화질을 향상시킬 수 있다. 이러한 본 발명의 실시예는 고해상도의 표시 장치를 비롯한 다양한 종류 및/또는 구조의 표시 장치에 유용하게 적용될 수 있을 것이다.
일 실시예에서, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는 도 2에 도시된 실시예와 같이 서로 동일한 채널 길이(채널 영역의 길이)를 가질 수 있다. 다른 실시예에서, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는 도 3에 도시된 실시예와 같이 서로 다른 채널 길이를 가질 수 있다. 일 예로, 제1 트랜지스터(T1)의 구동 범위를 결정하는 제1 구동 트랜지스터(T1_1)의 채널 영역은, 제2 구동 트랜지스터(T1_2)의 채널 영역에 비해 긴 길이를 가질 수 있다. 이에 따라, 제1 트랜지스터(T1)의 구동 범위를 충분히 확보할 수 있다. 한편, 제2 구동 트랜지스터(T1_2)의 경우에는 상대적으로 짧은 채널 영역을 가지는 숏-채널 트랜지스터로 형성함으로써, 제1 트랜지스터(T1)의 소자 특성(일 예로, 신뢰성)을 확보할 수 있다.
실시예에 따라, 제2 내지 제7 트랜지스터들(T2~T7)은 화소(PXL)의 스위칭 트랜지스터들로 동작하며, 각각 숏-채널 트랜지스터로 형성될 수 있다. 일 예로, 제2 내지 제7 트랜지스터들(T2~T7) 각각은, 제1 트랜지스터(T1)보다 짧은 채널 길이를 가질 수 있다. 이와 같이, 각각의 스위칭 트랜지스터를 숏-채널 트랜지스터로 형성하게 되면, 제한된 화소 영역을 효율적으로 활용하면서 스위칭 트랜지스터들의 동작 속도(일 예로, 스위칭 속도)를 향상시킬 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극의 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다.
이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 트랜지스터(T1)의 제1 전극을 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터의 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 전달된다. 한편, 제2 트랜지스터(T2)가 주사 신호에 의해 턴-온되는 기간 동안 상기 주사 신호에 의해 제3 트랜지스터(T3)도 턴-온되고, 상기 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)가 다이오드 연결되는 형태로 턴-온된다. 이에 따라, 데이터선(Dj)으로부터의 데이터 신호가 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 경유하여 제1 노드(N1)로 전달될 수 있다. 그러면, 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 충전한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어, 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 연결한다. 따라서, 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)가 다이오드 형태로 연결된다.
일 실시예에서, 제3 트랜지스터(T3)는 누설전류를 저감하기 위하여 서로 직렬로 연결된 복수의 트랜지스터들로 구성될 수 있다. 예를 들어, 제3 트랜지스터(T3)는 제1 노드(N1)와 제1 트랜지스터(T1)의 제2 전극의 사이에 서로 직렬로 연결된 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)를 포함할 수 있다. 상기 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)의 게이트 전극들은 주사선(Si)에 공통으로 연결될 수 있다. 이에 따라, 제3_1 트랜지스터(T3_1) 및 제3_2 트랜지스터(T3_2)는 주사신호에 대응하여 동시에 턴-온 또는 턴-오프될 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제1 제어선(CL1i)에 연결된다. 실시예에 따라, 제1 제어선(CL1i)은 i번째 수평 라인의 화소들(PXL)을 초기화하기 위한 초기화 제어선일 수 있으며, 각각의 주사선(Si)으로 게이트-온 전압의 주사 신호가 공급되기 이전의 초기화 기간 동안 게이트-온 전압의 초기화 제어 신호를 공급받을 수 있다.
일 실시예에서, 제1 제어선(CL1i)은 이전 수평 라인들의 화소들(PXL)을 선택하기 위한 이전 주사선들 중 어느 하나의 주사선, 일 예로 직전 수평 라인의 화소들(PXL)을 선택하기 위한 제i-1 주사선(Si-1)일 수 있다. 이 경우, 제1 제어선(CL1i)으로 공급되는 초기화 제어 신호는 제i-1 주사선(Si-1)으로 공급되는 제i-1 주사 신호일 수 있다. 다른 실시예에서, 제1 제어선(CL1i)은 화소들(PXL)의 주사선들(S1~Sn)과는 별개로 형성된 제어선일 수도 있다.
이와 같은 제4 트랜지스터(T4)는 제1 제어선(CL1i)으로 게이트-온 전압의 제1 제어 신호가 공급될 때 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 제1 노드(N1)로 초기화 전원(Vint)의 전압이 전달되고, 이에 따라 상기 제1 노드(N1)의 전압이 초기화 전원(Vint)의 전압으로 초기화된다.
실시예에 따라, 초기화 전원(Vint)의 전압은 데이터 신호의 전압 이하의 전압으로 설정될 수 있다. 예를 들어, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다. 각각의 화소(PXL)로 현재 프레임의 데이터 신호를 전달하기에 앞서 제1 노드(N1)의 전압을 초기화 전원(Vint)의 전압으로 초기화하게 되면, 이전 프레임의 데이터 신호와 무관하게 각 수평 라인의 주사 기간(즉, 각각의 주사선(Si)으로 주사 신호가 공급되는 기간) 동안 제1 트랜지스터(T1)가 순방향으로 다이오드 연결된다. 이에 따라, 이전 프레임의 데이터 신호와 무관하게, 현재 프레임의 데이터 신호를 제1 노드(N1)로 안정적으로 전달할 수 있다.
일 실시예에서, 제4 트랜지스터(T4)는 누설전류를 저감하기 위하여 서로 직렬로 연결된 복수의 트랜지스터들로 구성될 수 있다. 예를 들어, 제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)의 사이에 서로 직렬로 연결된 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)를 포함할 수 있다. 상기 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)의 게이트 전극들은 제1 제어선(CL1i)에 공통으로 연결될 수 있다. 이에 따라, 제4_1 트랜지스터(T4_1) 및 제4_2 트랜지스터(T4_2)는 제1 제어 신호(일 예로, 이전 주사신호)에 대응하여 동시에 턴-온 또는 턴-오프될 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 적어도 듀얼 구조의 다중 트랜지스터로 구성할 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 누설전류가 감소 또는 방지될 수 있다. 이에 따라, 각 프레임의 발광 기간 동안 오프 상태의 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 통한 누설전류를 저감 또는 방지함으로써, 제1 노드(N1)의 전압을 안정적으로 유지할 수 있다. 이에 따라, 화소(PXL)의 계조 표현력을 높이고, 표시 장치(1)의 화질을 향상시킬 수 있다.
한편, 도 2 및 도 3에서는 제3 및 제4 트랜지스터들(T3, T4) 각각을 듀얼 구조의 트랜지스터로 구성하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 어느 하나의 트랜지스터(일 예로, 제3 트랜지스터(T3))만을 다중 트랜지스터로 형성하고, 다른 하나의 트랜지스터(일 예로, 제4 트랜지스터(T4))는 단일 트랜지스터로 형성할 수도 있다. 또 다른 실시예에서는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 이외의 다른 스위칭 트랜지스터, 일 예로, 제2 트랜지스터(T2)와 제5 내지 제7 트랜지스터들(T5~T7) 중 적어도 하나의 트랜지스터(일 예로, 제2 트랜지스터(T2))를, 서로 직렬로 연결된 복수의 트랜지스터들을 포함한 다중 트랜지스터로 형성할 수도 있을 것이다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1)의 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(EL)의 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
즉, 제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호에 의해 동시에 턴-온 또는 턴-오프되어, 화소들(PXL)의 발광 기간을 제어할 수 있다. 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 화소(PXL)에 구동 전류가 흐를 수 있는 전류 패스가 형성된다. 이에 따라, 화소(PXL)가 제1 노드(N1)의 전압에 대응하는 휘도로 발광할 수 있게 된다. 반대로, 제5 및 제6 트랜지스터들(T5, T6)이 턴-오프되면, 상기 전류 패스가 차단되면서 화소(PXL)가 비발광하게 된다.
실시예에 따라, 발광 제어 신호는 화소(PXL)의 초기화 기간 및 데이터 프로그래밍 기간(일 예로, 주사 기간) 동안 제5 및 제6 트랜지스터들(T5, T6)을 턴-오프시킬 수 있도록 게이트-오프 전압으로 공급될 수 있다. 일 예로, 게이트-오프 전압의 발광 제어 신호는 주사 신호, 제1 제어 신호 및 제2 제어 신호 각각이 게이트-온 전압을 가지는 기간 동안, 상기 주사 신호, 제1 제어 신호 및 제2 제어 신호와 중첩되도록 공급될 수 있다. 그리고, 주사 신호, 제1 제어 신호 및 제2 제어 신호의 전압이 게이트-오프 전압으로 변경된 이후, 발광 제어 신호의 전압이 게이트-온 전압이 변경되면서 각 프레임의 발광 기간이 시작될 수 있다. 발광 제어 신호를 이용해 화소(PXL)의 발광 기간을 제어하게 되면, 화소(PXL)의 내부에 안정적으로 데이터 신호를 저장한 이후에, 상기 데이터 신호에 대응하는 휘도로 화소(PXL)를 발광시킬 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(EL)의 일 전극(일 예로, 애노드 전극) 사이에 연결된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제2 제어선(CL2i)에 연결된다. 실시예에 따라, 제2 제어선(CL2i)은 i번째 수평 라인에 위치한 화소들(PXL)의 발광 소자(EL)에 형성된 유기 커패시터(발광 소자(EL)의 구조상 발생하는 기생 커패시터)에 충전된 전압을 초기화하기 위한 바이패스 제어선일 수 있으며, 각각의 발광 기간에 앞서 게이트-온 전압의 바이패스 제어 신호를 공급받을 수 있다.
일 실시예에서, 제2 제어선(CL2i)은 다음 수평 라인들의 화소들(PXL)을 선택하기 위한 다음 주사선들 중 어느 하나의 주사선, 일 예로 제i+1 수평 라인의 화소들(PXL)을 선택하기 위한 제i+1 주사선(Si+1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제2 제어선(CL2i)은 각 화소(PXL)의 현재 주사선(즉, 주사선(Si))이거나, 화소들(PXL)의 주사선들(S1~Sn)과는 별개로 형성된 제어선일 수도 있다.
제7 트랜지스터(T7)는 각 프레임의 발광 기간에 앞서, 제2 제어선(CL2i)으로 게이트-온 전압의 제2 제어 신호가 공급될 때 턴-온된다. 제7 트랜지스터(T7)가 턴-온되면, 발광 소자(EL)의 일 전극에 초기화 전원(Vint)의 전압이 전달된다. 이에 따라, 발광 소자(EL)에 형성된 기생 커패시터에 충전된 전하가 균일하게 초기화되면서, 각 프레임의 발광 기간 동안 화소(PXL)가 각각의 데이터 신호에 대응하여 보다 균일한 휘도 특성을 나타낼 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1)의 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 충전한다.
상술한 실시예들에 의한 화소(PXL) 및 이를 구비한 표시 장치(1)에 의하면, 화소(PXL)의 구동 트랜지스터로 동작하는 제1 트랜지스터(T1)를, 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)을 포함한 다중 트랜지스터로 구성한다. 이에 따라, 제1 트랜지스터(T1)의 구동 범위를 충분히 확보하면서도 상기 제1 트랜지스터(T1)가 차지하는 면적을 축소할 수 있다.
또한, 상술한 실시예들에 의한 화소(PXL) 및 이를 구비한 표시 장치(1)에서는, 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)의 소자 특성을 개별적으로 제어할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 구동 특성을 최적화할 수 있다.
예를 들어, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는 서로 비대칭적인 단면 구조를 가질 수 있다. 일 예로, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는, 확보하고자 하는 각각의 소자 특성에 따라 채널 영역의 두께 및 절연막의 두께 중 적어도 하나가 서로 다르게 형성되고, 이에 따라 서로 비대칭적 단면 구조를 가질 수 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 제1 트랜지스터(T1)의 단면 구조를 나타낸다. 예를 들어, 도 4 및 도 5는 도 2 및 도 3의 화소(PXL)에 구비될 수 있는 제1 트랜지스터(T1)의 단면 구조에 대한 서로 다른 실시예를 나타낸다. 한편, 본 발명에서 도 4 및 도 5의 실시예들에 의한 제1 트랜지스터(T1)의 구조가 도 2 및 도 3의 실시예들에 의한 화소(PXL)에만 적용되는 것으로 한정되지는 않는다. 예를 들어, 다양한 구조의 화소(PXL)에서, 각각의 구동 트랜지스터는 도 4 및/또는 도 5의 실시예들에 의한 제1 트랜지스터(T1)의 구조로 형성될 수 있다.
먼저 도 4를 참조하면, 본 발명의 일 실시예에 의한 제1 트랜지스터(T1)는, 버퍼층(110)이 형성된 베이스 층(100)의 일면 상에 배치된 활성층 패턴(120), 제1 절연막(130)을 사이에 개재하고 활성층 패턴(120)의 일 영역과 중첩되는 게이트 전극(140), 제1 절연막(130) 및 제2 절연막(150)을 사이에 개재하고 활성층 패턴(120)과 이격되며 상기 활성층 패턴(120)의 서로 다른 일 영역에 연결되는 제1 전극(160) 및 제2 전극(170)을 포함할 수 있다.
실시예에 따라, 제1 트랜지스터(T1)는 서로 직렬로 연결된 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)를 포함할 수 있다. 예를 들어, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는, 도 2 또는 도 3에 도시된 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)일 수 있다. 일 예로, 제1 구동 트랜지스터(T1_1)는 제1 전원(ELVDD)과 제2 구동 트랜지스터(T1_2)의 사이에 연결되고, 제2 구동 트랜지스터(T1_2)는 제1 구동 트랜지스터(T1_1)와 발광 소자(EL)의 사이에 연결될 수 있다.
이 경우, 제1 트랜지스터(T1)는 복수의 채널 영역들을 포함할 수 있다. 일 예로, 제1 트랜지스터(T1)는, 제1 구동 트랜지스터(T1_1)의 채널을 형성하는 제1 채널 영역(120a1) 및 제2 구동 트랜지스터(T1_2)의 채널을 형성하는 제2 채널 영역(120a2)을 포함할 수 있다. 일 실시예에서, 제1 채널 영역(120a1) 및 제2 채널 영역(120a2)의 길이는 실질적으로 동일할 수 있다. 다른 실시예에서, 제1 채널 영역(120a1) 및 제2 채널 영역(120a2)의 길이는 상이할 수 있다. 일 예로, 제1 채널 영역(120a1)의 길이는 제2 채널 영역(120a2)의 길이보다 클 수 있다. 제1 채널 영역(120a1) 및 제2 채널 영역(120a2) 각각의 양측에는 전도성 영역이 배치될 수 있다.
예를 들어, 제1 채널 영역(120a1)의 양측에는 각각 제1 전도성 영역(120b1) 및 제2 전도성 영역(120b2)이 배치될 수 있다. 상기 제1 및 제2 전도성 영역들(120b1, 120b2)은 제1 채널 영역(120a1)과 함께 제1 구동 트랜지스터(T1_1)의 활성층 패턴(이하, "제1 활성층 패턴"이라 함)(120_1)을 구성할 수 있다. 즉, 제1 구동 트랜지스터(T1_1)는, 제1 채널 영역(120a1), 제1 전도성 영역(120b1) 및 제2 전도성 영역(120b2)을 포함한 제1 활성층 패턴(120_1)을 포함할 수 있다.
제1 전도성 영역(120b1) 및 제2 전도성 영역(120b2) 중 어느 하나는 제1 구동 트랜지스터(T1_1)의 소스 영역일 수 있고, 다른 하나는 상기 제1 구동 트랜지스터(T1_1)의 드레인 영역일 수 있다. 일 예로, 제1 전도성 영역(120b1)이 제1 구동 트랜지스터(T1_1)의 소스 영역이면, 제2 전도성 영역(120b2)은 상기 제1 구동 트랜지스터(T1_1)의 드레인 영역일 수 있다. 반대로, 제1 전도성 영역(120b1)이 제1 구동 트랜지스터(T1_1)의 드레인 영역이면, 제2 전도성 영역(120b2)은 상기 제1 구동 트랜지스터(T1_1)의 소스 영역일 수 있다. 이는, 제1 구동 트랜지스터(T1_1)의 캐리어 타입(일 예로, N 타입 또는 P 타입) 및 전류의 방향 등에 따라 달라질 수 있다.
제2 채널 영역(120a2)은, 적어도 하나의 전도성 영역을 사이에 개재하고, 제1 채널 영역(120a1)으로부터 이격될 수 있다. 일 예로, 제2 채널 영역(120a2)은, 제2 전도성 영역(120b2)을 사이에 개재하고, 제1 채널 영역(120a1)으로부터 이격될 수 있다.
제2 채널 영역(120a2)의 양측에는 각각 제2 전도성 영역(120b2) 및 제3 전도성 영역(120b3)이 배치될 수 있다. 일 예로, 제3 전도성 영역(120b3)은 제2 채널 영역(120a2)을 사이에 개재하고 제2 전도성 영역(120b2)으로부터 이격될 수 있다. 상기 제2 및 제3 전도성 영역들(120b2, 120b3)은 제2 채널 영역(120a2)과 함께 제2 구동 트랜지스터(T1_2)의 활성층 패턴(이하, "제2 활성층 패턴"이라 함) (120_2)을 구성할 수 있다. 즉, 제2 구동 트랜지스터(T1_2)는, 제2 채널 영역(120a2), 제2 전도성 영역(120b2) 및 제3 전도성 영역(120b3)을 포함한, 제2 활성층 패턴(120_2)을 포함할 수 있다.
제2 전도성 영역(120b2) 및 제3 전도성 영역(120b3) 중 어느 하나는 제2 구동 트랜지스터(T1_2)의 소스 영역일 수 있고, 다른 하나는 상기 제2 구동 트랜지스터(T1_2)의 드레인 영역일 수 있다. 일 예로, 제2 전도성 영역(120b2)이 제2 구동 트랜지스터(T1_2)의 소스 영역이면, 제3 전도성 영역(120b3)은 상기 제2 구동 트랜지스터(T1_2)의 드레인 영역일 수 있다. 반대로, 제2 전도성 영역(120b2)이 제2 구동 트랜지스터(T1_2)의 드레인 영역이면, 제3 전도성 영역(120b3)은 상기 제2 구동 트랜지스터(T1_2)의 소스 영역일 수 있다. 이는, 제2 구동 트랜지스터(T1_2)의 캐리어 타입(일 예로, N 타입 또는 P 타입) 및 전류의 방향 등에 따라 달라질 수 있다.
일 실시예에서, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는 어느 하나의 전도성 영역을 공유할 수 있다. 예를 들어, 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)는 제2 전도성 영역(120b2)을 공유할 수 있다.
이 경우, 제2 전도성 영역(120b2)은 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2) 사이의 공통 전극을 구성할 수 있다. 일 예로, 제2 전도성 영역(120b2)은 제1 구동 트랜지스터(T1_1)의 드레인 전극이자 제2 구동 트랜지스터(T1_2)의 소스 전극일 수 있으며, 상기 제2 전도성 영역(120b2)을 통해 제1 구동 트랜지스터(T1_1)와 제2 구동 트랜지스터(T1_2)가 서로 연결될 수 있다.
실시예에 따라, 제1 활성층 패턴(120_1)과 제2 활성층 패턴(120_2)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 활성층 패턴(120_1)과 제2 활성층 패턴(120_2)은 제2 전도성 영역(120b2)을 통해 서로 일체로 연결될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)의 전도성 영역들이 서로 분리된 패턴으로 형성되되, 상기 제1 및 제2 구동 트랜지스터들(T1_1, T1_2) 각각의 어느 한 전도성 영역들(일 예로, 제1 구동 트랜지스터(T1_1)의 드레인 영역 및 제2 구동 트랜지스터(T1_2)의 소스 영역)이 서로 전기적으로 연결될 수도 있다.
제1 트랜지스터(T1)가 다중 트랜지스터(일 예로, 듀얼 트랜지스터)인 경우, 상기 제1 트랜지스터(T1)는 다중 게이트 전극(140)(일 예로, 듀얼 게이트 전극)을 구비할 수 있다. 예를 들어, 제1 트랜지스터(T1)는, 제1 절연막(130)을 사이에 개재하고 제1 채널 영역(120a1)과 중첩되는 제1 게이트 전극(140a1)과, 상기 제1 절연막(130)을 사이에 개재하고 제2 채널 영역(120a2)과 중첩되는 제2 게이트 전극(140a2)을 포함할 수 있다. 유사하게, 제1 트랜지스터(T1)가 세 개 이상의 트랜지스터들로 구성되는 다중 구조의 트랜지스터인 경우, 상기 제1 트랜지스터(T1)는 세 개 이상의 채널 영역들과, 각각의 채널 영역과 중첩되는 세 개 이상의 게이트 전극들을 포함할 수 있다.
일 실시예에서, 게이트 전극(140)은 다중층으로 이루어질 수 있다. 예를 들어, 제1 게이트 전극(140a1)은, 제1 절연막(130)과 제2 절연막(150)의 사이에 배치된 하부 전극(140a1_1)과, 상기 하부 전극(140a1_1)에 연결되며 제2 절연막(150) 상에 배치된 상부 전극(140a1_2)을 포함한 다중층으로 이루어질 수 있다. 유사하게, 제2 게이트 전극(140a2)은, 제1 절연막(130)과 제2 절연막(150)의 사이에 배치된 하부 전극(140a2_1)과, 상기 하부 전극(140a2_1)에 연결되며 제2 절연막(150) 상에 배치된 상부 전극(140a2_2)을 포함한 다중층으로 이루어질 수 있다. 게이트 전극(140)이 다중층으로 이루어지면, 상기 게이트 전극(140) 및 이에 연결되는 게이트 노드(일 예로, 제1 노드(N1))의 저항을 낮출 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2) 중 어느 하나는 다중층으로 이루어지고, 다른 하나는 단일층으로 이루어질 수 있다. 또 다른 실시예에서는, 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2) 각각이 단일층으로 이루어지며, 상기 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2)이 서로 동일 또는 상이한 층에 배치될 수도 있다. 일 예로, 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2) 각각이, 제1 절연막(130)과 제2 절연막(150)의 사이에 위치한 하부 전극들(140a1_1, 140a2_1)만으로 구성될 수도 있다.
제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2)은 서로 전기적으로 연결된다. 예를 들어, 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2)은 도 2 및 도 3의 실시예들에서와 같이 제1 노드(N1)에 공통으로 연결될 수 있다.
제1 전극(160) 및 제2 전극(170)은 제2 절연막(150) 상에 배치되어 활성층 패턴(120)의 서로 다른 일 영역에 연결될 수 있다. 예를 들어, 제1 전극(160)은 제1 및 제2 절연막들(130, 150)을 관통하는 제1 컨택홀(CH1)을 통해 제1 전도성 영역(120b1)에 연결되고, 제2 전극(170)은 상기 제1 및 제2 절연막들(130, 150)을 관통하는 제2 컨택홀(CH2)을 통해 제3 전도성 영역(120b3)에 연결될 수 있다.
실시예에 따라, 제1 전극(160)은 제1 트랜지스터(T1)의 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있고, 제2 전극(170)은 다른 하나의 전극일 수 있다. 예를 들어, 제1 전극(160)이 제1 트랜지스터(T1)(또는, 제1 구동 트랜지스터(T1_1))의 소스 전극이면, 제2 전극(170)은 제1 트랜지스터(T1)(또는, 제2 구동 트랜지스터(T1_2))의 드레인 전극일 수 있다. 반대로, 제1 전극(160)이 제1 트랜지스터(T1)(또는, 제1 구동 트랜지스터(T1_1))의 드레인 전극이면, 제2 전극(170)은 제1 트랜지스터(T1)(또는, 제2 구동 트랜지스터(T1_2))의 소스 전극일 수 있다.
한편, 본 발명에서 제1 전극(160) 및 제2 전극(170)의 위치가 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 제1 전극(160) 및 제2 전극(170) 중 적어도 하나의 전극이 생략될 수도 있다.
예를 들어, 제1 트랜지스터(T1)가 제1 전도성 영역(120b1)을 통해 다른 회로 소자(일 예로, 적어도 하나의 다른 트랜지스터 및/또는 커패시터 등)에 바로 연결될 경우, 제1 전극(160)이 생략될 수 있다. 그리고, 제1 전도성 영역(120b1)이 상기 제1 트랜지스터(T1)의 소스 또는 드레인 전극이 될 수 있다. 유사하게, 제1 트랜지스터(T1)가 제3 전도성 영역(120b3)을 통해 다른 회로 소자에 바로 연결되는 경우, 제2 전극(170)이 생략될 수 있다. 그리고, 제3 전도성 영역(120b3)이 상기 제1 트랜지스터(T1)의 소스 또는 드레인 전극이 될 수도 있다. 또는, 관점에 따라서는 제1 및/또는 제3 전도성 영역들(120b1, 120b3)을 제1 트랜지스터(T1)의 소스 및/또는 드레인 전극들로 간주하고, 제1 및/또는 제2 전극들(160, 170)을 상기 제1 트랜지스터(T1)의 일 전극에 연결되는 배선들 또는 다른 회로 소자의 전극들로 간주할 수도 있다.
도 4의 실시예에 의한 제1 트랜지스터(T1)에 있어서, 게이트 절연막의 두께는 영역별로 달라질 수 있다. 예를 들어, 제1 트랜지스터(T1)의 활성층 패턴(120)과 게이트 전극(140)의 사이에 구비되는 제1 절연막(130)은 상기 제1 트랜지스터(T1)의 게이트 절연막(일 예로, 제1 게이트 절연막)을 구성하며, 제1 구동 트랜지스터(T1_1)가 형성되는 영역과 제2 구동 트랜지스터(T1_2)가 형성되는 영역에서 상이한 두께를 가질 수 있다.
일 예로, 제1 절연막(130)은 제1 구동 트랜지스터(T1_1)가 형성되는 영역의 적어도 일 영역, 특히 제1 채널 영역(120a1)과 제1 게이트 전극(140a1)의 사이에서는 나머지 영역에 비해 상대적으로 큰 제1 두께(t1)를 가질 수 있다. 또한, 상기 제1 절연막(130)은 제2 구동 트랜지스터(T1_2)가 형성되는 영역의 적어도 일 영역, 특히 제2 채널 영역(120a2)과 제2 게이트 전극(140a2)의 사이에서는 제1 두께(t1)보다 작은 제2 두께(t2)를 가질 수 있다. 즉, 제1 절연막(130)은, 제1 구동 트랜지스터(T1_1)가 형성되는 영역에서 국부적으로 증가된 두께를 가질 수 있다.
제1 구동 트랜지스터(T1_1)가 형성되는 영역에서 제1 절연막(130)의 두께가 증가하게 되면, 상기 제1 구동 트랜지스터(T1_1)의 민감도는 낮아지게 된다. 이에 따라, 제1 구동 트랜지스터(T1_1)의 게이트-소스 간 전압(Vgs)의 변화에 따른 드레인 전류("소스 전류"라고도 함)(Ids)의 변화도가 감소하면서, 최저 계조 전압과 최고 계조 전압 사이의 동작 전압 범위에 대응하는 제1 트랜지스터(T1)의 구동 범위가 확장된다.
도 5를 참조하면, 본 발명의 다른 실시예에서 제1 트랜지스터(T1)의 활성층 패턴(120)은 영역별로 상이한 두께를 가질 수 있다. 예를 들어, 상기 활성층 패턴(120)은 제1 구동 트랜지스터(T1_1)가 형성되는 영역과 제2 구동 트랜지스터(T1_2)가 형성되는 영역에서 상이한 두께를 가질 수 있다.
일 예로, 상기 활성층 패턴(120)은 제1 구동 트랜지스터(T1_1)의 활성층 패턴(즉, 제1 활성층 패턴(120_1))을 구성하는 영역, 일 예로 적어도 제1 채널 영역(120a1)에서 국부적으로 증가된 제3 두께(t3)를 가질 수 있다. 또한, 상기 활성층 패턴(120)은, 제2 구동 트랜지스터(T1_2)의 활성층 패턴(즉, 제2 활성층 패턴(120_2))을 구성하는 영역에서는 제3 두께(t3)보다 작은 제4 두께(t4)를 가질 수 있다. 또한, 실시예에 따라, 화소(PXL)의 나머지 트랜지스터들, 일 예로 스위칭 트랜지스터들 각각의 활성층 패턴들은, 제2 활성층 패턴(120_2)과 실질적으로 동일한 두께(즉, 제4 두께(t4))를 가질 수 있다. 즉, 제1 구동 트랜지스터(T1_1)는, 화소(PXL)의 다른 트랜지스터들에 비해 상대적으로 큰 두께를 가지는 제1 채널 영역(120a1)을 포함할 수 있다.
제1 채널 영역(120a1)의 두께가 증가하게 되면, 게이트-소스 간 전압(Vgs)의 변화에 따른 제1 구동 트랜지스터(T1_1)의 민감도는 낮아지게 된다. 이에 따라, 제1 구동 트랜지스터(T1_1)의 게이트-소스 간 전압(Vgs)의 변화에 따른 드레인 전류(Ids)의 변화량이 감소하면서, 제1 트랜지스터(T1)의 구동 범위가 확장된다.
한편, 본 발명에서, 각 실시예는 단독으로 실시되거나, 또는 적어도 두 개의 실시예들이 복합적으로 실시될 수 있다. 예를 들어, 일 실시예에서는, 도 4 및 도 5의 실시예들에서와 같이 각각 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)의 게이트 절연막의 두께 및 채널 영역의 두께 중 어느 하나만이 차등적으로 형성될 수 있다. 또한, 다른 실시예에서는, 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)의 게이트 절연막의 두께 및 채널 영역의 두께 모두가 차등적으로 형성될 수도 있다.
도 4 및 도 5의 실시예들에 의하면, 제1 트랜지스터(T1)의 구동 범위를 결정하는 제1 구동 트랜지스터(T1_1)에 대해서는, 게이트 절연막(즉, 제1 절연막(130))의 두께를 증가시키거나, 채널 영역(즉, 제1 채널 영역(120a1))의 두께를 증가시킴으로써, 상기 제1 트랜지스터(T1)의 구동 범위를 확장할 수 있다. 그리고, 제2 구동 트랜지스터(T1_2)에 대해서는, 게이트 전압에 따른 제1 트랜지스터(T1)의 제어력을 강화하고 상기 제1 트랜지스터(T1)의 소자 특성의 산포를 감소시킬 수 있도록, 제1 구동 트랜지스터(T1_1)에 비해 작은 두께로 게이트 절연막 및/또는 채널 영역을 형성할 수 있다. 일 예로, 제2 구동 트랜지스터(T1_2)는, 제1 구동 트랜지스터(T1_1)보다 게이트-소스 간 전압(Vgs)에 보다 고속으로 민감하게 반응할 수 있도록 형성함으로써, 제1 트랜지스터(T1)를 용이하게 제어할 수 있다.
즉, 상술한 실시예들에서는 제1 트랜지스터(T1)를 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)을 포함한 복수의 트랜지스터들로 구성하고, 상기 복수의 트랜지스터들 각각의 소자 특성을 개별적으로 조절한다. 이에 따라, 제1 트랜지스터(T1)의 구동 특성을 최적화할 수 있다.
도 6은 본 발명의 일 실시예에 의한 제1 트랜지스터(T1)의 구동 범위를 나타낸다. 예를 들어, 도 6은 도 4 및 도 5의 실시예들 중 적어도 하나의 실시예를 적용함에 따른, 제1 트랜지스터(T1)의 구동 범위를 나타낸다.
도 4 내지 도 6을 참조하면, 제1 구동 트랜지스터(T1_1)가 형성되는 영역에서 제1 절연막(130)의 두께 및/또는 제1 활성층 패턴(120_1)의 두께를 증가시킴으로써, 제1 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)에 따른 드레인 전류(Ids)의 변화도를 둔화시킬 수 있다. 즉, 본 발명의 일 실시예를 적용하여 게이트-소스 간 전압(Vgs)에 따른 제1 구동 트랜지스터(T1_1)의 민감도를 낮추게 되면, 제1 트랜지스터(T1)의 게이트-소스 간 전압(Vgs)에 따른 드레인 전류(Ids)의 기울기가 보다 완만해질 수 있다. 이러한 본 발명의 실시예에 따르면, 제1 트랜지스터(T1)의 구동 범위를 확장할 수 있다.
예를 들어, 비교 예에서는, 단일의 구동 트랜지스터를 구성하고, 상기 구동 트랜지스터의 게이트 절연막 및 활성층 패턴의 두께를 나머지 트랜지스터들의 게이트 절연막 및 활성층 패턴들의 두께(일 예로, 각각 제2 두께(t2) 및 제4 두께(t4))와 동일하게 형성하였다고 가정하기로 한다. 이러한 비교 예에 따른 제1 트랜지스터(T1)는, 게이트-소스 간 전압(Vgs)이 변화될 때, 본 발명의 실시예에 의한 제1 트랜지스터(T1)와 비교하여 보다 큰 폭으로 드레인 전류(Ids)가 변화된다. 반면, 본 발명의 실시예에 의한 제1 트랜지스터(T1)는, 게이트-소스 간 전압(Vgs)에 따른 드레인 전류(Ids)의 변화 폭이 상대적으로 미세해진다. 따라서, 본 발명의 실시예에 따르면, 특정 범위의 드레인 전류(Ids)에 대응하는 제1 구동 트랜지스터(T1)의 동작 전압의 범위, 즉 제1 구동 트랜지스터(T1)의 구동 범위를 확장할 수 있다. 예를 들어, 소정 범위의 드레인 전류(Ids)에 대하여, 비교 예에 의한 구동 트랜지스터가 기존 구동 범위(DR_old)를 가진다고 할 때, 본 발명에 의한 제1 트랜지스터(T1)는 상기 기존 구동 범위(DR_old)보다 넓은, 개선된 구동 범위(DR_new)를 가질 수 있다.
도 7 및 도 8은 각각 본 발명의 일 실시예에 의한 제1 트랜지스터(T1)를 포함한 화소(PXL)의 단면 구조를 나타낸다. 예를 들어, 도 7 및 도 8은 각각 도 4 및 도 5의 실시예에 의한 제1 트랜지스터(T1)를 포함한 화소(PXL)의 일 영역에 대한 단면을 나타낸다. 도 7 및 도 8의 실시예들에서, 도 4 및 도 5의 실시예들과 유사 또는 동일한 구성(일 예로, 제1 트랜지스터(T1)의 구성 등)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 화소(PXL)는 제1 트랜지스터(T1) 및 스토리지 커패시터(Cst)를 비롯한 다양한 회로 소자들과, 발광 소자(EL)를 포함한다. 예를 들어, 상기 화소(PXL) 및 이를 포함하는 표시 패널은, 각 화소(PXL)의 회로 소자들 및 이에 연결되는 배선들이 배치되는 백플레인층(BPL)("회로 소자층" 또는 "회로층"이라고도 함)과, 상기 백플레인층(BPL) 상에 배치되며 각 화소(PXL)의 발광 소자(EL)가 배치되는 표시 소자층(DPL)을 포함할 수 있다.
실시예에 따라, 스토리지 커패시터(Cst)는, 각각 제1 트랜지스터(T1)의 어느 일 전극과 동일 또는 상이한 층에 배치되는 하부 전극(142) 및 상부 전극(144)을 포함할 수 있다. 일 예로, 스토리지 커패시터(Cst)의 하부 전극(142)은 제1 및 제2 게이트 전극들(140a1, 140a2)의 하부 전극들(140a1_1, 140a2_1)과 함께 제1 절연막(130) 상에 배치될 수 있고, 상기 스토리지 커패시터(Cst)의 상부 전극(144)은 제1 트랜지스터(T1)의 전극들과는 상이한 층에 배치될 수 있다.
예를 들어, 제2 절연막(150)은 하부 절연막(150_1)과 상부 절연막(150_2)을 포함한 다중층 구조로 형성될 수 있다. 그리고, 스토리지 커패시터(Cst)의 상부 전극(144)은, 제2 절연막(150)의 하부 절연막(150_1) 및 상부 절연막(150_2)의 사이에 배치될 수 있다.
일 실시예에서, 제1 및 제2 게이트 전극들(140a1, 140a2)의 상부 전극들(140a1_2, 140a2_2)은, 제1 및 제2 전극들(160, 170)과 함께 제2 절연막(150) 상에 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 제1 및 제2 게이트 전극들(140a1, 140a2)의 상부 전극들(140a1_2, 140a2_2)은, 스토리지 커패시터(Cst)의 상부 전극(144)과 함께, 제2 절연막(150)의 하부 절연막(150_1) 및 상부 절연막(150_2)의 사이에 배치될 수 있다. 또 다른 실시예에서, 제1 및 제2 게이트 전극들(140a1, 140a2)은 제1 절연막(130) 상에 형성된 하부 전극들(140a1_1, 140a2_1)만을 포함한 단일층의 전극들로 형성될 수도 있다.
즉, 백플레인층(BPL)에 형성되는 각종 회로 소자들, 배선들 및 절연막들의 구조 및 위치 등은 실시예에 따라 다양하게 변경될 수 있다. 이러한 회로 소자들 및 배선들 상에는 제3 절연막(180)이 배치될 수 있다.
제3 절연막(180)은 단일층 또는 다중층으로 구성될 수 있다. 제3 절연막(180)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 일 예로, 제3 절연막(180)은, 적어도 한 층의 무기 절연막으로 구성된 제1 패시베이션층과, 적어도 한 층의 유기 절연막으로 구성된 제2 패시베이션층을 포함한 다중층으로 구성될 수 있다. 제3 절연막(180)이 적어도 한 층의 유기 절연막을 포함할 경우, 백플레인층(BPL)의 표면이 실질적으로 평탄해질 수 있다.
표시 소자층(DPL)은, 발광 소자(EL)를 포함하며, 각각의 발광 소자(EL)가 배치되는 발광 영역(일 예로, 각 화소(PXL)의 발광 영역)을 규정하기 위한 뱅크 구조물, 일 예로, 화소 정의막(240) 등을 더 포함할 수 있다. 또한, 발광 소자(EL) 및 화소 정의막(240) 상에는 보호층(250)이 배치될 수 있다.
발광 소자(EL)는, 제3 절연막(180) 상에 순차적으로 적층되는 제1 전극(210), 발광층(220) 및 제2 전극(230)을 포함한다. 실시예에 따라, 발광 소자(EL)의 제1 및 제2 전극들(210, 230) 중 어느 하나는 애노드 전극이고, 다른 하나는 캐소드 전극일 수 있다. 예를 들어, 제1 전극(210)이 애노드 전극이면, 제2 전극(230)은 캐소드 전극일 수 있다.
발광 소자(EL)의 제1 전극(210)은 제3 절연막(180) 상에 배치되며, 도시되지 않은 컨택홀 등을 통해 각각의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자에 연결될 수 있다. 일 예로, 제1 전극(210)은, 제3 절연막(180)을 관통하는 컨택홀 또는 비아홀을 통해 제6 및 제7 트랜지스터들(T6, T7)의 일 전극에 연결될 수 있다.
상기 제1 전극(210)이 형성된 각각의 화소 영역에는, 해당 화소(PXL)의 발광 영역을 구획하는 화소 정의막(240)이 형성될 수 있다. 화소 정의막(240)은, 화소들(PXL)의 발광 영역들 사이에 배치되며, 각 화소(PXL)의 발광 영역에서 제1 전극(210)을 노출하는 개구부를 가질 수 있다. 예를 들어, 화소 정의막(240)은 각 화소(PXL)의 발광 영역의 외곽 둘레를 따라, 제1 전극(210) 등이 형성된 베이스 층(100)의 일면으로부터 상부 방향으로 돌출될 수 있다.
화소 정의막(240)에 의해 둘러싸인 각각의 발광 영역에는 발광층(220)이 형성될 수 있다. 일 예로, 발광층(220)은 제1 전극(210)의 노출된 표면 상에 배치될 수 있다. 발광층(220)은 적어도 광 생성층(light generation layer)을 포함하며, 상기 광 생성층 외에 적어도 하나의 공통층을 선택적으로 더 포함할 수 있다. 일 예로, 발광층(220)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다.
예를 들어, 발광층(220)은, 소정 색상의 광을 방출하는 광 생성층, 상기 광 생성층과 제1 전극(210)의 사이에 배치된 제1 공통층, 및 상기 광 생성층과 제2 전극(230)의 사이에 배치된 제2 공통층을 포함할 수 있다. 실시예에 따라, 제1 공통층은 정공 주입층(hole injection layer) 및 정공 수송층(hole transport layer) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 공통층은, 정공 억제층(hole blocking layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 광 생성층은 각각의 발광 영역에 대응하여 개별적으로 패터닝될 수 있다. 그리고, 제1 공통층 및 제2 공통층은, 화소들(PXL)이 배치된 표시 영역(10) 상에 전면적으로 형성될 수 있다.
발광층(220) 상에는 발광 소자(EL)의 제2 전극(230)이 형성될 수 있다. 실시예에 따라, 상기 제2 전극(230)은 표시 영역(10) 상에 전면적으로 형성될 수 있으나, 이에 한정되지는 않는다.
발광 소자(EL) 상에는, 상기 발광 소자(EL)의 제2 전극(230)을 커버하는 보호층(250)이 형성될 수 있다. 실시예에 따라, 보호층(250)은 화소들(PXL)이 배치되는 표시 패널의 일 영역(예를 들어, 적어도 표시 영역(10)) 상에 배치되어 상기 화소들(PXL)을 밀봉하는 봉지층 또는 봉지기판을 포함할 수 있다. 일 예로, 보호층(250)은, 박막 봉지층(TFE: thin film encapsulation layer)을 포함할 수 있다. 박막 봉지층을 형성하여 표시 영역(10)을 밀봉할 경우, 화소들(PXL)을 보호하면서도 표시 패널의 두께를 저감하고 유연성을 확보할 수 있다.
실시예에 따라, 보호층(250)은 단일층 또는 다중층 구조로 이루어질 수 있다. 일 예로, 보호층(250)은 서로 중첩되는 적어도 두 개의 무기막들과, 상기 무기막들의 사이에 개재되는 적어도 하나의 유기막을 포함한 다층막으로 구성될 수 있다. 다만, 보호층(250)의 구조 및 재료 등은 실시예에 따라 다양하게 변경될 수 있다.
한편, 본 발명에서 화소(PXL) 및 이를 구비하는 표시 패널의 구조가 도 7 및 도 8에 도시된 실시예들에 한정되지는 않으며, 이는 각각의 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 화소(PXL) 및 이를 구비하는 표시 패널은, 현재 공지된 다양한 구조로 형성될 수 있다.
도 9a 내지 도 9j는 본 발명의 일 실시예에 의한 표시 장치(1)의 제조 방법을 나타낸다. 예를 들어, 도 9a 내지 도 9j는 도 4의 실시예에 의한 제1 트랜지스터(T1), 즉 서로 직렬로 연결된 제1 구동 트랜지스터(T1_1) 및 제2 구동 트랜지스터(T1_2)를 포함한 화소(PXL)를 구비하는 표시 장치(1)의 제조 단계들 중, 상기 제1 트랜지스터(T1)의 제조 단계들을 순차적으로 나타낸다. 즉, 도 9a 내지 도 9j에서는 화소(PXL)의 구동 트랜지스터로 동작하는 제1 트랜지스터(T1)의 제조 방법을 중심으로 표시 장치(1)의 제조 방법을 설명하기로 한다. 다만, 실시예에 따라 상기 제1 트랜지스터(T1)를 포함한 백플레인층(BPL)의 형성 이후에는, 도 7의 실시예 등에 의한 표시 소자층(DPL)의 형성 공정이 후속될 수 있다.
도 4 및 도 9a를 참조하면, 먼저 베이스 층(100) 상에 버퍼층(110)을 형성한 이후, 상기 버퍼층(110) 상의 각 트랜지스터 영역(일 예로, 제1 트랜지스터(T1)가 배치될 구동 트랜지스터 영역 등)에 반도체 패턴(SCP)을 형성할 수 있다. 한편, 실시예에 따라서는 버퍼층(110)이 생략될 수도 있고, 이 경우 반도체 패턴(SCP)은 베이스 층(100)의 일면 상에 바로 형성될 수 있다.
베이스 층(100)은 표시 장치(1)을 패널을 형성하기 위한 베이스 부재일 수 있다. 실시예에 따라, 베이스 층(100)은, 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(100)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다. 또한, 베이스 층(100)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(100)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재로 형성될 수 있다.
버퍼층(110)은 베이스 층(100)의 일면 상에 선택적으로 형성될 수 있는 것으로서, 상기 버퍼층(110)을 형성함에 의해 그 상부에 형성될 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(110)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(110)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 일 예로, 버퍼층(110)은 실리콘 질화막(SiNx) 및 실리콘 산화막(SiOx)을 포함한 다중층으로 형성될 수 있다.
반도체 패턴(SCP)은 각 트랜지스터의 활성층 패턴(일 예로, 제1 트랜지스터(T1)의 활성층 패턴(120))을 형성하기 위한 것으로서, 버퍼층(110)이 형성된 베이스 층(100)의 일면 상에 형성될 수 있다. 예를 들어, 버퍼층(110) 상에 반도체 물질을 증착하여 반도체 물질층을 형성한 이후, 상기 반도체 물질층을 패터닝함에 의해 각각의 반도체 패턴(SCP)을 형성할 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 비정질 실리콘(a-Si)으로 형성될 수 있다. 예를 들어, 화학기상증착법 등의 다양한 방식을 통해 베이스 층(100) 상에 버퍼층(110) 및 비정질 실리콘막을 순차적으로 형성한 이후, 각각의 트랜지스터가 형성될 영역에 대응하여 상기 비정질 실리콘막을 패터닝함에 의해 각각의 반도체 패턴(SCP)을 형성할 수 있다.
도 9b 및 도 9c를 참조하면, 반도체 패턴(SCP)의 형성 이후, 상기 반도체 패턴(SCP)을 결정화하기 위한 결정화 공정이 진행될 수 있다. 예를 들어, 반도체 패턴(SCP)이 형성된 베이스 층(100) 상에 레이저 조사 장치(일 예로, 레이저 바)(200)를 배치하고, 상기 레이저 조사 장치(200)를 일 방향(일 예로, 제1 방향(DR1))을 따라 이동시키면서 레이저(201)를 조사함에 의해, 각각의 반도체 패턴(SCP)을 결정화할 수 있다. 이에 따라, 폴리 실리콘(Poly-Si) 등을 포함한 결정질의 반도체 패턴(SCP)을 형성할 수 있다.
도 9d 내지 도 9f를 참조하면, 반도체 패턴(SCP) 상에 제1 절연막(130)을 형성한다. 실시예에 따라, 제1 절연막(130)은 영역별로 상이한 두께를 가질 수 있으며, 특히 제1 구동 트랜지스터(T1_1)가 형성될 영역과 제2 구동 트랜지스터(T1_2)가 형성될 영역에서 상이한 두께를 가지도록 형성될 수 있다.
예를 들어, 제1 절연막(130)을 형성하기 위하여, 먼저 도 9d에 도시된 바와 같이 반도체 패턴(SCP)을 커버하도록 절연 물질(일 예로, 제1 절연막(130)의 형성을 위해 선택된 적어도 한 종류의 유기 및/또는 무기 절연 물질)을 일차적으로 도포하여 절연 물질층(130a)을 형성할 수 있다. 실시예에 따라, 절연 물질층(130a)은 화학기상증착법 등을 비롯한 다양한 방식으로 반도체 패턴(SCP)이 형성된 베이스 층(110) 상에 소정의 절연 물질을 증착함으로써 형성될 수 있다.
이후, 도 9e에 도시된 바와 같이 절연 물질층(130a)이 형성된 베이스 층(100) 상에 마스크(300)를 배치하여 제1 구동 트랜지스터(T1_1)가 형성될 영역을 선택적으로 노출하고, 상기 제1 구동 트랜지스터(T1_1)가 형성될 영역에 대응하는 반도체 패턴(SCP)의 일 영역 상에 상기 절연 물질을 추가적으로 도포할 수 있다. 예를 들어, 베이스 층(100) 상에 마스크(300)를 배치한 상태에서, 절연 물질층(130a)을 구성하는 절연 물질과 동일한 절연 물질을 추가적으로 증착할 수 있다.
이에 따라, 도 9f에 도시된 바와 같이 반도체 패턴(SCP) 상에서 영역별로 상이한 두께를 가지는 제1 절연막(130)을 형성할 수 있다. 예를 들어, 제1 절연막(130)은, 제1 구동 트랜지스터(T1_1)의 활성층 패턴(일 예로, 도 4의 제1 활성층 패턴(120_1))에 대응하는 영역에서 제1 두께(t1)를 가지고, 제2 구동 트랜지스터(T1_2)의 활성층 패턴(일 예로, 도 4의 제2 활성층 패턴(120_2))에 대응하는 영역에서 제2 두께(t2)를 가질 수 있다.
도 9g를 참조하면, 반도체 패턴(SCP)의 일 영역과 중첩되도록 제1 절연막(130) 상에 게이트 전극(140)을 형성한다. 예를 들어, 반도체 패턴(SCP)의 서로 다른 일 영역과 중첩되도록 제1 절연막(130) 상에 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2)(일 예로, 상기 제1 및 제2 게이트 전극들(140a1, 140a2)의 하부 전극들(140a1_1, 140a2_1))을 형성할 수 있다.
도 9h를 참조하면, 반도체 패턴(SCP)의 일 영역에 선택적으로 불순물을 도핑하는 도핑 공정을 실시하여, 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)을 형성한다. 일 예로, 제1 및 제2 게이트 전극들(140a1, 140a2)(일 예로, 상기 제1 및 제2 게이트 전극들(140a1, 140a2)의 하부 전극들(140a1_1, 140a2_1))을 마스크로 이용하여, 상기 제1 및 제2 게이트 전극들(140a1, 140a2)과 중첩되는 영역을 제외한 나머지 영역에 대하여 반도체 패턴(SCP)을 불순물로 도핑할 수 있다. 이에 따라, 제1 및 제2 채널 영역들(120a1, 120a2)과 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)을 구분하고, 상기 제1 및 제2 채널 영역들(120a1, 120a2)과 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)을 포함하는 활성층 패턴(120)을 형성할 수 있다.
실시예에 따라, 불순물은 보론(B) 등을 포함하는 P 타입의 불순물일 수 있다. 일 예로, 보론(B) 이온을 도우즈량 0.1E12/㎠ ~ 7E12/㎠ 정도로 하여 반도체 패턴(SCP)에 이온 주입할 수 있다. 다만, 본 발명에서 불순물의 종류 및 도핑 농도 등이 특별히 한정되지는 않으며, 이는 제1 트랜지스터(T1)의 타입이나 특성 등에 따라 다양하게 변경될 수 있다. 일 예로, 다른 실시예에서 제1 트랜지스터(T1)를 N 타입으로 형성하고자 할 경우에는, 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)에 N 타입의 불순물을 도핑할 수 있다.
도 9i를 참조하면, 각각의 게이트 전극, 일 예로 제1 및 제2 게이트 전극들(140a1, 140a2)의 하부 전극들(140a1_1, 140a2_1)이 형성된 베이스 층(100) 상에 제2 절연막(150)을 형성한다. 실시예에 따라, 제2 절연막(150)은 제2 게이트 절연막 또는 층간 절연막일 수 있으며, 적어도 한 층의 유기 절연막 및/또는 무기 절연막의 성막 공정을 통해 단일층 또는 다중층으로 형성될 수 있다. 상기 제2 절연막(150)의 재료 및/또는 물성이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 한편, 실시예에 따라서는 제2 절연막(150)의 형성 공정 이후, 화학적 기계 연마(chemical mechanical polishing) 공정 등을 통해 상기 제2 절연막(150)을 적어도 부분적으로 평탄화하는 공정이 더 실시될 수도 있다.
도 9j를 참조하면, 제2 절연막(150) 상에, 각각 제1 전도성 영역(120b1) 및 제3 전도성 영역(120b3)에 연결되는 제1 전극(160) 및 제2 전극(170)을 형성한다. 또한, 각각의 게이트 전극, 일 예로 제1 및 제2 게이트 전극들(140a1, 140a2)이 다중층 구조를 가지는 경우, 제1 전극(160) 및 제2 전극(170)을 형성하는 공정 등에서 상기 제1 및 제2 게이트 전극들(140a1, 140a2)의 상부 전극들(140a1_2, 140a2_2)을 함께 형성할 수 있다.
도 4 및 도 9a 내지 도 9j의 실시예에 따르면, 제1 구동 트랜지스터(T1_1)가 형성될 영역과 제2 구동 트랜지스터(T1_2)가 형성될 영역에 대응하여, 제1 절연막(130)을 영역별로 상이한 두께로 형성한다. 이에 따라, 제1 구동 트랜지스터(T1_1)와 제2 구동 트랜지스터(T1_2)가 서로 비대칭적인 단면 구조를 가지도록 형성할 수 있다. 특히, 본 실시예에서는 제1 트랜지스터(T1)의 구동 범위를 결정하는 제1 구동 트랜지스터(T1_1)에 대하여, 게이트 절연막으로 기능하는 제1 절연막(130)의 두께를 증가시킴으로써, 제1 트랜지스터(T1)의 구동 범위를 넓힐 수 있다.
도 10a 내지 도 10j는 본 발명의 일 실시예에 의한 표시 장치(1)의 제조 방법을 나타낸다. 예를 들어, 도 10a 내지 도 10j는 도 5의 실시예에 의한 제1 트랜지스터(T1)를 포함한 화소(PXL)를 구비하는 표시 장치(1)의 제조 단계들 중, 상기 제1 트랜지스터(T1)의 제조 단계들을 순차적으로 나타낸다. 즉, 도 10a 내지 도 10j에서는 제1 트랜지스터(T1)의 제조 방법을 중심으로 표시 장치(1)의 제조 방법을 설명하기로 한다. 다만, 실시예에 따라 상기 제1 트랜지스터(T1)를 포함한 백플레인층(BPL)의 형성 이후에는, 도 8의 실시예 등에 의한 표시 소자층(DPL)의 형성 공정이 후속될 수 있다. 도 10a 내지 도 10j의 실시예를 설명함에 있어, 앞서 설명한 실시예(일 예로, 도 9a 내지 도 9j의 실시예)와 유사 또는 동일한 구성에 대해서는 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 10a 내지 도 10c를 참조하면, 먼저 베이스 층(100) 상에 버퍼층(110)을 형성한 이후, 상기 버퍼층(110) 상의 각 트랜지스터 영역(일 예로, 제1 트랜지스터(T1)가 배치될 구동 트랜지스터 영역 등)에 반도체 패턴(SCP)을 형성한다. 한편, 버퍼층(110)이 생략될 경우에는, 베이스 층(100)의 일면 상에 반도체 패턴(SCP)을 바로 형성할 수도 있다.
실시예에 따라, 반도체 패턴(SCP)은 영역별로 상이한 두께를 가질 수 있다. 구체적으로, 상기 반도체 패턴(SCP)은 제1 구동 트랜지스터(T1_1)가 형성될 영역과 제2 구동 트랜지스터(T1_2)가 형성될 영역에서 상이한 두께를 가지도록 형성될 수 있다.
예를 들어, 반도체 패턴(SCP)을 형성하기 위하여 먼저 도 10a에 도시된 바와 같이 제1 및 제2 구동 트랜지스터들(T1_1, T1_2)이 형성될 영역에 반도체 물질(일 예로, 비정질 실리콘(a-Si))을 일차적으로 도포하여 반도체 물질층(SCPa)을 형성할 수 있다. 일 예로, 베이스 층(100) 상에 버퍼층(110) 및 비정질 실리콘막을 순차적으로 형성한 이후, 상기 비정질 실리콘막을 패터닝함에 의해 각각의 반도체 물질층(SCPa)을 형성할 수 있다.
이후, 도 10b에 도시된 바와 같이 반도체 물질층(SCPa)이 형성된 베이스 층(100) 상에 마스크(300)를 배치하여 제1 구동 트랜지스터(T1_1)가 형성될 영역을 선택적으로 노출하고, 상기 제1 구동 트랜지스터(T1_1)가 형성될 영역에 대응하는 반도체 물질층(SCPa)의 일 영역 상에 상기 반도체 물질을 추가적으로 도포할 수 있다. 예를 들어, 베이스 층(100) 상에 마스크(300)를 배치한 상태에서, 반도체 물질층(SCPa)을 구성하는 반도체 물질과 동일한 반도체 물질을 추가적으로 증착할 수 있다.
이에 따라, 도 10b 및 도 10c에 도시된 바와 같이 영역별로 상이한 두께를 가지는 반도체 패턴(SCP)을 형성할 수 있다. 예를 들어, 반도체 패턴(SCP)은, 제1 구동 트랜지스터(T1_1)의 활성층 패턴(즉, 제1 활성층 패턴(120_1))이 형성될 영역에서 제3 두께(t3)를 가지고, 제2 구동 트랜지스터(T1_2)의 활성층 패턴(즉, 제2 활성층 패턴(120_2))이 형성될 영역에서 제4 두께(t4)를 가질 수 있다.
도 10d 및 도 10e를 참조하면, 반도체 패턴(SCP)의 형성 이후, 상기 반도체 패턴(SCP)을 결정화하기 위한 결정화 공정이 진행될 수 있다. 예를 들어, 레이저 조사 장치(일 예로, 레이저 바)(200)를 이용하여 반도체 패턴(SCP)에 레이저(201)를 조사함에 의해, 반도체 패턴(SCP)을 결정화할 수 있다. 이에 따라, 폴리 실리콘(Poly-Si) 등을 포함한 결정질의 반도체 패턴(SCP)을 형성할 수 있다.
도 10f를 참조하면, 반도체 패턴(SCP) 상에 제1 절연막(130)을 형성한다. 일 실시예에서, 제1 절연막(130)은 균일한 두께를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 구동 트랜지스터(T1_1)의 활성층 패턴(일 예로, 도 5의 제1 활성층 패턴(120_1))이 형성될 영역과 제2 구동 트랜지스터(T1_2)의 활성층 패턴(일 예로, 도 5의 제2 활성층 패턴(120_2))이 형성될 영역에 대응하여, 반도체 패턴(SCP) 및 제1 절연막(130) 각각의 두께를 차등화할 수도 있다.
실시예에 따라, 제1 절연막(130)은 적어도 하나의 무기 절연막으로 구성될 수 있다. 이 경우, 상기 제1 절연막(130)은 활성층 패턴(SCP)의 표면 프로파일에 대응하는 표면 프로파일을 가질 수 있다.
도 10g를 참조하면, 반도체 패턴(SCP)의 일 영역과 중첩되도록 제1 절연막(130) 상에 게이트 전극(140)을 형성한다. 예를 들어, 반도체 패턴(SCP)의 서로 다른 일 영역과 중첩되도록 제1 절연막(130) 상에 제1 게이트 전극(140a1) 및 제2 게이트 전극(140a2)(일 예로, 상기 제1 및 제2 게이트 전극들(140a1, 140a2)의 하부 전극들(140a1_1, 140a2_1))을 형성할 수 있다.
도 10h를 참조하면, 반도체 패턴(SCP)의 일 영역에 선택적으로 불순물을 도핑함에 의해, 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)을 형성한다. 이에 따라, 제1 및 제2 채널 영역들(120a1, 120a2)과 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)을 구분하고, 상기 제1 및 제2 채널 영역들(120a1, 120a2)과 제1, 제2 및 제3 전도성 영역들(120b1, 120b2, 120b3)을 포함하는 활성층 패턴(120)을 형성할 수 있다.
도 10i를 참조하면, 각각의 게이트 전극, 일 예로 제1 및 제2 게이트 전극들(140a1, 140a2)의 하부 전극들(140a1_1, 140a2_1)이 형성된 베이스 층(100) 상에 제2 절연막(150)을 형성한다. 실시예에 따라, 제2 절연막(150)은 제2 게이트 절연막 또는 층간 절연막일 수 있으며, 적어도 한 층의 유기 절연막 및/또는 무기 절연막의 성막 공정을 통해 단일층 또는 다중층으로 형성될 수 있다.
도 10j를 참조하면, 제2 절연막(150) 상에, 제1 전극(160) 및 제2 전극(170)을 형성한다. 또한, 각각의 게이트 전극, 일 예로 제1 및 제2 게이트 전극들(140a1, 140a2)이 다중층 구조를 가지는 경우, 제1 전극(160) 및 제2 전극(170)을 형성하는 공정 등에서 상기 제1 및 제2 게이트 전극들(140a1, 140a2)의 상부 전극들(140a1_2, 140a2_2)을 함께 형성할 수 있다.
도 5 및 도 10a 내지 도 10j의 실시예에 따르면, 제1 구동 트랜지스터(T1_1)가 형성될 영역과 제2 구동 트랜지스터(T1_2)가 형성될 영역에 대응하여, 반도체 패턴(SCP)을 영역별로 상이한 두께로 형성한다. 이에 따라, 제1 구동 트랜지스터(T1_1)와 제2 구동 트랜지스터(T1_2)가 서로 비대칭적인 단면 구조를 가지도록 형성할 수 있다. 특히, 제1 활성층 패턴(120_1)이 형성될 영역에 대하여 반도체 패턴(SCP)의 두께를 증가시킴으로써, 제1 트랜지스터(T1)의 구동 범위를 넓힐 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 표시 장치 10: 표시 영역
20: 주사 구동부 30: 발광 제어 구동부
40: 데이터 구동부 50: 타이밍 제어부
100: 베이스 층 110: 버퍼층
120: 활성층 패턴 120_1: 제1 활성층 패턴
120_2: 제2 활성층 패턴 120a1: 제1 채널 영역
120a2: 제2 채널 영역 120b1: 제1 전도성 영역
120b2: 제2 전도성 영역 120b3: 제3 전도성 영역
130: 제1 절연막 130a: 절연 물질층
140: 게이트 전극 140a1: 제1 게이트 전극
140a2: 제2 게이트 전극 150: 제2 절연막
160: 제1 전극 170: 제2 전극
180: 제3 절연막 200: 레이저 조사 장치
240: 화소 정의막 250: 보호층
300: 마스크 BPL: 백플레인층
DPL: 표시 소자층 EL: 발광 소자
PXC: 화소 회로 PXL: 화소
SCP: 반도체 패턴 SCPa: 반도체 물질층
T1~T7: 제1~제7 트랜지스터 T1_1: 제1 구동 트랜지스터
T1_2: 제2 구동 트랜지스터

Claims (17)

  1. 표시 영역에 배치된 화소를 구비하며,
    상기 화소는,
    제1 전원과 제2 전원의 사이에 연결된 발광 소자; 및
    상기 제1 전원과 상기 발광 소자의 사이에 연결되며, 제1 노드의 전압에 대응하여 상기 발광 소자에 흐르는 구동 전류를 제어하는 제1 트랜지스터를 포함하며,
    상기 제1 트랜지스터는, 상기 제1 전원과 상기 발광 소자의 사이에 직렬로 연결되며 서로 비대칭적인 단면 구조를 가지는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함한 복수의 트랜지스터들로 구성됨을 특징으로 하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터는, 채널 영역의 두께 및 게이트 절연막의 두께 중 적어도 하나가 상이한, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는,
    제1 채널 영역;
    상기 제1 채널 영역의 양측에 배치된 제1 전도성 영역 및 제2 전도성 영역;
    상기 제2 전도성 영역을 사이에 개재하고 상기 제1 채널 영역으로부터 이격된 제2 채널 영역;
    상기 제2 채널 영역을 사이에 개재하고 상기 제2 전도성 영역으로부터 이격된 제3 전도성 영역;
    제1 절연막을 사이에 개재하고 상기 제1 채널 영역과 중첩되는 제1 게이트 전극; 및
    상기 제1 절연막을 사이에 개재하고 상기 제2 채널 영역과 중첩되는 제2 게이트 전극을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 구동 트랜지스터는, 상기 제1 전원과 상기 제2 구동 트랜지스터의 사이에 연결되며, 상기 제1 채널 영역, 상기 제1 전도성 영역 및 상기 제2 전도성 영역을 포함한 제1 활성층 패턴을 포함하고,
    상기 제2 구동 트랜지스터는, 상기 제1 구동 트랜지스터와 상기 발광 소자의 사이에 연결되며, 상기 제2 채널 영역, 상기 제2 전도성 영역 및 상기 제3 전도성 영역을 포함한 제2 활성층 패턴을 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1 절연막은,
    상기 제1 채널 영역과 상기 제1 게이트 전극의 사이에서 제1 두께를 가지고,
    상기 제2 채널 영역과 상기 제2 게이트 전극의 사이에서 상기 제1 두께보다 작은 제2 두께를 가지는, 표시 장치.
  6. 제4항에 있어서,
    상기 제1 채널 영역은 상기 제2 채널 영역보다 큰 두께를 가지는, 표시 장치.
  7. 제4항에 있어서,
    상기 제1 채널 영역은 상기 제2 채널 영역보다 긴 길이를 가지는, 표시 장치.
  8. 제4항에 있어서,
    상기 제1 활성층 패턴과 상기 제2 활성층 패턴은 상기 제2 전도성 영역을 통해 서로 일체로 연결되는, 표시 장치.
  9. 제3항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 제1 노드에 공통으로 연결되는, 표시 장치.
  10. 제3항에 있어서,
    상기 제1 트랜지스터는,
    상기 제1 전도성 영역에 연결되는 제1 전극; 및
    상기 제3 전도성 영역에 연결되는 제2 전극을 더 포함하는, 표시 장치.
  11. 제1항에 있어서,
    상기 화소는, 상기 제1 노드로 데이터 신호 또는 초기화 전원의 전압을 전달하기 위한 적어도 하나의 스위칭 트랜지스터를 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 스위칭 트랜지스터는, 서로 직렬로 연결된 복수의 트랜지스터들로 구성되는, 표시 장치.
  13. 서로 직렬로 연결된 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함한 화소를 구비하는 표시 장치의 제조 방법에 있어서,
    베이스 층 상에 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 제1 절연막을 형성하는 단계; 및
    상기 반도체 패턴의 서로 다른 일 영역과 중첩되도록 상기 제1 절연막 상에 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함하며,
    상기 제1 및 제2 구동 트랜지스터들을 서로 비대칭적인 단면 구조를 가지도록 형성함을 특징으로 하는, 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 구동 트랜지스터가 형성될 영역과 상기 제2 구동 트랜지스터가 형성될 영역에 대응하여, 상기 반도체 패턴 및 상기 제1 절연막 중 적어도 하나를 영역별로 상이한 두께로 형성함을 특징으로 하는, 표시 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 절연막을 형성하는 단계는,
    상기 반도체 패턴을 커버하도록 절연 물질을 일차적으로 도포하여 절연 물질층을 형성하는 단계; 및
    상기 절연 물질층 상에 마스크를 배치하여 상기 제1 구동 트랜지스터가 형성될 영역을 선택적으로 노출하고, 상기 제1 구동 트랜지스터가 형성될 영역에 대응하는 상기 반도체 패턴의 일 영역 상에 상기 절연 물질을 추가적으로 도포하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 반도체 패턴을 형성하는 단계는,
    상기 제1 및 제2 구동 트랜지스터들이 형성될 영역에 반도체 물질을 일차적으로 도포하여 반도체 물질층을 형성하는 단계; 및
    상기 반도체 물질층 상에 마스크를 배치하여 상기 제1 구동 트랜지스터가 형성될 영역을 선택적으로 노출하고, 상기 제1 구동 트랜지스터가 형성될 영역 상에 상기 반도체 물질을 추가적으로 도포하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 반도체 패턴을 결정화하는 단계; 및
    상기 반도체 패턴의 일 영역에 선택적으로 불순물을 도핑하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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