KR20170102147A - 표시 장치 - Google Patents
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Abstract
표시 장치는 제1 화소 영역과, 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역을 포함하는 기판, 상기 제1 및 제2 화소 영역들에 각각 제공된 제1 내지 제2 화소들, 상기 제1 화소에 연결된 제1 라인, 상기 제2 화소에 연결된 제2 라인, 및 상기 제1 및 제2 라인들 중 적어도 어느 하나와 중첩되며, 상기 제1 라인의 로드 값과 상기 제2 라인의 로드 값의 차이를 보상하는 더미부를 포함한다.
Description
본 발명은 표시 장치에 관한 것으로, 상세하게는 서로 다른 면적을 갖는 영역들을 포함하는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 소자를 포함하는 복수 개의 화소를 포함하며, 각 화소에는 배선들과, 상기 배선들에 연결되며 유기 발광 소자를 구동하기 위한 복수 개의 트랜지스터가 형성되어 있다. 상기 배선들은 길이에 따라 다른 정도의 로드 값을 가질 수 있으며, 상기 유기 발광 표시 장치가 제공하는 최종적인 영상에 있어 상기 로드 값에 차이에 의한 휘도 차이가 발생할 수 있다.
본 발명은 영역과 상관없이 균일한 휘도를 갖는 표시 장치를 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 화소 영역과, 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역을 포함하는 기판, 상기 제1 및 제2 화소 영역들에 각각 제공된 제1 내지 제2 화소들, 상기 제1 화소에 연결된 제1 라인, 상기 제2 화소에 연결된 제2 라인, 및 상기 제1 및 제2 라인들 중 적어도 어느 하나와 중첩되며, 상기 제1 라인의 로드 값과 상기 제2 라인의 로드 값의 차이를 보상하는 더미부를 포함한다. 상기 제1 라인은 상기 제2 라인보다 긴 길이를 가진다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 화소들에 데이터 신호를 제공하는 데이터 라인을 더 포함하고, 상기 제1 라인은 상기 제1 화소에 스캔 신호를 제공하는 제1 스캔 라인이고, 상기 제2 라인은 상기 제2 화소에 스캔 신호를 제공하는 제2 스캔 라인일 수 있다. 이 경우, 상기 더미부는 상기 제2 스캔 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 제1 및 제2 화소들에 전원을 제공하는 전원 라인을 더 포함할 수 있으며, 상기 더미부는 상기 전원 라인과 연결될 수 있다. 상기 더미부는 상기 전원 라인과 동일층에 제공되고, 상기 전원 라인과 동일 재료를 포함할 수 있다. 상기 더미부는 상기 전원 라인으로부터 돌출된 형상으로 제공되며 상기 전원 라인과 분리되지 않은 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 화소는 상기 제2 스캔 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 트랜지스터를 포함할 수 있으며, 상기 트랜지스터는 상기 기판 상에 제공된 액티브 패턴, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극, 및 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 더미부는 상기 액티브 패턴과 동일 층 상에 제공되고, 상기 액티브 패턴과 동일 재료를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미부는 상기 액티브 패턴으로부터 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 제1 및 제2 화소 영역을 각각 둘러싸는 제1 및 제2 주변 영역을 더 포함할 수 있으며, 상기 더미부는 상기 제2 주변 영역에 제공되며 상기 제2 스캔 라인의 단부와 중첩하는 더미 라인을 포함할 수 있다. 상기 더미 라인에는 고정 전압이 인가될 수 있다. 본 발명의 일 실시예에 있어서, 상기 더미 라인에는 상기 전원 라인과 동일한 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 제2 화소 영역과 이격되고 상기 제1 화소 영역에 연결된 제3 화소 영역을 더 포함할 수 있다. 상기 표시 장치는 상기 제3 화소 영역에 제공된 제3 화소와, 상기 제3 화소에 스캔 신호를 제공하는 제3 스캔 라인을 더 포함할 수 있으며, 상기 제3 스캔 라인은 상기 제1 스캔 라인 또는 상기 제2 스캔 라인보다 작은 길이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 스캔 라인에 중첩되며, 상기 제3 스캔 라인의 로드와 상기 제1 스캔 라인의 로드의 차이 또는 제3 스캔 라인의 로드와 상기 제2 스캔 라인의 로드를 보상하는 추가 더미부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 스캔 라인들은 제1 방향을 따라 서로 평행하며, 상기 제2 스캔 라인과 상기 제3 스캔 라인은 서로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 제1 내지 제3 화소 영역들에 인접한 제1 내지 제3 주변 영역들을 더 포함할 수 있다. 상기 표시 장치는 상기 제1 내지 제3 스캔 라인들에 각각 연결되며, 각각에 스캔 신호를 제공하는 제1 내지 제3 스캔 구동부를 더 포함할 수 있으며, 상기 제1 내지 제3 스캔 구동부는 각각 제1 내지 제3 주변 영역들에 제공될 수 있다.
본 발명의 일 실시예에 따르면 서로 다른 면적을 갖는 2개 이상의 영역을 가지며, 각 영역에서의 휘도가 균일한 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치를 도시한 평면도들이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소 및 구동부의 실시예를 나타낸 블록도이다.
도 5는 도 4에 도시된 제1 화소의 실시예를 나타내는 등가 회로도이다.
도 6은 도 4의 제1 화소를 상세하게 도시한 평면도이다.
도 7a는 도 6의 I-I'선에 따른 단면도이다.
도 7b는 도 6의 II-II'선에 따른 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 제1 화소의 일부를 도시한 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 제2 화소의 일부를 도시한 평면도이다.
도 9는 도 2a, 도 2c 및 3의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 제1 화소를 도시한 평면도이다.
도 10b 및 도 10c는 본 발명의 일 실시예에 따른 제2 화소들을 도시한 평면도들이다.
도 11a는 본 발명의 일 실시예에 따른 제1 화소를 도시한 평면도이다.
도 11b는 본 발명의 일 실시예에 따른 제2 화소를 도시한 평면도이다.
도 12는 도 2a, 도 2c 및 3의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이다.
도 13a는 본 발명의 일 실시예에 따른 제1 화소를 도시한 평면도이다.
도 13b 및 도 13c는 본 발명의 일 실시예에 따른 제2 화소들을 도시한 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 15a는 도 14의 P1에 대응하는 부분을 도시한 평면도이다.
도 15b는 도 14의 P2에 대응하는 부분을 도시한 평면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것이다.
도 17은 도 16의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이다.
도 18a는 도 16의 P3에 대응하는 부분을 도시한 평면도이다.
도 18b는 도 16의 P4에 대응하는 부분을 도시한 평면도이다.
도 18c는 도 16의 P5에 대응하는 부분을 도시한 평면도이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 20은 본 발명의 일 실시예에 따른 제2 화소 영역에 배치되는 제2 화소들의 더미 로드 연결을 설명하기 위한 개념도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치를 도시한 평면도들이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소 및 구동부의 실시예를 나타낸 블록도이다.
도 5는 도 4에 도시된 제1 화소의 실시예를 나타내는 등가 회로도이다.
도 6은 도 4의 제1 화소를 상세하게 도시한 평면도이다.
도 7a는 도 6의 I-I'선에 따른 단면도이다.
도 7b는 도 6의 II-II'선에 따른 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 제1 화소의 일부를 도시한 평면도이다.
도 8b는 본 발명의 일 실시예에 따른 제2 화소의 일부를 도시한 평면도이다.
도 9는 도 2a, 도 2c 및 3의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 제1 화소를 도시한 평면도이다.
도 10b 및 도 10c는 본 발명의 일 실시예에 따른 제2 화소들을 도시한 평면도들이다.
도 11a는 본 발명의 일 실시예에 따른 제1 화소를 도시한 평면도이다.
도 11b는 본 발명의 일 실시예에 따른 제2 화소를 도시한 평면도이다.
도 12는 도 2a, 도 2c 및 3의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이다.
도 13a는 본 발명의 일 실시예에 따른 제1 화소를 도시한 평면도이다.
도 13b 및 도 13c는 본 발명의 일 실시예에 따른 제2 화소들을 도시한 평면도들이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치를 도시한 평면도이다.
도 15a는 도 14의 P1에 대응하는 부분을 도시한 평면도이다.
도 15b는 도 14의 P2에 대응하는 부분을 도시한 평면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것이다.
도 17은 도 16의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이다.
도 18a는 도 16의 P3에 대응하는 부분을 도시한 평면도이다.
도 18b는 도 16의 P4에 대응하는 부분을 도시한 평면도이다.
도 18c는 도 16의 P5에 대응하는 부분을 도시한 평면도이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 20은 본 발명의 일 실시예에 따른 제2 화소 영역에 배치되는 제2 화소들의 더미 로드 연결을 설명하기 위한 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 1을 참조하면 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 및 상기 기판(SUB) 상에 제공된 화소들(PXL1, PXL2, PXL3; 이하 PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함한다.
상기 기판(SUB)은 복수 개의 영역들을 포함하며, 그 중 적어도 2개는 서로 다른 면적을 갖는다. 일 예에 있어서, 상기 기판(SUB)은 두 개의 영역을 가질 수 있으며, 상기 두 영역은 서로 다른 면적을 가질 수 있다. 또한, 일 예에 있어서, 상기 기판(SUB)은 세 개의 영역을 가질 수 있다. 이 경우, 세 영역 모두가 서로 다른 면적을 가지거나, 세 영역 중 두 개의 영역만 서로 다른 면적을 가질 수 있다. 일 예에 있어서, 상기 기판(SUB)은 4개 이상의 영역을 가질 수도 있다.
이하의 실시예에서는 설명의 편의를 위해 상기 기판(SUB)이 세 개의 영역들, 즉 제1 내지 제3 영역들(A1, A2, A3)을 포함하는 것을 일 예로서 도시하였다.
상기 제1 내지 제3 영역들(A1, A2, A3)은 각각 대략적으로 직사각형 형상을 갖는다.
상기 제1 내지 제3 영역들(A1, A2, A3)은 각각 화소 영역들(PXA1, PXA2, PXA3; 이하, PXA)과 주변 영역들(PPA1, PPA2, PPA3; 이하 PPA)을 갖는다. 상기 화소 영역들(PXA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역이다. 각 화소(PXL)에 대해서는 후술한다. 상기 주변 영역들(PPA)은 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 상기 주변 영역들(PPA)에는 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 구동부를 연결하는 배선(미도시)의 일부가 제공된다. 상기 주변 영역들(PPA)은 최종적인 표시 장치에서의 베젤에 대응하며, 상기 주변 영역의 폭에 따라 베젤의 폭이 결정될 수 있다.
상기 제1 내지 제3 영역들(A1, A2, A3)을 각각 설명하면 다음과 같다.
상기 제1 영역(A1)은 상기 제1 내지 제3 영역들(A1, A2, A3) 중 가장 큰 면적을 갖는다. 상기 제1 영역(A1)은 영상이 표시되는 제1 화소 영역(PXA1)과 상기 제1 화소 영역(PXA1)의 적어도 일부를 둘러싸는 제1 주변 영역(PPA1)을 갖는다.
상기 제1 화소 영역(PXA1)은 상기 제1 영역(A1)의 형상에 대응하는 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제1 화소 영역(PXA1)은 제1 방향(DR1)으로 제1 폭(W1)을 가지고, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제1 길이(L1)를 가질 수 있다.
상기 제1 주변 영역(PPA1)은 상기 제1 화소 영역(PXA1)의 적어도 일측에 제공된다. 본 발명의 일 실시예에 있어서, 상기 제1 주변 영역(PPA1)은 상기 제1 화소 영역(PXA1)의 둘레를 둘러싸되, 후술할 상기 제2 영역(A2)과 상기 제3 영역(A3)이 배치된 부분을 제외한 곳에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 주변 영역(PPA1)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 제1 주변 영역(PPA1)의 세로부는 상기 제1 화소 영역(PXA1)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공된다.
상기 제2 영역(A2)은 상기 제1 영역(A1)보다 작은 면적을 갖는다. 상기 제2 영역(A2)은 영상이 표시되는 제2 화소 영역(PXA2)과 상기 제2 화소 영역(PXA2)의 적어도 일부를 둘러싸는 제2 주변 영역(PPA2)을 갖는다.
상기 제2 화소 영역(PXA2)은 상기 제2 영역(A2)의 형상에 대응하는 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 화소 영역(PXA2)은 상기 제1 영역(A1)의 제1 폭(W1)보다 작은 제2 폭(W2)을 가진다. 상기 제2 화소 영역(PXA2)은 상기 제1 영역(A1)의 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다. 상기 제2 화소 영역(PXA2)은 상기 제1 화소 영역(PXA1)으로부터 돌출된 형태로 제공되며, 상기 제1 화소 영역(PXA1)과 바로 연결된다. 다시 말해, 상기 제2 화소 영역(PXA2)에 있어서, 상기 제1 화소 영역(PXA1)과 가장 근접한 가장자리 부분은 상기 제1 화소 영역(PXA1)의 가장자리와 일치한다.
상기 제2 주변 영역(PPA2)은 상기 제2 화소 영역(PXA2)의 적어도 일측에 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 주변 영역(PPA2)은 상기 제2 화소 영역(PXA2)을 둘러싸되, 상기 제1 화소 영역(PXA1)과 상기 제2 화소 영역(PXA2)이 연결되는 부분에는 제공되지 않을 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 주변 영역(PPA2) 또한 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 제2 주변 영역(PPA2)의 세로부는 상기 제2 화소 영역(PXA2)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
상기 제3 영역(A3)은 상기 제1 영역(A1)보다 작은 면적을 갖는다. 상기 제3 영역(A3)은 상기 제2 영역(A2)과 동일한 면적이거나 다른 면적을 가질 수 있다. 상기 제3 영역(A3)은 영상이 표시되는 제3 화소 영역(PXA3)과 상기 제3 화소 영역(PXA3)의 적어도 일부를 둘러싸는 제3 주변 영역(PPA3)을 갖는다.
상기 제3 화소 영역(PXA3)은 상기 제3 영역(A3)의 형상에 대응하는 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 화소 영역(PXA3)은 상기 제1 영역(A1)의 제1 폭(W1)보다 작은 제3 폭(W3)을 가진다. 상기 제3 화소 영역(PXA3)은 상기 제1 영역(A1)의 제1 길이(L1)보다 작은 제3 길이(L3)를 가질 수 있다. 상기 제2 폭(W2)과 상기 제3 폭(W3)은 서로 같을 수 있으며, 상기 제2 길이(L2)와 상기 제3 길이(L3)는 서로 같을 수 있다. 또한, 상기 제2 폭(W2)과 상기 제3 폭(W3)은 서로 다를 수 있으며, 상기 제2 길이(L2)와 상기 제3 길이(L3)는 서로 다를 수 있다.
상기 제3 화소 영역(PXA3)은 상기 제1 화소 영역(PXA1)으로부터 돌출된 형태로 제공되며, 상기 제1 화소 영역(PXA1)과 바로 연결된다. 다시 말해, 상기 제3 화소 영역(PXA3)에 있어서, 상기 제3 화소 영역(PXA3)과 가장 근접한 가장자리 부분은 상기 제1 화소 영역(PXA1)의 가장자리와 일치한다.
상기 제3 주변 영역(PPA3)은 상기 제3 화소 영역(PXA3)의 적어도 일측에 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 주변 영역(PPA3)은 상기 제3 화소 영역(PXA3)을 둘러싸되, 상기 제1 화소 영역(PXA1)과 상기 제3 화소 영역(PXA3)이 연결되는 부분에는 제공되지 않을 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 주변 영역(PPA3) 또한 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 상기 제3 주변 영역(PPA3)의 세로부 또한 상기 제1 화소 영역(PXA1)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 영역(A3)은 상기 제2 영역(A2)과 선대칭되는 되는 형상을 가질 수 있으며, 이 경우 상기 제3 영역(A3)에 제공되는 각 구성 요소의 배치 관계는 일부 배선을 제외하고는 실질적으로 제2 영역(A2)에서와 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 주변 영역(PPA1)의 세로부들은 각각 상기 제2 주변 영역(PPA2) 및 상기 제3 주변 영역(PPA3)의 세로부들 중 일부와 연결될 수 있다. 예를 들면, 상기 제1 주변 영역(PPA1)의 좌측 세로부 및 상기 제2 주변 영역(PPA2)의 좌측 세로부는 연결될 수 있다. 상기 제1 주변 영역(PPA1)의 우측 세로부 및 상기 제3 주변 영역(PPA3)의 우측 세로부는 연결될 수 있다. 또한, 상기 제1 주변 영역(PPA1)의 좌측 세로부 및 상기 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4)은 동일할 수 있다. 상기 제1 주변 영역(PPA1)의 우측 세로부 및 상기 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5)은 동일할 수 있다.
상기 제1 주변 영역(PPA1) 및 상기 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4)은 상기 제1 주변 영역(PPA1) 및 상기 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5)과 상이할 수 있다. 예를 들면, 상기 제1 주변 영역(PPA1) 및 상기 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4)은 상기 제1 주변 영역(PPA1) 및 상기 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5)보다 작을 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 화소 영역들(PXA)에, 즉, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에 제공된다. 각 화소(PXL)는 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다. 상기 화소들(PXL)은 컬러광을 출사하는 유기 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우, 화이트 등의 색을 출사할 수 있다.
상기 화소들(PXL)은 상기 제1 화소 영역(PXA1)에 배치된 제1 화소들(PXL1), 제2 화소 영역(PXA2)에 배치된 제2 화소들(PXL2), 및 제3 화소 영역(PXA3)에 배치된 제3 화소들(PXL3)을 포함한다. 본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 화소들(PXL1, PXL2 PXL3)은 각각 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 행열 형태로 배열될 수 있다. 그러나, 상기 제1 내지 제3 화소들(PXL1, PXL2 PXL3)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다. 예를 들어, 상기 제1 화소들(PXL1)은 제1 방향(DR1)이 행 방향이 되도록 배열될 수 있으나, 제2 화소들(PXL2)은 제1 방향(DR1)이 아닌 다른 방향, 예를 들어, 상기 제1 방향(DR1)에 비스듬한 방향이 행 방향이 되도록 배열될 수 있다. 또한, 제3 화소들(PXL3)은 상기 제1 화소들(PXL1) 및/또는 제2 화소들(PXL2)과 서로 동일한 방향 또는 서로 다른 방향으로 배열될 수 있음은 물론이다. 또는 본 발명의 다른 실시예에서는, 상기 행 방향이 제2 방향(DR2)가 되고 상기 열 방향이 제1 방향(DR1)이 될 수 있다.
상기 구동부는 배선부를 통해 각 화소에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어한다. 도 1에는 설명의 편의를 위해 배선부가 생략되었으며, 상기 배선부에 대해서는 후술한다.
상기 구동부는 스캔 라인을 따라 각 화소에 스캔 신호를 제공하는 스캔 구동부들(SDV1, SDV2, SDV3; 이하 SDV), 발광 제어 라인을 따라 각 화소에 발광 제어 신호를 제공하는 발광 구동부들(EDV1, EDV2, EDV3; 이하 EDV), 및 데이터 라인을 따라 각 화소에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어한다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부들(SDV)은 제1 화소들(PXL1)에 연결된 제1 스캔 구동부(SDV1), 제2 화소들(PXL2)에 연결된 제2 스캔 구동부(SDV2), 제3 화소들(PXL3)에 연결된 제3 스캔 구동부(SDV3)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 발광 구동부들(EDV)들은 제1 화소들(PXL1)에 연결된 제1 발광 구동부(EDV1), 제2 화소들(PXL2)에 연결된 제2 발광 구동부(EDV2), 제3 화소들(PXL3)에 연결된 제3 발광 구동부(EDV3)를 포함할 수 있다.
상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1) 중 세로부에 배치될 수 있다. 상기 제1 주변 영역(PPA1)의 세로부는 상기 제1 화소 영역(PXA1)의 폭 방향을 따라 서로 이격된 한 쌍으로 제공되는 바, 상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1)의 길이 방향을 따라 길게 연장될 수 있다.
이와 유사한 방식으로 상기 제2 스캔 구동부(SDV2)는 제2 주변 영역(PPA2)에, 상기 제3 스캔 구동부(SDV3)는 상기 제3 주변 영역(PPA3)에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부들(SDV)은 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 스캔 구동부들(SDV)이 상기 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 스캔 구동부들(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
상기 제1 발광 구동부(EDV1) 또한, 상기 제1 스캔 구동부(SDV1)와 유사하게, 상기 제1 주변 영역(PPA1) 중 세로부에 배치될 수 있다. 상기 제1 발광 구동부(EDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 적어도 어느 한 쪽에 배치될 수 있다. 상기 제1 발광 구동부(EDV1)는 상기 제1 주변 영역(PPA1)의 길이 방향을 따라 길게 연장될 수 있다.
이와 유사한 방식으로, 상기 제2 발광 구동부(EDV2)는 제2 주변 영역(PPA2)에, 상기 제3 발광 구동부(EDV3)는 상기 제3 주변 영역(PPA3)에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 구동부들(EDV)은 상기 기판(SUB) 상에 직접 실장될 수 있다. 상기 발광 구동부들(EDV)이 상기 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 상기 발광 구동부들(EDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니며, 별도의 칩에 형성되어 상기 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 상기 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부들(SDV)과 발광 구동부들(EDV)이 서로 인접하며, 주변 영역들(PPA)의 세로부 쌍 중 어느 한 쪽에만 형성된 것을 일 예로서 도시하였으나, 이에 한정되는 것은 아니며, 그 배치는 다양한 방식으로 변경될 수 있다. 예를 들어, 상기 제1 스캔 구동부(SDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 일측에 상기 제1 발광 구동부(EDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 타측에 제공될 수 있다. 또는 상기 제1 스캔 구동부(SDV1)가 상기 제1 주변 영역(PPA1)의 세로부 중 양측에 모두 제공될 수 있으며, 상기 제1 발광 구동부(EDV1)는 상기 제1 주변 영역(PPA1)의 세로부 중 일측에만 제공될 수 있다.
상기 데이터 구동부(DDV)는 제1 주변 영역(PPA1)에 배치될 수 있다. 특히 상기 데이터 구동부(DDV)는 상기 제1 주변 영역(PPA1)의 가로부에 배치될 수 있다. 상기 데이터 구동부(DDV)는 상기 제1 주변 영역(PPA1)의 폭 방향을 따라 길게 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스캔 구동부들(SDV), 상기 발광 구동부들(EDV), 및/또는 상기 데이터 구동부(DDV)의 위치는 필요에 따라 서로 바뀔 수 있다.
상기 타이밍 제어부(미도시)는 다양한 방식으로 상기 제1 내지 제3 스캔 구동부들(SDV1, SDV2, SDV3), 제1 내지 제3 발광 구동부들(EDV1, EDV2, EDV3), 및 상기 데이터 구동부(DDV)에 배선을 통해 연결될 수 있으며, 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 상기 타이밍 제어부는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 상기 제1 내지 제3 스캔 구동부들(SDV1, SDV2, SDV3), 제1 내지 제3 발광 구동부들(EDV1, EDV2, EDV3), 및 상기 데이터 구동부(DDV)와 연결될 수 있으며, 상기 인쇄 회로 기판은 상기 기판(SUB)의 일측, 또는 상기 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판(SUB)의 형상은 다양하게 변경될 수 있다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치를 도시한 것으로서, 상술한 실시예와 다른 형상을 갖는 표시 장치를 나타낸 평면도이다. 이하의 실시예에 있어서, 중복된 설명을 방지하기 위해, 상술한 내용과 다른 점을 위주로 설명한다.
도 2a 및 도 2b를 참조하면, 기판(SUB)의 제1 내지 제3 영역들(A1, A2, A3) 각각은 다양한 형상을 가질 수 있다. 예를 들어, 상기 제1 내지 제3 영역들(A1, A2, A3) 각각은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 영역들(A1, A2, A3)은 각각 대략적으로 사각 형상을 가지며, 사각 형상의 꼭짓점들 중 적어도 하나의 꼭짓점에 인접한 영역이 제거된 형상을 가질 수 있다. 제1 내지 제3 영역들(A1, A2, A3)은 상기 제거된 영역에 대응하는 제1 서브 영역 및 제1 서브 영역 이외의 제2 서브 영역으로 구분될 수 있다. 여기서, 제1 서브 영역의 폭은 제2 서브 영역의 폭보다 클 수 있다.
사각 형상의 꼭짓점들 중 적어도 하나의 꼭짓점에 인접하여 제거된 영역의 형상은 삼각 형상 또는 사각 형상 중 하나일 수 있다. 즉, 도 1a 및 도 1b에 도시된 바와 같이, 제1 내지 제3 영역들(A1, A2, A3)의 제거된 영역에 대응하는 변은 사각 형상의 일 변에 경사진 사선 형상, 또는 꺽인 선분 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 영역들(A1, A2, A3) 내에 제공된 각각의 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3) 또한, 상기 제1 내지 제3 영역들(A1, A2, A3)의 형상과 마찬가지로, 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원, 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원, 등 다양한 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 각각의 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 대체적으로 제1 내지 제3 영역들(A1, A2, A3)의 형상에 대응하는 형상을 가질 수 있다. 각각의 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 소정 방향의 폭과 길이를 갖는다. 본 실시예에 있어서의 특정 방향에 대한 폭이나 길이는 그 영역 내에서 그 특정 방향에 대한 최대 폭이나 최대 길이를 의미하며, 상기 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)의 폭과 길이는 상술한 실시예와 실질적으로 동일한 구성을 갖는다.
본 발명의 일 실시예에 따르면, 상기 기판(SUB)은 각 구성 요소의 배치에 따라 다른 형상을 가질 수 있다. 도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 상술한 실시예와 다른 형상을 도시한 평면도이다.
도 3을 참조하면, 기판(SUB)은 제3 영역(A3)으로부터 돌출된 부가 영역(ADA)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 부가 영역(ADA)은 상기 제1 영역(A1)으로부터 돌출될 수 있다. 상세하게는 상기 부가 영역(ADA)은 제1 주변 영역(PPA1)의 가로부로부터 돌출되는 형태를 가질 수 있다. 상기 부가 영역(ADA)은 이후 상기 제1 영역(A1)과의 경계를 접이선(BDL)으로 하여 벤딩될 수 있으며, 이 경우, 상기 부가 영역(ADA)이 벤딩됨으로써 제1 영역(A1)에서의 베젤의 폭을 감소시킬 수 있다.
상기 부가 영역(ADA)에는 다양한 구성 요소가 배치될 수 있다. 예를 들어, 상기 부가 영역(ADA)에는 데이터 구동부(DDV)가 제공될 수 있다. 그러나, 상기 부가 영역(ADA)에 제공될 수 있는 구성 요소는 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 부가 영역(ADA)은 도 3에서 도시된 형태뿐만 아니라 제1 내지 제3 영역들(A1, A2, A3) 중 어느 곳에도 제공될 수 있으며, 벤딩을 통해 베젤의 폭을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소들 및 구동부의 실시예를 나타낸 블록도이다.
도 4을 참조하면, 본 발명의 실시예에 의한 표시 장치는 화소들(PXL), 구동부, 및 배선부를 포함한다.
상기 화소들(PXL)은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)을 포함하고, 구동부는 제1 내지 제3 스캔 구동부(SDV1, SDV2, SDV3), 제1 내지 제3 발광 구동부(EDV1, EDV2, EDV3), 데이터 구동부(DDV), 및 타이밍 제어부(TC)를 포함한다. 도 4에 있어서, 제1 내지 제3 스캔 구동부(SDV1, SDV2, SDV3), 제1 내지 제3 발광 구동부(EDV1, EDV2, EDV3), 데이터 구동부(DDV), 및 타이밍 제어부(TC)의 위치는 설명의 편의를 위해 설정된 것으로서, 실제 표시 장치를 구현할 때는 표시 장치 내에서의 다른 위치에 배치될 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 제1 영역(A1)보다 제2 영역(A2) 및 제3 영역(A3)에 가까운 곳에 배치되었으나, 이에 한정되는 것은 아니며, 제1 영역에 가까운 곳에 배치될 수도 있음은 물론이다.
상기 배선부는 상기 구동부의 신호를 각 화소(PXL)에 제공하며, 스캔 라인들, 데이터 라인들, 및 발광 제어 라인들, 전원 라인, 및 초기화 전원 라인(미도시)을 포함한다. 상기 스캔 라인들은 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 각각 연결된 제1 내지 제3 스캔 라인들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n)을 포함하고, 상기 발광 제어 라인들은 상기 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 각각 연결된 제1 내지 제3 발광 제어 라인들(E11 내지 E1n, E21 내지 E2n, E31 내지 E3n)을 포함한다. 상기 데이터 라인들(D1 내지 Dm)과 상기 전원 라인은 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 연결된다.
제1 화소들(PXL1)은 제1 화소 영역(PXA1)에 위치된다. 상기 제1 화소들(PXL1)은 제1 스캔 라인들(S11 내지 S1n), 제1 발광 제어 라인들(E11 내지 E1n) 및 데이터 라인들(D1 내지 Dm)에 연결된다. 이와 같은 제1 화소들(PXL1)은 제1 스캔 라인들(S11 내지 S1n)로부터 스캔 신호가 공급될 때 데이터 라인들(D1 내지 Dm)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 제1 화소들(PXL1)은 제1 전원(ELVDD)으로부터 유기 발광 소자(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제2 화소들(PXL2)은 제2 화소 영역(PXA2)에 위치된다. 상기 제2 화소들(PXL2)은 제2 스캔 라인들(S21, S22), 제2 발광 제어 라인들(E21, E22) 및 데이터 라인들(D1 내지 D3)에 연결된다. 이와 같은 제2 화소들(PXL2)은 제2 스캔 라인들(S21, S22)로부터 스캔 신호가 공급될 때 데이터 라인들(D1 내지 D3)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 제2 화소들(PXL2)은 제1 전원(ELVDD)으로부터 유기 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
추가적으로, 도 4에서는 두 개의 제2 스캔 라인들(S21, S22), 두 개의 제2 발광 제어 라인들(E21, E22) 및 세 개의 데이터 라인들(D1 내지 D3)에 의하여 제2 화소 영역(PXA2)에 여섯 개의 제2 화소들(PXL2)이 위치되는 것으로 도시하였지만, 본원 발명이 이에 한정되지는 않는다. 즉, 상기 제2 화소 영역(PXA2)의 크기에 대응하여 복수의 제2 화소들(PXL2)이 배치되며, 상기 제2 화소들(PXL2)에 대응하여 제2 스캔 라인들, 제2 발광 제어 라인들, 및 데이터 라인들의 수가 다양하게 설정될 수 있다.
제3 화소들(PXL3)은 제3 스캔 라인들(S31, S32), 제3 발광 제어 라인들(E31, E32) 및 데이터 라인들(Dm-2 내지 Dm)에 의하여 구획된 제3 화소 영역(PXA3)에 위치된다. 이와 같은 제3 화소들(PXL3)은 제3 스캔 라인들(S31, S32)로부터 스캔 신호가 공급될 때 데이터 라인들(Dm-2 내지 Dm)로부터 데이터 신호를 공급받는다. 데이터 신호를 공급받은 제3 화소들(PXL3)은 제1 전원(ELVDD)으로부터 유기 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
추가적으로, 도 4에서는 두 개의 제3 스캔 라인들(S31, S32), 두 개의 제3 발광 제어 라인들(E31, E32) 및 세 개의 데이터 라인들(Dm-2 내지 Dm)에 의하여 제3 화소 영역(PXA3)에 여섯 개의 제3 화소들(PXL3)이 위치되는 것으로 도시하였지만, 본원 발명이 이에 한정되지는 않는다. 즉, 제3 화소 영역(PXA3)의 크기에 대응하여 복수의 제3 화소들(PXL3)이 배치되며, 제3 화소들(PXL3)에 대응하여 제3 스캔 라인들, 제3 발광 제어 라인들 및 데이터 라인들의 수가 다양하게 설정될 수 있다.
제1 스캔 구동부(SDV1)는 타이밍 제어부(TC)로부터의 제1 게이트 제어 신호(GCS1)에 대응하여 제1 스캔 라인들(S11 내지 S1n)로 스캔 신호를 공급한다. 일례로, 제1 스캔 구동부(SDV1)는 제1 스캔 라인들(S11 내지 S1n)로 스캔 신호를 순차적으로 공급할 수 있다. 제1 스캔 라인들(S11 내지 S1n)로 스캔 신호가 순차적으로 공급되면 제1 화소들(PXL1)이 수평라인 단위로 순차적으로 선택된다.
제2 스캔 구동부(SDV2)는 타이밍 제어부(TC)로부터의 제2 게이트 제어 신호(GCS2)에 대응하여 제2 스캔 라인들(S21, S22)로 스캔 신호를 공급한다. 일례로, 제2 스캔 구동부(SDV2)는 제2 스캔 라인들(S21, S22)로 스캔 신호를 순차적으로 공급할 수 있다. 제2 스캔 라인들(S21, S22)로 스캔 신호가 순차적으로 공급되면 제2 화소들(PXL2)이 수평라인 단위로 순차적으로 선택된다.
제3 스캔 구동부(SDV3)는 타이밍 제어부(TC)로부터의 제3 게이트 제어 신호(GCS3)에 대응하여 제3 스캔 라인들(S31, S32)로 스캔 신호를 공급한다. 일례로, 제3 스캔 구동부(SDV3)는 제3 스캔 라인들(S31, S32)로 스캔 신호를 순차적으로 공급할 수 있다. 제3 스캔 라인들(S31, S32)로 스캔 신호가 순차적으로 공급되면 제3 화소들(PXL3)이 수평라인 단위로 순차적으로 선택된다.
제1 발광 구동부(EDV1)는 타이밍 제어부(TC)로부터의 제4 게이트 제어 신호(GCS4)에 대응하여 제1 발광 제어 라인들(E11 내지 E1n)로 발광 제어 신호를 공급한다. 일례로, 제1 발광 구동부(EDV1)는 제1 발광 제어 라인들(E11 내지 E1n)로 발광 제어 신호를 순차적으로 공급할 수 있다.
여기서, 발광 제어 신호는 스캔 신호보다 넓은 폭으로 설정될 수 있다. 일례로, i(i는 자연수)번째 제1 발광 제어 라인(E1i)으로 공급되는 발광 제어 신호는 i-1번째 제1 스캔 라인(S1i-1)으로 공급되는 스캔 신호 및 i번째 제1 스캔 라인(S1i)으로 공급되는 스캔 신호와 적어도 일부 기간 중첩되도록 공급될 수 있다.
제2 발광 구동부(EDV2)는 타이밍 제어부(TC)로부터의 제5 게이트 제어 신호(GCS5)에 대응하여 제2 발광 제어 라인들(E21, E22)로 발광 제어 신호를 공급한다. 일례로, 제2 발광 구동부(EDV2)는 제2 발광 제어 라인들(E21, E22)로 발광 제어 신호를 순차적으로 공급할 수 있다.
제3 발광 구동부(EDV3)는 타이밍 제어부(TC)로부터의 제6 게이트 제어 신호(GCS6)에 대응하여 제3 발광 제어 라인들(E31, E32)로 발광 제어 신호를 공급한다. 일례로, 제3 발광 구동부(EDV3)는 제3 발광 제어 라인들(E31, E32)로 발광 제어 신호를 순차적으로 공급할 수 있다.
추가적으로, 발광 제어 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정되고, 스캔 신호는 화소들(PXL)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(DCS)에 대응하여 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급한다. 데이터 라인들(D1 내지 Dm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소들(PXL)로 공급된다.
타이밍 제어부(TC)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 게이트 제어 신호들(GCS1 내지 GCS6)을 스캔 구동부들(SDV) 및 발광 구동부들(EDV)로 공급하고, 데이터 제어 신호(DCS)를 데이터 구동부(DDV)로 공급한다.
게이트 제어 신호들(GCS1 내지 GCS6) 각각에는 스타트 펄스 및 클럭 신호들이 포함된다. 스타트 펄스는 첫번째 스캔 신호 또는 첫번째 발광 제어 신호의 타이밍을 제어한다. 클럭 신호들은 스타트 펄스를 쉬프트시키기 위하여 사용된다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 클럭 신호들이 포함된다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어한다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용된다.
한편, 상기 표시 장치가 순차적으로 구동되는 경우, 제1 스캔 구동부(SDV1)는 제2 스캔 구동부(SDV2)의 마지막 출력신호를 스타트 펄스로 공급받을 수 있다. 이 경우, 제1 스캔 구동부(SUB) 및 제2 스캔 구동부(SDV2)는 제어 신호들을 공유할 수 있고, 이에 따라 타이밍 제어부(TC)는 제2 스캔 구동부(SDV2)로 게이트 제어 신호(GCS2)를 공급하고, 제1 스캔 구동부(SDV1)로 게이트 제어 신호(GSC1)를 공급하지 않을 수 있다.
마찬가지로, 제3 스캔 구동부(SDV3)의 하부에 제1 화소들(PXL1)을 구동하기 위한 별도의 스캔 구동부가 추가되는 경우, 추가되는 스캔 구동부와 제3 스캔 구동부(SDV3)가 제어 신호를 공유할 수 있다. 그리고, 추가되는 스캔 구동부는 제3 스캔 구동부(SDV3)의 마지막 스캔 신호를 스타트 펄스로 공급받을 수 있다.
또한, 상기 표시 장치가 순차적으로 구동되는 경우, 제1 발광 구동부(EDV1)는 제2 발광 구동부(EDV2)의 마지막 출력신호를 스타트 펄스로 공급받을 수 있다. 이 경우, 제1 발광 구동부(EDV1) 및 제2 발광 구동부(EDV2)는 제어신호들을 공유할 수 있고, 이에 따라 타이밍 제어부(TC)는 제2 발광 구동부(EDV2)로 게이트 제어 신호(GCS5)를 공급하고, 제1 발광 구동부(EDV1)로 게이트 제어 신호(GCS4)를 공급하지 않을 수 있다.
마찬가지로, 제3 발광 구동부(EDV3)의 하부에 제1 화소들(PXL1)을 구동하기 위한 별도의 발광 구동부가 추가되는 경우, 추가되는 발광 구동부와 제3 발광 구동부(EDV3)가 제어신호를 공유할 수 있다. 그리고, 추가되는 발광 구동부는 제3 발광 구동부(EDV3)의 마지막 발광 제어 신호를 스타트 펄스로 공급받을 수 있다.
도 5는 도 4에 도시된 제1 화소의 실시예를 나타내는 등가 회로도이다.도 5에서는 설명의 편의성을 위하여 제m 데이터 라인(Dm) 및 i번째 제1 스캔 라인(S1i)에 접속된 화소를 도시하기로 한다.
도 5를 참조하면, 본 발명의 실시예에 의한 제1 화소(PXL1)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비한다.
유기 발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속된다. 이와 같은 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
유기 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 소자(OLED)의 애노드 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 제1 스캔 라인(S1i+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 제1 스캔 라인(S1i+1)으로 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 소자(OLED)의 애노드로 공급한다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 소자(OLED) 사이에 접속된다. 그리고, 제6 트랜지스터(T6) 게이트 전극은 i번째 제1 발광 제어 라인(E1i)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 i번째 제1 발광 제어 라인(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 제1 발광 제어 라인(E1i)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 i번째 제1 발광 제어 라인(E1i)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제1 스캔 라인(S1i)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 i번째 제1 스캔 라인(S1i)으로 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 제1 스캔 라인(S1i-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 제1 스캔 라인(S1i-1)으로 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급한다.
제2 트랜지스터(T2)는 제m 데이터 라인(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 제1 스캔 라인(S1i)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 i번째 제1 스캔 라인(S1i)으로 스캔 신호가 공급될 때 턴-온되어 제m 데이터 라인(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 제2 화소(PXL2) 및 제3 화소(PXL3)는 제1 화소(PXL1)와 동일한 회로로 구현될 수 있다. 따라서, 제2 화소(PXL2) 및 제3 화소(PXL3)에 대하여 상세한 설명은 생략하기로 한다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면 서로 다른 면적을 갖는 영역들(A1, A2, A3)에 화소들(PXL)이 제공된다. 상기 화소들(PXL)에 신호를 제공하는 스캔 라인들의 길이는 상기 영역들(A1, A2, A3), 상세하게는 상기 화소 영역들(PXA)의 면적에 따라 달라진다. 예를 들어, 본 발명의 일 실시예에 따른 제1 화소 영역(PXA1)에서의 제1 폭(W1; 도 1 참조)은 상기 제2 화소 영역(PXA2)에서의 제2 폭(W2; 도 1 참조)보다 길다. 이에 따라, 상기 스캔 라인이 폭 방향을 따라 연장되는 경우, 상기 제1 스캔 라인(S11 내지 S1n)의 길이는 상기 제2 스캔 라인(S21, S22)의 길이보다 길다. 상기 스캔 라인들의 길이 차이는 상기 스캔 라인들의 로드(load) 값의 차이를 야기하며, 제1 스캔 라인(S11 내지 S1n)의 로드 값이 제2 스캔 라인(S21, S22)의 로드 값보다 크다. 상기 로드 값의 차이는 각 화소(PXL)에 제공되는 데이터 신호의 전압 강하를 야기할 수 있으며, 결국 상기 제1 화소 영역(PXA1)의 제1 화소들(PXL1)과 상기 제2 화소 영역(PXA2)의 제2 화소들(PXL2) 사이의 휘도 차이가 발생한다.
본 발명의 다른 실시예에 있어서, 상기 스캔 라인들의 연장 방향은 달리 설정될 수 있다. 예를 들어, 본 발명의 연장 방향과 달리, 길이 방향을 따라 연장될 수 있으며, 상기 스캔 라인의 길이는 상기 제1 길이(L1)와 제2 길이(L2)에 각각 대응하여 설정될 수 있다. 이 경우에도 스캔 라인의 길이 차이에 의해 스캔 라인들의 로드 값의 차이가 발생할 수 있으며, 결국 화소들(PXL) 사이의 휘도 차이를 야기한다.
본 발명의 일 실시예에서는 각 화소 영역(PXA) 별로 상기 로드 값의 차이를 보상하는 더미부를 가지거나 가지지 않음으로써 기생 캐패시턴스가 다른 구조가 채용된다. 이하의 실시예에서는, 먼저 제1 화소(PXL1)를 예로서 전체적인 화소(PXL)의 구조에 대해 설명하고, 다음으로 제1 화소(PXL1)와 제2 화소(PXL2)와의 차이점을 위주로 설명한다. 본 발명의 일 실시예에 있어서, 제3 화소(PXL3)는 제2 화소(PXL2)와 동일한 형태로 제공될 수 있으므로, 제3 화소(PXL3)에 대한 설명을 생략한다.
도 6은 도 4의 제1 화소를 상세하게 도시한 평면도이다. 도 7a는 도 6의 I-I'선에 따른 단면도, 도 7b는 도 6의 II-II'선에 따른 단면도이다.
도 6, 도 7a 및 도 7b에서는 제1 화소 영역(PXA1)에 배치된 i번째 행 및 j번째 열에 배치된 하나의 제1 화소(PXL1)를 기준으로, 상기 하나의 제1 화소(PXL1)에 연결된 세 개의 제1 스캔 라인들(S1i-1, S1i, S1i+1), 제1 발광 제어 라인(E1i), 전원 라인(PL), 및 데이터 라인(Dj)을 도시하였다. 도 7a 및 도 7b에 있어서, 설명의 편의를 위해, i-1번째 행의 제1 스캔 라인을 "i-1번째 제1 스캔 라인(S1i-1)", i번째 행의 제1 스캔 라인을 "i번째 제1 스캔 라인(S1i)", i+1번째 행의 제1 스캔 라인을 "i+1번째 제1 스캔 라인(S1i+1)", i번째 행의 발광 제어 라인을 "발광 제어 라인(E1i)", j번째 열의 데이터 라인을 "데이터 라인(Dj)"로, 그리고, j번째 전원 라인을 "전원 라인(PL)"으로 표시한다.
도 4 내지 도 6, 도 7a 및 도 7b를 참조하면, 상기 표시 장치는 기판(SUB), 배선부, 및 화소들(PXL)을 포함한다.
상기 기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등으로도 이루어질 수 있다.
상기 배선부는 각 제1 화소(PXL)에 신호를 제공하며, 제1 스캔 라인들(S1i-1, S1i, S1i+1), 데이터 라인(Dj), 제1 발광 제어 라인(E1j), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함한다.
상기 제1 스캔 라인들(S1i-1, S1i, S1i+1)은 상기 제1 방향(DR1)으로 연장되며 상기 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 제1 스캔 라인(S1i-1), i번째 제1 스캔 라인(S1i), 및 i+1번째 제1 스캔 라인(S1i+1)을 포함한다. 상기 제1 스캔 라인들(S1i-1, S1i, S1i+1)에는 스캔 신호가 인가되며, i-1번째 제1 스캔 라인(S1i-1)에는 i-1번째 스캔 신호, i번째 제1 스캔 라인(S1i)에는 i번째 스캔 신호, 및 i+1번째 제1 스캔 라인(S1i+1)에는 i+1번째 스캔 신호가 인가된다.
상기 제1 발광 제어 라인(E1i)은 상기 제1 방향(DR1)으로 연장되며 상기 i번째 제1 스캔 라인(S1i)과 상기 i+1번째 제1 스캔 라인(S1i+1) 사이에서 상기 i번째 제1 스캔 라인(S1i) 및 상기 i+1번째 제1 스캔 라인(S1i+1)과 이격되도록 배치된다. 상기 제1 발광 제어 라인(E1i)에는 발광 제어 신호가 인가된다.
상기 데이터 라인(Dj)은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된다. 상기 데이터 라인(Dj)에는 데이터 신호가 인가된다.
상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 데이터 라인(Dj)과 이격되도록 배치된다. 상기 전원 라인(PL)에는 제1 전원(ELVDD)이 인가된다.
상기 초기화 전원 라인(IPL)은 상기 제1 방향(DR1)을 따라 연장되며, 상기 i+1번째 제1 스캔 라인(S1i+1)과 다음 행 화소의 i-1번째 제1 스캔 라인(S1i-1) 사이에 제공된다. 상기 초기화 전원 라인(IPL)에는 초기화 전원(Vint)이 인가된다.
각 제1 화소(PXL1)는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 발광 소자(OLED)를 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함한다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결된다. 상기 연결 라인(CNL)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결한다. 상기 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고 상기 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 막대 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성된다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되며 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타단에 연결되며 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 i번째 제1 스캔 라인(S1i)에 연결된다. 상기 제2 게이트 전극(GE2)은 상기 i번째 제1 스캔 라인(S1i)의 일부로 제공되거나 상기 i번째 제1 스캔 라인(S1i)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타단이 제6 콘택 홀(CH6)을 통해 데이터 라인(Dj)에 연결된다. 상기 제2 드레인 전극(DE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 라인(S1i)에 연결된다. 상기 제3 게이트 전극(GE3)은 상기 i번째 제1 스캔 라인(S1i)의 일부로 제공되거나 상기 i번째 제1 스캔 라인(S1i)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다. 상기 제3 드레인 전극(DE3)은 일단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결된다. 상기 제3 드레인 전극(DE3)은 또한 상기 연결 라인(CNL) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 상기 제4a 트랜지스터는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 제1 스캔 라인(S1i-1)에 연결된다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 제1 스캔 라인(S1i-1)의 일부로 제공되거나 상기 i-1번째 제1 스캔 라인(S1i-1)으로부터 돌출된 형상으로 제공된다. 상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타단이 초기화 전원 라인(IPL) 및 이전 행의 화소의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결된다. 제4 소스 전극(SE4)과 상기 초기화 전원 라인(IPL) 사이 보조 연결 라인(AUX)이 제공되는 바, 상기 보조 연결 라인(AUX)의 일단은 상기 제9 콘택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결되고 상기 보조 연결 라인(AUX)의 타단은 이전 행 제8 콘택 홀(CH8)을 통해 이전 행 초기화 전원 라인(IPL)에 연결된다. 상기 제4 드레인 전극(DE4)은 일단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타단이 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 연결 라인(CNL) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함한다.
상기 제5 게이트 전극(GE5)은 상기 제1 발광 제어 라인(E1i)에 연결된다. 상기 제5 게이트 전극(GE5)은 상기 제1 발광 제어 라인(E1i) 일부로 제공되거나 상기 제1 발광 제어 라인(E1i)으로부터 돌출된 형상으로 제공된다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)은 일단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타단이 제5 콘택 홀(CH5)을 통해 전원 라인(PL)에 연결된다. 상기 제5 드레인 전극(DE5)은 일단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 제1 발광 제어 라인(E1i)에 연결된다. 상기 제6 게이트 전극(GE6)은 상기 제1 발광 제어 라인(E1i) 일부로 제공되거나 상기 제1 발광 제어 라인(E1i)으로부터 돌출된 형상으로 제공된다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)은 일단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결된다. 상기 제6 드레인 전극(DE6)은 일단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타단이 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결된다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 i+1번째 제1 스캔 라인(S1i+1)에 연결된다. 상기 제7 게이트 전극(GE7)은 상기 i+1번째 제1 스캔 라인(S1i+1)의 일부로 제공되거나 상기 i+1번째 제1 스캔 라인(S1i+1)으로부터 돌출된 형상으로 제공된다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 상기 제7 소스 전극(SE7)은 일단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타단이 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결된다. 상기 제7 드레인 전극(DE7)은 일단이 제7 액티브 패턴(ACT7)에 연결되고 타단이 초기화 전원 라인(IPL)에 연결된다. 상기 제7 드레인 전극(DE7)은 또한 행 화소의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결된다. 상기 제7 드레인 전극(DE7)과 상기 초기화 전원 라인(IPL)은 상기 보조 라인, 상기 제8 콘택 홀(CH8), 및 제9 콘택 홀(CH9)을 통해 연결된다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버한다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 캐패시턴스가 증가시킬 수 있다. 상기 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 갖는다.
상기 발광 소자(OLED)는 애노드(AD), 캐소드(CD), 및 상기 애노드(AD)와 캐소드(CD) 사이에 제공된 발광층(EML)을 포함한다.
상기 애노드(AD)는 각 화소에 대응하는 화소 영역 내에 제공된다. 상기 애노드(AD)는 제7 콘택 홀(CH7) 및 제10 콘택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결된다. 상기 제7 콘택 홀(CH7)과 상기 제10 콘택 홀(CH10) 사이에는 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)과 상기 애노드(AD)를 연결한다.
다시, 도 6, 도 7a 및 도 7b를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저 베이스 기판(BS) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공된다. 상기 액티브 패턴은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함한다. 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 반도체 소재로 형성된다.
상기 베이스 기판(BS)과 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7) 사이에는 버퍼층이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 베이스 기판(BS) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 i-1번째 제1 스캔 라인(S1i-1) 내지 i+1번째 제1 스캔 라인(S1i+1), 발광 제어 라인(E1i), 및 제1 게이트 전극(GE1) 및 제7 게이트 전극(GE7)이 제공된다. 상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 된다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 i번째 제1 스캔 라인(S1i)과 일체로 형성될 수 있으며, 상기 제4 게이트 전극(GE4)은 i-1번째 제1 스캔 라인(S1i-1)과 일체로 형성될 수 있으며, 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 라인(E1i)과 일체로 형성될 수 있으며, 제7 게이트 전극(GE7)은 i+1번째 제1 스캔 라인(S1i+1)과 일체로 형성될 수 있다.
상기 i-1번째 제1 스캔 라인(S1i-1) 등이 형성된 상기 베이스 기판(BS) 상에는 제1 층간 절연막(IL1)이 제공된다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공된다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 층간 절연막(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성한다.
상기 상부 전극(UE) 등이 형성된 상기 베이스 기판(BS) 상에는 제2 층간 절연막(IL2)이 제공된다.
상기 제2 층간 절연막(IL2) 상에는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 전원 라인(PL), 연결 라인(CNL), 보조 연결 라인(AUX), 및 브릿지 패턴(BRP)이 제공된다.
상기 제1 데이터 라인(DL1)은 제1 층간 절연막(IL1), 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결된다. 상기 제2 데이터 라인(DL2)은 다음 행의 화소와 연결된다. 상기 전원 라인(PL)은 제2 층간 절연막(IL2)을 관통하는 제3 및 제4 콘택 홀(CH3, CH4)을 통해 상기 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결된다.
상기 전원 라인(PL)은 또한 제1 층간 절연막(IL1), 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제5 콘택 홀(CH5)을 통해 제5 소스 전극(SE5)에 연결된다.
상기 연결 라인(CNL)은 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 상기 연결 라인(CNL)은 또한 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결된다.
상기 보조 연결 라인(AUX)은 상기 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결된다. 상기 보조 연결 라인(AUX)은 또한, 상기 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4) 및 이전 행의 제7 드레인 전극(DE7)에 연결된다.
상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6)과 애노드(AD) 사이에서 상기 제6 드레인 전극(DE6)과 애노드(AD)을 연결하는 매개체로 제공되는 패턴으로서, 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
상기 제1 데이터 라인(DL1) 등이 형성된 상기 베이스 기판(BS)에는 보호층(PSV)이 제공된다.
상기 보호층(PSV) 상에는 애노드(AD)가 제공된다. 상기 애노드(AD)는 상기 보호층(PSV)을 관통하는 제10 콘택 홀(CH10)을 통해 상기 브릿지 패턴(BRP)에 연결된다. 상기 브릿지 패턴(BRP)은 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 애노드(AD)는 최종적으로 상기 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
상기 애노드(AD) 등이 형성된 베이스 기판(BS) 상에는 각 화소(PXL)에 대응하도록 화소 영역(PA)을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 상기 애노드(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 베이스 기판(BS)으로부터 돌출된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역(PA)에는 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 캐소드(CD)가 제공된다.
상기 캐소드(CD) 상에는 상기 캐소드(CD)을 커버하는 봉지막(SLM)이 제공된다.
본 발명의 일 실시예에 있어서, 상기 제2 화소 영역(PXA2)에 제공된 제2 화소(PXL2) 및 상기 제3 화소 영역(PXA3)에 제공되는 제3 화소(PXA3)는 더미부를 제외하고는 상기 제1 화소(PXL1) 실질적으로 동일한 화소 구조는 가지므로, 이에 대한 설명은 생략한다.
다음으로, 상기 제1 화소(PXL1)와 제2 화소(PXL2)의 차이점을 위주로 설명한다.
도 8a는 제1 화소(PXL1)를 도시한 평면도이고, 도 8b는 제2 화소(PXL2)를 도시한 평면도로서, 설명의 편의를 위해 일부 구성 요소만을 도시하였다. 즉, 도 8a에서는 제1 스캔 라인들(S1i-1, S1i, S1i+1), 제1 발광 제어 라인(E1i) 및 전원 라인이 도시되었으며, 도 8b에서는 제2 스캔 라인들(S2i-1, S2i, S2i+1), 제2 발광 제어 라인(E2i), 전원 라인, 및 더미부가 도시되었다.
도 8a 및 도 8b를 참조하면, 제2 화소(PXL2)에는 제1 화소(PXL1)와 달리 더미부가 제공된다.
상기 더미부(DM1, DM2, DM3, DM4)는 상기 화소 영역들에 따른 스캔 라인들의 로드 값의 차이를 보상한다. 상기 더미부는 상기 제1 화소(PXL1) 및 상기 제2 화소(PXL2)의 스캔 라인들 중 길이가 더 짧은 스캔 라인, 예를 들면, 상기 제2 화소(PXL2)의 스캔 라인 측에 기생 캐패시턴스를 추가한다. 상기 더미부는 서로 다른 영역의 스캔 라인들 사이의 로드 값을 보상함으로써, 스캔 라인들의 길이와 상관없이 전체적으로 동일하거나 유사한 정도의 로드 값을 갖도록 한다.
본 발명의 일 실시예에 있어서, 상기 더미부(DM1, DM2, DM3, DM4)는 상기 전원 라인(PL)과 연결되며, 상기 전원 라인(PL)으로부터 돌출된 형상으로 제공될 수 있다. 상기 더미부(DM1, DM2, DM3, DM4)는 상기 전원 라인(PL)과 분리되지 않은 일체로 제공될 수 있다. 상기 더미부(DM1, DM2, DM3, DM4)는 상기 전원 라인(PL)과 동일한 재료로 동일한 공정을 이용하여 형성될 수 있으며, 이에 따라, 상기 더미부(DM1, DM2, DM3, DM4)는 상기 전원 라인(PL)과 동일층에 형성되며 동일한 재료를 포함할 수 있다.
상기 더미부(DM1, DM2, DM3, DM4)는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)과 중첩될 수 있는 영역에 제공된다. 도시된 바와 같이, 상기 더미부(DM1, DM2, DM3, DM4)는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 중, i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), 및 제2 발광 제어 라인(E2i)과 각각 중첩하는 제1 더미 패턴(DM1), 제2 더미 패턴(DM2), 제3 더미 패턴(DM3) 및 제4 더미 패턴(DM4)을 포함할 수 있다.
도 6, 도 7a, 및 도 7b를 더 참조하면, 단면 상에서 볼 때, 상기 i-1번째 제1 스캔 라인(S1i-1), i번째 제1 스캔 라인(S1i), 및 i+1번째 제1 스캔 라인(S1i+1)과 상기 전원 라인(PL)과의 사이에는 제1 층간 절연막(IL1)과 제2 층간 절연막(IL2)이 개재되며, 이에 따라, 상기 i-1번째 제1 스캔 라인(S1i-1), i번째 제1 스캔 라인(S1i), i+1번째 제1 스캔 라인(S1i+1), 및 제1 발광 제어 라인(E1i)과 상기 전원 라인(PL)과의 사이에는 기생 커패시터가 형성된다. 그런데, 본 발명의 일 실시예에 있어서, 상기 더미부(DM1, DM2, DM3, DM4)는 상기 전원 라인(PL)과 일체로 형성되며, 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), 및 i+1번째 제2 스캔 라인(S2i+1), 및 제2 발광 제어 라인(E2i)과 상기 전원 라인(PL)이 중첩되는 영역에 제공된다. 이에 따라 상기 더미부(DM1, DM2, DM3, DM4)는 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), 및 제2 발광 제어 라인(E2i)과 상기 전원 라인(PL)과의 중첩 면적을 더 늘림으로써 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), 및 제2 발광 제어 라인(E2i)과 상기 전원 라인(PL)과의 사이의 기생 캐패시턴스를 더욱 증가시킨다.
상세하게는, 상기 제1 더미 패턴(DM1)은 상기 i-1번째 제2 스캔 라인(S2i-1)과 교차하는 위치에 상기 전원 라인(PL)으로부터 돌출되어 형성되며, 상기 제1 더미 패턴(DM1)이 없을 때보다 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더해진다.
동일한 방식으로, 상기 제2 더미 패턴(DM2)은 상기 i번째 제2 스캔 라인(S2i) 교차하는 위치에 상기 전원 라인(PL)으로부터 돌출되어 형성되며, 상기 제2 더미 패턴(DM2)이 없을 때의 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더해진다. 상기 제3 더미 패턴(DM3) 또한 상기 i+1번째 제2 스캔 라인(S2i+1) 교차하는 위치에 상기 전원 라인(PL)으로부터 돌출되어 형성되며, 상기 제3 더미 패턴(DM3)이 없을 때의 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더해진다.
이에 따라, 제1 화소(PXL1)에서의 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)과 상기 전원 라인(PL)이 형성하는 기생 캐퍼시턴스를 제1 기생 캐패시턴스라고 하고, 상기 제2 화소(PXL2)에서의 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)과 상기 전원 라인(PL) 및 더미부(DM1, DM2, DM3, DM4)가 형성하는 기생 캐패시턴스를 제2 기생 캐패시턴스라고 하면, 상기 제2 기생 캐패시턴스는 제1 기생 캐패시턴스보다 크다.
상기 더미부에 의한 제2 기생 캐패시턴스는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)의 로드를 증가시켜 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)의 로드 값을 보상한다. 그 결과, 상기 제2 화소 영역(PXA2)의 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)과, 상기 제1 화소 영역(PXA1)의 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)의 로드 값이 동일하거나 유사해질 수 있다.
여기서, 상기 추가 기생 캐패시턴스는 보상하고자 하는 스캔 라인들의 로드값에 따라 달리 설정될 수 있으며, 상기 로드 값은 상기 더미부와 상기 스캔 라인의 중첩 면적을 달리함으로써 달성될 수 있다.
본 실시예에서는 설명의 편의를 위하여 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1)에서 형성되는 제1 기생 캐패시턴스 및 제2 화소 영역(PXA2)의 i번째 행의 제2 화소(PXL2)에서 형성되는 제2 기생 캐패시턴스를 이용하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 제2 화소 영역(PXA2)의 k(k≠i)번째 행의 제2 화소(PXL2)에서 형성되는 제2 기생 캐패시턴스는 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1)에서 형성되는 제1 기생 캐패시턴스보다 클 수 있다. 또한, 제3 화소 영역(PXA3)의 l(l≠i)번째 행의 제3 화소(PXL3)에서 형성되는 기생 캐패시턴스는 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1)에서 형성되는 제1 기생 캐패시턴스보다 클 수 있다.
본 발명의 일 실시예에 있어서, 제2 화소 영역(PXA2)의 제2 스캔 라인들 및 제2 발광 제어 라인들의 길이가 모두 동일한 경우, 더미부(DM1, DM2, DM3, DM4)에 의해 보상되는 로드 값은 동일할 수 있다. 또한, 제2 화소 영역(PXA2)의 제2 스캔 라인들 및 제2 발광 제어 라인들의 길이가 서로 다른 경우, 더미부(DM1, DM2, DM3, DM4)에 의해 보상되는 로드 값은 서로 다를 수 있다.
본 발명의 일 실시에에 있어서, 상기 제3 화소 영역(PXA3)의 제3 스캔 라인들(S3i-1, S3i, S3i+1) 및 제3 발광 제어 라인과, 상기 제1 화소 영역(PXA1)의 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)과의 로드 값의 차이가 더미부(DM1, DM2, DM3, DM4)에 의해 보상될 수 있다. 상기 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)의 제1 내지 제3 스캔 라인들의 로드 값이 보상됨으로써, 상기 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에서의 영상의 휘도 편차가 감소되며, 이에 따라, 위치별로 휘도의 편차가 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 제3 화소 영역(PXA3)의 제3 스캔 라인들 및 제3 발광 제어 라인들의 길이가 모두 동일한 경우, 더미부(DM1, DM2, DM3, DM4)에 의해 보상되는 로드 값은 동일할 수 있다. 또한, 제3 화소 영역(PXA3)의 제3 스캔 라인들 및 제3 발광 제어 라인들의 길이가 서로 다른 경우, 더미부(DM1, DM2, DM3, DM4)에 의해 보상되는 로드 값은 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 더미부는 다양한 방식으로 구현될 수 있다. 상술한 실시예에서는 스캔 라인들과 전원 라인들 사이의 기생 커패시터를 이용함으로써 스캔 라인들간의 로드 값을 보상하였으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 더미부는 스캔 라인들과 액티브 패턴 사이의 기생 커패시터를 이용하여 스캔 라인들간의 로드값을 보상할 수 있다.
다음으로, 도 2a, 도 2c 및 도 3의 상기 제2 화소 영역(PXA2) 내의 제2 화소들(PXL2)을 위주로 설명한다.
도 9는 도 2a, 도 2c 및 도 3의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들의 배치를 나타낸 평면도이며, 도 10a는 제1 화소(PXL1)를 도시한 평면도이고, 도 10b 및 도 10c는 제2 화소들(PXL2)을 도시한 평면도들로서, 설명의 편의를 위해 일부 구성 요소만을 도시하였다. 즉, 도 10a에서는 제1 스캔 라인들(S1i-1, S1i, S1i+1), 제1 발광 제어 라인(E1i) 및 전원 라인이 도시되었다. 도 10b에서는 제2 화소 영역(PXA2)에 배치된 i번째 행 및 j번째 열에 배치된 하나의 제2 화소(PXL2)를 기준으로, 상기 하나의 제2 화소(PXL2)에 연결된 세 개의 제2 스캔 라인들(S2i-1, S2i, S2i+1), 제2 발광 제어 라인(E2i) 및 전원 라인(PL)을 도시하였다. 도 10c에서는 제2 화소 영역(PXA2)에 배치된 p번째 행 및 j번째 열에 배치된 하나의 제2 화소(PXL2)를 기준으로, 상기 하나의 제2 화소(PXL2)에 연결된 세 개의 제2 스캔 라인들(S2p-1, S2p, S2p+1), 제2 발광 제어 라인(E2p) 및 전원 라인(PL)을 도시하였다.
도 10b 및 도 10c에 있어서, 설명의 편의를 위해, i-1번째 행의 제2 스캔 라인을 "i-1번째 제2 스캔 라인(S2i-1)", i번째 행의 제2 스캔 라인을 "i번째 제2 스캔 라인(S2i)", i+1번째 행의 제2 스캔 라인을 "i+1번째 제2 스캔 라인(S2i+1)", p-1번째 행의 제2 스캔 라인을 "p-1번째 제2 스캔 라인(S2p-1)", p번째 행의 제2 스캔 라인을 "p번째 제2 스캔 라인(S2p)", 및 p+1번째 행의 제2 스캔 라인을 "p+1번째 제2 스캔 라인(S2p+1)"으로 표시한다.
도 9 및 도 10a 내지 도 10c를 참조하면, 제2 화소(PXL2)에는 제1 화소(PXL1)와 달리 더미부가 제공되며, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1)의 길이가 서로 다른 제2 화소들(PXL2)의 더미부의 크기는 서로 다르다.
상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)는 상기 화소 영역들에 따른 스캔 라인들의 로드 값의 차이를 보상한다. 상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)는 상기 제1 화소(PXL1) 및 상기 제2 화소(PXL2)의 스캔 라인들 중 길이가 더 짧은 스캔 라인, 예를 들면, 상기 제2 화소(PXL2)의 스캔 라인 측에 기생 캐패시턴스를 추가한다. 상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)는 서로 다른 영역의 스캔 라인들 사이의 로드 값을 보상함으로써, 스캔 라인들의 길이와 상관없이 전체적으로 동일하거나 유사한 정도의 로드 값을 갖도록 한다.
본 발명의 일 실시예에 있어서, 상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)는 상기 전원 라인(PL)과 연결되며, 상기 전원 라인(PL)으로부터 돌출된 형상으로 제공될 수 있다.
상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i)과 중첩될 수 있는 영역에 제공된다. 도시된 바와 같이, 상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 중 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1) 및 제2 발광 제어 라인(E2i)과 각각 중첩하는 제5 더미 패턴(DM5), 제6 더미 패턴(DM6), 제7 더미 패턴(DM7), 제8 더미 패턴(DM8), 제9 더미 패턴(DM9), 제10 더미 패턴(DM10), 제11 더미 패턴(DM11), 및 제12 더미 패턴(DM12)을 포함할 수 있다.
상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i) 측의 더미부(DM5, DM6, DM7, DM8)의 면적은 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p) 측의 더미부(DM9, DM10, DM11, DM12)의 면적보다 클 수 있다. 따라서, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i) 측의 더미부(DM5, DM6, DM7, DM8)에 의해 형성되는 기생 캐패시턴스가 길이가 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p) 측의 더미부(DM9, DM10, DM11, DM12)에 의해 형성되는 기생 캐패시턴스보다 클 수 있다.
그러므로, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i) 의 로드 값은 길이가 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p)의 로드 값과 동일하거나 유사해질 수 있다.
상기 기생 캐패시턴스는 보상하고자 하는 제2 스캔 라인들 및 제2 발광 제어 라인의 로드 값에 따라 달리 설정될 수 있다. 예를 들면, 상기 기생 캐패시턴스는 상기 더미부 및 상기 제2 스캔 라인들의 중첩 면적과, 상기 더미부 및 상기 제2 발광 제어 라인의 중첩 면적을 달리함으로써 달성될 수 있다.
본 실시예에서는 설명의 편의를 위하여 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1), 제2 화소 영역(PXA2)의 i번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)를 이용하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 제2 화소 영역(PXA2)의 k(k≠i)번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)에 연결되는 제2 스캔 라인들 및 제2 발광 제어 라인과 더미부의 중첩 면적을 달리하여, 기생 캐패시턴스를 형성할 수도 있다.
본 발명의 일 실시예에 있어서, 상기 제3 화소 영역(PXA3)의 제3 스캔 라인들 및 제3 발광 제어 라인과 상기 제1 화소 영역(PXA1)의 제1 스캔 라인들 및 제1 발광 제어 라인과의 로드 값의 차이가 상기 더미부(DM5, DM6, DM7, DM8, DM9, DM10, DM11, DM12)에 의해 보상될 수 있다. 상기 제2 및 제3 화소 영역들(PXA2, PXA3)의 제2 및 제3 스캔 라인들과 제2 및 제3 발광 제어 라인들의 로드 값이 보상되어, 상기 동일 화소 영역 내에서 스캔 라인들의 로드 차이에 따라 발생하는 영상의 휘도 편차가 감소된다.
본 발명의 일 실시예에 있어서, 더미부는 다양한 방식으로 구현될 수 있다. 상술한 실시예에서는 스캔 라인들과 전원 라인들 사이의 기생 커패시터를 이용함으로써 스캔 라인들간의 로드 값을 보상하였으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 더미부는 스캔 라인들과 액티브 패턴 사이의 기생 커패시터를 이용하여 스캔 라인들간의 로드값을 보상할 수 있다.
도 11a는 도 1의 제1 화소(PXL1)를 도시한 평면도이고, 도 11b는 도 1의 제2 화소(PXL2)를 도시한 평면도로서, 설명의 편의를 위해 일부 구성요소의 부호만을 도시하였다. 즉, 도 11a에서는 제1 스캔 라인들(S1i-1, S1i, S1i+1), 제1 발광 제어 라인(E1i) 및 액티브 패턴(AP)이 도시되었으며, 도 11b에서는 제2 스캔 라인들(S2i-1, S2i, S2i+1), 제2 발광 제어 라인(E2i), 액티브 패턴(AP), 및 더미부(DM1', DM2', DM3', DM4'; 이하 DM')가 도시되었다.
도 11a 및 도 11b를 참조하면, 제2 화소(PXL2)에는 상기 화소 영역에 따른 스캔 라인들의 로드 값의 차이를 보상하기 위한 더미부(DM1', DM2', DM3', DM4')가 제공된다. 상기 더미부(DM1', DM2', DM3', DM4')는, 전술한 실시예에서와 마찬가지로, 서로 길이가 다른 스캔 라인들 중 더 짧은 쪽 스캔 라인측, 즉 제2 화소(PXL2)에 연결된 스캔 라인들 측에 기생 캐패시턴스를 추가한다. 이로써 서로 다른 영역의 스캔 라인들 사이의 로드 값을 보상함으로써, 스캔 라인들의 길이와 상관없이 전체 영역에서 동일하거나 유사한 정도의 로드 값이 되도록 한다.
본 발명의 일 실시예에 있어서, 상기 더미부(DM1', DM2', DM3', DM4')는 액티브 패턴(AP)과 연결되며, 상기 액티브 패턴(AP)으로부터 돌출된 형상으로 제공될 수 있다. 상기 더미부(DM1', DM2', DM3', DM4')는 상기 액티브 패턴(AP)과 분리되지 않은 일체로 제공될 수 있다. 상기 더미부(DM1', DM2', DM3', DM4')는 상기 액티브 패턴(AP)과 동일한 재료로 동일한 공정을 이용하여 형성될 수 있다. 이에 따라, 상기 더미부(DM1', DM2', DM3', DM4')는 상기 액티브 패턴(AP)과 동일층에 형성되며 동일한 재료를 포함할 수 있다. 즉, 상기 더미부(DM1', DM2', DM3', DM4')는 도핑되거나 도핑되지 않은 반도체 물질로 이루어질 수 있다.
상기 더미부(DM1', DM2', DM3', DM4')는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)과 중첩될 수 있는 영역에 제공된다. 도시된 바와 같이, 상기 더미부(DM1', DM2', DM3', DM4')는 상기 제2 스캔 라인(S2i-1, S2i, S2i+1)들 및 제2 발광 제어 라인(E2i) 중, i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)과 각각 중첩하는 제1 더미 패턴(DM1'), 제2 더미 패턴(DM2'), 제3 더미 패턴(DM3') 및 제4 더미 패턴(DM4')을 포함할 수 있다.
도 6, 도 7a, 및 도 7b를 더 참조하면, 단면 상에서 볼 때, 상기 i-1번째 제1 스캔 라인(S1i-1), i번째 제1 스캔 라인(S1i), i+1번째 제1 스캔 라인(S1i+1) 및 제1 발광 제어 라인(E1i)과 액티브 패턴(AP) 사이에는 게이트 절연막(GI)이 개재될 수 있다. 이에 따라, i번째 제1 스캔 라인(S1i), i+1번째 제1 스캔 라인(S1i+1) 및 제1 발광 제어 라인(E1i)과 상기 액티브 패턴(AP)과의 사이에는 기생 커패시터가 형성된다. 그런데, 본 발명의 일 실시예에 있어서, 상기 더미부(DM1', DM2', DM3', DM4')가 상기 액티브 패턴(AP)이 형성된 층에 액티브 패턴(AP)과 동일한 재료로 형성되어, 상기 i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)과 중첩되는 영역에 제공되므로, 상기 i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)과 상기 더미부(DM1', DM2', DM3', DM4') 사이에서도 추가적인 기생 커패시터가 형성된다.
상세하게는 상기 제1 더미 패턴(DM1')은 상기 i-1번째 제2 스캔 라인(S2i-1) 상의 임의의 위치에 상기 액티브 패턴(AP)과 동일층에 형성되며, 상기 제1 더미 패턴(DM1')이 없을 때의 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더 더해진다. 동일한 방식으로, 상기 제2 더미 패턴(DM2')은 상기 i번째 제2 스캔 라인(S2i) 상의 임의의 위치에 상기 액티브 패턴(AP)과 동일 층에 형성되며, 상기 제2 더미 패턴(DM2')이 없을 때의 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더 더해진다. 상기 제3 더미 패턴(DM3') 또한 상기 i+1번째 제2 스캔 라인(S2i+1) 상의 임의의 위치에 상기 액티브 패턴(AP)과 동일 층에 형성되며, 상기 제3 더미 패턴(DM3)이 없을 때의 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더 더해진다.상기 제4 더미 패턴(DM4') 또한 상기 제2 발광 제어 라인(E2i) 상의 임의의 위치에 상기 액티브 패턴(AP)과 동일 층에 형성되며, 상기 제4 더미 패턴(DM4)이 없을 때의 기생 캐패시턴스보다 빗금친 부분에 대응하는 기생 캐패시턴스가 더 더해진다.
이에 따라, 제1 화소(PXL1)에서의 스캔 라인들(S1i-1, S1i, S1i+1) 및 상기 제1 발광 제어 라인(E1i)과 상기 액티브 패턴(AP)이 형성하는 기생 캐퍼시턴스를 제3 기생 캐패시턴스라고 하고, 상기 제2 화소(PXL2)에서의 스캔 라인들(S2i-1, S2i, S2i+1) 및 상기 제2 발광 제어 라인(E2i)과, 상기 액티브 패턴(AP) 및 더미부(DM1', DM2', DM3', DM4')가 형성하는 기생 캐패시턴스를 제4 기생 캐패시턴스라고 하면, 상기 제4 기생 캐패시턴스는 제3 기생 캐패시턴스보다 크다.
상기 더미부에 의한 제4 기생 캐패시턴스는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 상기 제2 발광 제어 라인(E2i)의 로드를 증가시켜 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)의 로드 값을 보상한다. 그 결과, 상기 제2 화소 영역(PXA2)의 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)과 상기 제1 화소 영역(PXA1)의 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)의 로드 값이 동일하거나 유사해질 수 있다.
여기서, 상기 추가 기생 캐패시턴스는 보상하고자 하는 스캔 라인들의 로드값에 따라 달리 설정될 수 있으며, 상기 로드 값은 상기 더미부와 상기 스캔 라인의 중첩 면적을 달리함으로써 달성될 수 있다.
본 실시예에서는 설명의 편의를 위하여 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1)에서 형성되는 제3 기생 캐패시턴스 및 제2 화소 영역(PXA2)의 i번째 행의 제2 화소(PXL2)에서 형성되는 제4 기생 캐패시턴스를 이용하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 제2 화소 영역(PXA2)의 k(k≠i)번째 행의 제2 화소(PXL2)에서 형성되는 제4 기생 캐패시턴스는 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1)에서 형성되는 제3 기생 캐패시턴스보다 클 수 있다. 또한, 제3 화소 영역(PXA3)의 l(l≠i)번째 행의 제3 화소(PXL3)에서 형성되는 기생 캐패시턴스는 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1)에서 형성되는 제3 기생 캐패시턴스보다 클 수 있다.
본 발명의 일 실시예에 있어서, 제2 화소 영역(PXA2)의 제2 스캔 라인들 및 제2 발광 제어 라인들의 길이가 모두 동일한 경우, 더미부(DM1', DM2', DM3', DM4')에 의해 보상되는 로드 값은 동일할 수 있다. 또한, 제2 화소 영역(PXA2)의 제2 스캔 라인들 및 제2 발광 제어 라인들의 길이가 서로 다른 경우, 더미부(DM1', DM2', DM3', DM4')에 의해 보상되는 로드 값은 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 화소 영역(PXA3)의 제3 스캔 라인들 및 상기 제3 발광 제어 라인과 상기 제1 화소 영역(PXA1)의 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)과의 로드 값의 차이가 더미부(DM1', DM2', DM3', DM4')에 의해 보상될 수 있다.
상기 제2 및 제3 화소 영역(PXA2, PXA3)들의 제2 및 제3 스캔 라인들과 제2 및 제3 발광 제어 라인들의 로드 값이 보상됨으로써, 상기 제1 내지 제3 화소 영역(PXA1, PXA2, PXA3)들에서의 영상의 휘도 편차가 감소되며, 이에 따라, 화소들의 위치별 휘도의 편차가 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에 있어서, 더미부는 다양한 방식으로 구현될 수 있다. 상술한 실시예에서는 화소 영역 내에 기생 캐패시턴스를 증가시키는 방식으로 스캔 라인들간의 로드 값을 보상하였으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 더미부는 주변 영역에 추가적으로 제공된 기생 커패시터를 이용하여 스캔 라인들간의 로드값을 보상할 수 있다.
도 12는 도 2a, 도 2c 및 도 3의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들(PXL2)의 배치를 나타낸 평면도이며, 도 13a는 본 발명의 일 실시예에 따른 제1 화소(PXL1)를 도시한 평면도이고, 도 13b 및 도 13c는 제2 화소들(PXL2)을 도시한 평면도들로서, 설명의 편의를 위해 일부 구성요소의 부호만을 도시하였다. 즉, 도 13a에서는 제1 스캔 라인들(S1i-1, S1i, S1i+1), 제1 발광 제어 라인(E1i) 및 액티브 패턴(AP)이 도시되었으며, 도 13b 및 도 13c에서는 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1), 제2 발광 제어 라인(E2i, E2p), 액티브 패턴(AP), 및 더미부(DM1', DM2', DM3'; 이하 DM')가 도시되었다.
도 12 및 도 13a 내지 도 13c를 참조하면, 제2 화소(PXL2)에는 상기 화소 영역에 따른 스캔 라인들의 로드 값의 차이를 보상하기 위한 더미부(DM5', DM6', DM7', DM8', DM9', DM10', DM11', DM12')가 제공된다. 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p)의 길이가 서로 다른 제2 화소들(PXL2)의 더미부의 크기는 서로 다르다.
본 발명의 일 실시예에 있어서, 상기 더미부(DM5', DM6', DM7', DM8', DM9', DM10', DM11', DM12')는 액티브 패턴(AP)과 연결되며, 상기 액티브 패턴(AP)으로부터 돌출된 형상으로 제공될 수 있다.
상기 더미부(DM5', DM6', DM7', DM8', DM9', DM10', DM11', DM12')는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p)과 중첩될 수 있는 영역에 제공된다. 도시된 바와 같이, 상기 더미부(DM5', DM6', DM7', DM8', DM9', DM10', DM11', DM12')는 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 중, i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1), 제2 발광 제어 라인들(E2i, E2p)과 각각 중첩하는 제5 더미 패턴(DM5'), 제6 더미 패턴(DM6'), 제7 더미 패턴(DM7'), 제8 더미 패턴(DM8'), 제9 더미 패턴(DM9'), 제10 더미 패턴(DM10'), 제11 더미 패턴(DM11') 및 제12 더미 패턴(DM12')을 포함할 수 있다.
상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i) 측의 더미부(DM5', DM6', DM7', DM8')의 면적은 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p)측의 더미부(DM9', DM10', DM11', DM12)의 면적보다 클 수 있다. 따라서, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i) 측의 더미부(DM5', DM6', DM7', DM8')에 의해 형성되는 기생 캐패시턴스가 길이가 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p) 측의 더미부(DM9', DM10', DM11', DM12')에 의해 형성되는 기생 캐패시턴스보다 클 수 있다.
그러므로, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)의 로드 값은 길이가 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p)의 로드 값과 동일하거나 유사해질 수 있다. 여기서, 상기 기생 캐패시턴스는 보상하고자 하는 제2 스캔 라인들의 로드 값에 따라 달리 설정될 수 있으며, 상기 로드 값은 상기 더미부 및 상기 스캔 라인의 중첩 면적을 달리함으로써 달성될 수 있다.
본 실시예에서는 설명의 편의를 위하여 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1), 제2 화소 영역(PXA2)의 i번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)를 이용하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 제2 화소 영역(PXA2)의 k(k≠i)번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)에 연결되는 제2 스캔 라인들 및 제2 발광 제어 라인과 더미부의 중첩 면적을 달리하여, 기생 캐패시턴스를 형성할 수도 있다.
본 발명의 일 실시에에 있어서, 상기 제3 화소 영역(PXA3)의 제3 스캔 라인들 및 제3 발광 제어 라인과 상기 제1 화소 영역(PXA1)의 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)과의 로드 값의 차이가 상기 더미부(DM5', DM6', DM7', DM8', DM9', DM10', DM11', DM12')에 의해 보상될 수 있다.
본 발명의 일 실시예에 있어서, 더미부는 다양한 방식으로 구현될 수 있다. 상술한 실시예에서는 화소 영역 내에 기생 캐패시턴스를 증가시키는 방식으로 스캔 라인들간의 로드 값을 보상하였으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 더미부는 주변 영역에 추가적으로 제공된 기생 커패시터를 이용하여 스캔 라인들간의 로드값을 보상할 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로서, 주변 영역(PPA)에 더미부(DMP)를 갖는 표시 장치를 나타낸 평면도이다. 도 15a는 도 14의 P1에 대응하는 부분을 도시한 평면도이며, 도 15b는 도 14의 P2에 대응하는 부분을 도시한 평면도이다. 도 15a 및 도 15b에 대응하는 P1 및 P2는 설명의 편의를 위해 하나의 화소들에 대응하는 스캔 라인들을 도시한 것이다.
도 14, 도 15a, 및 도 15b을 참조하면, 각 화소 영역 별로 상기 로드 값의 차이를 보상하기 위해 각 화소 영역에 대응하는 주변 영역에 더미부(DMP)를 가지거나 가지지 않음으로써 기생 캐패시턴스가 다른 구조가 채용된다. 즉, 제1 화소 영역(PXA1)과 제2 화소 영역(PXA2)에서의 스캔 라인들의 로드 값의 차이를 보상하기 위해, 상기 제1 화소 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 더미부(DMP)가 제공되지 않으며, 상기 제2 화소 영역(PXA2)에 대응하는 제2 주변 영역(PPA2)에는 더미부(DMP)가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)의 단부는 제1 주변 영역(PPA1)에 제공될 수 있으며, 제2 스캔 라인(S2i-1, S2i, S2i+1)들 및 제2 발광 제어 라인(E2i)의 단부는 제2 주변 영역(PPA2)에 제공될 수 있다. 상기 더미부(DMP)는 상기 제1 스캔 라인(S1i-1, S1i, S1i+1)들 및 제1 발광 제어 라인(E1i)의 단부에는 제공되지 않으며 제2 스캔 라인(S2i-1, S2i, S2i+1)들 및 제2 발광 제어 라인(E2i)의 단부에 대응하는 영역에 제공될 수 있다.
상기 더미부(DMP)는 상기 제2 스캔 라인(S2i-1, S2i, S2i+1)들 및 제2 발광 제어 라인(E2i)의 단부에 중첩하는 더미 라인(DML)을 포함한다. 상기 더미 라인(DML)에는 고정 전압이 인가되며, 이에 따라 상기 제2 스캔 라인(S2i-1, S2i, S2i+1)들 및 제2 발광 제어 라인(E2i)과 중첩하여 기생 커패시터를 형성한다.
상기 더미 라인(DML)에 인가되는 전압은 고정된 소정 레벨을 가지며, 그 종류가 특별히 한정되는 것은 아니다. 예를 들어, 상기 더미 라인(DML)에 인가되는 고정 전압은 제1 전원(ELVDD), 제2 전원(ELVSS), 게이트 온 하이 전압(Vgh) 등일 수 있다.
상기 더미 라인(DML)은 상기 제2 스캔 라인(S2i-1, S2i, S2i+1)들 및 제2 발광 제어 라인(E2i)과 중첩하여 기생 커패시터를 이룰 수 있는 것으로서, 그 형성 위치나 재료가 특별히 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 더미부(DMP)는 전원 라인과 동일한 재료로 동일한 공정을 이용하여 형성될 수 있다. 이에 따라, 상기 더미부(DMP)는 전원 라인과 동일 층에 형성될 수 있으며 동일 재료를 포함할 수 있다. 상기 더미 라인(DML)이 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)과 중첩함으로써, 상기 더미 라인(DML)과 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)사이에 기생 커패시터가 형성된다.
상기 기생 커패시터의 기생 캐패시턴스는 상기 더미 라인(DML)과 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)과의 중첩 면적에 따라 달라지므로, 상기 기생 캐패시턴스를 증가시키기 위해, 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)의 각 단부에는 상기 i-1번째 제2 스캔 라인 패드(SLP1), i번째 제2 스캔 라인 패드(SLP2), i+1번째 제2 스캔 라인 패드(SLP3) 및 i번째 제2 발광 제어 라인 패드(SLP4)가 제공될 수 있다. 상기 i-1번째 제2 스캔 라인 패드(SLP1), i번째 제2 스캔 라인 패드(SLP2), i+1번째 제2 스캔 라인 패드(SLP3) 및 i번째 제2 발광 라인 패드(SLP4)는 각각 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1) 및 제2 발광 제어 라인(E2i)보다 더 넓은 폭을 가지며 이에 따라, 더미 라인(DML)과의 중첩 면적이 증가될 수 있다. 여기서, 상기 더미 라인(DML) 또한 상기 i-1번째 제2 스캔 라인 패드(SLP1), i번째 제2 스캔 라인 패드(SLP2), i+1번째 제2 스캔 라인 패드(SLP3), i번째 제2 발광 제어 라인 패드(SLP4)를 커버할 수 있도록 넓게 형성될 수 있다.
이에 따라, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)에는 상기 제2 주변 영역(PPA2)에 제공된 더미부(DMP)에 의해 추가적으로 발생하는 기생 커패시터에 의한 로드가 증가되며, 제2 화소 영역(PXA2)의 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)의 로드 값이 보상된다. 그 결과, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)과 상기 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제2 발광 제어 라인(E1i)의 로드 값이 동일하거나 유사해질 수 있다.
본 실시예에서는 설명의 편의를 위하여 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1), 제2 화소 영역(PXA2)의 i번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)를 이용하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 제2 화소 영역(PXA2)의 k(k≠i)번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)에 연결되는 제2 스캔 라인들 및 제2 발광 제어 라인과 더미부의 중첩 면적을 달리하여, 기생 캐패시턴스를 형성할 수도 있다.
본 발명의 일 실시예에 있어서, 제2 화소 영역(PXA2)의 제2 스캔 라인들 및 제2 발광 제어 라인들의 길이가 모두 동일한 경우, 더미부(DMP)에 의해 보상되는 로드 값은 동일할 수 있다. 또한, 제2 화소 영역(PXA2)의 제2 스캔 라인들 및 제2 발광 제어 라인들의 길이가 서로 다른 경우, 더미부(DMP)에 의해 보상되는 로드 값은 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소 영역(PXA1)과 제3 화소 영역(PXA3)에서의 스캔 라인들 및 발광 제어 라인들의 로드 값의 차이를 보상하기 위해, 상기 제1 화소 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 더미부(DMP)가 제공되지 않으며, 상기 제3 화소 영역(PXA3)에 대응하는 제3 주변 영역(PPA3)에는 더미부(DMP)가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)의 단부는 상술한 바와 같이 제1 주변 영역(PPA1)까지 연장될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1), 제2 발광 제어 라인(E2i)이나 제3 스캔 라인(미도시)의 단부와는 달리, 상기 제1 스캔 라인들(S1i-1, S1i, S1i+1)에는 기생 커패시터를 형성할 필요가 없으므로 상기 제1 주변 영역(PPA1)에는 상기 제1 스캔 라인들(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)의 단부가 제공되지 않을 수도 있다.
또한, 본 발명의 일 실시예에 있어서, 각 더미부는 각 화소에 제공된 세 개의 스캔 라인들에 기생 캐패시턴스를 형성하는 형태로 구현되었으나, 상기 스캔 라인들의 개수는 이에 한정되는 것은 아니다. 표시 장치에 따라 구현되는 화소의 구조에 따라, 더미부가 제공되는 스캔 라인들의 개수는 달리 설정될 수 있음은 물론이다.
또한, 본 발명의 일 실시예에 있어서, 각 더미부는 상기 더미 라인(DML)이 상기 스캔 라인들과 중첩하여 기생 캐패시턴스를 형성하는 형태로 구현되었으나, 이에 한정되는 것은 아니다. 예를 들면, 각 더미부는 도 4 내지 도 6에 도시된 제1 전원(ELVDD) 공급 라인 또는 제2 전원(ELVSS) 공급 라인이 상기 스캔 라인들과 중첩하여 구현될 수도 있다.
도 16은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로서, 주변 영역(PPA)에 더미부(DMP)를 갖는 표시 장치를 나타낸 평면도이다. 도 17은 도 16의 제2 영역의 사선으로 이루어진 모서리 영역의 제2 화소들(PXL2)의 배치를 나타낸 평면도이며, 도 18a는 도 16의 P3에 대응하는 부분을 도시한 평면도이며, 도 18b는 도 16의 P4에 대응하는 부분을 도시한 평면도이며, 도 18c는 도 16의 P5에 대응하는 부분을 도시한 평면도이다. 도 18a 내지 도 18c에 대응하는 P3 내지 P5는 설명의 편의를 위해 하나의 화소들에 대응하는 스캔 라인들을 도시한 것이다.
도 16, 도 17, 및 도 18a 내지 도 18c를 참조하면, 각 화소 영역 별로 상기 로드 값의 차이를 보상하기 위해 각 화소 영역에 대응하는 주변 영역에 더미부(DMP')를 가지거나 가지지 않음으로써 기생 캐패시턴스가 다른 구조가 채용된다. 즉, 제1 화소 영역(PXA1)과 제2 화소 영역(PXA2)에서의 스캔 라인들의 로드 값의 차이를 보상하기 위해, 상기 제1 화소 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 더미부(DMP')가 제공되지 않으며, 상기 제2 화소 영역(PXA2)에 대응하는 제2 주변 영역(PPA2)에는 더미부(DMP')가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 제1 스캔 라인(S1i-1, S1i, S1i+1)들의 단부는 제1 주변 영역(PPA1)에 제공될 수 있으며, 제2 스캔 라인(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1)들 및 제2 발광 제어 라인(E2i, E2p)의 단부는 제2 주변 영역(PPA2)에 제공될 수 있다. 상기 더미부(DMP')는 상기 제1 스캔 라인(S1i-1, S1i, S1i+1)들 및 제1 발광 제어 라인(E1i)의 단부에는 제공되지 않으며 제2 스캔 라인(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1)들 및 제2 발광 제어 라인(E2i, E2p)의 단부에 대응하는 영역에 제공될 수 있다.
상기 더미부(DMP')는 상기 제2 스캔 라인(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1)들 및 제2 발광 제어 라인(E2i, E2p)의 단부에 중첩하는 더미 라인(DML')을 포함한다. 상기 더미 라인(DML')에는 고정 전압이 인가되며, 이에 따라 상기 제2 스캔 라인(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1)들 및 제2 발광 제어 라인(E2i, E2p)과 중첩하여 기생 커패시터를 형성한다.
상기 더미 라인(DML')은 상기 제2 스캔 라인(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1)들 및 제2 발광 제어 라인(E2i, E2p)과 중첩하여 기생 커패시터를 이룰 수 있는 것으로서, 그 형성 위치나 재료가 특별히 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 더미부(DMP')는 전원 라인과 동일한 재료로 동일한 공정을 이용하여 형성될 수 있다. 이에 따라, 상기 더미부(DMP')는 전원 라인과 동일 층에 형성될 수 있으며 동일 재료를 포함할 수 있다. 상기 더미 라인(DML')은 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), i번째 제2 발광 제어 라인(E2i), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1) 및 p번째 제2 발광 제어 라인(E2p)과 중첩한다. 따라서, 상기 더미 라인(DML)과 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 사이에 기생 커패시터가 형성된다.
상기 기생 커패시터의 기생 캐패시턴스는 상기 더미 라인(DML')과 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1), i번째 제2 발광 제어 라인(E2i) 및 p번째 제2 발광 제어 라인(E2p)과의 중첩 면적에 따라 달라질 수 있다. 상기 기생 캐패시턴스를 증가시키기 위해, i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1) 및 제2 발광 제어 라인(E2i, E2p)의 각 단부에는 상기 i-1번째 제2 스캔 라인 패드(SLP5), i번째 제2 스캔 라인 패드(SLP6), i+1번째 제2 스캔 라인 패드(SLP7), i번째 제2 발광 제어 라인 패드(SLP8), p-1번째 제2 스캔 라인 패드(SLP9), p번째 제2 스캔 라인 패드(SLP10), 및 p+1번째 제2 스캔 라인 패드(SLP11) 및 p번째 제2 발광 제어 라인 패드(SLP12)가 제공될 수 있다.
상기 i-1번째 제2 스캔 라인 패드(SLP5), i번째 제2 스캔 라인 패드(SLP6), i+1번째 제2 스캔 라인 패드(SLP7), i번째 제2 발광 제어 라인 패드(SLP8), p-1번째 제2 스캔 라인 패드(SLP9), p번째 제2 스캔 라인 패드(SLP10), 및 p+1번째 제2 스캔 라인 패드(SLP11) 및 p번째 제2 발광 제어 라인 패드(SLP12)는 각각 상기 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), 및 p+1번째 제2 스캔 라인(S2p+1)보다 더 넓은 폭을 가질 수 있다. 이에 따라, 더미 라인(DML')과 i-1번째 제2 스캔 라인(S2i-1), i번째 제2 스캔 라인(S2i), i+1번째 제2 스캔 라인(S2i+1), i번째 발광 제어 라인(E2i), p-1번째 제2 스캔 라인(S2p-1), p번째 제2 스캔 라인(S2p), p+1번째 제2 스캔 라인(S2p+1), p번째 제2 발광 제어 라인(E2p)의 중첩 면적이 증가될 수 있다. 여기서, 상기 더미 라인(DML')은 상기 i-1번째 제2 스캔 라인 패드(SLP5), i번째 제2 스캔 라인 패드(SLP6), i+1번째 제2 스캔 라인 패드(SLP7), i번째 제2 발광 제어 라인 패드(SLP8), p-1번째 제2 스캔 라인 패드(SLP9), p번째 제2 스캔 라인 패드(SLP10), 및 p+1번째 제2 스캔 라인 패드(SLP11) 및 p번째 제2 발광 제어 라인 패드(SLP12)를 커버할 수 있도록 넓게 형성될 수 있다.
이에 따라, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p)에는 상기 제2 주변 영역(PPA2)에 제공된 더미부(DMP')에 의해 추가적으로 발생하는 기생 커패시터에 의한 로드가 증가되며, 제2 화소 영역(PXA2)의 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p)과 제1 화소 영역(PXA1)의 제1 스캔 라인들(S1i-1, S1i, S1i+1)들 및 제1 발광 제어 라인(E1i)의 로드 값이 동일하거나 유사해질 수 있다.
또한, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i) 측의 상기 i-1번째 제2 스캔 라인 패드(SLP5), i번째 제2 스캔 라인 패드(SLP5), i+1번째 제2 스캔 라인 패드(SLP7) 및 i번째 제2 발광 라인 패드(SLP8)의 면적은 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p) 측의 상기 p-1번째 제2 스캔 라인 패드(SLP9), p번째 제2 스캔 라인 패드(SLP10), p+1번째 제2 스캔 라인 패드(SLP11) 및 p번째 제2 발광 제어 라인 패드(SLP12)의 면적보다 클 수 있다. 따라서, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)측의 상기 i-1번째 제2 스캔 라인 패드(SLP5), i번째 제2 스캔 라인 패드(SLP6), 및 i+1번째 제2 스캔 라인 패드(SLP7) 및 i번째 제2 발광 제어 라인 패드(SLP8)와 상기 더미 라인(DML')에 의해 형성되는 기생 캐패시턴스가 길이가 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p)측의 상기 p-1번째 제2 스캔 라인 패드(SLP9), p번째 제2 스캔 라인 패드(SLP10), p+1번째 제2 스캔 라인 패드(SLP11) 및 p번째 제2 발광 제어 라인 패드(SLP12)와 상기 더미 라인(DML')에 의해 형성되는 기생 캐패시턴스보다 클 수 있다.
그러므로, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p) 중 길이가 더 짧은 제2 스캔 라인들(S2i-1, S2i, S2i+1) 및 제2 발광 제어 라인(E2i)의 로드 값은 길이가 더 긴 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1) 및 제2 발광 제어 라인(E2p)의 로드 값과 동일하거나 유사해질 수 있다.
본 실시예에서는 설명의 편의를 위하여 제1 화소 영역(PXA1)의 i번째 행의 제1 화소(PXL1), 제2 화소 영역(PXA2)의 i번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)를 이용하여 설명하였으나, 이에 한정되는 것이 아니다. 예를 들면, 제2 화소 영역(PXA2)의 k(k≠i)번째 행의 제2 화소(PXL2), 및 제2 화소 영역(PXA2)의 p번째 행의 제2 화소(PXL2)에 연결되는 제2 스캔 라인들 및 제2 발광 제어 라인과 더미부의 중첩 면적을 달리하여, 기생 캐패시턴스를 형성할 수도 있다.
동일한 방식으로, 제1 화소 영역(PXA1)과 제3 화소 영역(PXA3)에서의 스캔 라인들의 로드 값의 차이를 보상하기 위해, 상기 제1 화소 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 더미부(DMP')가 제공되지 않으며, 상기 제3 화소 영역(PXA3)에 대응하는 제3 주변 영역(PPA3)에는 더미부(DMP')가 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 스캔 라인(S1i-1, S1i, S1i+1)들 및 제1 발광 제어 라인(E1i)의 단부는 상술한 바와 같이 제1 주변 영역(PPA1)까지 연장될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 스캔 라인들(S2i-1, S2i, S2i+1, S2p-1, S2p, S2p+1) 및 제2 발광 제어 라인(E2i, E2p)이나 제3 스캔 라인(미도시) 및 제3 발광 제어 라인(미도시)의 단부와는 달리, 상기 제1 스캔 라인(S1i-1, S1i, S1i+1) 및 제1 발광 제어 라인(E1i)에는 기생 커패시터를 형성할 필요가 없으므로 상기 제1 주변 영역(PPA1)에는 상기 제1 스캔 라인(S1i-1, S1i, S1i+1)들 및 제1 발광 제어 라인(E1i)의 단부가 제공되지 않을 수도 있다. 또한, 본 발명의 일 실시예에 있어서, 각 더미부는 각 화소에 제공된 세 개의 스캔 라인들에 기생 캐패시턴스를 형성하는 형태로 구현되었으나, 상기 스캔 라인들의 개수는 이에 한정되는 것은 아니다. 표시 장치에 따라 구현되는 화소의 구조에 따라, 더미부가 제공되는 스캔 라인들의 개수는 달리 설정될 수 있음은 물론이다.
본 발명의 일 실시예에서는 스캔 라인들의 길이 차이에 따른 로드 값의 차이를 보상하는 더미부를 개시하였으나, 배선의 종류는 이에 한정되는 것은 아니다. 본 발명의 다른 실시예에서는 배선부에 포함된 배선들 중 길이 차이로 인한 로드 값 차이를 나타나는 경우, 다른 영역의 배선들에도, 서로 종류가 다른 배선들에도 실질적으로 동일한 개념으로 더미부가 채용될 수 있음은 물론이다. 예를 들어, 도 2에 도시된 바와 같이 상기 제1 내지 제3 화소 영역의 일부가 사선의 변으로 이루어진 경우, 상기 사선의 변에 대응하는 화소 영역내에서는 화소 영역의 폭 변화에 따른 스캔 라인들의 길이 차이가 발생한다. 이 경우, 각 스캔 라인들의 길이에 따른 로드 값에 따라 화소별로 더미부를 추가적으로 형성함으로써 로드 값 차이를 보상할 수 있다.
또한, 본 발명의 일 실시예들에서는 스캔 라인들의 길이 차이에 따른 로드 값의 차이를 보상하는 더미부에 대해 개별적으로 설명하였으나, 서로 조합될 수도 있다.
도 19는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로서, 주변 영역(PPA)에 더미부(DMP")를 갖는 표시 장치를 나타낸 평면도이며, 도 20은 제2 화소 영역(PXA2)에 배치되는 제2 화소(PAL2)들의 더미 로드 연결을 설명하기 위한 개념도이다. 도 20에서는 q번째 행, q-1번째 행 및 q-2번째 행에 배치되는 제2 화소(PXL2q, PXL2q-1, PXL2q-2), 제2 스캔 라인들(S2q, S2q-1, S2q-2) 및 복수의 더미 로드들(DML1, DML2, DML3, DML4, DML5, DML6)이 도시되었다. 여기서, q번째 행, q-1번째 행 및 q-2번째 행 중 q번째 행이 제1 영역에 가장 근접한 행이다.
도 19 및 도 20을 참조하면, 각 화소 영역 별로 상기 로드 값의 차이를 보상하기 위해 각 화소 영역에 대응하는 주변 영역에 더미부(DMP")를 가지거나 가지지 않음으로써 기생 캐패시턴스가 다른 구조가 채용된다. 즉, 제1 화소 영역(PXA1)과 제2 화소 영역(PXA2)에서의 스캔 라인들의 로드 값의 차이를 보상하기 위해, 상기 제1 화소 영역(PXA1)에 대응하는 제1 주변 영역(PPA1)에는 더미부(DMP")가 제공되지 않으며, 상기 제2 화소 영역(PXA2)에 대응하는 제2 주변 영역(PPA2)에는 더미부(DMP")가 제공될 수 있다. 상기 더미부(DMP")는 서로 다른 로드 값을 가지는 복수의 더미 로드들(DML1, DML2, DML3, DML4, DML5, DML6)을 포함하며, 더미 로드들(DML1, DML2, DML3, DML4, DML5, DML6)은 제2 스캔 라인들(S2q, S2q-1, S2q-2, …)에 연결되어, 제2 스캔 라인들(S2q, S2q-1, S2q-2, …)의 로드 값을 보상한다.
상기 제2 스캔 라인들(S2q, S2q-1, S2q-2) 중 길이가 더 긴 제2 스캔 라인에 연결되는 더미 로드의 로드값은 길이가 더 짧은 제2 스캔 라인에 연결되는 더미 로드의 로드값보다 클 수 있다. 여기서, 상기 더미 로드들(DML1, DML2, DML3, DML4, DML5, DML6) 중 제1 더미 로드(DML1)의 로드 값이 가장 크며, 상기 더미 로드들(DML1, DML2, DML3, DML4, DML5, DML6)의 로드 값은 점진적으로 감소할 수 있다.
예를 들면, 제2 화소 영역(PXA2)의 q번째 행의 제2 화소(PXL2q)에 연결되는 제2 스캔 라인(S2q)의 길이는 q-1번째 행의 제2 화소(PXL2q-1)에 연결되는 제2 스캔 라인(S2q-1)의 길이보다 길며, q-1번째 행의 제2 화소(PXL2q-1)에 연결되는 제2 스캔 라인(S2q-1)의 길이는 q-2번째 행의 제2 화소(PXL2q-2)에 연결되는 제2 스캔 라인(S2q-2)의 길이보다 길다. 또한, q번째 행의 제2 스캔 라인(S2q)은 제1 더미 로드(DML1)에 연결되고, q-1번째 행의 제2 스캔 라인(S2q-1)은 상기 제1 더미 로드(DML1)의 로드값보다 작은 로드값을 가지는 제2 더미 로드(DML2)에 연결되며, q-2번째 행의 제2 스캔 라인(S2q-2)은 상기 제2 더미 로드(DML2)의 로드값보다 작은 로드값을 가지는 제3 더미 로드(DML3)에 연결될 수 있다.
제2 화소 영역(PXA2)의 q번째 행의 제2 화소(PXL2q) 및 제1 더미 로드(DML1)를 연결하는 제2 스캔 라인(S2q)의 연장부의 길이는 q-1번째 행의 제2 화소(PXL2q-1) 및 제2 더미 로드(DML2)를 연결하는 제2 스캔 라인(S2q-1)의 연장부의 길이보다 짧을 수 있다. q-1번째 행의 제2 화소(PXL2q-1) 및 제2 더미 로드(DML2)를 연결하는 제2 스캔 라인(S2q-1)의 연장부의 길이는 q-2번째 행의 제2 화소(PXL2q-2) 및 제3 더미 로드(DML3)을 연결하는 제2 스캔 라인(S2q-2)의 연장부의 길이보다 짧을 수 있다. 즉, 길이가 긴 제2 스캔 라인에 연결되는 제2 화소 및 더미 로드를 연결하는 제2 스캔 라인의 연장부의 길이는 가장 짧으며, 제2 스캔 라인의 길이가 짧아질수록 연장부의 길이는 점진적으로 길어질 수 있다.
본 실시예에서는 설명의 편의를 위하여 하나의 제2 화소에 연결하는 하나의 스캔 라인을 예로서 설명하였지만, 이에 한정하는 것은 아니다, 예를 들면, 하나의 제2 화소에는 i번째 제2 스캔 라인, i-1번째 제2 스캔 라인, i+1번째 제2 스캔 라인 및 i번째 발광 제어 라인이 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)과의 거리에 따라, 제2 영역(A2) 또는 제3 영역(A3)의 기생 캐패시턴스가 점진적으로 변화될 수 있다. 상기 기생 캐패시턴스의 점진적 변화는 제1 영역(A1) 및 제2 영역(A2) 사이, 또는 제1 영역(A1) 및 제3 영역(A3) 사이의 충전률 변화가 시인되지 않게 할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 상기 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
A1, A2, A3 : 제1 내지 제3 영역
ADA : 부가 영역
DDV : 데이터 구동부
D1, D2, D3, …, Dm : 데이터 라인
EDV1, EDV2, EDV3 : 제1 내지 제3 발광 구동부
PPA1, PPA2, PPA3 : 제1 내지 제3 주변 영역
PXA1, PXA2, PXA3 : 제1 내지 제3 화소 영역
PXL1, PXL2, PXL3 : 제1 내지 제3 화소
SDV1, SDV2, SDV3 : 제1 내지 제3 스캔 구동부
S11, S12, S13, …, S1n : 제1 스캔 라인
S21, S22 : 제2 스캔 라인
S31, S32 : 제3 스캔 라인
T1, T2, …, T7 : 제1 내지 제7 트랜지스터
E11, E12, E13, …, E1n : 제1 발광 제어 라인
E21, E22 : 제2 발광 제어 라인
E31, E32 : 제3 발광 제어 라인
SUB : 기판
ADA : 부가 영역
DDV : 데이터 구동부
D1, D2, D3, …, Dm : 데이터 라인
EDV1, EDV2, EDV3 : 제1 내지 제3 발광 구동부
PPA1, PPA2, PPA3 : 제1 내지 제3 주변 영역
PXA1, PXA2, PXA3 : 제1 내지 제3 화소 영역
PXL1, PXL2, PXL3 : 제1 내지 제3 화소
SDV1, SDV2, SDV3 : 제1 내지 제3 스캔 구동부
S11, S12, S13, …, S1n : 제1 스캔 라인
S21, S22 : 제2 스캔 라인
S31, S32 : 제3 스캔 라인
T1, T2, …, T7 : 제1 내지 제7 트랜지스터
E11, E12, E13, …, E1n : 제1 발광 제어 라인
E21, E22 : 제2 발광 제어 라인
E31, E32 : 제3 발광 제어 라인
SUB : 기판
Claims (44)
- 제1 화소 영역과, 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역을 포함하는 기판;
상기 제1 및 제2 화소 영역들에 각각 제공된 제1 및 제2 화소들;
상기 제1 화소에 연결된 제1 라인, 상기 제2 화소에 연결된 제2 라인; 및
상기 제1 및 제2 라인들 중 적어도 어느 하나와 중첩되며, 상기 제1 라인의 로드 값과 상기 제2 라인의 로드 값의 차이를 보상하는 더미부를 포함하는 표시 장치. - 제1 항에 있어서,
상기 제1 라인은 상기 제2 라인보다 긴 길이를 가지는 표시 장치. - 제2 항에 있어서,
상기 제1 및 제2 화소들에 데이터 신호를 제공하는 데이터 라인을 더 포함하고,
상기 제1 라인은 상기 제1 화소에 스캔 신호를 제공하는 제1 스캔 라인이고, 상기 제2 라인은 상기 제2 화소에 스캔 신호를 제공하는 제2 스캔 라인인 표시 장치. - 제3 항에 있어서,
상기 더미부는 상기 제2 스캔 라인과 중첩하는 표시 장치. - 제4 항에 있어서,
상기 제1 및 제2 화소들에 전원을 제공하는 전원 라인을 더 포함하며,
상기 더미부는 상기 전원 라인과 연결된 표시 장치. - 제5 항에 있어서,
상기 더미부는 상기 전원 라인과 동일층에 제공되고, 상기 전원 라인과 동일 재료를 포함하는 표시 장치. - 제5 항에 있어서,
상기 더미부는 상기 전원 라인으로부터 돌출된 형상으로 제공되며 상기 전원 라인과 분리되지 않은 일체로 제공된 표시 장치. - 제7 항에 있어서,
상기 제2 스캔 라인들 중 길이가 짧은 제2 스캔 라인의 더미부의 면적은 길이가 긴 제2 스캔 라인의 더미부의 면적보다 큰 표시 장치. - 제4 항에 있어서
상기 제2 화소는 상기 제2 스캔 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 트랜지스터를 포함하며,
상기 트랜지스터는
상기 기판 상에 제공된 액티브 패턴;
게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극; 및
상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함하며,
상기 더미부는 상기 액티브 패턴과 동일 층 상에 제공되고, 상기 액티브 패턴과 동일 재료를 포함하는 표시 장치. - 제9 항에 있어서
상기 더미부는 상기 액티브 패턴으로부터 돌출된 형상으로 제공되며, 상기 액티브 패턴과 분리되지 않는 일체로 제공된 표시 장치. - 제10 항에 있어서,
상기 제2 스캔 라인들 중 길이가 짧은 제2 스캔 라인의 더미부의 면적은 길이가 긴 제2 스캔 라인의 더미부의 면적보다 큰 표시 장치. - 제9 항에 있어서,
상기 제1 및 제2 화소들에 전원을 제공하는 전원 라인을 더 포함하는 표시 장치. - 제3 항에 있어서,
상기 기판은 상기 제1 및 제2 화소 영역을 각각 둘러싸는 제1 및 제2 주변 영역을 더 포함하고,
상기 더미부는 상기 제2 주변 영역에 제공되며 상기 제2 스캔 라인의 단부와 중첩하는 더미 라인을 포함하는 표시 장치. - 제13 항에 있어서,
상기 더미 라인에는 고정 전압이 인가되는 표시 장치. - 제14 항에 있어서,
상기 제1 및 제2 화소들에 전원을 제공하는 전원 라인을 더 포함하고,
상기 더미 라인은 상기 전원 라인과 동일한 전압을 인가받는 표시 장치. - 제13 항에 있어서,
상기 제2 스캔 라인의 단부에 제공된 스캔 라인 패드를 더 포함하며,
상기 더미 라인은 상기 스캔 라인 패드를 커버하는 표시 장치. - 제16 항에 있어서,
상기 제2 스캔 라인들 중 길이가 짧은 제2 스캔 라인의 단부에 제공된 상기 스캔 라인 패드의 면적은 길이가 긴 제2 스캔 라인의 단부에 제공된 상기 스캔 라인 패드의 면적보다 큰 표시 장치. - 제3 항에 있어서,
상기 기판은 상기 제1 및 제2 화소 영역을 각각 둘러싸는 제1 및 제2 주변 영역을 더 포함하고,
상기 더미부는 상기 제2 주변 영역에 제공되고, 서로 다른 로드 값을 가지는 복수의 더미 로드들을 포함하는 표시 장치. - 제18 항에 있어서,
각 제2 스캔 라인은 적어도 하나의 더미 로드에 연결되는 표시 장치.
상기 제2 스캔 라인들 중 길이가 긴 제2 스캔 라인에 연결된 더미 로드의 로드값은 길이가 짧은 제2 스캔 라인에 연결된 더미 로드의 로드값보다 큰 표시 장치. - 제19 항에 있어서,
길이가 긴 상기 제2 스캔 라인에 연결된 더미 로드에서 길이가 짧은 상기 제2 스캔 라인에 연결된 더미 로드로 갈수록 로드값이 점진적으로 감소하는 표시 장치. - 제2 항에 있어서,
상기 기판은 상기 제2 화소 영역과 이격되고 상기 제1 화소 영역에 연결된 제3 화소 영역을 더 포함하는 표시 장치. - 제21 항에 있어서,
상기 제3 화소 영역에 제공된 제3 화소; 및
상기 제3 화소에 스캔 신호를 제공하는 제3 스캔 라인을 더 포함하고,
상기 제3 스캔 라인은 상기 제1 스캔 라인 또는 상기 제2 스캔 라인보다 작은 길이를 갖는 표시 장치. - 제22 항에 있어서,
상기 제3 스캔 라인에 중첩되며, 상기 제3 스캔 라인의 로드와 상기 제1 스캔 라인의 로드의 차이 또는 제3 스캔 라인의 로드와 상기 제2 스캔 라인의 로드의 차이를 보상하는 추가 더미부를 포함하는 표시 장치. - 제22 항에 있어서,
상기 제1 내지 제3 스캔 라인들은 제1 방향을 따라 서로 평행하며, 상기 제2 스캔 라인과 상기 제3 스캔 라인은 서로 이격된 표시 장치. - 제22 항에 있어서,
상기 기판은 상기 제1 내지 제3 화소 영역들에 인접한 제1 내지 제3 주변 영역들을 더 포함하는 표시 장치. - 제25 항에 있어서,
상기 제1 내지 제3 스캔 라인들에 각각 연결되며, 각각에 스캔 신호를 제공하는 제1 내지 제3 스캔 구동부를 더 포함하며, 상기 제1 내지 제3 스캔 구동부는 각각 제1 내지 제3 주변 영역들에 제공되는 표시 장치. - 제1 화소 영역과, 서로 이격되고 상기 제1 화소 영역보다 작은 면적을 가지며 상기 제1 화소 영역에 연결된 제2 화소 영역 및 제3 화소 영역을 포함하는 기판;
상기 제1 내지 제3 화소 영역들에 각각 제공된 제1 내지 제3 화소들;
상기 제1 내지 제3 화소들에 각각 연결된 제1 스캔 라인 내지 제3 스캔 라인들; 및
상기 제2 스캔 라인 및 상기 제3 스캔 라인과 각각 중첩되며, 상기 제1 스캔 라인의 로드 값과 상기 제2 스캔 라인의 로드 값의 차이 및 상기 제1 스캔 라인의 로드 값과 상기 제2 스캔 라인의 로드 값의 차이를 보상하는 더미부를 포함하는 표시 장치. - 제27 항에 있어서,
상기 제1 스캔 라인은 상기 제2 스캔 라인 및 상기 제3 스캔 라인보다 긴 길이를 가지는 표시 장치. - 제28 항에 있어서,
상기 제1 및 제2 화소들에 데이터 신호를 제공하는 데이터 라인을 더 포함하는 표시 장치. - 제29 항에 있어서,
상기 제1 및 제2 화소들에 전원을 제공하는 전원 라인을 더 포함하며,
상기 더미부는 상기 전원 라인과 연결된 표시 장치. - 제30 항에 있어서,
상기 더미부는 상기 전원 라인과 동일층에 제공되고, 상기 전원 라인과 동일 재료를 포함하는 표시 장치. - 제30 항에 있어서,
상기 더미부는 상기 전원 라인으로부터 돌출된 형상으로 제공되며 상기 전원 라인과 분리되지 않은 일체로 제공된 표시 장치. - 제32 항에 있어서,
상기 제2 스캔 라인들 중 길이가 짧은 제2 스캔 라인의 더미부의 면적은 길이가 긴 제2 스캔 라인의 더미부의 면적보다 큰 표시 장치. - 제29 항에 있어서
상기 제2 화소 또는 상기 제3 화소 중 적어도 하나는 상기 제2 스캔 라인과 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 트랜지스터를 포함하며,
상기 트랜지스터는
상기 기판 상에 제공된 액티브 패턴;
게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극; 및
상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극을 포함하며,
상기 더미부는 상기 액티브 패턴과 동일 층 상에 제공되고, 상기 액티브 패턴과 동일 재료를 포함하는 표시 장치. - 제34 항에 있어서
상기 더미부는 상기 액티브 패턴으로부터 돌출된 형상으로 제공되며, 상기 액티브 패턴과 분리되지 않는 일체로 제공된 표시 장치. - 제35 항에 있어서,
상기 제2 스캔 라인들 중 길이가 짧은 제2 스캔 라인의 더미부의 면적은 길이가 긴 제2 스캔 라인의 더미부의 면적보다 큰 표시 장치. - 제29 항에 있어서,
상기 기판은 상기 제1 내지 제3 화소 영역을 각각 둘러싸는 제1 내지 제3 주변 영역을 더 포함하고,
상기 더미부는 상기 제2 주변 영역과 상기 제3 주변 영역에 제공되며, 각각이 상기 제2 스캔 라인의 단부와 상기 제3 스캔 라인의 단부에 중첩하는 더미 라인을 포함하는 표시 장치. - 제37 항에 있어서,
상기 더미 라인에는 고정 전압이 인가되는 표시 장치. - 제38 항에 있어서,
상기 제1 및 제2 화소들에 전원을 제공하는 전원 라인을 더 포함하고,
상기 더미 라인은 상기 전원 라인과 동일한 전압을 인가받는 표시 장치. - 제38 항에 있어서,
상기 제2 스캔 라인의 단부에 제공된 스캔 라인 패드를 더 포함하며,
상기 더미 라인은 상기 스캔 라인 패드를 커버하는 표시 장치. - 제40 항에 있어서,
상기 제2 스캔 라인들 중 길이가 짧은 제2 스캔 라인의 단부에 제공된 상기 스캔 라인 패드의 면적은 길이가 긴 제2 스캔 라인의 단부에 제공된 상기 스캔 라인 패드의 면적보다 큰 표시 장치. - 제29 항에 있어서,
상기 기판은 상기 제1 내지 제3 화소 영역을 각각 둘러싸는 제1 내지 제3 주변 영역을 더 포함하고,
상기 더미부는 상기 제2 주변 영역과 상기 제3 주변 영역에 제공되며, 각각이 서로 다른 로드 값을 가지는 복수의 더미 로드들을 포함하는 표시 장치. - 제42 항에 있어서,
상기 제2 스캔 라인들 중 길이가 긴 제2 스캔 라인에 연결된 더미 로드의 로드값은 길이가 짧은 제2 스캔 라인에 연결된 더미 로드의 로드값보다 큰 표시 장치. - 제42 항에 있어서,
길이가 긴 상기 제2 스캔 라인에 연결된 더미 로드에서 길이가 짧은 상기 제2 스캔 라인에 연결된 더미 로드로 갈수록 로드값이 점진적으로 감소하는 표시 장치.
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