KR102423899B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 제1 방향으로 연장된 스캔 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 및 제2 데이터 라인들, 상기 제1 및 제2 데이터 라인 사이에서 상기 제2 방향으로 연장되며 고정 전압이 인가되는 고정 전압 라인, 상기 고정 전압 라인과 상기 제1 및 제2 데이터 라인들 중 하나의 사이에 제공되며 고정 전압이 인가되는 보조 라인, 상기 스캔 라인 및 상기 제1 데이터 라인과 연결된 제2 트랜지스터와, 상기 제2 트랜지스터 및 상기 전원 라인과 연결된 제1 트랜지스터를 포함하는 트랜지스터, 및 상기 트랜지스터에 연결된 발광 소자를 포함한다. 상기 트랜지스터의 적어도 일부는 상기 고정 전압 라인과 상기 보조 라인 사이에 제공된다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 상세하게는 발광 소자를 포함한 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 발광 소자를 포함하는 복수개의 화소를 포함하며, 각 화소에는 배선들과 상기 배선들에 연결되며, 유기 발광 다이오드를 구동하기 위한 복수 개의 박막 트랜지스터가 형성되어 있다.
상기 배선부와 상기 박막 트랜지스터들 사이에는 의도하지 않은 기생 커패시터가 형성될 수 있는 바, 상기 기생 커패시터는 표시 품질을 저하시킨다.
본 발명은 기생 커패시터를 효과적으로 차단함으로써 표시 품질이 향상된 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 방향으로 연장된 스캔 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 및 제2 데이터 라인들, 상기 제1 및 제2 데이터 라인 사이에서 상기 제2 방향으로 연장되며 고정 전압이 인가되는 고정 전압 라인, 상기 고정 전압 라인과 상기 제1 및 제2 데이터 라인들 중 하나의 사이에 제공되며 고정 전압이 인가되는 보조 라인, 상기 스캔 라인 및 상기 제1 데이터 라인과 연결된 제2 트랜지스터와, 상기 제2 트랜지스터 및 상기 전원 라인과 연결된 제1 트랜지스터를 포함하는 트랜지스터, 및 상기 트랜지스터에 연결된 발광 소자를 포함한다. 상기 트랜지스터의 적어도 일부는 상기 고정 전압 라인과 상기 보조 라인 사이에 제공된다. 본 발명의 일 실시예에 있어서, 상기 보조 라인에는 상기 고정 전압 라인과 동일한 레벨의 고정 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 상기 고정 전압 라인에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 평면 상에서 볼 때 상기 고정 전압 라인과 함께 상기 트랜지스터의 적어도 일부를 둘러싸며 일단이 개구된 루프 형상을 갖거나, 상기 보조 라인은 평면 상에서 볼 때 상기 고정 전압 라인과 함께 상기 트랜지스터의 적어도 일부를 둘러싸는 닫힌 루프 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 상기 고정 전압 라인, 및 상기 제1 및 제2 데이터 라인과 동일 층 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 고정 전압 라인은 상기 제2 방향으로 연장된 전원 라인일 수 있으며, 상기 트랜지스터는 상기 스캔 라인 및 상기 제1 데이터 라인과 연결된 제2 트랜지스터와, 상기 제1 및 제2 데이터 라인들 사이에 제공되며 상기 제2 트랜지스터 및 상기 전원 라인과 연결된 제1 트랜지스터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 상기 전원 라인 및 상기 제1 및 제2 데이터 라인들과 동일층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 상기 제2 방향으로 연장된 본체부를 가질 수 있으며, 상기 본체부는 상기 제1 및 제2 데이터 라인들 중 하나와 상기 제1 트랜지스터의 게이트 전극 사이에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 본체부는 평면 상에서 볼 때 상기 제1 트랜지스터의 게이트 전극과 상기 제1 및 제2 데이터 라인들 중 하나를 최단거리로 잇는 가상선을 가로지르도록 제공될 수 있다. 이에 따라, 상기 제1 및 제2 데이터 라인들 중 하나와 상기 보조 라인 사이의 거리는 상기 제1 및 제2 데이터 라인들 중 하나와 상기 제1 트랜지스터의 게이트 전극 사이의 거리보다 짧을 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 제2 방향으로 제1 길이로 제공되고, 상기 본체부는 상기 제2 방향으로 상기 제1 길이와 같거나 긴 길이를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 상기 전원 라인으로부터 연장될 수 있다. 여기서, 상기 보조 라인은 상기 본체부의 일단과 상기 전원 라인에 연결된 제1 연결부를 포함할 수 있다. 또한, 상기 보조 라인은 상기 본체부의 타단과 상기 전원 라인에 연결된 제2 연결부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 평면 상에서 볼 때 상기 전원 라인과 함께 상기 제1 트랜지스터의 게이트 전극을 둘러싸는, 닫힌 루프 형상을 가질 수 있으며, 또는 상기 보조 라인은 평면 상에서 볼 때 상기 전원 라인과 함께 상기 제1 트랜지스터의 게이트 전극의 둘러싸며 일단이 개구된, 열린 루프 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터의 적어도 일부는 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 동일 층 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 트랜지스터는 베이스 기판 상에 제공된 액티브 패턴, 게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 제공된 상기 게이트 전극, 상기 액티브 패턴에 각각 연결된 소스 전극 및 드레인 전극, 및 상기 게이트 전극과 연결된 연결 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 동일 층 상에 형성될 수 있다. 여기서, 상기 게이트 절연막 상에는 층간 절연막이 제공될 수 있으며, 상기 연결 라인은 상기 층간 절연막 상에 제공되어 상기 층간 절연막을 관통하는 콘택 홀을 통해 상기 게이트 전극에 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 연결 라인은 상기 제2 방향으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 표시 장치는 상기 제1 방향으로 연장되며 초기 고정 전압이 인가되는 초기화 전원 라인을 더 포함할 수 있다. 상기 보조 라인은 상기 초기화 전원 라인에 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 초기화 전원 라인은 상기 게이트 절연막 상에 제공되며, 상기 보조 라인은 상기 층간 절연막을 관통하는 콘택 홀을 통해 상기 초기화 전원 라인에 연결될 수 있다.
본 발명의 실시예들에 따르면 각 화소 내의 구동 트랜지스터와 인접한 데이터 라인 사이의 기생 커패시터의 형성이 방지되며, 이에 따라, 수직 크로스톡 결함이 방지된다. 그 결과 본 발명의 일 실시예들에 따른 표시 장치에 있어서의 표시 품질이 향상된다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 표시 장치의 예시적인 구성 중 디멀티플렉서 및 화소부를 보다 상세히 나타낸 도면이다.
도 3은 도 1 및 도 2에 포함되는 화소의 구조를 나타내는 회로도이다.
도 4a는 도 3의 표시 장치를 구현한 평면도이며, 도 4b는 도 4a의 I-I'선에 따른 단면도이다.
도 5는 표시 장치의 크로스톡 여부를 확인하기 위한 크로스톡 테스트 패턴을 도시한 도면이다.
도 6은 도 3의 표시 장치를 다른 실시예로 구현한 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 8은 도 7에 도시된 표시 장치의 예시적인 구성 중 디멀티플렉서 및 화소부를 보다 상세히 나타낸 도면이다.
도 9는 도 7 및 도 8에 도시된 화소의 실시예를 나타내는 도면이다.
도 10은 도 8에 도시된 디멀티플렉서 및 도 9에 도시된 화소의 구동 방법을 예시적으로 나타내는 파형도이다.
도 11은 도 9의 화소를 구현한 평면도로서, 각 트랜지스터의 위치를 도시한 평면도이다.
도 12a는 도 11의 화소를 상세하게 표시한 평면도이며, 도 12b는 도 12a의 II-II'선에 따른 단면도, 도 12c는 도 12a의 III-III'선에 따른 단면도이다.
도 13은 도 12a에 있어서의 제1 및 제2 데이터 라인들, 전원 라인, 및 보조 라인만을 도시한 평면도이다.
도 14는 도 9의 표시 장치를 또 다른 실시예로 구현한 평면도이다.
도 15는 도 14에 있어서의 제1 및 제2 데이터 라인들, 전원 라인, 및 보조 라인만을 도시한 평면도이다.
도 16은 도 9의 표시 장치를 또 다른 실시예로 구현한 평면도이다.
도 17은 도 15에 있어서의 제1 및 제2 데이터 라인들, 전원 라인, 및 보조 라인만을 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 표시 장치는 주사 구동부(110), 데이터 구동부(120), 화소들(PXL)을 포함하는 화소부(130), 타이밍 제어부(150), 디멀티플렉서(Demultiplexer; 160) 및 디멀티플렉서 제어부(170)를 구비한다.
화소부(130)는 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)에 의하여 구획된 영역에 위치되는 화소들(PXL)을 구비한다. 도 1에 도시된 화소부(130)는 m X n개의 화소들(PXL)을 포함하는 것으로 도시되어 있다. 화소들(PXL)은 외부로부터 제1 전원(ELVDD) 및 제2 전원(ELVSS)을 공급받는다. 일 실시예에서, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압으로 설정될 수 있다. 이와 같은 화소들(PXL)은 스캔 라인들(SL1 내지 SLn)로 공급되는 스캔 신호에 대응하여, 수평라인 단위로 선택되면서 데이터 신호를 공급받는다. 데이터 신호를 공급받은 화소들(PXL)은 데이터 신호에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어하면서 소정 휘도의 빛을 생성한다. 도 1에 도시된 화소부(130) 내 화소들(PXL) 각각은 단위 화소(unit pixel)에 포함되는 서브 화소(subpixel)일 수 있다. 즉, 화소들(PXL) 각각은 적색(Red), 녹색(Green) 및 청색(Blue) 중 어느 하나의 색상을 나타내는 서브 화소일 수 있다.
주사 구동부(110)는 타이밍 제어부(150)의 제어에 대응하여 스캔 신호를 생성하고, 생성된 스캔 신호를 스캔 라인들(SL1 내지 SLn)로 공급한다. 일례로, 주사 구동부(110)는 스캔 라인들(SL1 내지 SLn)로 스캔 신호를 순차적으로 공급할 수 있다.
데이터 구동부(120)는 데이터 출력 라인들(MD1 내지 MDp) 각각으로 복수의 데이터 신호를 순차적으로 공급한다. 일례로, 데이터 구동부(120)는 수평 기간(horizontal period)마다 데이터 출력 라인들(MD1 내지 MDp) 각각으로 두 개의 데이터 신호를 순차적으로 공급할 수 있다.
디멀티플렉서(160)는 데이터 출력 라인들(MD1 내지 MDp) 각각에 접속된다. 또한 디멀티플렉서(160)는 복수의 데이터 라인들(DL1 내지 DLm)들과 접속된다. 일 실시예에서, 디멀티플렉서(160)는 4:1 디멀티플렉서일 수 있으며, 이 경우 데이터 라인들(DL1 내지 DLm)의 개수는 데이터 출력 라인들(MD1 내지 MDp)의 개수의 네 배일 수 있다. 디멀티플렉서(160)의 구조, 데이터 라인들의 개수 및 데이터 출력 라인들의 개수는 실시예에 따라 다양하게 선택될 수 있다.
도 1에 도시된 화소부(130) 내 화소들(PXL)은, 하나의 수직 라인에 각각 두 개의 데이터 라인들이 접속되는 것으로 도시되어 있다. 디멀티플렉서(160)에 접속된 데이터 라인들(DL1 내지 DLm) 중 제1 및 제3 데이터 라인들(DL1, DL3)은 홀수 번째 수평 라인에 위치된 화소들(PXL)과 접속되며, 제2 및 제4 데이터 라인들(DL2, DL4)은 짝수 번째 수평라인에 위치된 화소들(PXL)과 접속된다. 또한, 제5 및 제7 데이터 라인들(DL5, DL7) 은 짝수 번째 수평 라인에 위치된 화소들(PXL)과 접속되며, 제6 및 제8 데이터 라인들(DL6, DL8)은 홀수 번째 수평 라인에 위치된 화소들(PXL)과 접속된다. 그리고, 서로 인접한 홀수 및 짝수 데이터 라인은 동일한 수직 라인에 위치된 화소(PXL)와 교번적으로 접속된다. 예를 들어, 제1 및 제2 데이터 라인(DL1, DL2)은 첫 번째 수직 라인에 위치된 화소(PXL)와 교번적으로 접속된다. 도 1 에 도시된 화소들(PXL)의 연결 구조는 예시적인 것으로, 다양한 형태의 연결 구조가 가능하다.
디멀티플렉서(160)는 디멀티플렉서 제어부(170)로부터의 제어 신호에 대응하여 특정 수평 기간 동안 홀수 번째 데이터 라인들로 데이터 신호를 순차적으로 공급하며, 다음 수평 기간 동안 짝수 번째 데이터 라인들로 데이터 신호를 순차적으로 공급할 수 있다.
디멀티플렉서 제어부(170)는 디멀티플렉서(160)로 복수의 제어 신호를 공급한다. 이때, 디멀티플렉서 제어부(170)는 수평 라인 단위로 데이터 신호들이 공급될 수 있도록 제어 신호의 공급을 제어할 수 있다. 일례로, 디멀티플렉서 제어부(170)는 홀수 번째 데이터 라인(DL1, DL3, DL5, …, DLm-1)들 및 짝수 번째 데이터 라인(DL2, DL4, DL6, …, DLm)들이 수평 기간마다 교번적으로 데이터 출력 라인들(MD1 내지 MDp)과 접속되도록 제어 신호의 공급을 제어할 수 있다.
타이밍 제어부(150)는 외부로부터 공급되는 동기 신호들(미도시)에 대응하여 주사 구동부(110), 데이터 구동부(120), 디멀티플렉서 제어부(170)를 제어한다. 또한 타이밍 제어부(150)는 디멀티플렉서 제어부(170)에서 공급되는 제어 신호들에 대응하여 외부로부터 공급되는 데이터(Data)들을 재정렬하여 데이터 구동부(120)로 공급한다.
도 2는 도 1에 도시된 표시 장치의 예시적인 구성 중 디멀티플렉서 및 화소부를 보다 상세히 나타낸 도면이다. 도 2에서는 설명의 편의성을 위하여 제1 내지 제4 데이터 출력 라인들(MD1 내지 MD4) 에 접속된 디멀티플렉서를 도시하기로 한다. 또한, 도 2에서는 전체 데이터 라인들(DL1 내지 DLm) 중 제1 내지 제16 데이터 라인들(DL1 내지 DL16)만을 도시하였다.
도 2를 참조하면, 본 발명의 실시예에 의한 디멀티플렉서(160)는 제1 스위치(SW1) 내지 제16 스위치(SW16)를 구비한다. 디멀티플렉서(160)에 포함된 제1스위치(SW1) 내지 제16 스위치(SW16) 각각은 대응하는 데이터 출력 라인과 데이터 라인 사이에 접속된다. 또한, 화소부의 화소들(PXL) 각각은 적색(R), 청색(B), 제1 녹색(G1) 및 제2 녹색(G2) 화소 중 어느 하나일 수 있다. 도 2를 참조하여 설명한 것과 같이, 적색(R), 청색(B), 제1 녹색(G1) 및 제2 녹색(G2) 화소들은 하나의 단위 화소(UPX)를 형성할 수 있다. 일 실시예에서, 하나의 단위 화소(UPX)에 포함되는 제1 녹색(G1) 및 제2 녹색(G2) 화소에는 동일한 화소 데이터가 인가될 수도 있고, 서로 다른 화소 데이터가 인가될 수 있다. 어느 경우이든, 제1 녹색(G1) 및 제2 녹색(G2) 화소에 의해, 단위 화소(UPX)의 녹색 색상이 표시된다.
한편, 도 2의 실시예에서 제1 내지 제16 스위치들(SW1 내지 SW16)은 각각 제1 내지 제16 데이터 라인들(DL1 내지 DL16)에 각각 연결된다. 또한, 동일한 수직 라인 내 화소들 각각은 인접한 화소와 동일한 데이터 라인에 연결되지 않는다. 즉, 하나의 수직 라인에 대응하는 두 개의 데이터 라인은 해당 수직 라인 내에 포함된 화소들과 교번적으로 연결된다.
제1 스위치(SW1), 제5 스위치(SW5), 제9 스위치(SW9) 및 제13 스위치(SW13)는 제1 데이터 출력 라인(MD1)에 연결된다. 따라서, 제1 데이터 라인(DL1), 제5 데이터 라인(DL5), 제9 데이터 라인(DL9) 및 제13 데이터 라인(DL13)은 제1 데이터 출력 라인(MD1)으로부터 데이터 신호를 전달 받는다.
제2 스위치(SW2), 제6 스위치(SW6), 제10 스위치(SW10) 및 제14 스위치(SW14)는 제3 데이터 출력 라인(MD3)에 연결된다. 따라서, 제2 데이터 라인(DL2), 제6 데이터 라인(DL6), 제10 데이터 라인(DL10) 및 제14 데이터 라인(DL14)은 제3 데이터 출력 라인(MD3)으로부터 데이터 신호를 전달 받는다.
제3 스위치(SW3), 제7 스위치(SW7), 제11 스위치(SW11) 및 제15 스위치(SW15)는 제2 데이터 출력 라인(MD2)에 연결된다. 따라서, 제3 데이터 라인(DL3), 제7 데이터 라인(DL7), 제11 데이터 라인(DL11) 및 제15 데이터 라인(DL15)은 제2 데이터 출력 라인(MD2)으로부터 데이터 신호를 전달 받는다.
제4 스위치(SW4), 제8 스위치(SW8), 제12 스위치(SW12) 및 제16 스위치(SW16)는 제4 데이터 출력 라인(MD4)에 연결된다. 따라서, 제4 데이터 라인(DL4), 제8 데이터 라인(DL8), 제12 데이터 라인(DL12) 및 제16 데이터 라인(DL16)은 제4 데이터 출력 라인(MD4)으로부터 데이터 신호를 전달 받는다.
한편, 제1 스위치(SW1), 제3 스위치(SW3), 제6 스위치(SW6), 제8 스위치(SW8)는 제1 제어 신호(CS1)에 응답하여 턴 온 된다. 또한, 제9 스위치(SW9), 제11 스위치(SW11), 제14 스위치(SW14), 제16 스위치(SW16)는 제2 제어 신호(CS2)에 응답하여 턴 온 된다. 그리고, 제2 스위치(SW2), 제4 스위치(SW4), 제5 스위치(SW5), 제7 스위치(SW7)는 제3 제어 신호(CS3)에 응답하여 턴 온 된다. 마지막으로, 제10 스위치(SW10), 제12 스위치(SW12), 제13 스위치(SW13), 제15 스위치(SW15)는 제4 제어 신호(CS4)에 응답하여 턴 온 된다.
한편, 제1 내지 제 n 스캔 라인들(SL1 내지 SLn)을 통해 제1 내지 제 n 스캔 신호(S1 내지 Sn)가 순차적으로 인가된다.
제1 제어 신호(CS1) 및 제1 스캔 신호(S1)가 인가됨에 따라, 제1 수평 라인의 가장 좌측에 위치한 네 화소들(PXL)에 데이터가 인가된다. 또한, 제2 제어 신호 및 제1 스캔 신호가 인가됨에 따라 제1 수평 라인의 다섯 번째 내지 여덟 번째 화소(PXL)에 데이터가 인가된다.
제3 제어 신호 및 제2 스캔 신호가 인가됨에 따라, 제2 수평 라인의 가장 좌측에 위치한 네 화소들(PXL)에 데이터가 인가된다. 또한, 제4 제어 신호 및 제2 스캔 신호가 인가됨에 따라 제2 수평 라인의 다섯 번째 내지 여덟 번째 화소(PXL)에 데이터가 인가된다.
즉, 제1 스캔 신호(S1)가 인가되는 수평 기간 동안, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)가 순차적으로 인가되고, 제2 스캔 신호(S2)가 인가되는 수평 기간 동안, 제3 제어 신호(CS3) 및 제4 제어 신호(CS4)가 순차적으로 인가된다.
한편, 제1 데이터 출력 라인(MD1)을 통해 적색 화소(R)들에 데이터 신호가 인가되고, 제3 데이터 출력 라인(MD3)을 통해 청색 화소(B)들에 데이터 신호가 인가된다. 또한 제2 데이터 출력 라인(MD2)을 통해 제1 녹색 화소(G1)들에 데이터 신호가 인가되고, 제4 데이터 출력 라인(MD4)을 통해 제2 녹색 화소(G2)들에 데이터 신호가 인가된다.
도 3은 도 1 및 도 2에 포함되는 하나의 화소(PXL)의 구조를 나타내는 회로도이다.
도 3을 참조하면, 상기 화소(PXL)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 스토리지 커패시터(Cst) 및 발광 소자(OLED)를 포함하는 회로로 구현될 수 있다. 구체적으로, 도 3에는 i번째 행(i는 n보다 작은 자연수), j번째 열(j는 m보다 작은 자연수)에 위치한 화소(PXL)가 도시되어 있다. 상기 화소는 대응하는 데이터 라인(DLj), 스캔 라인(SLi)으로부터 신호를 받으며, 제1 전원(ELVDD) 및 제2 전원(ELVSS)으로부터 전원 전압을 인가받는다. 일 실시예에서, 제2 전원(ELVSS)은 제1 전원(ELVDD)보다 낮은 전압으로 설정될 수 있다. 예시적인 실시예에서, 제2 전원(ELVSS)은 접지(ground)될 수 있다.
제2 트랜지스터(T2)의 게이트 전극(GE)은 스캔 라인(SLi)과 연결된다. 제2 트랜지스터(T2)는 스캔 라인(SLi)으로부터 인가되는 스캔 신호에 응답하여 턴-온된다. 제2 트랜지스터(T2)가 턴-온됨에 따라, 데이터 라인(DLj)으로 인가되는 데이터 신호에 대응하는 전압이 스토리지 커패시터(Cst)에 충전된다. 제1 트랜지스터(T1)는 스토리지 커패시터(Cst) 양단의 전압에 기초하여 발광 소자(OLED)에 흐르는 전류량을 제어한다. 따라서, 발광 소자(OLED)는 데이터 라인(DLj)으로 인가된 데이터 신호에 대응하는 밝기로 발광할 수 있다.
도 4a는 도 3의 표시 장치를 구현한 평면도이며, 도 4b는 도 4a의 I-I'선에 따른 단면도이다. 도 4a 및 도 4b에서는 i번째 행 및 j번째 열에 배치된 하나의 화소를 기준으로, 상기 하나의 화소에 연결된 스캔 라인과, 서로 인접한 두 개의 데이터 라인들을 도시하였다. 도 4a 및 도 4b에 있어서, 설명의 편의를 위해, i번째 행의 스캔 라인을 "스캔 라인(SL)"으로, j번째 데이터 라인과 j+1번째 데이터 라인은 각각 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)으로 지칭한다.
여기서, 상기 각 화소(PXL)는 직사각형 모양을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 상기 화소들(PXL)은 서로 다른 면적을 가지도록 제공될 수 있다. 예를 들어, 상기 화소들(PXL)은 색깔이 다른 화소들의 경우 각 색깔별로 다른 면적이나 다른 형상으로 제공될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 표시 장치는 베이스 기판(BS), 배선부, 및 화소들(PXL)을 포함한다.
상기 베이스 기판(BS)에는 상기 배선부와 상기 배선부에 연결된 상기 화소들(PXL)이 제공된다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 라인(SL), 데이터 라인(DL), 및 전원 라인(PL)을 포함한다. 상기 스캔 라인(SL)은 제1 방향(DR1)으로 연장된다. 상기 데이터 라인들(DL1, DL2)은 상기 스캔 라인(SL)과 교차하는 제2 방향(DR2)으로 연장된다. 상기 전원 라인(PL)은 상기 스캔 라인(SL)과 상기 데이터 라인들(DL1, DL2) 중 하나, 예를 들어, 상기 데이터 라인들(DL1, DL2)과 실질적으로 동일한 방향으로 연장될 수 있다. 상기 스캔 라인(SL)은 트랜지스터에 주사 신호를 전달하고, 상기 데이터 라인들(DL1, DL2)은 상기 트랜지스터에 데이터 신호를 전달하며, 상기 전원 라인(PL)은 상기 트랜지스터에 제1 전원(ELVDD, 도 1 참조)을 제공한다.
상기 화소(PXL)는 상기 배선부에 연결된 트랜지스터, 상기 트랜지스터에 연결된 표시 소자, 스토리지 커패시터(Cst), 및 상기 트랜지스터의 적어도 일부와 상기 배선부 사이에 제공된 보조 라인(auxiliary line; AXL)를 포함한다.
상기 트랜지스터는 상기 표시 소자를 구동하는 제1 트랜지스터(T1)와, 상기 제1 트랜지스터(T1)를 스위칭하는 제2 트랜지스터(T2)를 포함할 수 있다. 즉, 상기 제1 트랜지스터(T1)는 구동 트랜지스터이며, 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터이다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2)과 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 스캔 라인(SL)에 연결되며, 상기 제2 소스 전극(SE2)은 상기 제1 데이터 라인(DL1)에 연결된다. 상기 제2 드레인 전극(DE2)은 상기 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 게이트 전극(GE1))에 연결된다. 상기 제2 트랜지스터(T2)는 상기 스캔 라인(SL)에 인가되는 주사 신호에 따라 상기 제1 데이터 라인(DL1)에 인가되는 데이터 신호를 상기 제1 트랜지스터(T1)에 전달한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1)과, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 제2 트랜지스터(T2)에 연결되고 상기 제1 소스 전극(SE1)은 상기 전원 라인(PL)에 연결되며, 상기 제1 드레인 전극(DE1)은 상기 발광 소자(OLED)에 연결된다.
본 발명의 일 실시예에서는 상기 발광 소자(OLED)가 표시 소자로 채용된 경우를 일 예로서 설명하였으나 이에 한정되는 것은 아니다. 본 발명의 다른 실시예에 있어서, 액정 표시 소자, 전기 영동 소자 등이 표시 소자로 채용될 수도 있다.
상기 발광 소자(OLED)는 발광층(EML)과, 상기 발광층(EML)을 사이에 두고 서로 대향하는 애노드(AD) 및 캐소드(CD)을 포함한다. 상기 애노드(AD)은 상기 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 연결된다. 상기 캐소드(CD)에는 제2 전원(ELVSS 도 1 참조)이 인가될 수 있으며, 상기 발광층(EML)은 상기 제1 트랜지스터(T1)의 출력 신호에 따라 발광하여, 광을 출사하거나 출사하지 않음으로써 영상을 표시한다. 여기서, 상기 발광층(EML)으로부터 출사되는 광은 상기 발광층의 재료에 따라 달라질 수 있으며, 컬러광 또는 백색광일 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 게이트 전극(GE1)과 상기 제1 소스 전극(SE1) 사이에 연결되며, 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 입력되는 데이터 신호를 충전하고 유지한다.
상기 스토리지 커패시터(Cst)는 베이스 기판(BS) 상에 형성된 커패시터 하부 전극(LE)과 커패시터 상부 전극(UE)을 포함한다. 본 발명의 일 실시예에 있어서, 상기 커패시터 하부 전극(LE)은 플로팅되며, 상기 커패시터 상부 전극(UE)은 상기 전원 라인(PL)에 연결된다. 본 발명의 다른 실시예에서는 상기 스토리지 커패시터(Cst)의 형태는 달리 형성될 수 있으며, 상기 커패시터 하부 전극(LE)이 상기 제2 트랜지스터(T2)의 게이트 전극(GE)과 연결될 수도 있다.
상기 보조 라인(AXL)은 상기 제1 트랜지스터(T1)(특히, 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1))와 서로 인접한 두 데이터 라인들(DL1, DL2) 중 하나의 사이에 제공된다.
상기 보조 라인(AXL)은 구동 트랜지스터인 상기 제1 트랜지스터(T1)와 상기 제1 데이터 라인(DL1) 사이에서 발생할 수 있는 기생 커패시터 중, 특히, 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 상기 제1 데이터 라인(DL1) 사이에서 형성될 수 있는 기생 커패시터를 차단하기 위한 것으로서, 소정의 고정 전압이 인가된다. 상기 보조 라인(AXL)은 상기 제1 트랜지스터(T1)의 적어도 일부, 특히 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 상기 제1 데이터 라인(DL1) 사이의 기생 커패시터 형성을 차단한다. 이하에서는 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)을 중심으로 설명한다.
상기 보조 라인(AXL)은 상기 제1 트랜지스터(T1) 중 제1 게이트 전극(GE1)을 사이에 두고 인접한 두 데이터 라인(DL1, DL2)과의 사이에 있어서, 고정 전압이 인가된 배선이 배치되지 않은 측에 제공된다. 상기 고정 전압이 인가된 배선이란, 특정 전위의 고정 전압이 인가되어 상기 제1 게이트 전극(GE1)과 인접한 데이터 라인들(DL1, DL2) 사이의 커플링을 방지할 수 있는 배선을 말한다. 본 실시예에서는 전원 라인(PL)에 제1 전원이 인가되므로, 상기 고정 전압이 인가되는 배선으로 사용될 수 있으나, 이에 한정되는 것은 아니다. 상기 전원 라인(PL) 이외에도 상기 제1 게이트 전극(GE1)과 인접한 데이터 라인들(DL1, DL2) 사이에 다른 고정 전압이 인가되는 배선이 있다면 그 배선이 배치되지 않은 측에 보조 라인(AXL)이 제공된다.
이하에서는 고정 전압이 인가된 배선을 전원 라인(PL)으로 하여 설명한다. 상기 전원 라인(PL)은 상기 제1 게이트 전극(GE1)과 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나와의 사이에 제공되며, 상기 보조 라인(AXL)은 상기 제1 게이트 전극(GE1)과 상기 제1 및 제2 데이터 라인들(DL1, DL2) 중 나머지 하나와의 사이에 제공된다.
예를 들어, 도 3에 도시된 바와 같이, 전원 라인(PL)은 제1 게이트 전극(GE1)과 제2 데이터 라인(DL2) 사이에 제공될 수 있으며, 보조 라인(AXL)은 상기 제1 게이트 전극(GE1)과 제1 데이터 라인(DL1) 사이에 제공된다. 도시하지는 않았으나, 다른 실시예에서는 전원 라인(PL)은 제1 게이트 전극(GE1)과 제1 데이터 라인(DL1) 사이에 제공될 수 있으며, 보조 라인(AXL)은 제1 게이트 전극(GE1)과 제2 데이터 라인(DL2) 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 고정 전압은 상기 전원 라인(PL)에 인가되는 구동 전압과 실질적으로 동일한 레벨로 제공될 수 있다. 그러나 이에 한정되는 것은 아니며, 상기 제1 트랜지스터(T1)와 상기 제1 데이터 라인(DL1) 사이의 기생 커패시턴스를 줄일 수 있는 것이라면 그 레벨이 특별히 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)은 상기 전원 라인(PL)에 인가되는 구동 전압과 동일한 고정 전압이 인가되도록 상기 전원 라인(PL)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)은 기생 커패시터의 형성을 차단하는 본체부(BDP)와, 상기 본체부(BDP)와 상기 전원 라인(PL)을 연결하는 연결부(CNP)를 포함한다.
상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 트랜지스터(T1) 사이에 제공된다. 상세하게는 상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 사이에 제공된다.
본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 실질적으로 동일한 방향, 즉, 상기 제2 방향(DR2)으로 연장될 수 있다.
상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 게이트 전극(GE1) 사이의 커플링을 차단하도록 상기 제1 게이트 전극(GE1)의 길이나 폭에 대응하여 상기 제1 데이터 라인(DL1)과 상기 제1 게이트 전극(GE1) 사이에 배치된다. 상기 제1 데이터 라인(DL1)이 소정 방향으로 절곡되거나 경사진 경우나, 상기 제1 게이트 전극(GE1)의 배치가 다른 방향 및 다른 형상으로 형성된 경우, 이에 대응하여 상기 본체부(BDP)의 연장 방향도 결정될 수 있다. 즉, 상기 본체부(BDP)의 연장 방향은 한정되는 것은 아니며, 상기 제1 트랜지스터(T1), 특히, 제1 게이트 전극(GE1)과 상기 제1 데이터 라인(DL1) 사이의 기생 커패시터 형성을 차단할 수 있다면 도시한 것과 다른 방향으로 연장될 수 있음은 물론이다.
본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 상기 제1 게이트 전극(GE1)을 충분히 커버할 수 있는 크기로 제공된다. 예를 들어, 상기 제1 게이트 전극(GE1)이 상기 제2 방향(DR2)을 따라 제1 길이(d1)를 갖는다고 하면, 상기 본체부(BDP)는 상기 제2 방향(DR2)으로 상기 제1 길이(d1)와 같거나 긴 제2 길이(d2)를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 평면 상에서 볼 때, 상기 제1 데이터 라인(DL1)과 마주하는 제1 게이트 전극(GE1)의 각 지점과 상기 제1 데이터 라인(DL1)을 최단거리로 잇는 가상선들을 가로지르도록 배치될 수 있다.
상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 게이트 전극(GE1) 사이에 형성되므로, 상기 제1 데이터 라인(DL1)과 상기 보조 라인(AXL) 사이의 거리는 상기 제1 데이터 라인(DL1)과 상기 제1 트랜지스터(T1)의 게이트 전극(GE) 사이의 거리보다 짧다.
상기 연결부(CNP)는 상기 전원 라인(PL)과 상기 본체부(BDP) 사이에 제공되어 상기 본체부(BDP)의 적어도 일측과 상기 전원 라인(PL)을 서로 연결한다. 예를 들어, 상기 연결부(CNP)는 상기 본체부(BDP)의 연장 방향의 일 단부 또는 타단부를 상기 전원 라인(PL)에 연결한다. 상기 연결부(CNP)가 제공되는 부분은 상기 화소의 구조, 예를 들어, 상기 본체부(BDP)와 상기 전원 라인(PL)의 형상에 따라 다양하게 변경될 수 있다.
이에 따라, 상기 보조 라인(AXL)은 상기 전원 라인(PL)으로부터 분지된 가지 형상을 가질 수 있으며, 상기 전원 라인(PL)과 함께 상기 제1 게이트 전극(GE1)을 둘러싼다. 상기 보조 라인(AXL)은 상기 제1 게이트 전극(GE1)과 상기 제1 데이터 라인(DL1)의 커플링이 일어나지 않은 방향, 즉, 제2 방향(DR2) 또는 상기 제2 방향(DR2)의 반대 방향 쪽으로 개구될 수 있다. 이 경우, 상기 보조 라인(AXL)과 상기 전원 라인(PL)은 제2 방향(DR2) 또는 제2 방향(DR2)과 반대되는 방향으로 개구된, 열린 루프 형상을 이룬다.
이하, 본 발명의 일 실시예에 따른 표시 장치를 적층 순서에 따라 설명한다.
본 발명의 일 실시예에 따른 표시 장치는 트랜지스터와 표시 소자가 적층되는 베이스 기판(BS)을 포함한다.
상기 베이스 기판(BS) 상에는 도시하지는 않았으나 버퍼층이 형성될 수 있다. 상기 버퍼층은 스위칭 및 제2 트랜지스터(T2)들에 불순물이 확산되는 것을 막는다. 상기 버퍼층은 상기 베이스 기판(BS)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 버퍼층 상에는 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)이 제공된다. 상기 제1 액티브 패턴(ACT1)과 상기 제2 액티브 패턴(ACT2)은 반도체 소재로 형성된다. 상기 제1 액티브 패턴(ACT1)과 상기 제2 액티브 패턴(ACT2)은 도핑되거나 도핑되지 않은 실리콘, 예를 들어, 폴리 실리콘, 아몰퍼스 실리콘일 수 있으며, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 도핑될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 커패시터 하부 전극(LE)이 제공된다. 상기 제1 게이트 전극(GE1)은 상기 스캔 라인(SL)의 일부로 제공되거나 상기 스캔 라인(SL)으로부터 돌출된 형상으로 제공된다. 상기 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 상기 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)의 채널 영역에 대응되는 영역을 커버하도록 형성된다.
상기 제1 및 제2 게이트 전극들(GE1, GE2) 상에는 상기 제1 및 제2 게이트 전극들(GE1, GE2)을 덮도록 층간 절연막(IL)이 제공된다.
상기 층간 절연막(IL)의 상에는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 전원 라인(PL), 보조 라인(AXL), 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2), 및 커패시터 상부 전극(UE)이 제공된다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)은 상기 게이트 절연막(GI) 및 상기 층간 절연막(IL)을 관통하는 제1 콘택 홀(CH1) 및 제2 콘택 홀(CH2)을 통해 상기 제1 액티브 패턴(ACT1)에 각각 접촉된다. 상기 제1 드레인 전극(DE1)은 상기 층간 절연막(IL)을 관통하는 제3 콘택 홀(CH3)을 통해 제2 게이트 전극(GE2)에 연결된다. 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 상기 게이트 절연막(GI) 및 상기 층간 절연막(IL)을 관통하는 제4 콘택 홀(CH4) 및 제5 콘택 홀(CH5)을 통해 상기 제2 액티브 패턴(ACT2)에 각각 접촉된다.
한편, 상기 커패시터 하부 전극(LE)과 상기 커패시터 상부 전극(UE)은 상기 층간 절연막(IL)을 사이에 두고 스토리지 커패시터(Cst)를 구성한다.
상기 제1 소스 전극(SE1) 등이 형성된 상기 베이스 기판(BS) 상에는 보호층(PSV)이 제공된다. 상기 보호층(PSV)은 상기 제1 및 제2 트랜지스터(T1, T2)들을 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
상기 보호층(PSV) 상에는 표시 소자의 애노드(AD)가 제공된다. 상기 애노드(AD)는 상기 보호층(PSV)에 형성된 제6 콘택 홀(CH6)을 통해 상기 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)에 연결된다.
상기 애노드(AD) 등이 형성된 베이스 기판(BS) 상에는 각 화소(PXL)에 대응하도록 화소 영역을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 상기 애노드(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 베이스 기판(BS)으로부터 돌출된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역(PA)에는 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 캐소드(CD)가 제공된다.
상기 캐소드(CD) 상에는 상기 캐소드(CD)를 커버하는 봉지막(SLM)이 제공된다.
본 발명의 일 실시예에 따르면, 제1 데이터 라인(DL1)과 제1 트랜지스터(T1), 즉, 구동 트랜지스터 사이의 기생 커패시턴스가 최소화된다.
기존 발명에 따르면, 서로 인접한 제1 및 제2 데이터 라인들 사이에 구동 트랜지스터가 배치되는 경우, 상기 구동 트랜지스터, 특히 구동 트랜지스터의 게이트 전극과 제1 및 제2 데이터 라인들과의 사이에 모두 기생 커패시터가 형성될 수 있다. 그런데, 상기 구동 트랜지스터와 일측의 데이터 라인, 예를 들어 제2 데이터 라인 사이에는 전원 라인이 배치될 수 있으며, 이 경우 상기 전원 라인에는 고정 전압이 인가되기 때문에 상기 구동 트랜지스터와 제2 데이터 라인 사이에는 기생 커패시터의 형성이 방지된다. 그러나, 상기 구동 트랜지스터와 나머지 데이터 라인, 즉 제1 데이터 라인 사이에는 전원 라인이 배치되지 않으며, 이에 따라 기생 커패시터가 형성된다. 상기 기생 커패시터는 표시 장치의 크로스톡 결함을 야기한다.
도 5는 표시 장치의 크로스톡 여부를 확인하기 위한 크로스톡 테스트 패턴을 도시한 도면이다.
도 5를 참조하면, 크로스톡 테스트패턴은 블랙을 표시하는 사각형 형태의 중앙부(A1)와 화이트를 표시하는 사각링 형태의 테두리부(A2)로 구성된다. 기존의 표시 장치에서는 상기한 기생 커패시터가 형성되는 경우, 중앙부(A1) 상하의 사각형 형태의 수직부(A3)가 화이트를 표시해야 함에도 불구하고 그레이로 표시되는 수직 크로스톡 결함이 발생한다.
이러한 수직 크로스톡 결함이 발생하는 이유는 다음과 같다.
상기 테스트 패턴을 구현하면, 상기 수직부(A3)에 해당하는 화소의 각 제1 트랜지스터(즉, 구동 트랜지스터)의 제1 게이트 전극에 화이트에 대응되는 데이터 신호가 인가된 다음, 상기 중앙부(A1)에 해당하는 각 화소의 제1 트랜지스터의 제1 게이트 전극에 블랙에 대응되는 데이터 신호가 인가된다. 그런데, 상기 제1 데이터 라인과 상기 제1 트랜지스터(특히 제1 게이트 전극) 사이에 커플링이 발생하는 경우, 즉, 상기 수직부의 제1 데이터 라인의 블랙에 대응하는 데이터 신호와, 상기 수직부의 제1 게이트 전극에 인가되어 있는 화이트에 대응되는 데이터 신호 사이에 커플링이 발생하는 경우, 상기 수직부(A3)의 제1 게이트 전극에 인가되어 있는 데이터 신호가 감소하며, 이에 따라, 발광 소자의의 휘도가 감소한다. 상기 발광 소자의 휘도 감소로 인해 상기 화소는 화이트를 표시해야 함에도 불구하고 그레이를 표시하는 결함이 발생한다.
본 발명의 일 실시예에 따른 표시 장치는 상기 제1 데이터 라인과 상기 제1 트랜지스터 사이, 특히, 상기 제1 데이터 라인과 상기 제1 게이트 전극 사이의 기생 커패시터를 방지하는 보조 라인이 상기 제1 데이터 라인과 상기 제1 게이트 전극 사이에 제공됨으로써, 상기 수직 크로스톡이 방지된다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치에 있어서의 표시 품질이 향상된다.
본 발명의 일 실시예에 있어서, 표시 장치에 디멀티플렉서가 채용된 것이 도시되었으나, 이에 한정되는 것은 아니다. 특히, 기존에 사용된 다양한 구조의 화소들에 있어서도, 구동 트랜지스터와 두 데이터 라인들 사이 간격이 좁거나 별도의 차폐 구조가 없는 경우 크로스톡이 발생할 수 있는 바, 이러한 경우 본 발명에 따른 보조 라인을 채용함으로써 크로스톡을 방지할 수 있다. 최근 표시 장치의 고정세화(高精細化)가 진행되고 있는 이상, 인접한 데이터 라인들과의 커플링은 필연적인 결과일 수 있으며, 상술한 바와 같은 보조 라인을 표시 장치에 채용함으로써 크로스톡 결함이 방지된 고품질의 표시 장치를 구현할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보조 라인은 다양한 형태로 변형될 수 있다. 도 6은 도 3의 표시 장치를 다른 실시예로 구현한 평면도이다. 이하, 본 실시예는 도 4 및 도 5에 도시된 실시예와 보조 라인을 제외하고 실질적으로 동일한 구조를 가지는 바, 보조 라인을 위주로 다른 점을 설명하며 나머지 부분에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 닫힌 루프 형상을 갖는 보조 라인을 포함할 수 있다.
본 실시예에 있어서, 보조 라인(AXL)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 데이터 라인(DL) 사이의 기생 커패시터를 차단하는 본체부(BDP), 상기 본체부(BDP)와 상기 전원 라인(PL)을 연결하는 제1 연결부(CNP1), 및 제2 연결부(CNP2)를 포함한다.
상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 트랜지스터(T1) 사이에 제공된다. 상세하게는 상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 사이에 제공된다.
본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 실질적으로 동일한 방향, 즉, 상기 제2 방향(DR2)으로 연장될 수 있다.
상기 본체부(BDP)는 상기 제1 데이터 라인(DL1)과 상기 제1 게이트 전극(GE1) 사이의 커플링을 차단하도록 상기 제1 게이트 전극(GE1)의 길이나 폭에 대응하여 상기 제1 데이터 라인(DL1)과 상기 제1 게이트 전극(GE1) 사이에 배치된다.
본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 상기 제1 트랜지스터(T1)를 충분히 커버할 수 있는 크기로 제공된다.
상기 제1 연결부(CNP1)는 상기 전원 라인(PL)과 상기 본체부(BDP) 사이에 제공되며, 상기 본체부(BDP)의 길이 방향 일 단부와 상기 전원 라인(PL)을 서로 연결한다. 상기 제2 연결부(CNP2)는 상기 전원 라인(PL)과 상기 본체부(BDP) 사이에 제공되며, 상기 본체부(BDP)의 길이 방향 타 단부와 상기 전원 라인(PL)을 서로 연결한다.
상기 전원 라인(PL), 상기 제1 연결부(CNP1), 상기 본체부(BDP), 및 상기 제2 연결부(CNP2)는 각각의 양단이 순차적으로 연결되어, 닫힌 루프 형상을 나타낸다.
본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)에는 상기 전원 라인(PL)에 연결되기 때문에 상기 전원 라인(PL)에 인가되는 고정 전압(예를 들어, 제1 전원)이 인가된다. 이에 따라, 상기 보조 라인(AXL)은 상기 제1 게이트 전극(GE1)을 상기 제1 및 제2 데이터 라인들(DL1, DL2)과의 커플링이 일어나지 않도록 한다. 특히, 상기 제1 게이트 전극(GE1)은 상기 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 연결되는데, 상기 보조 라인(AXL)이 닫힌 루프 형상을 가짐으로써 상기 제2 드레인 전극(DE2) 및/또는 상기 제2 드레인 전극(DE2)과의 제1 게이트 전극(GE1)과의 연결 부분까지 효과적으로 차폐할 수 있다.
본 발명의 일 실시예에서는 한 화소가 두 개의 트랜지스터 및 하나의 스토리지 커패시터를 포함하는 것을 설명하나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 다른 실시예에서는, 상기 트랜지스터는 단수 개로 제공될 수 있으며, 상기 트랜지스터와 인접한 데이터 라인들과의 커플링을 차단하는 보조 라인이 제공될 수도 있다. 이 경우, 상기 표시 장치는 제1 방향으로 연장된 스캔 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 및 제2 데이터 라인들, 및 고정 전압이 인가되는 고정 전압 라인이 제공될 수 있다. 상기 트랜지스터는 상기 스캔 라인 및 상기 제1 데이터 라인에 연결되며, 상기 보조 라인은 상기 트랜지스터의 적어도 일부와 상기 제1 및 제2 데이터 라인들 중 하나와의 사이에 제공되며 고정 전압이 인가되고, 상기 고정 전압 라인은 상기 제1 및 제2 데이터 라인들 중 나머지 하나와의 사이에 제공되고 역시 고정 전압이 인가될 수 있다.
또한, 본 발명의 또 다른 실시예에 있어서, 하나의 화소에 하나의 트랜지스터 또는 하나의 화소에 셋 이상, 예를 들어 6개나 7개의의 트랜지스터들을 구비할 수 있으며, 스토리지 커패시터의 개수 또한 변경될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 7을 참조하면, 표시 장치는 주사 구동부(110), 데이터 구동부(120), 화소들(PXL)을 포함하는 화소부(130), 타이밍 제어부(150), 디멀티플렉서(Demultiplexer; 160) 및 디멀티플렉서 제어부(170)를 구비한다.
도 7의 표시 장치는, 주사 구동부(110) 및 화소들(PXL)을 제외하고는 도 1에 따른 표시 장치와 동일한 구성을 갖는다. 도 7의 표시 장치에서, 주사 구동부(110)는 타이밍 제어부(150)의 제어에 대응하여 스캔 신호를 생성하고, 생성된 스캔 신호를 스캔 라인들(SL1 내지 SLn)로 공급한다. 일례로, 주사 구동부(110)는 스캔 라인들(SL1 내지 SLn)로 스캔 신호를 순차적으로 공급할 수 있다. 또한, 주사 구동부(110)는 타이밍 제어부(150)의 제어에 대응하여 발광 제어 신호를 생성하고, 생성된 발광 제어 신호를 발광 제어 라인들(EL1 내지 ELn)로 공급한다. 한편, 도 7에 도시된 화소들(PXL)은 대응하는 데이터 라인, 스캔 라인 및 발광 제어 라인과 각각 연결된다. 한편, 화소들(PXL)은 외부로부터 제1 전원(ELVDD) 및 제2 전원(ELVSS) 이외에도 초기화 전원(Vint)을 공급받는다.
도 8은 도 7에 도시된 표시 장치의 예시적인 구성 중 디멀티플렉서 및 화소부를 보다 상세히 나타낸 도면이다. 도 8에서는 설명의 편의성을 위하여 제1 내지 제4 데이터 출력 라인들(MD1 내지 MD4) 에 접속된 디멀티플렉서를 도시하기로 한다. 또한, 도 8에서는 전체 데이터 라인들(DL1 내지 DLm) 중 제1 내지 제16 데이터 라인들(DL1 내지 DL16)만을 도시하였다.
도 8를 참조하면, 본 발명의 실시예에 의한 디멀티플렉서(160)는 제1 스위치(SW1) 내지 제16 스위치(SW16)를 구비한다. 디멀티플렉서(160)에 포함된 제1스위치(SW1) 내지 제16 스위치(SW16) 각각은 대응하는 데이터 출력 라인과 데이터 라인 사이에 접속된다. 또한, 화소부의 화소들(PXL) 각각은 적색(R), 청색(B), 제1 녹색(G1) 및 제2 녹색(G2) 화소 중 어느 하나일 수 있다. 한편, 적색(R), 청색(B), 제1 녹색(G1) 및 제2 녹색(G2) 화소들은 하나의 단위 화소(UPX)를 형성할 수 있다. 일 실시예에서, 하나의 단위 화소(UPX)에 포함되는 제1 녹색(G1) 및 제2 녹색(G2) 화소에는 동일한 화소 데이터가 인가될 수도 있고, 서로 다른 화소 데이터가 인가될 수 있다. 어느 경우이든, 제1 녹색(G1) 및 제2 녹색(G2) 화소에 의해, 단위 화소(UPX)의 녹색 색상이 표시된다.
한편, 도 8의 실시예에서 제1 내지 제16 스위치들(SW1 내지 SW16)은 각각 제1 내지 제16 데이터 라인들(DL1 내지 DL16)에 각각 연결된다. 또한, 동일한 수직 라인 내 화소들 각각은 인접한 화소와 동일한 데이터 라인에 연결되지 않는다. 즉, 하나의 수직 라인에 대응하는 두 개의 데이터 라인은 해당 수직 라인 내에 포함된 화소들과 교번적으로 연결된다.
도 8의 제1 내지 제16 스위치들(SW1 내지 SW16)과 제1 내지 제16 데이터 라인들(DL1 내지 DL16) 사이의 연결관계는 도 2와 동일하므로 설명을 생략하기로 한다.
한편, 도 8의 각 화소들(PXL)은 대응하는 데이터 라인, 스캔 라인 및 발광 제어 라인과 각각 연결된다.
도 9는 도 7 및 도 8에 도시된 화소의 실시예를 나타내는 도면이다. 도 9에는 i번째 행(i는 n보다 작은 자연수), j번째 열(j는 m보다 작은 자연수)에 위치한 화소(PXL)가 도시되어 있다. 본 발명의 실시예에 의한 화소(PXL)는 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비한다.
발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1) 에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속된다. 이와 같은 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)은 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(OLED)의 애노드 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 제i+1 스캔 라인(SLi+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 제i+1 스캔 라인(SLi+1)으로 제i+1 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(OLED)의 애노드로 공급한다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)과 발광 소자(OLED) 사이에 접속된다. 그리고, 제6 트랜지스터(T6) 게이트 전극은 제i 발광 제어 라인(ELi)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 제i 발광 제어 라인(ELi)으로 제i 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 제i 발광 제어 라인(ELi)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 제i 발광 제어 라인(ELi)으로 제i 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 제i 스캔 라인(SLi)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 제i 스캔 라인(SLi)으로 제i 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속 시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제i-1 스캔 라인(SLi-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 제i-1 스캔 라인(SLi-1)으로 제i-1 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
제2 트랜지스터(T2)는 제j 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 제i 스캔 라인(SLi)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 제i 스캔 라인(SLi)으로 스캔 신호가 공급될 때 턴-온되어 제j 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)과 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제j 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 10은 도 8에 도시된 디멀티플렉서 및 도 10에 도시된 화소의 구동 방법을 예시적으로 나타내는 파형도이다.
도 8 내지 도 10을 참조하면, 제i-1 내지 제i+2 스캔 신호(Si-1 내지 Si+2)가 순차적으로 인가된다. 한편, 제i-1 스캔 신호(Si-1)가 인가되는 수평 기간 동안 제1 및 제2 제어 신호(CS1, CS2)가 순차적으로 인가된다. 또한, 제i 스캔 신호(Si)가 인가되는 수평 기간 동안 제3 및 제4 제어 신호(CS3, CS4)가 순차적으로 인가된다. 이어, 제i+1 스캔 신호(Si+1)가 인가되는 수평 기간 동안 제1 및 제2 제어 신호(CS1, CS2)가 다시 순차적으로 인가된다. 또한, 제i+2 스캔 신호(Si+2)가 인가되는 수평 기간 동안 제3 및 제4 제어 신호(CS3, CS4)가 다시 순차적으로 인가된다.
먼저 제i 발광 제어 라인(ELi)으로 발광 제어 신호(Ei)가 공급된다. 제i 발광 제어 라인(ELi)으로 발광 제어 신호(Ei)가 공급되면 제6 트랜지스터(T6) 및 제5 트랜지스터(T5)가 턴-오프된다.
제5 트랜지스터(T5)가 턴-오프되면 제1 전원(ELVDD)과 제1 트랜지스터(T1)의 제1 전극이 전기적으로 차단된다. 제6 트랜지스터(T6)가 턴-오프되면 제1 트랜지스터(T1)의 제2 전극과 발광 소자(OLED)의 애노드가 전기적으로 차단된다. 따라서, 제i 발광 제어 라인(ELi)으로 발광 제어 신호(Ei)가 공급되는 기간 동안 화소(PXL)는 비발광 상태로 설정된다.
이후, 제i-1 스캔 라인(SLi-1)으로 제i 스캔 신호(Si-1)가 공급된다. 제i-1 스캔 라인(SLi-1)으로 제i-1 스캔 신호(Si-1)가 공급되면 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 초기화 전원(Vint)의 전압이 제1 노드(N1)로 공급된다.
제i-1 스캔 라인(SLi-1)으로 제i-1 스캔 신호(Si-1)가 공급된 후, 제i 스캔 라인(SLi)으로 제i 스캔 신호(Si)가 공급된다. 제i 스캔 라인(SLi)으로 제i 스캔 신호(Si)가 공급되면 제3 트랜지스터(T3) 및 제2 트랜지스터(T2)가 턴-온된다.
제3 트랜지스터(T3)가 턴-온되면 제1 노드(N1)와 제1 트랜지스터(T1)의 제2 전극이 전기적으로 접속된다. 즉, 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)가 다이오드 형태로 접속된다.
제2 트랜지스터(T2)가 턴-온되면 제j 데이터 라인(DLj)으로부터의 제j 데이터 신호(Dj)가 제1 트랜지스터(T1)의 제1 전극으로 공급된다. 이때, 제1 노드(N1)가 초기화 전원(Vint)의 전압으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된다. 제1 트랜지스터(T1)가 턴-온되면 제j 데이터 신호(Dj)의 전압으로부터 제1 트랜지스터(T1)의 절대치 문턱 전압을 감한 전압이 제1 노드(N1)로 공급된다. 이때, 스토리지 커패시터(Cst)는 제j 데이터 신호(Dj) 및 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압을 저장한다.
이후, 제i+1 스캔 라인(SLi+1)으로 제i+1 스캔 신호(Si+1)가 공급된다. 제i+1 스캔 라인(SLi+1)으로 제i+1 스캔 신호(Si+1)가 공급되면 제7 트랜지스터(T7)가 턴-온된다. 제7 트랜지스터(T7)가 턴-온되면 초기화 전원(Vint)의 전압이 발광 소자(OLED)의 애노드로 공급되고, 이에 따라 발광 소자(OLED)의 기생 커패시터가 방전된다.
제i+1 스캔 라인(SLi+1)으로 제i+1 스캔 신호(Si+1)가 공급된 후, 제i 발광 제어 라인(ELi)으로 제i 발광 제어 신호(Ei)의 공급이 중단된다. 제i 발광 제어 라인(ELi)으로 제i 발광 제어 신호(Ei)의 공급이 중단되면 제6 트랜지스터(T6) 및 제5 트랜지스터(T5)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원(ELVDD)과 제1 트랜지스터(T1)의 제1 전극이 전기적으로 접속된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)의 제2 전극과 발광 소자(OLED)의 애노드가 전기적으로 접속된다.
이때, 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다. 그러면, 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 실제로, 화소들(PXL)은 상술한 과정을 반복하면서 데이터신호에 대응하는 휘도의 빛을 생성한다.
위와 같이, 본 발명의 일 실시예에 따른 표시 장치는 데이터 라인들에 데이터를 인가하는 구간과, 데이터 신호 및 제1 트랜지스터의 문턱 전압에 대응하는 전압을 스토리지 커패시터에 저장하는 구간을 시간적으로 분리하여 구동한다. 따라서, 제1 트랜지스터(T1)의 문턱 전압을 보상하는 구간의 시간적 여유가 충분히 확보되므로, 고해상도에 따른 얼룩 문제를 완화시킬 수 있다.
도 11은 도 9의 화소를 구현한 평면도로서, 각 트랜지스터의 위치를 도시한 평면도이며, 도 12a는 도 11의 화소를 상세하게 표시한 평면도이며, 도 12b는 도 12a의 II-II'선에 따른 단면도, 도 12c는 도 12a의 III-III'선에 따른 단면도이다. 도 11, 도 12a 및 도 12c에서는 i번째 행 및 j번째 열에 배치된 하나의 화소를 기준으로, 상기 하나의 화소에 연결된 스캔 라인들, 발광 제어 라인, 전원 라인, 및 서로 인접한 두 개의 데이터 라인들을 도시하였다. 도 12a 및 도 12c에 있어서, 설명의 편의를 위해, i-1번째 행의 스캔 라인을 "제1 스캔 라인(SL1)", i번째 행의 스캔 라인을 제2 스캔 라인(SL2), i+1번째 행의 스캔 라인을 "제3 스캔 라인(SL3)", j번째 열의 데이터 라인을 "제1 데이터 라인(DL1)"로, j+1번째 열의 데이트 라인을 "제2 데이터 라인(DL2)", i번째 행의 발광 제어 라인을 "발광 제어 라인(EL)", 그리고, j번째 전원 라인을 "전원 라인(PL)"으로 표시한다.
도 11, 도 12a 및 도 12c를 참조하면, 상기 표시 장치는 베이스 기판(BS), 배선부, 및 화소들(PXL)을 포함한다.
상기 배선부는 각 화소(PXL)에 신호를 제공하며, 스캔 라인들, 데이터 라인들, 및 발광 제어 라인(EL), 전원 라인(PL), 및 초기화 전원 라인(IPL)을 포함한다.
상기 스캔 라인들은 상기 제1 방향(DR1)으로 연장되며 상기 제2 방향(DR2)을 따라 순차적으로 배열된 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 및 제3 스캔 라인(SL3)을 포함한다. 상기 스캔 라인들에는 스캔 신호가 인가되며, 제1 스캔 라인(SL1)에는 i-1번째 스캔 신호, 제2 스캔 라인(SL2)에는 i번째 스캔 신호, 및 제3 스캔 라인(SL3)에는 i+1번째 스캔 신호가 인가된다.
상기 발광 제어 라인(EL)은 상기 제1 방향(DR1)으로 연장되며 상기 제2 스캔 라인(SL2)과 상기 제3 스캔 라인(SL3) 사이에서 상기 제2 스캔 라인(SL2) 및 상기 제3 스캔 라인(SL3)과 이격되도록 배치된다. 상기 발광 제어 라인(EL)에는 발광 제어 신호가 인가된다.
상기 데이터 라인들은 상기 제2 방향(DR2)으로 연장되며 상기 제1 방향(DR1)을 따라 순차적으로 배열된 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)를 포함한다. 상기 데이터 라인(DL)들에는 데이터 신호가 인가되며, 상기 제1 데이터 라인(DL1)에는 j번째 데이터 신호, 상기 제2 데이터 라인(DL2)에는 j+1번째 데이터 신호가 인가된다.
상기 전원 라인(PL)은 상기 제2 방향(DR2)을 따라 연장되며, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에서 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)과 이격되도록 배치된다. 상기 전원 라인(PL)은 상기 제2 방향(DR2)에 경사진 방향으로 일부 절곡될 수 있으나, 전체적인 연장 방향은 상기 제2 방향(DR2)을 따라 배치된다. 상기 전원 라인(PL)에는 제1 전원이 인가된다.
상기 초기화 전원 라인(IPL)은 상기 제1 방향(DR1)을 따라 연장되며, 상기 제3 스캔 라인(SL3)과 다음 행 화소의 제1 스캔 라인(SL1) 사이에 제공된다. 상기 초기화 전원 라인(IPL)에는 초기화 전원이 인가된다.
각 화소는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 캐패시터(Cst), 발광 소자(OLED), 및 보조 라인(AXL)을 포함한다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함한다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결된다. 상기 연결 라인(CNL)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결한다. 상기 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고 상기 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1)과 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 막대 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다. 상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성된다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라 이후 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결되며 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타단에 연결되며 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다.
상기 제2 게이트 전극(GE2)은 상기 제2 스캔 라인(SL2)에 연결된다. 상기 제2 게이트 전극(GE2)은 상기 제2 스캔 라인(SL2)의 일부로 제공되거나 상기 제2 스캔 라인(SL2)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타단이 제6 콘택 홀(CH6)을 통해 제1 데이터 라인(DL1)에 연결된다. 상기 제2 드레인 전극(DE2)은 일단이 상기 제2 액티브 패턴(ACT2)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결된다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함하고, 상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다. 이하, 제3a 게이트 전극(GE3a)과 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 제3a 액티브 패턴(ACT3a)과 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 제3a 소스 전극(SE3a)과 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 제3a 드레인 전극(DE3a)과 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 제2 스캔 라인(SL2)에 연결된다. 상기 제3 게이트 전극(GE3)은 상기 제2 스캔 라인(SL2)의 일부로 제공되거나 상기 제2 스캔 라인(SL2)으로부터 돌출된 형상으로 제공된다. 본 발명의 일 실시예에 있어서, 상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)은 일 단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결된다. 상기 제3 드레인 전극(DE3)은 일단이 상기 제3 액티브 패턴(ACT3)에 연결되고 타단이 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)에 연결된다. 상기 제3 드레인 전극(DE3)은 또한 상기 연결 라인(CNL) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터와 제4b 트랜지스터를 포함할 수 있다. 상기 제4a 트랜지스터는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다. 이하, 제4a 게이트 전극(GE4a)과 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 제4a 액티브 패턴(ACT4a)과 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 제4a 소스 전극(SE4a)과 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 제4a 드레인 전극(DE4a)과 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 제1 스캔 라인(SL1)에 연결된다. 상기 제4 게이트 전극(GE4)은 상기 제1 스캔 라인(SL1)의 일부로 제공되거나 상기 제1 스캔 라인(SL1)으로부터 돌출된 형상으로 제공된다. 상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다. 상기 제4 소스 전극(SE4)은 일 단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타단이 초기화 전원 라인(IPL) 및 이전 행의 화소의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결된다. 제4 소스 전극(SE4)과 상기 초기화 전원 라인(IPL) 사이 보조 연결 라인(AUX)이 제공되는 바, 상기 보조 연결 라인(AUX)의 일단은 상기 제9 콘택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결되고 상기 보조 연결 라인(AUX)의 타단은 이전 행 제8 콘택 홀(CH8)을 통해 이전 행 초기화 전원 라인(IPL)에 연결된다. 상기 제4 드레인 전극(DE4)은 일단이 상기 제4 액티브 패턴(ACT4)에 연결되고 타단이 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 연결 라인(CNL) 및 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함한다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(EL)에 연결된다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어 라인(EL) 일부로 제공되거나 상기 발광 제어 라인(EL)으로부터 돌출된 형상으로 제공된다. 상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다. 상기 제5 소스 전극(SE5)은 일단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타단이 제5 콘택 홀(CH5)을 통해 전원 라인(PL)에 연결된다. 상기 제5 드레인 전극(DE5)은 일단이 상기 제5 액티브 패턴(ACT5)에 연결되고 타단이 상기 제1 트랜지스터(T1)의 제1 소스 전극(SE1) 및 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함한다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(EL)에 연결된다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어 라인(EL) 일부로 제공되거나 상기 발광 제어 라인(EL)으로부터 돌출된 형상으로 제공된다. 상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)은 일단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타단이 제1 트랜지스터(T1)의 제1 드레인 전극(DE1) 및 제3 트랜지스터(T3)의 제3 소스 전극(SE3)에 연결된다. 상기 제6 드레인 전극(DE6)은 일단이 상기 제6 액티브 패턴(ACT6)에 연결되고 타단이 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결된다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함한다.
상기 제7 게이트 전극(GE7)은 상기 제3 스캔 라인(SL3)에 연결된다. 상기 제7 게이트 전극(GE7)은 상기 제3 스캔 라인(SL3)의 일부로 제공되거나 상기 제3 스캔 라인(SL3)으로부터 돌출된 형상으로 제공된다. 상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다. 상기 제7 소스 전극(SE7)은 일단이 상기 제7 액티브 패턴(ACT7)에 연결되고 타단이 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결된다. 상기 제7 드레인 전극(DE7)은 일단이 제7 액티브 패턴(ACT7)에 연결되고 타단이 초기화 전원 라인(IPL)에 연결된다. 상기 제7 드레인 전극(DE7)은 또한 행 화소의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결된다. 상기 제7 드레인 전극(DE7)과 상기 초기화 전원 라인(IPL)은 상기 보조 라인, 상기 제8 콘택 홀(CH8), 및 제9 콘택 홀(CH9)을 통해 연결된다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함한다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버한다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 축전 용량이 증가시킬 수 있다. 상기 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 갖는다.
상기 발광 소자(OLED)는 애노드(AD), 캐소드(CD), 및 상기 애노드(AD)와 캐소드(CD) 사이에 제공된 발광층(EML)을 포함한다.
상기 애노드(AD)는 각 화소에 대응하는 화소 영역 내에 제공된다. 상기 애노드(AD)는 제7 콘택 홀(CH7) 및 제10 콘택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)과, 제6 트랜지스터(T6)의 제6 드레인 전극(DE6)에 연결된다. 상기 제7 콘택 홀(CH7)과 상기 제10 콘택 홀(CH10) 사이에는 브릿지 패턴(BRP)이 제공되어 상기 제6 드레인 전극(DE6) 및 제7 소스 전극(SE7)과 상기 애노드(AD)를 연결한다.
상기 보조 라인(AXL)은 상기 제1 트랜지스터(T1)(특히, 상기 제1 트랜지스터(T1)의 연결 라인(CNL))과 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나 사이에 제공된다.
도 13은 설명의 편의를 위해 도 12a에 있어서의 제1 및 제2 데이터 라인들(DL1, DL2), 전원 라인(PL), 및 보조 라인(AXL)만을 도시한 평면도이다.
도 12a 내지 도 12c, 및 도 13을 참조하면, 상기 보조 라인(AXL)은 구동 트랜지스터인 상기 제1 트랜지스터(T1)와 인접한 상기 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나 사이에서 발생할 수 있는 기생 커패시터 중, 특히, 상기 제1 트랜지스터(T1)의 연결 라인(CNL)과 상기 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나 사이에서 발생할 수 있는 기생 커패시터를 차단하기 위한 것이다.
상기 보조 라인(AXL)에는 소정의 고정 전압이 인가된다.
상기 제1 트랜지스터(T1)에 있어서, 상기 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 상부 전극(UE)에 의해 상당부분 차폐되며, 이에 따라, 상기 제1 게이트 전극(GE1)과 인접한 데이터 라인(DL)들 중 하나와의 기생 커패시턴스는 상대적으로 크지 않다. 그러나, 상기 제1 게이트 전극(GE1)과 제1 콘택 홀(CH1)을 통해 직접적으로 연결된 연결 라인(CNL)은 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 동일한 층에 형성될 뿐만 아니라, 상기 제1 게이트 전극(GE1)과 동일한 게이트 전압이 인가된다. 이에 따라, 상기 연결 라인(CNL)과 인접한 제2 데이터 라인(DL2) 사이에는 상대적으로 큰 기생 커패시터가 형성된다. 또한, 상기 제1 게이트 전극(GE1)과 상기 연결 라인(CNL)을 연결하기 위한 제1 콘택 홀(CH1)이 형성되는 영역에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE)이 일부 제거되는 개구부(OPN)가 형성된다. 상기 개구부(OPN)에 의해, 커버되지 않은 상기 제1 게이트 전극(GE1) 부분은 인접한 제2 데이터 라인(DL2)과 기생 커패시턴스를 가질 수 잇다.
상기 보조 라인(AXL)은 상기 연결 라인(CNL)을 기준으로 인접한 제1 및 제2 데이터 라인들(DL1, DL2)과의 사이에 고정 전압이 인가된 배선이 배치되지 않은 측에 제공된다. 상기 고정 전압이 인가된 배선이란, 특정 전위의 고정 전압이 인가되어 상기 연결 라인(CNL)과 인접한 데이터 라인(DL) 사이의 커플링을 방지할 수 있는 배선을 말한다. 상기 고정 전압 배선은 상기 연결 라인(CNL)과 인접한 데이터 라인(DL) 사이의 커플링을 최소화하기 위해 상기 연결 라인(CNL) 및 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 동일한 층에 형성되는 것이 바람직하다.
본 실시예에서는 제1 전원이 인가된 전원 라인(PL)이 고정 전압 배선에 해당된다. 상기 전원 라인(PL) 이외에도 상기 제1 게이트 전극(GE1)과 인접한 데이터 라인(DL) 사이에 다른 고정 전압이 인가되는 배선이 있다면 그 배선이 배치되지 않은 측에 보조 라인(AXL)이 제공된다. 이하에서는 고정 전압이 인가된 배선을 전원 배선으로 하여 설명한다.
상기 전원 배선은 상기 제1 게이트 전극(GE1)과 제1 및 제2 데이터 라인들(DL1, DL2) 중 하나와의 사이에 제공되며, 상기 보조 라인(AXL)은 상기 제1 게이트 전극(GE1)과 상기 제1 및 제2 데이터 라인들(DL1, DL2) 중 나머지 하나와의 사이에 제공된다. 본 발명의 일 실시예에서는, 도 13에 도시된 바와 같이, 전원 라인(PL)이 연결 라인(CNL)과 제1 데이터 라인(DL1) 사이에 제공될 수 있다. 이 경우, 보조 라인(AXL)은 상기 연결 라인(CNL)과 제2 데이터 라인(DL2) 사이에 제공된다. 도시하지는 않았으나, 전원 라인(PL)이 연결 라인(CNL)과 제2 데이터 라인(DL2) 사이에 제공되는 경우, 보조 라인(AXL)은 연결 라인(CNL)과 제1 데이터 라인(DL1) 사이에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 고정 전압은 상기 전원 라인(PL)에 인가되는 구동 전압과 실질적으로 동일한 레벨로 제공될 수 있으며, 이 경우, 상기 보조 라인(AXL)은 상기 전원 라인(PL)에 연결될 수 있다.
다시 도 13을 참조하면, 본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)은 상기 연결 라인(CNL)과 상기 제2 데이터 라인(DL2) 사이에 제공된다.
본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)은 상기 제2 데이터 라인(DL2)과 실질적으로 동일한 방향, 즉, 상기 제2 방향(DR2)으로 연장될 수 있다.
상기 보조 라인(AXL)은 상기 제2 데이터 라인(DL2)과 상기 연결 라인(CNL) 사이의 커플링을 차단하도록 상기 연결 라인(CNL)의 길이나 폭에 대응하여 상기 제2 데이터 라인(DL2)과 상기 연결 라인(CNL) 사이에 배치된다. 이에 따라, 상기 제2 데이터 라인(DL2)이 소정 방향으로 절곡되거나 경사진 경우나, 상기 제2 게이트 전극(GE2)의 배치가 다른 방향 및 다른 형상으로 형성된 경우, 이에 대응하여 상기 보조 라인(AXL)의 연장 방향도 결정될 수 있다. 즉, 상기 보조 라인(AXL)의 연장 방향은 한정되는 것은 아니며, 상기 연결 라인(CNL)과 상기 제2 데이터 라인(DL2) 사이의 기생 커패시터를 차단할 수 있다면 도시한 것과 다른 방향으로 연장될 수 있음은 물론이다.
본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)은 상기 연결 라인(CNL)을 충분히 커버할 수 있는 크기로 제공된다. 상기 연결 라인(CNL)이 상기 제2 방향(DR2)을 따라 제3 길이(d3)를 갖는다고 하면, 상기 보조 라인(AXL)은 상기 제2 방향(DR2)으로 상기 제3 길이(d3)와 같거나 더 긴 제4 길이(d4)를 가질 수 있다. 예를 들어, 상기 제2 방향(DR2)을 아래쪽, 제2 방향(DR2)에 반대되는 방향을 위쪽이라고 할 때, 상기 전원 라인(PL)과 연결되지 않은 상기 보조 라인(AXL)의 아래쪽 단부는 이에 대응하는 상기 연결 라인(CNL)의 아래쪽 단부보다 더 아래쪽에 위치한다.
본 발명의 일 실시예에 있어서, 상기 보조 라인(AXL)은 평면 상에서 볼 때, 상기 제1 데이터 라인(DL1)과 마주하는 제1 게이트 전극(GE1)의 각 지점과 상기 제1 데이터 라인(DL1)을 최단거리로 잇는 가상선들을 가로지르도록 배치될 수 있다.
상기 보조 라인(AXL)은 상기 연결 라인(CNL)과 상기 제2 데이터 라인(DL2) 사이에 형성되므로, 상기 제2 데이터 라인(DL2)과 상기 보조 라인(AXL) 사이의 거리는 상기 제2 데이터 라인(DL2)과 상기 연결 라인(CNL) 사이의 거리보다 짧다.
본 발명의 실시예에 있어서, 도 13에 도시된 바와 같이 상기 보조 라인(AXL)은 상기 전원 라인(PL)에 연결될 수 있으며, 상기 보조 라인(AXL) 전체가 제2 방향(DR2)과 평행한 방향으로 연장될 수 있다. 그러나, 상기 보조 라인(AXL)의 형상은 이에 한정되는 것은 아니며, 다른 실시예에서는 제2 방향(DR2)과 평행한 본체부(BDP)와 상기 제2 방향과 다른 방향을 따라 상기 본체부(BDP)의 일단부 또는 타단부과 상기 전원 라인(PL)을 연결하는 연결부(CNP)를 포함할 수 있다. 상기 연결부(CNP)는 상기 전원 라인(PL)의 절곡 형태 및 연장 방향 등을 고려하여, 상기 연결 라인(CNL)을 감싸는 방식으로 배치될 수 있다. 상기 연결부(CNP)가 제공되는 부분은 상기 화소의 구조, 예를 들어, 상기 본체부(BDP)와 상기 전원 라인(PL)의 형상에 따라 다양하게 변경될 수 있다.
이에 따라, 상기 보조 라인(AXL)은 상기 전원 라인(PL)으로부터 분지된 가지 형상을 가질 수 있으며, 상기 전원 라인(PL)과 함께 상기 연결 라인(CNL)을 둘러싼다. 상기 보조 라인(AXL)은 상기 연결 라인(CNL)과 상기 제1 데이터 라인(DL1)의 커플링이 일어나지 않은 방향, 즉, 제2 방향(DR2) 또는 상기 제2 방향(DR2)의 반대 방향 쪽으로 개구될 수 있다. 이 경우, 상기 보조 라인(AXL)과 상기 전원 라인(PL)은 제2 방향(DR2) 또는 제2 방향(DR2)과 반대되는 방향으로 개구된 열린 루프 형상을 이룬다.
다시, 도 11, 도 12a 및 도 12c를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
먼저 베이스 기판(BS) 상에 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)이 제공된다. 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 반도체 소재로 형성된다.
상기 베이스 기판(BS)과 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7) 사이에는 버퍼층이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 베이스 기판(BS) 상에는 게이트 절연막(GI)이 제공된다.
상기 게이트 절연막(GI) 상에는 제1 스캔 라인(SL1) 내지 제3 스캔 라인(SL3), 발광 제어 라인(EL), 및 제1 게이트 전극(GE1) 및 제7 게이트 전극(GE7)이 제공된다. 상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 된다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 제2 스캔 라인(SL2)과 일체로 형성될 수 있으며, 상기 제4 게이트 전극(GE4)은 제1 스캔 라인(SL1)과 일체로 형성될 수 있으며, 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 라인(EL)과 일체로 형성될 수 있으며, 제7 게이트 전극(GE7)은 제3 스캔 라인(SL3)과 일체로 형성될 수 있다.
상기 제1 스캔 라인(SL1) 등이 형성된 상기 베이스 기판(BS) 상에는 제1 층간 절연막(IL1)이 제공된다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)이 제공된다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버하며, 상기 제1 층간 절연막(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성한다.
상기 상부 전극(UE) 등이 형성된 상기 베이스 기판(BS) 상에는 제2 층간 절연막(IL2)이 제공된다.
상기 제2 층간 절연막(IL2) 상에는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 전원 라인(PL), 연결 라인(CNL), 보조 연결 라인(AUX), 브릿지 패턴(BRP), 및 보조 라인(AXL)이 제공된다.
상기 제1 데이터 라인(DL1)은 제1 층간 절연막(IL1), 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결된다. 상기 제2 데이터 라인(DL2)은 다음 행의 화소와 연결된다. 상기 전원 라인(PL)은 제2 층간 절연막(IL2)을 관통하는 제3 및 제4 콘택 홀(CH3, CH4)을 통해 상기 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결된다.
상기 전원 라인(PL)은 또한 제1 층간 절연막(IL1), 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제5 콘택 홀(CH5)을 통해 제5 소스 전극(SE5)에 연결된다.
상기 연결 라인(CNL)은 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결된다. 상기 연결 라인(CNL)은 또한 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결된다.
상기 보조 연결 라인(AUX)은 상기 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 초기화 전원 라인(IPL)에 연결된다. 상기 보조 연결 라인(AUX)은 또한, 상기 게이트 절연막(GI), 제1 층간 절연막(IL1), 및 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 제4 소스 전극(SE4) 및 이전 행의 제7 드레인 전극(DE7)에 연결된다.
상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6)과 애노드(AD) 사이에서 상기 제6 드레인 전극(DE6)과 애노드(AD)을 연결하는 매개체로 제공되는 패턴으로서, 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
상기 보조 라인(AXL)은 상기 전원 라인(PL)에 연결되며 상기 전원 라인(PL)과 일체로 형성될 수 있다.
상기 제1 데이터 라인(DL1) 등이 형성된 상기 베이스 기판(BS)에는 보호층(PSV)이 제공된다.
상기 보호층(PSV) 상에는 애노드(AD)가 제공된다. 상기 애노드(AD)는 상기 보호층(PSV)을 관통하는 제10 콘택 홀(CH10)을 통해 상기 브릿지 패턴(BRP)에 연결된다. 상기 브릿지 패턴(BRP)은 제7 콘택 홀(CH7)을 통해 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 애노드(AD)는 최종적으로 상기 제6 드레인 전극(DE6)과 제7 소스 전극(SE7)에 연결된다.
상기 애노드(AD) 등이 형성된 베이스 기판(BS) 상에는 각 화소(PXL)에 대응하도록 화소 영역(PA)을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 상기 애노드(AD)의 상면을 노출하며 상기 화소(PXL)의 둘레를 따라 상기 베이스 기판(BS)으로부터 돌출된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역(PA)에는 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 캐소드(CD)가 제공된다.
상기 캐소드(CD) 상에는 상기 캐소드(CD)을 커버하는 봉지막(SLM)이 제공된다.
상술한 실시예에 따르면, 제1 트랜지스터(T1), 특히, 제1 트랜지스터(T1)의 연결 라인(CNL)과 제2 데이터 라인(DL2) 사이의 기생 커패시턴스가 최소화된다.
본 발명의 또 다른 실시예에 있어서, 상기 보조 라인은 다양한 형태로 변형될 수 있다. 도 14는 도 9의 표시 장치를 또 다른 실시예로 구현한 평면도이며, 도 15는 설명의 편의를 위해 도 14에 있어서의 제1 및 제2 데이터 라인들, 전원 라인, 및 보조 라인만을 도시한 평면도이다.
도 14 및 도 15를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 닫힌 루프 형상을 갖는 보조 라인을 포함할 수 있다.
본 실시예에 있어서, 보조 라인(AXL)은 연결 라인(CNL)과 제2 데이터 라인(DL2) 사이의 기생 커패시터의 형성을 차단하는 본체부(BDP), 상기 본체부(BDP)와 상기 전원 라인(PL)을 연결하는 연결부(CNP)를 포함한다.
상기 본체부(BDP)는 상기 연결 라인(CNL)과 상기 제2 데이터 라인(DL2) 사이에 제공된다. 본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 상기 제2 데이터 라인(DL2)과 실질적으로 동일한 방향, 즉, 상기 제2 방향(DR2)으로 연장될 수 있다.
상기 본체부(BDP)는 상기 연결 라인(CNL)과 상기 제1 데이터 라인(DL1)과 사이의 커플링을 차단하도록 상기 연결 라인(CNL)의 길이나 폭에 대응하여 상기 연결 라인(CNL)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 본 발명의 일 실시예에 있어서, 상기 본체부(BDP)는 상기 연결 라인(CNL)을 충분히 커버할 수 있는 크기로 제공된다. 예를 들어, 상기 연결 라인(CNL)이 상기 제2 방향(DR2)을 따라 제3 길이(d3)를 갖는다고 하면, 상기 보조 라인(AXL)은 상기 제2 방향(DR2)으로 상기 제3 길이(d3)와 같거나 더 긴 제5 길이(d5)를 가질 수 있다.
상기 연결부(CNP)는 상기 전원 라인(PL)과 상기 본체부(BDP) 사이에 제공되며, 상기 본체부(BDP)의 길이 방향 일 단부와 상기 전원 라인(PL)을 서로 연결한다. 상기 전원 라인(PL), 상기 본체부(BDP) 및 상기 연결부(CNP)는 각각의 양단이 순차적으로 연결되어, 닫힌 루프 형상을 나타낸다.
본 발명의 일 실시예에 있어서, 상기 보조 라인에는 상기 전원 라인에 연결되기 때문에 상기 전원 라인에 인가되는 고정 전압(예를 들어, 제1 전원)이 인가된다. 이에 따라, 상기 보조 라인은 상기 연결 라인을 상기 제2 데이터 라인과의 커플링이 일어나지 않도록 전계를 효과적으로 차폐한다. 특히, 상기 보조 라인이 닫힌 루프 형상을 가짐으로써 상기 연결 라인을 전 방향으로 효과적으로 차폐할 수 있다.
상술한 실시예들에 있어서, 각 화소에는 고정 전압 배선으로서 전원 라인이 제공된 것이 일 예로서 설명되었으며, 상기 보조 라인은 상기 전원 라인에 연결되었다. 그러나, 상기 고정 전압 배선으로 사용될 수 있는 것은 상기 전원 라인에 한정되는 것은 아니다. 상기 보조 라인에 연결되어 기생 커패시턴스를 감소시키거나 방지할 수 있다면, 제1 전원과 다른 고정 전압이 인가될 수 있으며, 그러한 경우에는 다른 고정 전압을 인가하는 배선에 연결될 수 있다. 이 경우, 상기 보조 라인은 상기 다른 고정 전압을 인가하는 배선에 연결된다.
도 16은 도 9의 표시 장치를 또 다른 실시예로 구현한 평면도이며, 도 17은 설명의 편의를 위해 도 15에 있어서의 제1 및 제2 데이터 라인들, 전원 라인, 및 보조 라인만을 도시한 평면도이다.
도 16 및 도 17을 참조하면, 본 발명의 일 실시예에 따르면 보조 라인(AXL)이 초기화 전원이 인가되는 초기화 전원 라인(IPL)에 연결될 수 있다. 상기 초기화 전원 라인(IPL)에는 소정 전위의 고정 전압인 초기화 전원이 인가된다.
상기 초기화 전원 라인(IPL)은 제1 층간 절연막(IL1) 상에 제공된다. 상기 보조 라인(AXL)은 제2 층간 절연막(IL2) 상에 제공되며, 상기 보조 라인(AXL)은 상기 제2 층간 절연막(IL2)을 관통하는 제11 콘택 홀(CH11)을 통해 상기 초기화 전원 라인(IPL)에 연결된다.
상기 보조 라인(AXL)은 상기 초기화 전원 라인(IPL)과의 접촉 부분부터 상기 제2 방향(DR2)의 반대 방향으로 길게 연장된다. 상기 보조 라인(AXL)은 상기 연결 라인(CNL)과 상기 제2 데이터 라인(DL2) 사이를 가로지르는 방향으로 길게 연장되며, 상기 연결 라인(CNL)을 충분히 커버할 수 있는 크기로 제공된다. 상기 연결 라인(CNL)이 상기 제2 방향(DR2)을 따라 제3 길이(d3)를 갖는다고 하면, 상기 보조 라인(AXL)은 상기 제2 방향(DR2)으로 상기 제3 길이(d3)와 같거나 더 긴 제6 길이(d6)를 가질 수 있다. 예를 들어, 상기 제2 방향(DR2)을 아래쪽, 제2 방향(DR2)에 반대되는 방향을 위쪽이라고 할 때, 상기 초기화 전원 라인(IPL)과 연결되지 않은 상기 보조 라인(AXL)의 위쪽 단부는 이에 대응하는 상기 연결 라인(CNL)의 위쪽 단부보다 더 위쪽에 위치한다.
상기 보조 라인(AXL)은 상기 전원 라인(PL)과 함께 상기 연결 라인(CNL)을 둘러싸며, 상기 둘러싼 형상은 상기 제2 방향(DR2) 및 상기 제2 방향(DR2)의 반대 방향으로 개구된다.
본 실시예에 따르면, 상기 연결 라인과 제1 데이터 라인(DL1) 사이는 고정 전압(즉, 제1 전원)이 인가되는 전원 라인에 의해 기생 커패시턴스가 방지된다. 상기 연결 라인과 제2 데이터 라인(DL2) 사이는 고정 전압(즉, 초기화 전원)이 인가되는 초기화 전원 라인에 의해 기생 커패시턴스가 방지된다.
상기한 구조를 갖는 표시 장치는 및 기타 실시예들은 다양한 응용 제품에서 사용될 수 있다. 예를 들어, 이동 디바이스, 스마트 폰, 전자책, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 개인용 컴퓨터, 광고판 등에 사용될 수 있으며, 이에 한정되는 것은 아니다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
CNL : 연결 라인
DL, DL1, DL2 : 데이터 라인, 제1 데이터 라인, 제2 데이터 라인
IPL : 초기화 전원 라인
PL : 전원 라인
SDL : 보조 라인
BDP : 본체부
CNP : 연결부
SL, SL1~SL3 : 스캔 라인, 제1 ~ 제3 스캔 라인
T1~T7 : 제1 ~ 제7 트랜지스터

Claims (31)

  1. 복수의 화소들;
    제1 방향으로 연장되는 스캔 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 데이터 라인 및 제2 데이터 라인; 및
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에서 상기 제2 방향으로 연장되며 고정 전압이 인가되는 고정 전압 라인을 포함하고,
    상기 복수의 화소들 중 각 화소는
    상기 스캔 라인 및 상기 제1 데이터 라인에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터 및 상기 고정 전압 라인에 연결되는 제1 트랜지스터를 포함하는 트랜지스터 회로;
    상기 트랜지스터 회로에 연결된 발광 소자; 및
    상기 트랜지스터 회로의 적어도 일부와 상기 제1 및 제2 데이터 라인들 중 하나 사이에 배치되고 상기 고정 전압이 인가되는 보조 라인을 포함하며,
    상기 고정 전압 라인은 상기 트랜지스터 회로의 적어도 일부와 상기 제1 및 제2 데이터 라인들 중 다른 하나 사이에 배치되며,
    상기 보조 라인은 상기 고정 전압 라인 및 상기 제1 및 제2 데이터 라인들과 동일한 층에 위치하는, 표시 장치.
  2. 제1 항에 있어서, 상기 보조 라인에는 상기 고정 전압 라인과 동일한 레벨의 상기 고정 전압이 인가되는, 표시 장치.
  3. 제2 항에 있어서, 상기 고정 전압 라인은 상기 제2 방향으로 연장된 전원 라인인, 표시 장치.
  4. 제2 항에 있어서, 상기 보조 라인은 상기 고정 전압 라인과 연결되는, 표시 장치.
  5. 제1 항에 있어서, 상기 보조 라인은 상기 트랜지스터 회로의 적어도 일부와 상기 제1 및 제2 데이터 라인들 사이에서 상기 제2 방향으로 연장되는 본체부를 포함하는, 표시 장치.
  6. 제5 항에 있어서, 상기 본체부는 상기 제1 및 제2 데이터 라인들 중 상기 하나와 상기 제1 트랜지스터의 게이트 전극 사이에 위치하며,
    상기 고정 전압 라인은 상기 제1 및 제2 데이터 라인들 중 상기 다른 하나와 상기 제1 트랜지스터의 상기 게이트 전극 사이에 위치하는, 표시 장치.
  7. 제6 항에 있어서, 상기 게이트 전극은 상기 제2 방향으로의 제1 길이를 가지고, 상기 본체부는 상기 제2 방향으로 상기 제1 길이와 같거나 긴 길이를 가지는, 표시 장치.
  8. 제6 항에 있어서, 상기 보조 라인은 상기 본체부의 일단과 상기 고정 전압 라인과 연결되는 제1 연결부를 더 포함하는, 표시 장치.
  9. 제8 항에 있어서, 상기 보조 라인은 평면 상에서 상기 고정 전압 라인과 함께 상기 제1 트랜지스터의 상기 게이트 전극을 둘러싸는 열린 루프 형상인, 표시 장치.
  10. 제8 항에 있어서, 상기 보조 라인은 상기 본체부의 타단과 상기 고정 전압 라인과 연결되는 제2 연결부를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서, 상기 보조 라인은 평면 상에서 상기 고정 전압 라인과 함께 상기 제1 트랜지스터의 상기 게이트 전극을 둘러싸는 닫힌 루프 형상인, 표시 장치.
  12. 제5 항에 있어서, 상기 보조 라인은 상기 고정 전압 라인으로부터 연장되는, 표시 장치.
  13. 제12 항에 있어서, 상기 본체부의 일단은 상기 고정 전압 라인에 연결되는, 표시 장치.
  14. 제13 항에 있어서, 상기 보조 라인은 상기 본체부의 타단과 상기 고정 전압 라인과 연결되는 연결부를 더 포함하는, 표시 장치.
  15. 제5 항에 있어서, 상기 제1 트랜지스터의 적어도 일부는 상기 제1 및 제2 데이터 라인들과 동일한 층에 형성되는, 표시 장치.
  16. 제15 항에 있어서, 상기 제1 트랜지스터는,
    베이스 기판 상에 배치되는 액티브 패턴;
    게이트 절연막을 사이에 두고 상기 액티브 패턴 상에 배치되는 게이트 전극;
    상기 액티브 패턴에 연결되는 소스 전극 및 드레인 전극; 및
    상기 게이트 전극에 연결된 연결 라인을 포함하는, 표시 장치.
  17. 제16 항에 있어서, 상기 연결 라인은 상기 제1 및 제2 데이터 라인들과 동일한 층에 형성되는, 표시 장치.
  18. 제17 항에 있어서, 상기 게이트 절연막 상에 층간 절연막이 배치되고,
    상기 연결 라인은 상기 층간 절연막 상에 배치되며, 상기 층간 절연막을 관통하는 콘택 홀을 통해 상기 게이트 전극에 연결되는, 표시 장치.
  19. 제16 항에 있어서, 상기 연결 라인은 상기 제2 방향으로 연장되는, 표시 장치.
  20. 제17 항에 있어서, 상기 본체부는 평면 상에서 상기 제1 및 제2 데이터 라인들 중 하나와 상기 연결 라인 사이에 위치하는, 표시 장치.
  21. 제20 항에 있어서, 상기 본체부는 평면 상에서 상기 연결 라인과 상기 제1 및 제2 데이터 라인들 중 상기 하나를 최단거리로 잇는 가상선을 가로지르도록 제공된, 표시 장치.
  22. 제20 항에 있어서, 상기 연결 라인은 상기 제2 방향으로의 제2 길이를 가지고, 상기 본체부는 상기 제2 방향으로 상기 제2 길이와 같거나 긴 길이를 가지는, 표시 장치.
  23. 제20 항에 있어서, 상기 보조 라인은 평면 상에서 상기 고정 전압 라인과 함께 상기 연결 라인을 둘러싸는 닫힌 루프 형상인, 표시 장치.
  24. 제20 항에 있어서, 상기 보조 라인은 평면 상에서 상기 고정 전압 라인과 함께 상기 연결 라인을 둘러싸며 일단이 개구된 열린 루프 형상인, 표시 장치.
  25. 제18 항에 있어서, 상기 제1 방향으로 연장된 초기화 전원 라인을 더 포함하고,
    상기 초기화 전원 라인에는 초기 고정 전압이 인가되는, 표시 장치.
  26. 제25 항에 있어서, 상기 보조 라인은 상기 초기화 전원 라인과 연결되는, 표시 장치.
  27. 제26 항에 있어서, 상기 초기화 전원 라인은 게이트 절연막 상에 형성되고,
    상기 보조 라인은 상기 층간 절연막을 관통하는 콘택 홀을 통해 상기 초기화 전원 라인과 연결되는, 표시 장치.
  28. 제1 항에 있어서, 상기 보조 라인은 평면 상에서 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 및 제2 데이터 라인들 중 하나를 최단거리로 잇는 가상선을 가로지르도록 제공된, 표시 장치.
  29. 제1 항에 있어서, 상기 제1 및 제2 데이터 라인들과 상기 보조 라인 사이의 거리는 상기 제1 및 제2 데이터 라인들과 상기 제1 트랜지스터의 게이트 전극 사이의 거리보다 짧은, 표시 장치.
  30. 제1 항에 있어서, 상기 보조 라인은 평면 상에서 상기 고정 전압 라인과 함께 상기 트랜지스터 회로의 적어도 일부를 둘러싸는 닫힌 루프 형상인, 표시 장치.
  31. 제1 항에 있어서, 상기 보조 라인은 평면 상에서 상기 고정 전압 라인과 함께 상기 트랜지스터 회로의 적어도 일부를 둘러싸며 일단이 개구된 열린 루프 형상인, 표시 장치.
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