CN115023751B - 显示面板和显示装置 - Google Patents

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Abstract

一种显示面板和显示装置。显示面板包括：像素单元(101)，包括像素电路(10)和发光元件(20)，像素电路(10)包括驱动晶体管(T1)和阈值补偿晶体管(T3)；被配置为向像素电路(10)提供第一电源电压的第一电源线(VDD1)；与第一电源线(VDD1)电连接的挡块(BK)；以及与驱动晶体管(T1)的栅极(T10)相连的第一导电结构(CDT1)；阈值补偿晶体管(T3)的第一沟道(T331)和第二沟道(T332)通过导电连接部(CP1)相连；挡块(BK)在衬底基板上的正投影与导电连接部(CP1)在衬底基板上的正投影至少部分交叠；第一导电结构(CDT1)在衬底基板上的正投影与挡块(BK)在衬底基板上的正投影至少部分交叠；挡块(BK)的与第一导电结构(CDT1)交叠的部分在衬底基板上的正投影的面积大于挡块(BK)的与导电连接部(CP1)交叠的部分在衬底基板上的正投影的面积。

Description

显示面板和显示装置
技术领域
本公开至少一实施例涉及一种显示面板和显示装置。
背景技术
随着显示技术的不断发展，有源矩阵型有机发光二极管(Active-Matrix OrganicLight-Emitting Diode，AMOLED)显示技术因其自发光、广视角、高对比度、低功耗、高反应速度等优点已经在手机、平板电脑、数码相机等显示装置上得到越来越多地应用。
发明内容
本公开的至少一实施例涉及一种显示面板和显示装置。
一方面，本公开的至少一实施例提供一种显示面板，包括：衬底基板；像素单元，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述像素电路包括驱动晶体管和阈值补偿晶体管，所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极相连，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连；第一电源线，被配置为向所述像素电路提供第一电源电压；挡块，与所述第一电源线电连接；以及第一导电结构，所述第一导电结构与所述驱动晶体管的栅极相连，其中，所述阈值补偿晶体管包括第一沟道和第二沟道，所述第一沟道和所述第二沟道通过导电连接部相连；所述挡块在所述衬底基板上的正投影与所述导电连接部在所述衬底基板上的正投影至少部分交叠；所述第一导电结构在所述衬底基板上的正投影与所述挡块在所述衬底基板上的正投影至少部分交叠；所述挡块的与所述第一导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述导电连接部交叠的部分在所述衬底基板上的正投影的面积。
例如，在本公开的一些实施例中，所述第一导电结构的材料与所述导电连接部的材料相同。
例如，在本公开的一些实施例中，所述第一导电结构的材料包括半导体材料经掺杂而得的导电材料。
例如，在本公开的一些实施例中，显示面板还包括连接线，所述第一导电结构通过所述连接线与所述驱动晶体管的栅极相连。
例如，在本公开的一些实施例中，所述第一导电结构的材料与所述连接线的材料不同。
例如，在本公开的一些实施例中，所述连接线与所述驱动晶体管的栅极和所述第一导电结构分别接触。
例如，在本公开的一些实施例中，所述第一导电结构、所述连接线和所述驱动晶体管的栅极构成所述驱动晶体管的栅信号部。
例如，在本公开的一些实施例中，所述像素电路还包括第一复位晶体管，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一导电结构复用为所述第一复位晶体管的第二极。
例如，在本公开的一些实施例中，显示面板还包括第一复位控制信号线和第一初始化信号线，所述第一复位晶体管的栅极与所述第一复位控制信号线相连，所述第一复位晶体管的第一极与所述第一初始化信号线相连，所述第一复位晶体管的第一极在所述衬底基板上的正投影与所述挡块在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，显示面板还包括数据线和第二导电结构，所述数据线被配置为向所述像素电路提供数据信号，所述数据线与所述第二导电结构相连，所述挡块在所述衬底基板上的正投影与所述第二导电结构在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述挡块的与所述第二导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述导电连接部交叠的部分在所述衬底基板上的正投影的面积。
例如，在本公开的一些实施例中，所述挡块的与所述第一导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述第二导电结构交叠的部分在所述衬底基板上的正投影的面积。
例如，在本公开的一些实施例中，所述挡块在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，显示面板还包括栅线，所述阈值补偿晶体管的栅极与所述栅线相连，所述像素电路还包括数据写入晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述数据写入晶体管的第二极与所述驱动晶体管的第一极相连，所述数据写入晶体管的栅极与所述栅线相连，所述第二导电结构复用为所述数据写入晶体管的第一极。
例如，在本公开的一些实施例中，显示面板还包括第一连接电极，所述数据线通过所述第一连接电极与所述第二导电结构相连。
例如，在本公开的一些实施例中，所述数据线、所述第一连接电极和所述第二导电结构构成数据信号部，或所述数据线和所述第二导电结构构成数据信号部。
例如，在本公开的一些实施例中，所述像素单元包括第一像素单元、第二像素单元和第三像素单元，所述第一像素单元和所述第二像素单元在第一方向上相邻，所述第一像素单元和所述第三像素单元在第二方向上相邻，所述第一方向与所述第二方向相交；所述数据线包括第一数据线、第二数据线和第三数据线，所述第一数据线被配置为向所述第一像素单元的所述像素电路提供第一数据信号；所述第二数据线被配置为向所述第二像素单元的所述像素电路提供第二数据信号，所述第三数据线被配置为向所述第三像素单元的所述像素电路提供第三数据信号，所述第三数据线位于所述第一数据线和所述第二数据线之间；所述挡块在所述衬底基板上的正投影与所述第三数据线在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述挡块位于所述第一数据线和所述第二数据线之间。
例如，在本公开的一些实施例中，在垂直于所述衬底基板的方向上，所述挡块位于所述第二导电结构和所述第三数据线之间。
例如，在本公开的一些实施例中，所述第二导电结构在所述衬底基板上的正投影与所述第三数据线在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，显示面板还包括连接元件，所述发光元件通过所述连接元件与所述像素电路相连，所述连接元件包括屏蔽部，所述数据线包括两条相邻数据线，所述屏蔽部位于所述两条相邻数据线之间，所述连接线在所述衬底基板上的正投影与所述屏蔽部在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述连接元件还包括第二连接电极，所述像素电路与所述第二连接电极相连，所述第二连接电极与所述屏蔽部相连，所述屏蔽部与所述发光元件相连。
例如，在本公开的一些实施例中，所述像素单元还包括第四像素单元，所述第四像素单元与所述第二像素单元在所述第二方向上相邻，所述第四像素单元与所述第三像素单元在所述第一方向上相邻，所述数据线还包括第四数据线，所述第四数据线被配置为向第四像素单元的所述像素电路提供第四数据信号，所述挡块在所述衬底基板上的正投影与所述第四数据线在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述挡块具有第一边缘，所述第一边缘与所述第四数据线交叠，所述第一边缘与所述第四数据线之间的夹角大于零并且小于90°。
例如，在本公开的一些实施例中，所述挡块具有第二边缘，所述第二边缘与所述第三数据线交叠，所述第二边缘与所述第三数据线之间的夹角大于零并且小于90°。
例如，在本公开的一些实施例中，所述第四数据线位于所述第三数据线和所述第二数据线之间。
例如，在本公开的一些实施例中，所述第一像素单元、所述第二像素单元、所述第三像素单元和所述第四像素单元构成重复单元。
例如，在本公开的一些实施例中，所述挡块包括第一部分、第二部分和第三部分，所述第一部分沿第一方向延伸，所述第二部分沿第二方向延伸，所述第三部分沿所述第一方向延伸，所述第一部分和所述第三部分通过所述第二部分相连，所述第一部分和所述第二部分构成倒T形结构。
例如，在本公开的一些实施例中，所述第一部分、所述第二部分和所述第三部分位于同一层，且为一体结构。
例如，在本公开的一些实施例中，所述像素电路还包括存储电容，所述存储电容的第一极与所述驱动晶体管的栅极相连，所述存储电容的第二极与所述第一电源线相连。
例如，在本公开的一些实施例中，显示面板还包括第二复位控制信号线和第二初始化信号线，所述像素电路还包括第二复位晶体管，所述第二复位晶体管的栅极与所述第二复位控制信号线相连，所述第二复位晶体管的第一极与所述第二初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一极相连。
例如，在本公开的一些实施例中，显示面板还包括发光控制信号线，所述像素电路还包括第一发光控制晶体管和第二发光控制晶体管，所述第一发光控制晶体管的栅极与所述发光控制信号线相连，所述第一发光控制晶体管的第一极与第一电源端相连，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极相连；所述第二发光控制晶体管的栅极与所述发光控制信号线相连，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极相连，所述第二发光控制晶体管的第二极与所述发光元件的第一极相连。
本公开的至少一实施例还提供一种显示装置，包括上述任一显示面板。
另一方面，本公开的至少一实施例提供一种显示面板，包括：衬底基板；像素单元，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述像素电路比所述发光元件更靠近所述衬底基板，所述像素电路包括驱动晶体管；数据线，被配置为向所述像素电路提供数据信号；连接元件，所述发光元件通过所述连接元件与所述像素电路相连，所述连接元件包括屏蔽部；以及连接线，与所述驱动晶体管的栅极相连；所述数据线包括两条相邻数据线，所述屏蔽部位于所述两条相邻数据线之间，所述连接线在所述衬底基板上的正投影与所述屏蔽部在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述屏蔽部在所述衬底基板上的正投影大于所述连接线在所述衬底基板上的正投影。
例如，在本公开的一些实施例中，所述驱动晶体管的栅极在所述衬底基板上的正投影与所述屏蔽部在所述衬底基板上的正投影部分交叠，所述屏蔽部与所述驱动晶体管的栅极的交叠部分的面积小于所述驱动晶体管的栅极的面积。
例如，在本公开的一些实施例中，所述两条相邻数据线沿第一方向排列，所述数据线沿第二方向延伸。
例如，在本公开的一些实施例中，所述驱动晶体管的栅极在所述第一方向上的尺寸大于所述屏蔽部在所述第一方向上的尺寸；所述屏蔽部在所述第二方向上的尺寸大于所述驱动晶体管的栅极在所述第二方向上的尺寸。
例如，在本公开的一些实施例中，所述驱动晶体管的栅极在所述第一方向上从两侧分别超出所述屏蔽部。
例如，在本公开的一些实施例中，所述第一方向垂直于所述第二方向。
例如，在本公开的一些实施例中，所述连接线与所述驱动晶体管的栅极接触。
例如，在本公开的一些实施例中，所述数据线与所述屏蔽部位于同一层。
例如，在本公开的一些实施例中，所述屏蔽部的延伸方向与所述数据线的延伸方向相同。
例如，在本公开的一些实施例中，显示面板还包括第一导电结构；所述连接线与所述第一导电结构相连，所述屏蔽部在所述衬底基板上的正投影与所述第一导电结构在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述像素电路还包括第一复位晶体管，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一导电结构复用为所述第一复位晶体管的第二极。
例如，在本公开的一些实施例中，显示面板还包括第一复位控制信号线和第一初始化信号线；所述第一复位晶体管的栅极与所述第一复位控制信号线相连，所述第一复位晶体管的第一极与所述第一初始化信号线相连。
例如，在本公开的一些实施例中，所述第一复位晶体管包括第一沟道和第二沟道，所述第一复位晶体管的第一沟道和第二沟道通过导电连接部相连，所述屏蔽部在所述衬底基板的上的正投影与所述第一复位晶体管的所述导电连接部在所述衬底基板的上的正投影部分交叠。
例如，在本公开的一些实施例中，显示面板还包括第二初始化信号线，所述第一初始化信号线和所述第二初始化信号线分设在所述驱动晶体管的栅极的相对的两侧，所述屏蔽部在所述衬底基板上的正投影与所述第二初始化信号线在所述衬底基板上的正投影部分交叠。
例如，在本公开的一些实施例中，显示面板还包括第一电源线和挡块，所述第一电源线被配置为向所述像素电路提供第一电源电压，所述挡块与所述第一电源线电连接，所述第一导电结构在所述衬底基板上的正投影与所述挡块在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，显示面板还包括第二导电结构，所述数据线与所述第二导电结构相连，所述挡块在所述衬底基板上的正投影与所述第二导电结构在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，显示面板还包括栅线，所述栅线与所述数据线相互交叉且彼此绝缘，所述栅线被配置为向所述像素电路提供扫描信号，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极相连，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连；所述阈值补偿晶体管的栅极与所述栅线相连；所述驱动晶体管的栅极通过所述连接线与所述阈值补偿晶体管的第二极相连，所述阈值补偿晶体管包括第一沟道和第二沟道，所述第一沟道和所述第二沟道通过导电连接部相连；所述挡块在所述衬底基板上的正投影与所述阈值补偿晶体管的所述导电连接部在所述衬底基板上的正投影至少部分交叠。
例如，在本公开的一些实施例中，所述挡块的与所述第一导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述阈值补偿晶体管的所述导电连接部交叠的部分在所述衬底基板上的正投影的面积。
例如，在本公开的一些实施例中，所述第一导电结构的材料与所述连接线的材料不同。
例如，在本公开的一些实施例中，所述屏蔽部在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影部分交叠。
例如，在本公开的一些实施例中，所述像素单元包括位于同一列且相邻的两个像素单元，所述两条相邻的数据线分别与所述两个像素单元相连。
例如，在本公开的一些实施例中，显示面板还包括第二复位控制信号线，所述第一复位控制信号线和所述第二复位控制信号线分设在所述驱动晶体管的栅极的相对的两侧，所述第二复位控制信号线在所述衬底基板上的正投影和所述屏蔽部在所述衬底基板上的正投影不交叠。
例如，在本公开的一些实施例中，所述第一复位控制信号线在所述衬底基板上的正投影和所述屏蔽部在衬底基板上的正投影不交叠。
例如，在本公开的一些实施例中，所述像素电路还包括第二复位晶体管，所述第二复位晶体管的栅极与所述第二复位控制信号线相连，所述第二复位晶体管的第一极与所述第二初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一极相连。
例如，在本公开的一些实施例中，所述像素电路还包括第一电源端和存储电容，所述存储电容的第一极与所述驱动晶体管的栅极相连，所述存储电容的第二极与所述第一电源端相连。
例如，在本公开的一些实施例中，所述像素电路还包括数据写入晶体管，所述数据写入晶体管的栅极与所述栅线相连，所述数据写入晶体管的第一极与所述数据线相连，所述数据写入晶体管的第二极与所述驱动晶体管的第一极相连。
例如，在本公开的一些实施例中，显示面板还包括发光控制信号线，所述像素电路还包括第一发光控制晶体管和第二发光控制晶体管，所述第一发光控制晶体管的栅极与所述发光控制信号线相连，所述第一发光控制晶体管的第一极与所述第一电源端相连，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极相连；所述第二发光控制晶体管的栅极与所述发光控制信号线相连，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极相连，所述第二发光控制晶体管的第二极与所述发光元件的第一极相连。
例如，在本公开的一些实施例中，所述连接元件还包括连接电极，所述连接电极与所述像素电路相连，所述发光元件通过所述屏蔽部与所述连接电极相连。
本公开至少一实施例还提供一种显示装置，包括上述任一显示面板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种7T1C的像素电路的示意图；
图2为图1所示的像素电路的工作时序图；
图3为本公开一实施例提供的一种显示面板中的半导体图形的平面图；
图4为本公开一实施例提供的一种显示面板中的第一导电图案层的平面图；
图5为本公开一实施例提供的一种显示面板中形成薄膜晶体管的有源层、源极和漏极的示意图；
图6为本公开一实施例提供的一种显示面板中的第二导电图案层的平面图；
图7为本公开一实施例提供的一种显示面板中形成第二导电图案层后的平面示意图；
图8为本公开一实施例提供的一种显示面板中在第一栅绝缘层、第二栅绝缘层和层间绝缘层至少之一中形成的过孔的平面示意图；
图9为本公开一实施例提供的一种显示面板中在第一栅绝缘层、第二栅绝缘层和层间绝缘层至少之一中形成过孔后的平面示意图；
图10为本公开一实施例提供的一种显示面板中的第三导电图案层的平面图；
图11为本公开一实施例提供的一种显示面板中形成第三导电图案层后的平面图；
图12为本公开一实施例提供的一种显示面板中的钝化层和第一平坦化层中形成的过孔的平面示意图；
图13为本公开一实施例提供的一种显示面板中的钝化层和第一平坦化层中形成过孔后的平面示意图；
图14为本公开一实施例提供的一种显示面板中的第四导电图案层的平面图；
图15为本公开一实施例提供的一种显示面板中形成第四导电图案层后的平面示意图；
图16为本公开另一实施例提供的一种显示面板中的第四导电图案层的平面图；
图17为本公开另一实施例提供的一种显示面板中形成第四导电图案层后的平面示意图；
图18为本公开一实施例提供的一种显示面板的局部剖视图(图17的沿AB线的剖视图)；
图19为本公开一实施例提供的一种显示面板的局部平面图；
图20为本公开一实施例提供的一种显示面板的局部剖视图(图19的沿CD线的剖视图)；以及
图21为本公开一实施例提供的一种显示面板的一个重复单元的像素电路图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
目前市场有较大的高帧频AMOLED显示面板的需求，例如，双数据(Dual Data)方案可以在保证显示效果的前提下实现120Hz的驱动。
图1为一种7T1C的像素电路的示意图。图2为图1所示的像素电路的工作时序图。图1所示的像素电路可为相关技术中常见的低温多晶硅(Low Temperature Poly-silicon，LTPS)AMOLED的像素电路。
图1示出了显示面板的一个像素单元的像素电路，如图1所示，像素单元101包括像素电路10和发光元件20。像素电路10包括六个开关晶体管(T2-T7)、一个驱动晶体管T1和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6、以及第二复位晶体管T7。发光元件20包括第一极201和第二极202以及位于第一极201和第二极202之间的发光功能层。例如，第一极201为阳极，第二极202为阴极。通常，阈值补偿晶体管T3、第一复位晶体管T6采用双栅TFT的方式降低漏电。
如图1所示，显示面板包括栅线GT、数据线DT、第一电源端VDD、第二电源端VSS、发光控制信号线EML、初始化信号线INT、第一复位控制信号线RT1、第二复位控制信号线RT2等。第一电源端VDD被配置为向像素单元101提供恒定的第一电压信号ELVDD、第二电源端VSS被配置为向像素单元101提供恒定的第二电压信号ELVSS，并且第一电压信号ELVDD大于第二电压信号ELVSS。栅线GT被配置为向像素单元101提供扫描信号SCAN、数据线DT被配置为向像素单元101提供数据信号DATA(数据电压VDATA)、发光控制信号线EML被配置为向像素单元101提供发光控制信号EM，第一复位控制信号线RT1被配置为向像素单元101提供复位控制信号RESET，第二复位控制信号线RT1被配置为向像素单元101提供扫描信号SCAN，初始化信号线INT被配置为向像素单元101提供初始化信号Vinit。例如，初始化信号Vinit为恒定的电压信号，其大小例如可以介于第一电压信号ELVDD和第二电压信号ELVSS之间，但不限于此，例如，初始化信号Vinit可大于或等于第二电压信号ELVSS。例如，初始化信号线INT包括第一初始化信号线INT1和第二初始化信号线INT2。例如，第一初始化信号线INT1被配置为向像素单元101提供初始化信号Vinit1，第二初始化信号线INT1被配置为向像素单元101提供初始化信号Vinit2。例如，在一些实施例中，第一初始化信号Vinit1和第二初始化信号Vinit2相等，均为Vinit。
如图1所示，驱动晶体管T1与发光元件20电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号ELVDD、第二电压信号ELVSS等信号的控制下输出驱动电流以驱动发光元件20发光。
例如，发光元件20为有机发光二极管(OLED)，发光元件20在其对应的像素电路10的驱动下发出红光、绿光、蓝光，或者白光等。例如，一个像素包括多个像素单元。一个像素可包括出射不同颜色光的多个像素单元。例如，一个像素包括出射红光的像素单元，出射绿光的像素单元和出射蓝光的像素单元，但不限于此。一个像素包括的像素单元的个数以及每个像素单元的出光情况可根据需要而定。
例如，如图1所示，数据写入晶体管T2的栅极T20与栅线GT相连，数据写入晶体管T2的第一极T21与数据线DT相连，数据写入晶体管T2的第二极T22与驱动晶体管T1的第一极T11相连。
例如，如图1所示，像素电路10还包括阈值补偿晶体管T3，阈值补偿晶体管T3的栅极T30与栅线GT相连，阈值补偿晶体管T3的第一极T31与驱动晶体管T1的第二极T12相连，阈值补偿晶体管T3的第二极T32与驱动晶体管T1的栅极T10相连。
例如，如图1所示，显示面板还包括发光控制信号线EML，像素电路10还包括第一发光控制晶体管T4和第二发光控制晶体管T5，第一发光控制晶体管T4的栅极T40与发光控制信号线EML相连，第一发光控制晶体管T4的第一极T41与第一电源端VDD相连，第一发光控制晶体管T4的第二极T42与驱动晶体管T1的第一极T11相连；第二发光控制晶体管T5的栅极T50与发光控制信号线EML相连，第二发光控制晶体管T5的第一极T51与驱动晶体管T1的第二极T12相连，第二发光控制晶体管T5的第二极T52与发光元件20的第一极201相连。
如图1所示，第一复位晶体管T6与驱动晶体管T1的栅极T10相连，并被配置为对驱动晶体管T1的栅极进行复位，第二复位晶体管T7与发光元件20的第一极201相连，并被配置为对发光元件20的第一极201进行复位。第一初始化信号线INT1通过第一复位晶体管T6与驱动晶体管T1的栅极相连。第二初始化信号线INT2通过第二复位晶体管T7与发光元件20的第一极201相连。例如，第一初始化信号线INT1和第二初始化信号线INT2相连，以被输入相同的初始化信号，但不限于此，在一些实施例中，第一初始化信号线INT1和第二初始化信号线INT2也可以彼此绝缘，并被配置为分别输入信号。
例如，如图1所示，第一复位晶体管T6的第一极T61与第一初始化信号线INT1相连，第一复位晶体管T6的第二极T62与驱动晶体管T1的栅极T10相连，第二复位晶体管T7的第一极T71与第二初始化信号线INT2相连，第二复位晶体管T7的第二极T72与发光元件20的第一极201相连。例如，如图1所示，第一复位晶体管T6的栅极T60与第一复位控制信号线RT1相连，第二复位晶体管T7的栅极T70与第二复位控制信号线RT2相连。
如图1所示，第一电源端VDD被配置为向像素电路10提供第一电压信号ELVDD；像素电路还包括存储电容Cst，存储电容Cst的第一极Ca与驱动晶体管T1的栅极T10相连，存储电容Cst的第二极Cb与第一电源端VDD相连。
例如，如图1所示，显示面板还包括第二电源端VSS，第二电源端VSS与发光元件20的第二极201相连。
如图2所示，一帧显示时间段，像素单元的驱动方法包括第一复位阶段t1、数据写入及阈值补偿和第二复位阶段t2和发光阶段t3，复位控制信号RESET为低电平时，给驱动晶体管T1的栅极复位，扫描信号SCAN为低电平时，给发光元件20的第一极201(例如，阳极)复位。例如，如图1所示，扫描信号SCAN为低电平时，数据电压VDATA写入，同时获取驱动晶体管T1的阈值电压Vth，并将含有数据线上数据信息的数据电压VDADA存储在电容Cst内；发光控制信号线EML为低电平时，发光元件20发光，第一节点N1(驱动晶体管的栅信号部)的电压保持(发光元件20的发光稳定性)靠存储电容Cst维持。在像素电路10的驱动过程中，在发光阶段，存储电容用以保持电压信号，使其信号保持端的电位得以保持恒定，在驱动晶体管的栅极和源极之间形成电压，从而控制驱动晶体管形成驱动电流，进而驱动发光元件20发光。
如图2所示，在复位阶段t1，设置发光控制信号EM为关闭电压，设置复位控制信号RESET为开启电压，设置扫描信号SCAN为关闭电压。
如图2所示，在数据写入及阈值补偿阶段和第二复位阶段t2，设置发光控制信号EM为关闭电压，设置复位控制信号RESET为关闭电压，设置扫描信号SCAN为开启电压。
如图2所示，在发光阶段t3，设置发光控制信号EM为开启电压，设置复位控制信号RESET为关闭电压，设置扫描信号SCAN为关闭电压。
如图2所示，第一电压信号ELVDD和第二电压信号ELVSS均为恒定的电压信号，例如，初始化信号Vinit介于第一电压信号ELVDD和第二电压信号ELVSS之间。
例如，本公开实施例中的开启电压是指能使相应晶体管的第一极和第二极导通的电压，关闭电压是指能使相应晶体管的第一极和第二极断开的电压。当晶体管为P型晶体管时，开启电压为低电压(例如，0V)，关闭电压为高电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电压(例如，5V)，关闭电压为低电压(例如，0V)。图2所示的驱动波形均以P型晶体管为例进行说明。例如，开启电压为低电压(例如，0V)，关闭电压为高电压(例如，5V)，但不限于此。
请一并参阅图1和图2，在第一复位阶段t1，发光控制信号EM为关闭电压，复位控制信号RESET为开启电压，扫描信号SCAN为关闭电压。此时，第一复位晶体管T6处于导通状态，而第二复位晶体管T7、数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4和第二发光控制晶体管T5处于关闭状态。第一复位晶体管T6将第一初始化信号(初始化电压Vinit)Vinit1传输到驱动晶体管T1的栅极并被存储电容Cst存储，将驱动晶体管T1复位并消除上一次(上一帧)发光时存储的数据。
在数据写入及阈值补偿和第二复位阶段t2，发光控制信号EM为关闭电压，复位控制信号RESET为关闭电压，扫描信号SCAN为开启电压。此时，数据写入晶体管T2和阈值补偿晶体管T3处于导通状态，第二复位晶体管T7处于导通状态，第二复位晶体管T7将第二初始化信号(初始化电压Vinit)Vinit2传输到发光元件20的第一电极201，以将发光元件20复位。而第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6处于关闭状态。此时，数据写入晶体管T2将数据电压VDATA传输到驱动晶体管T1的第一极，即，数据写入晶体管T2接收扫描信号SCAN和数据电压VDATA并根据扫描信号SCAN向驱动晶体管T1的第一极写入数据电压VDATA。阈值补偿晶体管T3导通将驱动晶体管T1连接成二极管结构，由此可对于驱动晶体管T1的栅极进行充电。充电完成之后，驱动晶体管T1的栅极电压为VDATA+Vth，其中，VDATA为数据电压，Vth为驱动晶体管T1的阈值电压，即，阈值补偿晶体管T3接收扫描信号SCAN并根据扫描信号SCAN对驱动晶体管T1的栅极电压进行阈值电压补偿。在此阶段，存储电容Cst两端的电压差为ELVDD-VDATA-Vth。
在发光阶段t3，发光控制信号EM为开启电压，复位控制信号RESET为关闭电压，扫描信号SCAN为关闭电压。第一发光控制晶体管T4和第二发光控制晶体管T5处于导通状态，而数据写入晶体管T2、阈值补偿晶体管T3、第一复位晶体管T6和第二复位晶体管T7处于关闭状态。第一电压信号ELVDD通过第一发光控制晶体管T4传输到驱动晶体管T1的第一极，驱动晶体管T1的栅极电压保持为VDATA+Vth，发光电流I通过第一发光控制晶体管T4、驱动晶体管T1和第二发光控制晶体管T5流入发光元件20，发光元件20发光。即，第一发光控制晶体管T4和第二发光控制晶体管T5接收发光控制信号EM，并根据发光控制信号EM控制发光元件20发光。发光电流I满足如下饱和电流公式：
K(Vgs-Vth)2＝K(VDATA+Vth-ELVDD-Vth)2＝K(VDATA-ELVDD)2
其中，μn为驱动晶体管的沟道迁移率，Cox为驱动晶体管T1单位面积的沟道电容，W和L分别为驱动晶体管T1的沟道宽度和沟道长度，Vgs为驱动晶体管T1的栅极与源极(也即本实施例中驱动晶体管T1的第一极)之间的电压差。
由上式中可以看到流经发光元件20的电流与驱动晶体管T1的阈值电压无关。因此，本像素电路非常好的补偿了驱动晶体管T1的阈值电压。
例如，发光阶段t3的时长占一帧显示时间段的比例可被调节。这样，可以通过调节发光阶段t3的时长占一帧显示时间段的比例控制发光亮度。例如，通过控制显示面板中的扫描驱动电路或者额外设置的驱动电路实现调节发光阶段t3的时长占一帧显示时间段的比例。
例如，本公开实施例不限于图1所示出的具体像素电路，可以采用其他能实现对于驱动晶体管补偿的像素电路。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到的其它设置方式，都属于本公开的保护范围之内。
以下结合图3至图21对本公开的实施例提供的显示面板进行说明。图3为本公开一实施例提供的一种显示面板中的半导体图形的平面图。图4为本公开一实施例提供的一种显示面板中的第一导电图案层的平面图。图5为本公开一实施例提供的一种显示面板中形成薄膜晶体管的有源层、源极和漏极的示意图。图6为本公开一实施例提供的一种显示面板中的第二导电图案层的平面图。图7为本公开一实施例提供的一种显示面板中形成第二导电图案层后的平面示意图。图8为本公开一实施例提供的一种显示面板中在第一栅绝缘层、第二栅绝缘层和层间绝缘层至少之一中形成的过孔的平面示意图。图9为本公开一实施例提供的一种显示面板中在第一栅绝缘层、第二栅绝缘层和层间绝缘层至少之一中形成过孔后的平面示意图。图10为本公开一实施例提供的一种显示面板中的第三导电图案层的平面图。图11为本公开一实施例提供的一种显示面板中形成第三导电图案层后的平面图。图12为本公开一实施例提供的一种显示面板中的钝化层和第一平坦化层中形成的过孔的平面示意图。图13为本公开一实施例提供的一种显示面板中的钝化层和第一平坦化层中形成过孔后的平面示意图。图14为本公开一实施例提供的一种显示面板中的第四导电图案层的平面图。图15为本公开一实施例提供的一种显示面板中形成第四导电图案层后的平面示意图。图16为本公开另一实施例提供的一种显示面板中的第四导电图案层的平面图。图17为本公开另一实施例提供的一种显示面板中形成第四导电图案层后的平面示意图。图18为本公开一实施例提供的一种显示面板的局部剖视图(图17的沿AB线的剖视图)。图19为本公开一实施例提供的一种显示面板的局部平面图。图20为本公开一实施例提供的一种显示面板的局部剖视图(图19的沿CD线的剖视图)。图21为本公开一实施例提供的一种显示面板的一个重复单元的像素电路图。
图5至图17以及图19示出了第一方向X和第二方向Y，第二方向Y与第一方向X相交。例如，本公开的实施例以第一方向X与第二方向Y垂直为例。例如，第一方向X为像素单元的行方向，第二方向Y为像素单元的列方向。第一方向X和第二方向Y均为平行于衬底基板BS的方向。例如，第一方向X垂直于第二方向Y。图17和图19示出了第三方向Z，第三方向Z为垂直于衬底基板BS的方向。第三方向Z垂直于第一方向X，并且垂直于第二方向Y。
在本公开的实施例中，为了图示清晰，平面图中，绝缘层以过孔的形式示出，绝缘层本身采用了透明化处理，并且第一导电图案层、第二导电图案层、第三导电图案层、第四导电图案层做了半透明处理。
图3示出了半导体图形SCP，图4示出了第一导电图案层LY1，例如，第一导电图案层LY1和半导体图形SCP之间设置有第一栅绝缘层(第一栅绝缘层GI1，参照图18)。例如，在衬底基板上形成半导体图形SCP以及后续各种部件。如图4所示，第一导电图案层LY1包括第一复位控制信号线RT1、栅线GT、存储电容Cst的第一极Ca(驱动晶体管T1的栅极T10)、发光控制信号线EML、第二复位控制信号线RT2。以第一导电图案层LY1为掩模版对半导体图形SCP进行掺杂，使得半导体图形SCP的被第一导电图案层LY1覆盖的区域保留半导体特性，形成有源层ACT(参见图5)，而半导体图形SCP的未被第一导电图案层LY1覆盖的区域被导体化，形成薄膜晶体管的源极和漏极。如5示出了半导体图形SCP被部分导体化之后形成的有源层ACT。例如，在本公开的实施例中，本级的栅线GT与下一级的复位控制信号线相连。例如，栅线GT和第二复位控制信号线RT2可以电连接以在同一时间输入相同的信号。
如图4和图5所示，第一复位控制信号线RT1、栅线GT、发光控制信号线EML和第二复位控制信号线RT2均沿第一方向X延伸。
例如，如图5所示，在显示面板的制作过程中，采用自对准工艺，以第一导电图案层LY1为掩模对半导体图案层SCP进行导体化处理，例如，采用离子注入工艺对半导体图案层SCP进行重掺杂，从而使得半导体图案层SCP的未被第一导电图案层LY1覆盖的部分被导体化，形成驱动晶体管T1的源极区(第一极T11)和漏极区(第二极T12)、数据写入晶体管T2的源极区(第一极T21)和漏极区(第二极T22)、阈值补偿晶体管T3的源极区(第一极T31)和漏极区(第二极T32)、第一发光控制晶体管T4的源极区(第一极T41)和漏极区(第二极T42)、第二发光控制晶体管T5的源极区(第一极T51)和漏极区(第二极T52)、第一复位晶体管T6的源极区(第一极T61)和漏极区(第二极T62)、以及第二复位晶体管T7的源极区(第一极T71)和漏极区(第二极T72)。半导体图案层SCP的被第一导电图案层L1覆盖的部分保留半导体特性，形成驱动晶体管T1的沟道区T13、数据写入晶体管T2的沟道区T23、阈值补偿晶体管T3的沟道区T33、第一发光控制晶体管T4的沟道区T43、第二发光控制晶体管T5的沟道区T53、第一复位晶体管T6的沟道区T63、以及第二复位晶体管T7的沟道区T73。各晶体管的沟道区构成有源层ACT(参考图5)。
例如，如图5所示，第二复位晶体管T7的第二极T72和第二发光控制晶体管T5的第二极T52一体形成；第二发光控制晶体管T5的第一极T51、驱动晶体管T1的第二极T12和阈值补偿晶体管T3的第一极T31一体形成；驱动晶体管T1的第一极T11、数据写入晶体管T2的第二极T22、第一发光控制晶体管T4的第二极T42一体形成；阈值补偿晶体管T3的第二极T32和第一复位晶体管T6的第二极T62一体形成。
例如，本公开实施例采用的晶体管的沟道区(有源层)可以为单晶硅、多晶硅(例如低温多晶硅)或金属氧化物半导体材料(如IGZO、AZO等)。在一个实施例中，该晶体管均为P型低温多晶硅(LTPS)薄膜晶体管。在另一个实施例中，与驱动晶体管T1的栅极直接连接的阈值补偿晶体管T3和第一复位晶体管T6为金属氧化物半导体薄膜晶体管，即晶体管的沟道材料为金属氧化物半导体材料(如IGZO、AZO等)，金属氧化物半导体薄膜晶体管具有较低的漏电流，可以有助于降低驱动晶体管T1的栅极漏电流。
例如，本公开实施例采用的晶体管可以包括多种结构，如顶栅型、底栅型或者双栅结构。在一些实施例中，与驱动晶体管T1的栅极直接连接的阈值补偿晶体管T3和第一复位晶体管T6为双栅型薄膜晶体管，可以有助于降低驱动晶体管T1的栅极漏电流。
例如，如图5所示，发光控制信号线EML的一部分作为第一发光控制晶体管T4的栅极T40，发光控制信号线EML的一部分作为第二发光控制晶体管T5的栅极T50，第一复位晶体管T6的栅极T60为第一复位控制信号线RT1的一部分，第二复位晶体管T7的栅极T70为第二复位控制信号线RT2的一部分，数据写入晶体管T2的栅极T20为栅线GT的一部分，阈值补偿晶体管T3的栅极T30为栅线GT的一部分。
如图5所示，阈值补偿晶体管T3为双栅晶体管，阈值补偿晶体管T3包括第一沟道T331和第二沟道T332，第一沟道T331和第二沟道T332通过第一导电连接部CP1相连。如图5所示，第一复位晶体管T6为双栅晶体管，第一复位晶体管T6包括第一沟道T631和第二沟道T632，第一沟道T631和第二沟道T632通过第二导电连接部CP2相连。
图6示出了第二导电图案层LY2。例如，第二导电图案层LY2和第一导电图案层LY1之间设置有第二栅绝缘层(第二栅绝缘层GI2，参照图18)。第二导电图案层LY2包括挡块BK、第一初始化信号线INT1、第二初始化信号线INT2和存储电容Cst的第二极Cb。例如，参考图6，第一初始化信号线INT1沿第一方向X延伸，第二初始化信号线INT2沿第一方向X延伸。第一初始化信号线INT1和第二初始化信号线INT2沿第二方向Y排列。如图6所示，第一初始化信号线INT1和第二初始化信号线INT2位于存储电容Cst的第二极Cb的两侧，第一初始化信号线INT1和第二初始化信号线INT2位于挡块BK的两侧，第一初始化信号线INT1和第二初始化信号线INT2之间设有存储电容Cst的第二极Cb和挡块BK。如图6所示，第一初始化信号线INT1、挡块BK、存储电容Cst的第二极Cb和第二初始化信号线INT2沿第二方向Y依次排列。挡块BK与第一电源线VDD1电连接，以使第一电源线VDD1为挡块BK提供恒定的电压。
如图7所示，挡块BK在衬底基板上的正投影与第一导电连接部CP1在衬底基板上的正投影至少部分交叠。即，挡块BK被配置为遮挡阈值补偿晶体管T3的两个沟道之间的第一导电连接部CP1，挡块BK与第一导电连接部CP1形成电容(稳定电容)，以避免阈值补偿晶体管T3产生漏电流，避免影响显示效果。如图7所示，在平面图中，挡块BK和第一导电连接部CP1部分交叠。
如图7所示，在平面图中，第一初始化信号线INT1和第二导电连接部CP2部分交叠，第一初始化信号线INT1和第二导电连接部CP2之间形成电容(稳定电容)，以避免第一复位晶体管T6产生漏电流，避免影响显示效果。
例如，在本公开的实施例中，元件A和元件B部分交叠，可指元件A的一部分与元件B交叠，元件B的一部分与元件A交叠，或者元件A的一部分与元件B的一部分交叠。元件A和元件B为两个不同的元件。
如图7所示，栅线GT沿第一方向X延伸，第一复位控制信号线RT1沿第一方向X延伸，挡块BK位于栅线GT和第一复位控制信号线RT1之间。从而，挡块BK在第二方向Y上的位置得以限定。
如图6和图7所示，挡块BK包括第一部分BKa、第二部分BKb和第三部分BKc，第一部分BKa沿第一方向X延伸，第二部分BKb沿第二方向Y延伸，第三部分BKc沿第一方向X延伸，第一部分BKa和第三部分BKc通过第二部分BKb相连，第一部分BKa和第二部分BKb构成倒T形结构。例如，第三部分BKc呈T字形结构。例如，如图6所示，第一部分BKa、第二部分BKb和第三部分BKc位于同一层，且为一体结构。将在后续介绍图6和图7所示形状的挡块的各个部分的作用。
如图5、图7和图15所示，显示面板包括第一导电结构CDT1，第一导电结构CDT1与驱动晶体管T1的栅极T10相连，第一导电结构CDT1在衬底基板上的正投影与挡块BK在衬底基板上的正投影至少部分交叠，以使得挡块BK屏蔽驱动晶体管的栅信号部PT1(包括驱动晶体管T1的栅极T10和第一导电结构CDT1)与数据线的寄生电容，降低耦合影响，减轻纵向串扰。参考图15和图6，第一导电结构CDT1在衬底基板上的正投影与挡块BK的第三部分BKc在衬底基板上的正投影至少部分交叠。
例如，第一导电结构CDT1的材料与第一导电连接部CP1的材料相同。例如，第一导电结构CDT1与第一导电连接部CP1可由同一膜层经同一工艺制作而成。
例如，第一导电结构CDT1的材料包括半导体材料经掺杂而得的导电材料。例如，第一导电结构CDT1的材料包括多晶硅经掺杂而得的导电材料，但不限于此。
例如，如图5、图7和图15所示，第一导电结构CDT1复用为第一复位晶体管T6的第二极T62，则第一复位晶体管T6的第二极T62在衬底基板上的正投影与挡块BK在衬底基板上的正投影至少部分交叠。在本公开的实施例中，以第一导电结构CDT1作为第一复位晶体管T6的第二极T62为例进行说明。
例如，如图5、图7和图15所示，在平面图中，第一复位晶体管T6的第一极T61与挡块BK部分交叠，即，第一复位晶体管T6的第一极T61在衬底基板上的正投影与挡块BK在衬底基板上的正投影至少部分交叠。这种设置可以增大挡块的面积，使其更好的起到屏蔽作用。
参考图17，为了更好地起到屏蔽作用，屏蔽部CEs在衬底基板上的正投影与第一导电结构CDT1在衬底基板上的正投影至少部分交叠。
参考图5和图17，屏蔽部CEs在衬底基板的上的正投影与第一复位晶体管T6的第二导电连接部CP2在衬底基板的上的正投影部分交叠。例如，参考图5、图14、图15和图17，第一像素单元101a中的屏蔽部CEs在衬底基板的上的正投影与第三像素单元101c中的第一复位晶体管T6的第二导电连接部CP2在衬底基板的上的正投影部分交叠。即，一个像素单元101中的屏蔽部CEs在衬底基板的上的正投影与下一行与该像素单元位于同一列的像素单元中的第一复位晶体管T6的第二导电连接部CP2在衬底基板的上的正投影部分交叠。
参考图14至图16，以图15左上角的挡块BK为例，挡块BK与第二像素单元101b的阈值补偿晶体管T3的第一导电连接部CP1交叠，以形成稳定电容减少漏电流。
如图7所示，挡块BK的与第一导电结构CDT1(第一复位晶体管T6的第二极T62)交叠的部分在衬底基板上的正投影的面积A1大于挡块BK的与第一导电连接部CP1交叠的部分在衬底基板上的正投影的面积A0。即，挡块BK与第一导电结构CDT1的交叠部分在衬底基板上的正投影的面积A1大于挡块BK与第一导电连接部CP1的交叠部分在衬底基板上的正投影的面积A0。
如图10所示，第三导电图案层LY3包括电源连接线VDD0、连接电极CEa、连接电极CEb、连接电极CEc、连接电极CEd(第二连接电极CEd)和连接电极CEe(第一连接电极CEe)。第三导电图案层LY3和第二导电图案层LY2之间设有层间绝缘层(层间绝缘层ILD，参照图18)。
参考图9至图11，电源连接线VDD0通过过孔H2与第一发光控制晶体管T4的第一极T41电连接，电源连接线VDD0通过过孔H3和H30与存储电容Cst的第二极Cb电连接，电源连接线VDD0通过过孔H0与导电块BK电连接。连接电极CEa的一端通过过孔H12与第一初始化信号线INT1电连接，连接电极CEa的另一端通过过孔H11与第一复位晶体管T6的第一极T61相连，进而使得第一复位晶体管T6的第一极T61与第一初始化信号线INT1电连接。连接电极CEb的一端通过过孔H22与第一复位晶体管T6的第二极T62电连接，连接电极CEb的另一端通过过孔H21与驱动晶体管T1的栅极T10(也即存储电容Cst的第一极Ca)电连接，从而使得第一复位晶体管T6的第二极T62与驱动晶体管T1的栅极T10(也即存储电容Cst的第一极Ca)电连接。连接电极CEc的一端通过过孔H32与第二初始化信号线INT2电连接，连接电极CEc的另一端通过过孔H31与第二复位晶体管T7的第一极T71相连，进而使得第二复位晶体管T7的第一极T71与第二初始化信号线INT2电连接。连接电极CEd通过过孔H40与第二发光控制晶体管T5的第二极T52电连接。连接电极CEd可用来与后续形成的连接电极CEf相连，进而与发光元件20的第一电极201(参照图17)电连接。连接电极CEe通过过孔H5与数据写入晶体管T2的第一极T21电连接。连接电极CEe用于与数据线相连。
图14示出了第四导电图案层LY4。第四导电图案层LY4包括数据线DT、连接电极CEf和第一电源线VDD1。第三导电图案层LY3与第四导电图案层LY4之间设有钝化层(钝化层PVX，参照图18)和第一平坦化层(第一平坦化层PLN1，参照图18)。第一电源线VDD1通过贯穿钝化层和第一平坦化层的过孔H6与电源连接线VDD0相连，连接电极CEf通过贯穿钝化层和第一平坦化层的过孔H7与连接电极CEd相连。数据线DT通过通过贯穿钝化层和第一平坦化层的过孔H8与连接电极CEe相连，进而与数据写入晶体管T2的第一极T21电连接。例如，连接电极CEf(第三连接电极CEf)和连接电极CEd(第二连接电极CEd)构成连接元件CE0。例如，发光元件20通过连接元件CE0与像素电路10相连。例如，像素电路10与连接电极CEd(第二连接电极CEd)相连，连接电极CEd(第二连接电极CEd)与连接电极CEf(第三连接电极CEf)相连，连接电极CEf(第三连接电极CEf)与发光元件20相连。
图14示出了第一数据线DT1、第二数据线DT2、第三数据线DT3和第四数据线DT4。图14还示出了第一像素单元101a、第二像素单元101b、第三像素单元101c和第四像素单元101d的位置。
如图14和图16所示，数据线DT沿第二方向Y延伸，第一数据线DT1、第三数据线DT3、第四数据线DT4和第二数据线DT2沿第一方向X排列。第四数据线DT4位于第三数据线DT3和第二数据线DT2之间。第一像素单元101a和第二像素单元101b位于同一行并位于相邻列，第三像素单元101c和第四像素单元101d位于同一行并位于相邻列。第一像素单元101a和第三像素单元101c位于同一列并位于相邻行，第二像素单元101b和第四像素单元101d位于同一列并位于相邻行。如图15所示，数据线DT与栅线GT相互交叉且彼此绝缘。
例如，第一电源线VDD1被配置为向像素电路10提供第一电压信号ELVDD。第一电源线VDD1与挡块BK电连接以为挡块BK提供恒定的电压。第一电源线VDD1连接至第一电源端VDD，存储电容Cst的第二极Cb与第一电源线VDD1相连。例如，存储电容Cst的第二极Cb通过电源连接线VDD0以及第一电源线VDD1与第一电源端VDD相连。图15示出了形成第四导电图案层LY4后的结构的平面图。
例如，第一发光控制晶体管T4的第一极T41通过电源连接线VDD0、第一电源线VDD1(参考图10和图15)与第一电源端VDD相连。
如图5、图7和图15所示，显示面板包括第二导电结构CDT2，挡块BK在衬底基板上的正投影与第二导电结构CDT2在衬底基板上的正投影至少部分交叠，以屏蔽第一数据线DT1上的第一数据信号和第三数据线DT3上的第三数据信号之间的干扰，避免耦合导致的显示异常。例如，在第一像素单元101a和第二像素单元101b中，挡块BK与第二像素单元101b的阈值补偿晶体管T3的第一导电连接部CP1交叠，与第一像素单元101a的第二导电结构CDT2交叠。例如，第二导电结构CDT2与第一导电结构CDT1的材料相同。
如图5、图7和图15所示，数据写入晶体管T2的第一极T21复用为第二导电结构CDT2。在本公开的实施例中，以数据写入晶体管T2的第一极T21用作第二导电结构CDT2为例进行说明，但不限于此。
如图15所示，数据线DT、连接电极CEe和第二导电结构CDT2构成数据信号部PT2。例如，数据线DT、连接电极CEe和第二导电结构CDT2构成同一个节点。例如，数据线DT、连接电极CEe和第二导电结构CDT2上的电位相同或基本相同。即，数据信号部PT2上各位置处的电位相同或基本相同。从而，挡块BK与第二导电结构CDT2交叠，可以屏蔽第一数据线DT1上的第一数据信号和第三数据线DT3上的第三数据信号之间的干扰，避免耦合导致的显示异常。例如，在其他的实施例中，数据线DT和第二导电结构CDT2构成数据信号部PT2，例如，此情况下，数据线DT和第二导电结构CDT2直接相连，例如，数据线DT和第二导电结构CDT2接触。
参考图7，挡块BK的与第二导电结构CDT2(数据写入晶体管T2的第一极T21)交叠的部分在衬底基板上的正投影的面积A2大于挡块BK的与第一导电连接部CP1交叠的部分在衬底基板上的正投影的面积A0。例如，数据线DT通过过孔H8与连接电极CEe相连，进而与第二导电结构CDT2相连。
参考图7，挡块BK的与第一导电结构CDT1交叠的部分在衬底基板上的正投影的面积A1大于挡块BK的与第二导电结构CDT2交叠的部分在衬底基板上的正投影的面积A2。例如，面积A1大于面积A2，面积A2大于面积A0。即，面积A1、面积A2、以及面积A0依次减小，但本公开的实施例不限于此。
参考图13至图15，根据显示面板的各层制作顺序，可以得知，在垂直于衬底基板的方向上，挡块BK位于第二导电结构CDT2(数据写入晶体管T2的第一极T21)和第三数据线DT3之间。
如图15所示，挡块BK在衬底基板上的正投影与第三数据线DT3在衬底基板上的正投影部分交叠，以使得挡块BK屏蔽第一数据线DT1上的第一数据信号和第三数据线DT3上的第三数据信号之间的干扰，避免耦合导致的显示异常。参考图15和图6，挡块BK的第一部分BKa在衬底基板上的正投影与第三数据线DT3在衬底基板上的正投影部分交叠，以使得挡块BK的第一部分BKa屏蔽第一数据线DT1上的第一数据信号和第三数据线DT3上的第三数据信号之间的干扰，避免耦合导致的显示异常。
如图15所示，在平面图中，一个挡块BK对应同一行中的两个像素单元。如图15所示，在平面图中，挡块BK位于第一数据线DT1和第二数据线DT2之间。
如图5、图7和图15所示，数据写入晶体管T2的第一极T21在衬底基板上的正投影与第三数据线DT3在衬底基板上的正投影至少部分交叠。
参考图14至图16，挡块BK向左延伸进入与第二像素单元101b相邻的第一像素单元101a，使得挡块BK具有位于第一数据线DT1和第三数据线DT3之间的部分，以屏蔽第一数据线DT1上的第一数据信号和第三数据线DT3上的第三数据信号之间的干扰，避免耦合导致的显示异常。第一数据线DT1和第三数据线DT3为两条相邻的数据线。
例如，在本公开的实施例中，两个相邻的元件C是指该两个元件C彼此相邻，且其间不设置有元件C，但不排除在两个相邻的元件C之间还设置有除了元件C之外的其他元件。
例如，采用120Hz的驱动方案采用分时写入方式，即数据信号先存储到存储电容中，然后扫描信号开启再写入像素单元中，数据信号之间的干扰会影响数据信号的准确写入，影响显示效果；挡块BK向左延伸起到屏蔽作用的设计可以很好的改善这一问题。
通常技术中，驱动晶体管T1的栅极T10在发光阶段处于浮置(Floating)状态，被存储电容Cst保持，由于栅极与数据线之间的寄生电容的存在，数据信号跳变会耦合到驱动晶体管的栅信号部(第一节点N1)且无法恢复到初始状态，从而出现纵向串扰。
参考图14至图16，挡块BK向右延伸，与第一像素单元101a的第一复位晶体管T6的第二极T62交叠，覆盖第一像素单元101a的驱动晶体管T1的栅极T10上的信号，屏蔽驱动晶体管T1的栅极T10(驱动晶体管的栅信号部)与数据线的寄生电容，降低耦合影响，减轻纵向串扰。
在另一实施例中，调整了显示面板中的连接电极CEf在第二方向Y上的长度，如图16所示，增加连接电极CEf在第二方向Y上的长度。图16所示的连接电极CEf可称作屏蔽部CEs。屏蔽部CEs和连接电极CEd(第二连接电极CEd)构成连接元件CE0。屏蔽部CEs可替换连接电极CEf，无需额外的工艺制作。
参考图10和图11，连接电极CEb的另一端通过过孔H21与驱动晶体管T1的栅极T10(也即存储电容Cst的第一极Ca)电连接，连接电极CEb的一端通过过孔H22与第一复位晶体管T6的第二极T62电连接，连接电极CEb也可称作连接线CL。如图11所示，驱动晶体管T1的栅极T10通过连接线CL与阈值补偿晶体管T3的第二极T32相连。
例如，参考图10和图11，第一导电结构CDT1通过连接线CL与驱动晶体管T1的栅极T10相连。换句话说，驱动晶体管T1的栅极T10通过接线CL与第一导电结构CDT1相连。例如，第一导电结构CDT1的材料与连接线CL的材料不同。例如，连接线CL的材料包括金属。
例如，如图11和图18所示，连接线CL与驱动晶体管T1的栅极T10接触。例如，如图11和图18所示，连接线CL与第一导电结构CDT1接触。即，连接线CL的两端与驱动晶体管T1的栅极T10和第一导电结构CDT1分别接触。
例如，如图11所示，第一导电结构CDT1、连接线CL和驱动晶体管T1的栅极T10构成驱动晶体管T1的栅信号部PT1。从而，挡块BK与第一导电结构CDT1交叠可以屏蔽驱动晶体管的栅信号部与数据线的寄生电容，降低纵向串扰。例如，例如，第一导电结构CDT1、连接线CL和驱动晶体管T1的栅极T10构成同一个节点。例如，第一导电结构CDT1、连接线CL和驱动晶体管T1的栅极T10上的电位相同或基本相同。即，栅信号部PT1上各位置处的电位相同或基本相同。
参考图16和图17，屏蔽部CEs沿第二方向Y延伸。例如，屏蔽部CEs的延伸方向与数据线DT的延伸方向相同。如图20所示，发光元件20通过连接元件CE0与像素电路10相连。在本公开的实施例中，一个部件的延伸方式是指该部件的大体的走向或趋势，并不一定该部件的所有位置都是沿着该延伸方向延伸的。
参考图16和图17，数据线DT与屏蔽部CEs位于同一层，数据线DT与屏蔽部CEs均位于第四导电图案层LY4。数据线DT包括两条相邻数据线DT，屏蔽部CEs位于两条相邻数据线DT之间，屏蔽部CEs在衬底基板BS上的正投影与连接线CL在衬底基板BS上的正投影至少部分交叠。例如，两条相邻数据线DT沿第一方向X排列，数据线DT沿第二方向延伸。参考图16和图17，数据线DT包括第一数据线DT1和第三数据线DT3，第一数据线DT1和第三数据线DT3相邻，在第一方向X上，屏蔽部CEs位于第一数据线DT1和第三数据线DT3之间。在本公开的实施例中，部件A和部件B相邻是指部件A和部件B之间不具有部件A，也不具有部件B。屏蔽部CEs沿第二方向延伸，穿插在两条相邻数据线DT之间，在相邻数据线距离较近的位置，屏蔽效果更明显。本公开的实施例以数据线DT与屏蔽部CEs位于同一层为例进行说明，在其他的实施例中，数据线DT与屏蔽部CEs位于同一层也可以位于不同的层。
在本公开的实施例中，屏蔽部CEs在衬底基板BS上的正投影与连接线CL在衬底基板BS上的正投影至少部分交叠，使得屏蔽部CEs屏蔽驱动晶体管的栅信号部与数据线之间的寄生电容，减轻纵向串扰问题。
例如，采用120Hz的驱动方案采用分时写入方式，即数据信号先存储到存储电容中，然后扫描信号开启再写入像素单元中，数据信号之间的干扰会影响数据信号的准确写入，影响显示效果。在本公开的实施例中，屏蔽部CEs位于两条相邻数据线DT之间，连接线CL在衬底基板BS上的正投影与屏蔽部CEs在衬底基板BS上的正投影至少部分交叠，可以很好的减少耦合影响，改善这一问题。需要说明的是，屏蔽部CEs位于两条相邻数据线DT之间，是描述的屏蔽部CEs的设置位置，屏蔽部CEs位于两条相邻数据线DT之间，但每两条相邻数据线DT之间并一定都设有屏蔽部CEs。如图16和图17所示，第一数据线DT1和第三数据线DT3相邻，屏蔽部CEs位于第一数据线DT1和第三数据线DT3之间，第四数据线DT4和第二数据线DT2相邻，屏蔽部CEs位于第四数据线DT4和第二数据线DT2之间，虽然第三数据线DT3和第四数据线DT4相邻，但其间并没有设置屏蔽部CEs。
例如，如图17所示，为了最大限度的减轻纵向串扰，屏蔽部CEs在衬底基板BS上的正投影大于连接线CL在衬底基板BS上的正投影。例如，屏蔽部CEs在衬底基板BS上的正投影覆盖连接线CL在衬底基板BS上的正投影。例如，在平面图中，屏蔽部CEs覆盖连接线CL。如图17和图18所示，衬底基板BS的主表面为用于制作各个部件的表面，各部件设置在衬底基板BS的主表面上。
例如，为了较大程度地减轻纵向串扰，驱动晶体管T1的栅极T10在衬底基板BS上的正投影与屏蔽部CEs在衬底基板BS上的正投影部分交叠，屏蔽部CEs与驱动晶体管T1的栅极T10的交叠部分的面积小于驱动晶体管T1的栅极T10的面积。
例如，如图17所示，驱动晶体管T1的栅极T10在第一方向X上的尺寸大于屏蔽部CEs在第一方向X上的尺寸；屏蔽部CEs在第二方向Y上的尺寸大于驱动晶体管T1的栅极在第二方向Y上的尺寸。
例如，如图17所示，驱动晶体管T1的栅极T10在第一方向X上从两侧分别超出屏蔽部CEs。
例如，如图17所示，屏蔽部CEs在衬底基板BS上的正投影与栅线GT在衬底基板BS上的正投影交叠。
例如，如图17所示，栅线GT在衬底基板BS的上的正投影与屏蔽部CEs在衬底基板BS的上的正投影部分交叠。
例如，像素单元包括位于同一列且相邻的两个像素单元，两条相邻的数据线DT分别与两个像素单元相连。图16示出了第一像素单元101a、第二像素单元101b、第三像素单元101c和第四像素单元101d的位置。图16示出了第一数据线DT1、第二数据线DT2、第三数据线DT3和第四数据线DT4。参考图16和图17，第一数据线DT1与第一像素单元101a相连，第二数据线DT2与第二像素单元101b相连，第三数据线DT3与第三像素单元101c相连，第四数据线DT4与第四像素单元101d相连。第一数据线DT1被配置为向第一像素单元101a的像素电路提供第一数据信号。第二数据线DT2被配置为向第二像素单元101b的像素电路提供第二数据信号。第三数据线DT3被配置为向第三像素单元101c的像素电路提供第四数据信号。第四数据线DT4被配置为向第四像素单元101d的像素电路提供第四数据信号。
例如，参照图15，挡块BK在衬底基板上的正投影与第四数据线DT4在衬底基板上的正投影部分交叠。
例如，参照图6、图9、图11和图15，以位于第一像素单元101a和第二像素单元101b内的挡块BK为例，挡块BK具有第一边缘E1，第一边缘E1与第四数据线DT4交叠，第一边缘E1与第四数据线DT4之间的夹角θ1大于零并且小于90°。或者说，第一边缘E1与第四数据线DT4的延伸方向之间的夹角θ1大于零并且小于90°。第四数据线DT4的延伸方向为第二方向Y。换句话说，第一边缘E1相对于第四数据线DT4倾斜。这种设置方式利于减小第四数据线DT4与挡块BK的交叠面积，减小寄生电容，避免影响第四像素单元的数据写入速度。
例如，参照图6、图9、图11和图15，以位于第一像素单元101a和第二像素单元101b内的挡块BK为例，挡块BK具有第二边缘E2，第二边缘E2与第三数据线DT3交叠，第二边缘E2与第三数据线DT3之间的夹角θ2大于零并且小于90°。或者说，第二边缘E2与第三数据线DT3的延伸方向之间的夹角θ2大于零并且小于90°。第三数据线DT3的延伸方向为第二方向Y。换句话说，第二边缘E2相对于第三数据线DT3倾斜。这种设置方式利于减小第三数据线DT3与挡块BK的交叠面积，减小寄生电容，避免影响第三像素单元的数据写入速度。
参考图14、图16和图21，第一像素单元101a、第二像素单元101b、第三像素单元101c和第四像素单元101d构成一个重复单元RP。多个重复单元RP可构成阵列。重复单元RP为显示阵列的一个最小重复单元。
在图21中，在同一个像素单元中，第一复位晶体管T6和第二复位晶体管T7连接至同一条复位控制信号线RT，以在相同时刻被输入相同的复位控制信号，但本公开的实施例不限于此。
在其他的实施例中，如图1所示，在同一个像素单元中，也可以第一复位晶体管T6和第二复位晶体管T7分别连接至第一复位控制信号线和第二复位控制信号线，第一复位控制信号线和第二复位控制信号线彼此绝缘以被分别输入信号。此情况下，第一复位晶体管T6和第二复位晶体管T7在不同的时刻被输入信号，如前所述，第一复位晶体管T6在第一复位阶段t1被输入复位控制信号RESET，第二复位晶体管T7在数据写入及阈值补偿和第二复位阶段t2被输入扫描信号SCAN。例如，本级的栅线GT与下一级的复位控制信号线相连。例如，栅线GT和第二复位控制信号线RT2可以电连接以在同一时间输入相同的信号。
例如，如图17所示，第一复位晶体管T6的第二极T62通过连接线CL与驱动晶体管T1的栅极T10相连。如前所述，第一复位晶体管T6的第二极T62与阈值补偿晶体管T3的第二极T32一体形成，从而，阈值补偿晶体管T3的第二极T32与驱动晶体管T1的栅极T10相连。
例如，如图17所示，屏蔽部CEs在衬底基板BS的上的正投影与第一复位晶体管T6的第二极T62在衬底基板BS的上的正投影至少部分交叠。同样，因第一复位晶体管T6的第二极T62与阈值补偿晶体管T3的第二极T32一体形成，屏蔽部CEs在衬底基板BS的上的正投影与阈值补偿晶体管T3的第二极T32在衬底基板BS的上的正投影至少部分交叠。
例如，如图17所示，屏蔽部CEs在衬底基板BS的上的正投影与挡块BK在衬底基板BS的上的正投影不交叠，从而，屏蔽部CEs在第二方向Y上的上端位置得以限定。
例如，参考图9和图17，第一初始化信号线INT1和第二初始化信号线INT2分设在驱动晶体管T1的栅极T10的相对的两侧，屏蔽部CEs在衬底基板BS的上的正投影与第二初始化信号线INT2在衬底基板BS的上的正投影部分交叠。
进一步例如，屏蔽部CEs在衬底基板BS的上的正投影与下一行的像素单元的第二导电连接部CP2在衬底基板BS的上的正投影部分交叠，从而，第二导电连接部CP2与屏蔽部CEs之间形成电容，该电容作为稳定电容，起到减少第一复位晶体管T6的漏电流的作用。
例如，参考图15和图17，屏蔽部CEs与第一初始化信号线INT1在衬底基板BS的上的正投影不交叠。
例如，参考图15，第一复位控制信号线RT1和第二复位控制信号线RT2分设在驱动晶体管T1的栅极T10的相对的两侧，参考图17，第二复位控制信号线RT2在衬底基板BS的上的正投影和屏蔽部CEs在衬底基板BS的上的正投影不交叠。从而，屏蔽部CEs在第二方向Y上的下端位置得以限定。
例如，参考图15和图17，第一复位控制信号线RT1在衬底基板BS的上的正投影和屏蔽部CEs在衬底基板BS的上的正投影不交叠。
例如，参考图15，第一复位控制信号线沿第一方向X延伸，第二复位控制信号线沿第一方向X延伸。
在图14中，每个连接电极CEf与一个发光元件相连，即，每个连接电极CEf对应一个像素单元101。在图16中，每个屏蔽部CEs与一个发光元件相连，即，每个屏蔽部CEs对应一个像素单元101。
例如，参考图5，第一复位晶体管T6的第一栅极T601和第二栅极T602在衬底基板BS上的正投影与第一复位晶体管T6的第一沟道T631和第二沟道T632在衬底基板BS上的正投影分别交叠。
例如，如图11和图13所示，第一电源线VDD1通过电源连接线VDD0与存储电容Cst的第二极Cb相连。
通常技术中，阈值补偿晶体管T3为双栅晶体管，阈值补偿晶体管T3的中间节点(第一导电连接部CP1)会受到扫描信号的跳变扰动，在扫描信号关断瞬间电压增高，向驱动晶体管T1的栅极漏电加剧，会导致闪烁(Flicker)问题。
例如，参考图13和图15，为了减轻阈值补偿晶体管T3的漏电，挡块BK在衬底基板BS上的正投影与第一导电连接部CP1在衬底基板BS上的正投影至少部分交叠。挡块BK与第一导电连接部CP1之间形成稳定电容。增加阈值补偿晶体管T3的中间节点与第一电压信号ELVDD的寄生电容，可以降低扰动量，改善漏电问题。
在衬底基板上形成像素电路，形成图15或图17所示的显示面板，在图15或图17所示的显示面板的基础上，再形成发光元件，得到可以进行显示的显示面板，从而，像素电路比发光元件更靠近衬底基板。如图20所示，像素电路10比发光元件20更靠近所述衬底基板BS。
例如，图18为图17中沿AB线的剖视图。图19示出了发光元件20的第一极201。图17为本公开一实施例提供的显示面板的剖视图。图19中省略了发光元件的第一极201之上的膜层。发光元件20的第一极201以上的各层可参照截面图。当然，发光元件的第一极201的设置位置和形状不限于图19所示，本领域技术人员可以根据需要调整发光元件的第一极201的设置位置和形状。
参考图18和图20，缓冲层BL位于衬底基板BS上，隔离层BR位于缓冲层BL上，晶体管的沟道区、源极和漏极位于隔离层BR上，在晶体管的沟道区、源极和漏极上形成第一栅绝缘层GI1，第一导电图案层LY1位于第一栅绝缘层GI1上，第二栅绝缘层GI2位于第一导电图案层LY1上，第二导电图案层LY2位于第二栅绝缘层GI2上，层间绝缘层ILD位于第二导电图案层LY2上，第三导电图案层LY3位于层间绝缘层ILD上，钝化层PVX位于第一导电图案层LY上，第一平坦化层PLN1位于钝化层PVX上，第四导电图案层LY4位于第一平坦化层PLN1上。
参考图20，第二平坦化层PLN2位于第四导电图案层LY4上，发光元件20的第一极201位于第二平坦化层PLN2上，像素定义层PDL以及隔垫物PS位于第二平坦化层PLN2上，像素定义层PDL具有开口OPN，开口OPN被配置为限定像素单元的发光面积(出光区域，有效发光面积)。隔垫物PS被配置为在形成发光功能层203时支撑精细金属掩膜。
例如，开口OPN为像素单元的出光区域。发光功能层203位于发光元件20的第一极201之上，发光元件20的第二极202位于发光功能层203上，光元件20上设置封装层CPS。封装层CPS包括第一封装层CPS1、第二封装层CPS2以及第三封装层CPS3。例如，第一封装层CPS1和第三封装层CPS3为无机材料层，第二封装层CPS2为有机材料层。例如，第一极201为发光元件20的阳极，第二电极202为发光元件20的阴极，但不限于此。
如图19和图20所示，发光元件20的第一极201通过贯穿第二平坦化层PLN2的过孔H9与屏蔽部CEs(连接电极CEf)相连。
例如，发光元件20包括有机发光二极管。发光功能层203位于第二极202和第一极201之间。第二极202位于第一极201的远离衬底基板BS的一侧，发光功能层203至少包括发光层，还可以包括空穴传输层、空穴注入层，电子传输层、电子注入层至少之一。
如图6和图18所示，存储电容的第二极Cb具有开口OPN1，开口OPN1的设置利于连接电极CEb与驱动晶体管T1的栅极T10相连。
例如，本公开的实施例的像素电路中的晶体管均为薄膜晶体管。例如，第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、第四导电图案层LY4均采用金属材料制作。例如，第一导电图案层LY1和第二导电图案层LY2采用镍、铝等金属材料形成，但不限于此。例如，第三导电图案层LY3和第四导电图案层LY4采用钛、铝等材料形成，但不限于此。例如，第三导电图案层LY3和第四导电图案层LY4分别为Ti/AL/Ti三个子层形成的结构，但不限于此。例如，衬底基板可以采用玻璃基板或聚酰亚胺基板，但不限于此，可根据需要进行选择。例如，第一栅绝缘层GI1、第二栅绝缘层GI2、层间绝缘层ILD、钝化层PVX、第一平坦化层PLN1、第二平坦化层PLN2、像素定义层PDL、隔垫物PS均采用绝缘材料制作。发光元件的第一极201和第二极202的材料可根据需要进行选取。一些实施例中，第一极201可采用透明导电金属氧化物和银至少之一，但不限于此。例如，透明导电金属氧化物包括氧化铟锡(ITO)，但不限于此。例如，第一极201可采用ITO-Ag-ITO三个子层叠层设置的结构。一些实施例中，第二极202可以为低功函的金属，可采用镁和银至少之一，但不限于此。
在本公开的实施例提供的显示面板中，也可以不设置如图6所示的结构的挡块BK，当然，也可以不设置如图16所示的屏蔽部CEs。例如，在一些实施例中，不设置挡块BK，或者设置其他形状或结构的挡块。例如，在一些实施例中，不设置屏蔽部CEs，而是设置如图14所示的连接电极CEf。
本公开的实施例提供的显示面板，可以根据显示面板的结构来进行制作。以下列举一种可行的制作方法，需要说明的是，本公开的实施例提供的显示面板的制作方法不限于下述方法。
结合之前的附图对制作方法进行描述。本公开的实施例提供的显示面板的制作方法，包括如下步骤。
步骤S1、在衬底基板上形成缓冲层BL。
步骤S2、在缓冲层BL上形成隔离层BR。
步骤S3、在隔离层BR上形成半导体图形SCP。
步骤S4、在半导体图形SCP上形成第一栅绝缘层GI1。
步骤S5、在第一栅绝缘层GI1上形成第一导电薄膜，对第一导电薄膜进行构图形成第一导电图案层LY1。
步骤S6、以第一导电图案层LY1为掩模版对半导体图形SCP进行掺杂，形成晶体管的有源层ACT、源极和漏极。
步骤S7、形成第二栅绝缘层GI2。
步骤S8、在第二栅绝缘层GI2上形成第二导电薄膜，对第二导电薄膜进行构图形成第二导电图案层LY2。
步骤S9、在第二导电图案层LY2上形成层间绝缘层ILD。
步骤S10、在第一栅绝缘层GI1、第二栅绝缘层GI2和层间绝缘层ILD至少之一中形成过孔(参照图8)。
步骤S11、在层间绝缘层ILD上形成第三导电薄膜，对第三导电薄膜进行构图形成第三导电图案层LY3。第三导电图案层LY3中的部件分别通过过孔与第二导电图案层LY2中的部件以及晶体管的源极和漏极相连。
步骤S12、形成钝化层PVX和第一平坦化层PLN1。
步骤S13、在钝化层PVX和第一平坦化层PLN1中形成过孔(参照图12)。
步骤S14、在第一平坦化层PLN1上形成第四导电薄膜，对第四导电薄膜进行构图形成第四导电图案层LY4。第四导电图案层LY4中的部件可通过钝化层PVX和第一平坦化层PLN1中的过孔与第三导电图案层LY3中的部件相连。
步骤S15、在第四导电图案层LY4上形成发光元件20的第一极201。
步骤S16、形成像素定义层PDL和隔垫物PS。
步骤S17、形成发光元件20的发光功能层203。
步骤S18、形成发光元件20的第二极202。
步骤S19、形成封装层CPS。
本公开至少一实施例还提供一种显示装置，包括上述任一项显示面板。例如，显示装置包括OLED或包括OLED的高帧频驱动的产品。例如，显示装置包括含有上述显示面板的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。
以上以7T1C的像素电路为例进行说明，本公开的实施例包括但不限于此。需要说明的是，本公开的实施例对像素电路包括的薄膜晶体管的个数以及电容的个数不做限定。例如，在另外的一些实施例中，显示面板的像素电路还可以为包括其他数量的晶体管的结构，如7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。
在本公开的实施例中，位于同一层的元件可由同一膜层经同一构图工艺行程。例如，位于同一层的元件可位于同一个元件的远离衬底基板的表面上。
需要说明的是，为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
在本公开的实施例中，构图或构图工艺可只包括光刻工艺，或包括光刻工艺以及刻蚀步骤，或者可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺是指包括成膜、曝光、显影等工艺过程，利用光刻胶、掩模板、曝光机等形成图形。可根据本公开的实施例中所形成的结构选择相应的构图工艺。
在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (31)

1.一种显示面板，包括：
衬底基板；
像素单元，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述像素电路包括驱动晶体管和阈值补偿晶体管，所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极相连，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连；
第一电源线，被配置为向所述像素电路提供第一电源电压；
挡块，与所述第一电源线电连接；以及
第一导电结构，所述第一导电结构与所述驱动晶体管的栅极相连，
其中，所述阈值补偿晶体管包括第一沟道和第二沟道，所述第一沟道和所述第二沟道通过导电连接部相连；
所述挡块在所述衬底基板上的正投影与所述导电连接部在所述衬底基板上的正投影至少部分交叠；
所述第一导电结构在所述衬底基板上的正投影与所述挡块在所述衬底基板上的正投影至少部分交叠；
所述挡块的与所述第一导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述导电连接部交叠的部分在所述衬底基板上的正投影的面积，
所述像素电路还包括第一复位晶体管，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一导电结构复用为所述第一复位晶体管的第二极，
所述显示面板还包括第一复位控制信号线和第一初始化信号线，其中，所述第一复位晶体管的栅极与所述第一复位控制信号线相连，所述第一复位晶体管的第一极与所述第一初始化信号线相连，所述第一复位晶体管的第一极在所述衬底基板上的正投影与所述挡块在所述衬底基板上的正投影至少部分交叠。
2.根据权利要求1所述的显示面板，其中，所述第一导电结构的材料与所述导电连接部的材料相同。
3.根据权利要求1所述的显示面板，其中，所述第一导电结构的材料包括半导体材料经掺杂而得的导电材料。
4.根据权利要求1所述的显示面板，还包括连接线，其中，所述第一导电结构通过所述连接线与所述驱动晶体管的栅极相连。
5.根据权利要求4所述的显示面板，其中，所述第一导电结构的材料与所述连接线的材料不同。
6.根据权利要求4所述的显示面板，其中，所述连接线与所述驱动晶体管的栅极和所述第一导电结构分别接触。
7.根据权利要求4所述的显示面板，其中，所述第一导电结构、所述连接线和所述驱动晶体管的栅极构成所述驱动晶体管的栅信号部。
8.根据权利要求1-7任一项所述的显示面板，还包括数据线和第二导电结构，其中，所述数据线被配置为向所述像素电路提供数据信号，所述数据线与所述第二导电结构相连，所述挡块在所述衬底基板上的正投影与所述第二导电结构在所述衬底基板上的正投影至少部分交叠。
9.根据权利要求8所述的显示面板，其中，所述挡块的与所述第二导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述导电连接部交叠的部分在所述衬底基板上的正投影的面积。
10.根据权利要求9所述的显示面板，其中，所述挡块的与所述第一导电结构交叠的部分在所述衬底基板上的正投影的面积大于所述挡块的与所述第二导电结构交叠的部分在所述衬底基板上的正投影的面积。
11.根据权利要求8所述的显示面板，其中，所述挡块在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影至少部分交叠。
12.根据权利要求8所述的显示面板，还包括栅线，其中，所述阈值补偿晶体管的栅极与所述栅线相连，所述像素电路还包括数据写入晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述数据写入晶体管的第二极与所述驱动晶体管的第一极相连，所述数据写入晶体管的栅极与所述栅线相连，所述第二导电结构复用为所述数据写入晶体管的第一极。
13.根据权利要求8所述的显示面板，还包括第一连接电极，其中，所述数据线通过所述第一连接电极与所述第二导电结构相连。
14.根据权利要求8所述的显示面板，其中，所述数据线、所述第一连接电极和所述第二导电结构构成数据信号部，或所述数据线和所述第二导电结构构成数据信号部。
15.根据权利要求8所述的显示面板，其中，所述像素单元包括第一像素单元、第二像素单元和第三像素单元，所述第一像素单元和所述第二像素单元在第一方向上相邻，所述第一像素单元和所述第三像素单元在第二方向上相邻，所述第一方向与所述第二方向相交；
所述数据线包括第一数据线、第二数据线和第三数据线，所述第一数据线被配置为向所述第一像素单元的所述像素电路提供第一数据信号；所述第二数据线被配置为向所述第二像素单元的所述像素电路提供第二数据信号，所述第三数据线被配置为向所述第三像素单元的所述像素电路提供第三数据信号，所述第三数据线位于所述第一数据线和所述第二数据线之间；
所述挡块在所述衬底基板上的正投影与所述第三数据线在所述衬底基板上的正投影至少部分交叠。
16.根据权利要求15所述的显示面板，其中，所述挡块位于所述第一数据线和所述第二数据线之间。
17.根据权利要求15所述的显示面板，其中，在垂直于所述衬底基板的方向上，所述挡块位于所述第二导电结构和所述第三数据线之间。
18.根据权利要求15-17任一项所述的显示面板，其中，所述第二导电结构在所述衬底基板上的正投影与所述第三数据线在所述衬底基板上的正投影至少部分交叠。
19.根据权利要求4-7任一项所述的显示面板，还包括连接元件，其中，所述发光元件通过所述连接元件与所述像素电路相连，所述连接元件包括屏蔽部，所述数据线包括两条相邻数据线，所述屏蔽部位于所述两条相邻数据线之间，所述连接线在所述衬底基板上的正投影与所述屏蔽部在所述衬底基板上的正投影至少部分交叠。
20.根据权利要求19所述的显示面板，其中，所述连接元件还包括第二连接电极，所述像素电路与所述第二连接电极相连，所述第二连接电极与所述屏蔽部相连，所述屏蔽部与所述发光元件相连。
21.根据权利要求15-17任一项所述的显示面板，其中，所述像素单元还包括第四像素单元，所述第四像素单元与所述第二像素单元在所述第二方向上相邻，所述第四像素单元与所述第三像素单元在所述第一方向上相邻，
所述数据线还包括第四数据线，所述第四数据线被配置为向第四像素单元的所述像素电路提供第四数据信号，
所述挡块在所述衬底基板上的正投影与所述第四数据线在所述衬底基板上的正投影至少部分交叠。
22.根据权利要求21所述的显示面板，其中，所述挡块具有第一边缘，所述第一边缘与所述第四数据线交叠，所述第一边缘与所述第四数据线之间的夹角大于零并且小于90°。
23.根据权利要求21所述的显示面板，其中，所述挡块具有第二边缘，所述第二边缘与所述第三数据线交叠，所述第二边缘与所述第三数据线之间的夹角大于零并且小于90°。
24.根据权利要求21所述的显示面板，其中，所述第四数据线位于所述第三数据线和所述第二数据线之间。
25.根据权利要求21所述的显示面板，其中，所述第一像素单元、所述第二像素单元、所述第三像素单元和所述第四像素单元构成重复单元。
26.根据权利要求1-7任一项所述的显示面板，其中，所述挡块包括第一部分、第二部分和第三部分，所述第一部分沿第一方向延伸，所述第二部分沿第二方向延伸，所述第三部分沿所述第一方向延伸，所述第一部分和所述第三部分通过所述第二部分相连，所述第一部分和所述第二部分构成倒T形结构。
27.根据权利要求26所述的显示面板，其中，所述第一部分、所述第二部分和所述第三部分位于同一层，且为一体结构。
28.根据权利要求1-7任一项所述的显示面板，其中，所述像素电路还包括存储电容，
所述存储电容的第一极与所述驱动晶体管的栅极相连，所述存储电容的第二极与所述第一电源线相连。
29.根据权利要求28所述的显示面板，还包括第二复位控制信号线和第二初始化信号线，其中，所述像素电路还包括第二复位晶体管，所述第二复位晶体管的栅极与所述第二复位控制信号线相连，所述第二复位晶体管的第一极与所述第二初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一极相连。
30.根据权利要求29所述的显示面板，还包括发光控制信号线，其中，所述像素电路还包括第一发光控制晶体管和第二发光控制晶体管，
所述第一发光控制晶体管的栅极与所述发光控制信号线相连，所述第一发光控制晶体管的第一极与第一电源端相连，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极相连；
所述第二发光控制晶体管的栅极与所述发光控制信号线相连，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极相连，所述第二发光控制晶体管的第二极与所述发光元件的第一极相连。
31.一种显示装置，包括权利要求1-30任一项所述的显示面板。
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