CN113257885B - 显示面板和显示装置 - Google Patents

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Abstract

提供一种显示面板和显示装置。该显示面板，包括：衬底基板；子像素，位于衬底基板上，包括像素电路和发光元件，发光元件包括第一电极、第二电极以及位于第一电极和第二电极之间的发光功能层，第一电极为像素电极，第一电极比第二电极更靠近衬底基板；像素限定层，包括第一开口，像素限定层的第一开口限定发光元件的发光区域；垫块，位于发光元件和像素电路之间；以及第一电源线，被配置为向像素电路提供恒定的第一电压信号，其中，垫块与第一电源线电连接，发光元件的第一电极在衬底基板上的正投影与垫块在衬底基板上的正投影至少部分交叠，像素限定层的第一开口在衬底基板上的正投影与垫块在衬底基板上的正投影至少部分交叠。

Description

显示面板和显示装置
技术领域
本公开至少一实施例涉及一种显示面板和显示装置。
背景技术
随着显示技术的不断发展，有源矩阵型有机发光二极管（Active-Matrix OrganicLight-Emitting Diode，AMOLED）显示技术因其自发光、广视角、高对比度、低功耗、高反应速度等优点已经在手机、平板电脑、数码相机等显示装置上得到越来越多地应用。
发明内容
本公开的至少一实施例涉及一种显示面板和显示装置。
本公开的至少一实施例提供一种显示面板，包括：衬底基板；子像素，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层，所述第一电极为像素电极，所述第一电极比所述第二电极更靠近所述衬底基板，所述发光元件包括发光区域；像素限定层，包括第一开口，所述像素限定层的所述第一开口限定所述发光元件的所述发光区域；垫块，位于所述发光元件和所述像素电路之间；以及第一电源线，被配置为向所述像素电路提供恒定的第一电压信号，其中，所述垫块与所述第一电源线电连接，所述发光元件的所述第一电极在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影至少部分交叠，所述像素限定层的所述第一开口在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影至少部分交叠。
例如，所述衬底基板包括主表面，所述子像素位于所述衬底基板的所述主表面上， 所述发光元件的所述第一电极对应所述发光区域的部分与所述主表面之间的最大距离为 d01，所述发光元件的所述第一电极对应所述发光区域的部分与所述主表面之间的最小距 离为d02，所述最大距离d01和所述最小距离d02的差值为Δd，所述发光区域的面积为A，
Figure 953564DEST_PATH_IMAGE001
，所述子像素包括第一子像素，所述垫块包括第一垫块，所述第一垫块与所述第一子 像素的所述发光区域交叠，所述第一子像素的R0的取值范围为0≦R0≦11.9 ‰。
例如，所述子像素还包括第二子像素，所述垫块还包括第二垫块，所述第二垫块与所述第二子像素的所述发光区域交叠，所述第二子像素的R0的取值范围均为0≦R0≦11.9‰。
例如，显示面板还包括数据线，所述子像素还包括第三子像素和第四子像素，所述数据线被配置为向所述像素电路提供数据信号，所述数据线包括第一数据线和第二数据线，所述第一数据线和所述第二数据线与所述第三子像素的所述发光区域交叠，所述第一数据线和所述第二数据线与所述第四子像素的所述发光区域交叠，所述第一垫块和所述第二垫块在第一方向上排列，所述第一数据线和所述第二数据线在所述第一方向上排列，所述第三子像素和所述第四子像素构成子像素对，所述子像素对的R0的取值范围为0≦R0≦11.9 ‰。
例如，所述第一垫块、所述第一数据线和所述第二数据线、所述第二垫块在所述第一方向上排列。
例如，所述第一子像素的所述发光区域的面积大于所述第三子像素的所述发光区域的面积，并且所述第一子像素的所述发光区域的面积大于所述第四子像素的所述发光区域的面积；所述第二子像素的所述发光区域的面积大于所述第三子像素的所述发光区域的面积，并且所述第二子像素的所述发光区域的面积大于所述第四子像素的所述发光区域的面积。
例如，所述第一子像素和所述第二子像素之一包括蓝色子像素，所述第一子像素和所述第二子像素之另一包括红色子像素，所述第三子像素包括绿色子像素，所述第四子像素包括绿色子像素。
例如，显示面板还包括第一连接块和第二连接块，其中，所述第一垫块和所述第二垫块在第一方向上排列，所述第一连接块和所述第二连接块在第二方向上排列，所述第一方向与所述第二方向相交，所述第一电源线设置为多个，所述第一电源线、所述第一垫块、所述第二垫块为一体结构，相邻的第一电源线通过所述第一连接块和所述第二连接块彼此电连接以形成网状结构。
例如，所述第一垫块、所述第二垫块、所述第一连接块和所述第二连接块彼此电连接。
例如，所述发光元件的所述第一电极与所述垫块的形状均包括多边形，所述发光元件的所述第一电极的多边形的至少一条边平行于所述垫块的所述多边形的至少一条边。
例如，所述第一开口的形状包括多边形，所述第一子像素的所述第一开口的多边形的顶角与所述发光元件的所述第一电极或所述第一垫块的多边形的侧边的中间位置相对设置，所述第二子像素的所述第一开口的多边形的顶角与所述发光元件的所述第一电极或所述第二垫块的多边形的侧边的中间位置相对设置。
例如，所述第一子像素的所述发光元件的第一电极或所述第一垫块的边缘突出所述第一子像素的所述第一开口的顶角的距离≧2.75 μm。
例如，所述第二子像素的所述发光元件的第一电极或所述第二垫块的边缘突出所述第一子像素的所述第一开口的顶角的距离≧5.05 μm。
例如，所述像素限定层的所述第一开口在所述衬底基板上的正投影落入所述垫块在所述衬底基板上的正投影内。
例如，所述第一垫块、所述第二垫块与所述第一电源线为一体结构。
例如，所述像素电路包括驱动晶体管和第一复位晶体管，所述第一复位晶体管被配置为对所述驱动晶体管的栅极进行复位，所述第一复位晶体管包括半导体层，所述第一复位晶体管的所述半导体层在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影部分交叠。
例如，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管被配置为对所述驱动晶体管的阈值电压进行补偿，所述阈值补偿晶体管包括半导体层，所述阈值补偿晶体管的所述半导体层在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影部分交叠。
例如，所述阈值补偿晶体管的所述半导体层和所述第一复位晶体管的所述半导体层包括氧化物半导体材料。
例如，所述阈值补偿晶体管和所述第一复位晶体管至少之一的栅极包括第一栅极和第二栅极，所述第一栅极比所述半导体层更靠近所述衬底基板，所述半导体层比所述第二栅极更靠近所述衬底基板，所述第一栅极在所述衬底基板上的正投影覆盖所述半导体层在所述衬底基板上的正投影，所述第二栅极在所述衬底基板上的正投影覆盖所述半导体层在所述衬底基板上的正投影。
例如，所述半导体层与所述第一栅极之间的距离为d11，所述半导体层和所述第二栅极之间的距离为d12，d11-d12=│Δd12│, 2000Å≦│Δd12│≦2700 Å，并且d11+d12≦5300Å。
例如，所述第一栅极的厚度为h1，所述第二栅极的厚度为h2，所述显示面板还包括层间绝缘层，所述层间绝缘层位于所述第二栅极上，所述层间绝缘层的厚度为h3，像素间距为P，子像素设置为多个，重复单元包括所述多个子像素中的至少三个子像素，所述像素间距为相邻重复单元的中心之间的距离，其中，(h1+ h2+ h3)/P≦14.54 ‰。
例如，所述阈值补偿晶体管和所述第一复位晶体管至少之一的半导体层的起伏区域的坡度角α0与所述第一栅极的坡度角α1，所述第二栅极的坡度角α2，所述坡度角α2大于所述坡度角α1或α0，│α2-α1│=│Δα1│≦6.3 °, │α2-α0│=│Δα2│≦5.5 °。
例如，显示面板还包括第一初始化信号线和第二初始化信号线，其中，所述像素电路还包括第二复位晶体管，所述第一初始化信号线为所述驱动晶体管的栅极的初始化信号线，所述第二初始化信号线为所述发光元件的所述第一电极的初始化信号线，所述第二初始化信号线与所述半导体层的重叠的区域在所述衬底基板上的正投影与所述第一复位晶体管的所述第一栅极和所述第二栅极至少之一在所述衬底基板上的正投影交叠。
例如，所述第一复位晶体管的半导体层和所述阈值补偿晶体管的半导体层通过导电部相连，所述子像素的所述第一开口的沿第一方向延伸的虚拟对角线将所述导电部划分为第一部分和第二部分，所述第一部分具有第一长度L1, 所述第二部分具有第二长度L2，所述第一长度L1小于所述第二长度L2。
例如，所述第一长度L1与所述第二长度L2的比值的范围为0.14~0.27。
例如，所述驱动晶体管的栅极与所述导电部通过第一过孔电连接，所述第一过孔的中心与所述第一复位晶体管的靠近所述第一过孔的所述导电部的边缘的距离为第三长度（L3），所述第一过孔的中心与所述阈值补偿晶体管的靠近所述第一过孔的所述导电部的边缘的距离为第四长度（L4），所述第三长度大于所述第四长度。
例如，所述第三长度与所述第四长度的比值为1.3~2.6。
例如，所述垫块与所述发光元件的第一电极的交叠部分构成第一遮光结构，所述第一遮光结构覆盖所述第一复位晶体管的所述半导体层和所述阈值补偿晶体管的所述半导体层。
例如，所述第一遮光结构覆盖所述第一复位晶体管的第一极和第二极的至少一部分，并且覆盖所述阈值补偿晶体管的第一极和第二极的至少一部分。
例如，显示面板还包括多个触控电极，每个触控电极呈网格状，触控电极包括多条导电线，多条导电线交叉围成多个网格区，所述像素电路还包括数据写入晶体管，所述数据写入晶体管与所述驱动晶体管相连并被配置为向所述像素电路写入数据信号，所述多条导电线中的一部分构成第二遮光结构，所述第二遮光结构在所述衬底基板上的正投影覆盖所述数据写入晶体管的半导体层在所述衬底基板上的正投影。
例如，显示面板还包括数据线，所述数据线与所述数据写入晶体管相连并被配置为提供数据信号，所述数据线的一部分构成第三遮光结构，所述第三遮光结构在所述衬底基板上的正投影覆盖所述数据写入晶体管的半导体层在所述衬底基板上的正投影。
例如，显示面板还包括第一平坦化层和第二平坦化层，其中，所述垫块位于所述第一平坦化层和所述第二平坦化层之间，所述第一平坦化层的平均厚度大于所述垫块的平均厚度，所述第二平坦化层的平均厚度大于所述垫块的平均厚度。
例如，显示面板还包括第一转接电极和第二转接电极，所述像素电路还包括发光控制晶体管，所述发光控制晶体管的第一极通过所述第一转接电极与所述阈值补偿晶体管的第一极相连，所述发光控制晶体管的第二极通过所述第二转接电极与所述发光元件的第一电极相连。
例如，所述第一转接电极和所述第二转接电极均为条形。
例如，所述第二栅极包括叠层设置的第一子层和第二子层，所述第一子层和所述第二子层的材质不同。
例如，所述第一子层比所述第二子层更靠近所述衬底基板，所述第一子层的材质包括氮化钛，所述第二子层的材质包括钼。
例如，所述第一初始化信号线的材料与所述第二初始化信号线的材料至少部分相同。
例如，所述数据线和所述第一电源线位于同一层。
例如，所述第一复位晶体管的所述半导体层和所述阈值补偿晶体管的所述半导体层通过导电部相连，所述驱动晶体管的栅极与所述导电部通过连接电极相连，所述第一电源线在所述衬底基板上的正投影至少覆盖所述连接电极在所述衬底基板上的正投影的一部分。
例如，显示面板还包括还包括复位控制信号线、第一栅线和发光控制信号线，其中，所述复位控制信号线与所述第一复位晶体管的栅极相连，所述第一栅线与所述阈值补偿晶体管的栅极相连，所述发光控制信号线与所述发光控制晶体管的栅极相连，所述复位控制信号线、所述第一栅线、和所述发光控制信号线均沿第一方向延伸，所述复位控制信号线、所述第一栅线、以及所述发光控制信号线沿第二方向排列，所述第一方向与所述第二方向相交。
本公开的至少一实施例还提供一种显示装置，包括上述任一显示面板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种显示面板的像素排布示意图。
图2为一种显示面板中的像素电路驱动发光元件发光的示意图。
图3是一种像素电路的示意图。
图4是一种显示面板的剖视图。
图5为本公开的一实施例提供一种显示面板的布局图。
图6为图5所示的显示面板中的多晶硅半导体层的平面图。
图7为图5所示的显示面板中的第一导电层的平面图。
图8为图5所示的显示面板中的多晶硅半导体层和第一导电层的平面图。
图9为图5所示的显示面板中的第二导电层的平面图。
图10为图5所示的显示面板中的氧化物半导体层的平面图。
图11为图5所示的显示面板中的第三导电层的平面图。
图12为图5所示的显示面板中的氧化物半导体层和第三导电层的平面图。
图13为图5所示的显示面板中的第四导电层的平面图。
图14为图5所示的显示面板中的第五导电层的平面图。
图15A为图5所示的显示面板中的多晶硅半导体层、氧化物半导体层、过孔、第一导电层、第三导电层以及第四导电层的平面图。
图15B为图5所示的显示面板中的第四导电层和第五导电层的平面图。
图15C为图5所示的显示面板中的多晶硅半导体层、氧化物半导体层、过孔、第一导电层、第三导电层以及第四导电层的平面图。
图16为图5所示的显示面板中的过孔的平面图。
图17为图5所示的显示面板中的第一电极层的平面图。
图18为图5所示的显示面板中的像素限定层的平面图。
图19为图5所示的显示面板中的第四导电层、第五导电层、第一电极层、以及像素限定层的平面图。
图20A为本公开的一实施例提供一种显示面板的剖视图。
图20B为本公开的一实施例提供一种显示面板的剖视图。
图21为本公开一实施例提供的显示面板的剖视图。
图22为本公开一实施例提供的显示面板的剖视图。
图23为本公开一实施例提供的显示面板的剖视图。
图24为本公开一实施例提供的显示面板的布局图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在一些显示装置中，像素电路的晶体管中的有源层采用低温多晶硅（LTPS），形成低温多晶硅的像素电路，而对于低温多晶硅的像素电路，在工作时需关注驱动晶体管的栅极的电压稳定性，驱动晶体管的栅极的电压稳定性关系到显示均一性，闪烁（Flicker）等显示质量。
通常的低温多晶硅的像素电路，开关晶体管的漏电流不能满足低频工作的需求，导致补偿能力降低及闪烁等显示问题。
然而，像素电路的晶体管中的有源层采用氧化物半导体的情况下，因用氧化物半导体的晶体管具备磁滞特性好，漏电流低的特点，同时迁移率（Mobility）较低，能够弥补以上不足，故可以采用氧化物半导体的晶体管代替开关晶体管中的低温多晶硅材料，形成低温多晶硅-氧化物的（LTPO）像素电路，实现低漏电，利于提高驱动晶体管的栅极电压的稳定性。
图1为一种显示面板的像素排布示意图。图2为一种显示面板中的像素电路驱动发光元件发光的示意图。如图1所示，显示面板包括多个子像素100。如图2所示，每个子像素100包括像素电路100a和发光元件100b。图1所示的像素排布是指子像素100中的发光元件100b的发光区域的设置位置。
如图1所示，多个子像素100包括第一子像素101、第二子像素102、第三子像素103、以及第四子像素104。例如，如图1所示，第一子像素101、第二子像素102、第三子像素103、以及第四子像素104可构成一个重复单元RP。当然，在其他的实施例中，一个重复单元RP中包含的子像素的个数也可以为其他数值，例如，一个重复单元RP可以包括三个子像素或多于四个子像素，可根据需要而定。例如，一个重复单元RP包括多个子像素中的至少三个子像素。图1仅示意性的给出了一些像素排布的情况，本公开的实施例提供的显示面板中的像素排布不限于图1所示。
图3是一种像素电路的示意图。图3示出了显示面板的一个子像素的像素电路，如图3所示，子像素100包括像素电路100a和发光元件100b。像素电路100a包括六个开关晶体管（T2-T7）、一个驱动晶体管T1和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T2、阈值补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6、以及第二复位晶体管T7。发光元件100b包括第一电极201和第二电极202以及位于第一电极201和第二电极202之间的发光功能层203。例如，发光功能层203包括发光层。例如，发光功能层203还包括电子注入层、电子传输层、空穴传输层、空穴注入层至少之一。例如，第一电极201为阳极，第二电极202为阴极。通常，阈值补偿晶体管T3、第一复位晶体管T6采用双栅薄膜晶体管（Thin Film Transistor，TFT）的方式降低漏电。
如图3所示，显示面板包括栅线GT、数据线DT、第一电源线PL1、第二电源线PL2、发光控制信号线EML、初始化信号线INT、复位控制信号线RST等。例如，复位控制信号线RST包括第一复位控制信号线RST1和第二复位控制信号线RST2。第一电源线PL1配置为向子像素100提供恒定的第一电压信号VDD、第二电源线PL2配置为向子像素100提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。栅线GT配置为向子像素100提供扫描信号SCAN、数据线DT配置为向子像素100提供数据信号DATA（数据电压VDATA）、发光控制信号线EML配置为向子像素100提供发光控制信号EM，第一复位控制信号线RST1配置为向子像素100提供第一复位控制信号RESET1，第二复位控制信号线RST2配置为向子像素100提供扫描信号SCAN。第一初始化信号线INT1配置为向子像素100提供第一初始化信号Vinit1。第二初始化信号线INT2配置为向子像素100提供第二初始化信号Vinit2。例如，第一初始化信号Vinit1和第二初始化信号Vinit2为恒定的电压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此，例如，第一初始化信号Vinit1和第二初始化信号Vinit2可均小于或等于第二电压信号VSS。例如，在一些实施例中，第一初始化信号线INT1和第二初始化信号线INT1相连，均配置为向子像素100提供初始化信号Vinit，即，第一初始化信号线INT1和第二初始化信号线INT2均称作初始化信号线INT，第一初始化信号Vinit1和第二初始化信号Vinit2相等，均为Vinit。
如图3所示，驱动晶体管T1与发光元件100b电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件100b发光。
例如，发光元件100b包括有机发光二极管（OLED），发光元件100b在其对应的像素电路100a的驱动下发出红光、绿光、蓝光，或者白光等。例如，一个重复单元包括多个子像素。一个重复单元可包括出射不同颜色光的多个子像素。例如，一个重复单元包括出射红光的子像素，出射绿光的子像素和出射蓝光的子像素，但不限于此。一个重复单元包括的子像素的个数以及每个子像素的出光情况可根据需要而定。例如，在本公开的实施例中，也可以不设置第四子像素104。
例如，如图3所示，数据写入晶体管T2的栅极T20与栅线GT相连，数据写入晶体管T2的第一极T21与数据线DT相连，数据写入晶体管T2的第二极T22与驱动晶体管T1的第一极T11相连。
例如，如图3所示，像素电路100a还包括阈值补偿晶体管T3，阈值补偿晶体管T3的栅极T30与栅线GT相连，阈值补偿晶体管T3的第一极T31与驱动晶体管T1的第二极T12相连，阈值补偿晶体管T3的第二极T32与驱动晶体管T1的栅极T10相连。
例如，如图3所示，显示面板还包括发光控制信号线EML，像素电路100a还包括第一发光控制晶体管T4和第二发光控制晶体管T5，第一发光控制晶体管T4的栅极T40与发光控制信号线EML相连，第一发光控制晶体管T4的第一极T41与第一电源线PL1相连，第一发光控制晶体管T4的第二极T42与驱动晶体管T1的第一极T11相连；第二发光控制晶体管T5的栅极T50与发光控制信号线EML相连，第二发光控制晶体管T5的第一极T51与驱动晶体管T1的第二极T12相连，第二发光控制晶体管T5的第二极T52与发光元件100b的第一电极201相连。
如图3所示，第一复位晶体管T6与驱动晶体管T1的栅极T10相连，并配置为对驱动晶体管T1的栅极进行复位，第二复位晶体管T7与发光元件100b的第一电极201相连，并配置为对发光元件100b的第一电极201进行复位。第一初始化信号线INT1通过第一复位晶体管T6与驱动晶体管T1的栅极相连。第二初始化信号线INT2通过第二复位晶体管T7与发光元件100b的第一电极201相连。例如，第一初始化信号线INT1和第二初始化信号线INT2相连，以被输入相同的初始化信号，但不限于此，在一些实施例中，第一初始化信号线INT1和第二初始化信号线INT2也可以彼此绝缘，并配置为分别输入信号。
例如，如图3所示，第一复位晶体管T6的第一极T61与第一初始化信号线INT1相连，第一复位晶体管T6的第二极T62与驱动晶体管T1的栅极T10相连，第二复位晶体管T7的第一极T71与第二初始化信号线INT2相连，第二复位晶体管T7的第二极T72与发光元件100b的第一电极201相连。例如，如图3所示，第一复位晶体管T6的栅极T60与第一复位控制信号线RST1相连，第二复位晶体管T7的栅极T70与第二复位控制信号线RST2相连。
如图3所示，第一电源线PL1配置为向像素电路100a提供第一电压信号VDD；像素电路还包括存储电容Cst，存储电容Cst的第一极板Ca与驱动晶体管T1的栅极T10相连，存储电容Cst的第二极板Cb与第一电源线PL1相连。
例如，如图3所示，显示面板还包括第二电源线PL2，第二电源线PL2与发光元件100b的第二极201相连。图3示出了第一节点N1、第二节点N2、第三节点N3和第四节点N4。
图4是一种显示面板的剖视图。如图4所示，显示面板包括位于衬底基板上的像素电路100a，图4中以第二发光控制晶体管T5的第二极T52示出像素电路100a，并未示出像素电路100a的全部结构。如图4所示，转接电极801通过贯穿绝缘层411的过孔VH2与像素电路100a（第二发光控制晶体管T5的第二极T52）相连。发光元件100b的第一电极201通过贯穿绝缘层412的过孔VH1与转接电极801相连。
如图4所示，显示面板还包括像素限定层PDL，像素限定层PDL包括第二开口OPN2，第二开口OPN2限定发光元件的发光区域LMR。如图4所示，发光元件包括发光区域LMR。
图5为本公开的一实施例提供一种显示面板的布局图。图6为图5所示的显示面板中的多晶硅半导体层的平面图。图7为图5所示的显示面板中的第一导电层的平面图。图8为图5所示的显示面板中的多晶硅半导体层和第一导电层的平面图。图9为图5所示的显示面板中的第二导电层的平面图。图10为图5所示的显示面板中的氧化物半导体层的平面图。图11为图5所示的显示面板中的第三导电层的平面图。图12为图5所示的显示面板中的氧化物半导体层和第三导电层的平面图。图13为图5所示的显示面板中的第四导电层的平面图。图14为图5所示的显示面板中的第五导电层的平面图。图15A为图5所示的显示面板中的多晶硅半导体层、氧化物半导体层、过孔、第一导电层、第三导电层以及第四导电层的平面图。图15B为图5所示的显示面板中的第四导电层和第五导电层的平面图。图15C为图5所示的显示面板中的多晶硅半导体层、氧化物半导体层、过孔、第一导电层、第三导电层以及第四导电层的平面图。图16为图5所示的显示面板中的过孔的平面图。图17为图5所示的显示面板中的第一电极层的平面图。图18为图5所示的显示面板中的像素限定层的平面图。图19为图5所示的显示面板中的第四导电层、第五导电层、第一电极层、以及像素限定层的平面图。图20A为本公开的一实施例提供一种显示面板的剖视图。图20B为本公开的一实施例提供一种显示面板的剖视图。
图6示出了多晶硅半导体层SM1，图7示出了第一导电层LY1，图8为多晶硅半导体层SM1和第一导电层LY1的叠层示意图，图9示出了第二导电层LY2，图10示出了氧化物半导体层SM2，图11示出了第三导电层LY3，图12示出了氧化物半导体层SM2和第三导电层LY3的叠层示意图，图13示出了第四导电层LY4，图14示出了第五导电层LY5，图15A为多晶硅半导体层SM1、氧化物半导体层SM2、过孔、以及第四导电层LY4的叠层示意图，图15B示出了第四导电层LY4和第五导电层LY5的叠层示意图，图15C示出了多晶硅半导体层SM1、氧化物半导体层SM2、过孔VH、第一导电层LY1、第一导电层LY3以及第四导电层LY4的平面图，图16示出了过孔VH的平面图，图17示出了第一电极层2010的平面图，图18示出了像素限定层PDL，在图18中，虚线框表示像素限定层PDL中的第一开口OPN1。图19示出了第四导电层LY4、第五导电层LY5、第一电极层2010、以及像素限定层PDL的叠层示意图。在图16中，空心的圆圈表示第四导电层LY4中的部件与对应位置处的导电部件相连的过孔，该导电部件位于多晶硅半导体层SM1、氧化物半导体层SM2、第一导电层LY1、第二导电层LY2、或者第三导电层LY3。在图16中，灰色填充的圆圈表示第五导电层LY5中的部件与对应位置处的导电部件相连的过孔，该导电部件位于第四导电层LY4。
图5示出了驱动晶体管T1的半导体层T14、数据写入晶体管T2的半导体层T24、第一发光控制晶体管T4的半导体层T44、以及第二发光控制晶体管T5的半导体层T54、第二复位晶体管T7的半导体层T74。图12示出了阈值补偿晶体管T3的半导体层T34以及第一复位晶体管T6的半导体层T64。
如图11所示，存储电容的第二极板Cb具有第二开口OPN2，从而利于后续提及的转接电极CE3与驱动晶体管T1的栅极T10相连。
如图5所示，显示面板包括：衬底基板BS、子像素100、像素限定层PDL、垫块300、以及第一电源线PL1。如图5所示，子像素100位于衬底基板BS上，包括像素电路100a和发光元件100b，像素电路100a被配置为驱动发光元件100b。如图20A所示，发光元件100b包括第一电极201、第二电极202以及位于第一电极201和第二电极202之间的发光功能层203，第一电极201为像素电极，第一电极201比第二电极202更靠近衬底基板BS。如图5和图20A所示，像素限定层PDL包括第一开口OPN1，像素限定层PDL的第一开口OPN1限定发光元件100b的发光区域LMR。
如图5、图13、图14、图15B以及图20A所示，垫块300位于发光元件100b和像素电路100a之间。
例如，第一电源线PL1被配置为向像素电路100a提供恒定的第一电压信号，如图5、图13、图14、图15B以及图20A所示，垫块300与第一电源线PL1电连接。如图5所示，发光元件100b的第一电极201在衬底基板BS上的正投影与垫块300在衬底基板BS上的正投影至少部分交叠，像素限定层PDL的第一开口OPN1在衬底基板BS上的正投影与垫块300在衬底基板BS上的正投影至少部分交叠。例如，垫块300为导电垫块300。例如，垫块300由导电材料例如金属制作而成。
在本公开的实施例提供的显示面板中，通过设置垫块300，可以增加位于垫块300的上方的第一电极201的平坦程度，进而提高发光效率，提升显示质量。
例如，如图20A所示，衬底基板BS包括主表面MS，子像素100位于衬底基板BS的主表 面MS上，发光元件100b的第一电极201对应发光区域LMR的部分与主表面MS之间的最大距离 为d01，发光元件100b的第一电极201对应发光区域LMR的部分与主表面MS之间的最小距离 为d02，最大距离d01和最小距离d02的差值为Δd，子像素100的发光区域LMR的面积为A，
Figure 870704DEST_PATH_IMAGE001
。
例如，如图1、图5、图17和图18所示，子像素100包括第一子像素101。例如，图5、图14和图15B所示，垫块300包括第一垫块301，第一垫块301与第一子像素101的发光区域LMR交叠，
例如，第一子像素101的R0的取值范围为0≦R0≦11.9 ‰。因显示面板的第一子像素101的发光元件的下方设置了第一垫块301，从而，可使得R0的取值范围较小，提升第一子像素101的平坦度，提高发光效率，提升显示质量。
例如，如图1、图5、图17和图18所示，子像素100还包括第二子像素102。例如，图5、图14和图15B所示，垫块300还包括第二垫块302，第二垫块302与第二子像素102的发光区域LMR交叠，第二子像素102的R0的取值范围均为0≦R0≦11.9 ‰。因显示面板的第二子像素102的发光元件的下方设置了第二垫块302，从而，可使得R0的取值范围较小，提升第一子像素101的平坦度，提高发光效率，提升显示质量。
例如，如图1、图5、图17和图18所示，子像素100还包括第三子像素103和第四子像素104。
例如，第一子像素101和第二子像素102之一包括蓝色子像素100，第一子像素101和第二子像素102之另一包括红色子像素100，第三子像素103包括绿色子像素100，第四子像素104包括绿色子像素100。本公开的实施例以第一子像素101为红色子像素100，第二子像素102为蓝色子像素100，第三子像素103和第四子像素104均为绿色子像素100为例进行说明。在其他的实施例中，重复单元中的子像素的个数不限于四个，例如，可以为3个或多于四个，可以根据需要设置。在显示面板包括第一子像素101、第二子像素102、第三子像素103、第四子像素104的情况下，第一子像素101、第二子像素102、第三子像素103、第四子像素104的发光颜色也不限于以上描述，可根据需要进行设置。
例如，如图5和图20B所示，显示面板还包括数据线DT，数据线DT被配置为向像素电路提供数据信号，数据线DT包括第一数据线DT1和第二数据线DT2，第一数据线DT1和第二数据线DT2与第三子像素103的发光区域交叠，第一数据线DT1和第二数据线DT2与第四子像素104的发光区域交叠，第一垫块301和第二垫块302在第一方向X上排列，第一数据线DT1和第二数据线DT2在所述第一方向X上排列，第三子像素103和第四子像素104构成子像素对，子像素对的R0的取值范围为0≦R0≦11.9 ‰。对于子像素对，R0公式中的Δd可为第三子像素103或第四子像素104的最大距离d01和最小距离d02的差值，R0公式中的A可为第三子像素103和第四子像素104的面积之和。例如，第一数据线DT1的一部分和第二数据线DT2的一部分可看做是第三子像素103的垫块。例如，第一数据线DT1的一部分和第二数据线DT2的一部分可看做是第四子像素104的垫块。第一数据线DT1的一部分和第二数据线DT2使得子像素对的发光区域的平坦度得以提高，进而提高发光效率，提升显示质量。
例如，如图5所示，数据线DT沿第二方向Y延伸，第一数据线DT1和第二数据线DT2沿第一方向X排列。
例如，图13和图15B所示，显示面板还包括第一连接块303和第二连接块304，第一连接块303与第三子像素103的发光区域LMR交叠，第二连接块304与第四子像素104的发光区域LMR交叠，第一垫块301和第二垫块302在第一方向X上排列，第一连接块303和第二连接块304在第二方向Y上排列，第一方向X与第二方向Y相交。
例如，第一连接块303和第二连接块304具有相对较大的面积，增大了第一电源线PL1和数据线DT之间的交叠电容，增加输出电流的稳定性。例如，在一些实施例中，第一连接块303也可以看做是第三子像素103的垫块，第二连接块304也可以看做是第四子像素104的垫块。
例如，在本公开的实施例中，第一方向X和第二方向Y为平行于衬底基板的主表面的方向，第三方向Z为垂直于衬底基板的主表面的方向。衬底基板的主表面为制作各种元件的表面。图20A中的衬底基板的上表面即为其主表面。例如，第一方向X和第二方向Y相交。进一步例如，第一方向X垂直于第二方向Y。例如，第一方向X为行方向，第二方向Y为列方向。
例如，第三子像素103的最大距离d01和最小距离d02的差值为Δd3，第三子像素103的发光区域LMR的面积为A3，第四子像素104的最大距离d01和最小距离d02的差值为Δd4，第四子像素104的发光区域LMR的面积为A4，
Figure 712758DEST_PATH_IMAGE002
其中，0≦R1≦11.9 ‰。
例如，第一子像素101的发光区域LMR的面积大于第三子像素103的发光区域LMR的面积，并且第一子像素101的发光区域LMR的面积大于第四子像素104的发光区域LMR的面积；第二子像素102的发光区域LMR的面积大于第三子像素103的发光区域LMR的面积，并且第二子像素102的发光区域LMR的面积大于第四子像素104的发光区域LMR的面积。
因第三子像素103的发光区域LMR的面积和第四子像素104的发光区域LMR的面积相对较小，将一个重复单元中的第三子像素103和第四子像素104作为一个子像素对，因在第三子像素103的第一电极的下方设置第一连接块303，在第四子像素104的第一电极的下方设置第二连接块304，使得子像素对的发光区域的平坦度得以提高，进而提高发光效率，提升显示质量。
在本公开的另一实施例提供的显示面板中，包括第一子像素101、第二子像素102 和第三子像素103，而不包括第四子像素104，该情况下，第三子像素103的R0的公式也为
Figure 107968DEST_PATH_IMAGE001
。因第一连接块303设置在第三子像素103的第一电极201的下方，第三子像素103的 R0的取值范围为0≦R0≦11.9 ‰。
例如，如图5所示，第一垫块301、第二垫块302、第一连接块303和第二连接块304彼此电连接。
例如，如图5所示，第一连接块303通过过孔VH3与第一发光控制晶体管T4的第一极T41相连，第一电源线PL1通过过孔VH4与第一连接块303相连。
例如，如图5所示，第二连接块304通过过孔VH5与第一发光控制晶体管T4的第一极T41相连，第一电源线PL1通过过孔VH6与第二连接块304相连。
例如，如图5所示，第一垫块301与第一电源线PL1为一体结构，第二垫块302与第一电源线PL1为一体结构。例如，如图14所示，垫块300可与第一电源线PL1由同一导电薄膜经同一构图工艺形成。
例如，如图5和图13所示，第一连接块303和第二连接块304位于同一层，第一连接块303和第二连接块304由同一导电薄膜经同一构图工艺形成。例如，如图5和图13所示，第一连接块303和第二连接块304位于第四导电层LY4。例如，如图5和图13所示，第一连接块303和第二连接块304沿第二方向Y排列。
例如，如图5所示，第一垫块301和第二垫块302通过第一连接块303和第二连接块304电连接，形成网状结构，以降低第一电源线PL1的面内电阻。
例如，如图5所示，发光元件100b的第一电极201与垫块300的形状均包括多边形，发光元件100b的第一电极201的多边形的至少一条边平行于垫块300的多边形的至少一条边。
例如，如图5和图18所示，第一开口OPN1的形状包括多边形。例如，如图5和图19所示，第一子像素101的第一开口OPN1的多边形的顶角与发光元件100b的第一电极201的多边形的侧边的中间位置相对设置，第二子像素102的第一开口OPN1的多边形的顶角与发光元件100b的第一电极201的多边形的侧边的中间位置相对设置。
例如，如图5、图14和图19所示，第一子像素101的第一开口OPN1的多边形的顶角与第一垫块301的多边形的侧边的中间位置相对设置，第二子像素102的第一开口OPN1的多边形的顶角与第二垫块302的多边形的侧边的中间位置相对设置。
例如，如图5和图19所示，第三子像素103的第一开口OPN1的多边形的顶角与发光元件100b的第一电极201的多边形的顶角相对设置。例如，如图5和图19所示，第四子像素104的第一开口OPN1的多边形的顶角与发光元件100b的第一电极201的多边形的顶角相对设置。
例如，如图5和图19所示，为了提高发光元件的发光效率，第一子像素101的发光元件100b的第一电极201的边缘突出第一子像素101的第一开口OPN1的顶角的距离≧2.75 μm。例如，为了提高发光元件的发光效率，如图5和图19所示，第一垫块301的边缘突出第一子像素101的第一开口OPN1的顶角的距离≧2.75 μm。
例如，如图5和图19所示，为了提高发光元件的发光效率，第二子像素102的发光元件100b的第一电极201的边缘突出第一子像素101的第一开口OPN1的顶角的距离≧5.05 μm。例如，如图5和图19所示，为了提高发光元件的发光效率，第二垫块302的边缘突出第一子像素101的第一开口OPN1的顶角的距离≧5.05 μm。
例如，在一些实施例中，像素限定层PDL的第一开口OPN1在衬底基板BS上的正投影落入垫块300在衬底基板BS上的正投影内。如图5和图19所示，对于第一子像素101，像素限定层PDL的第一开口OPN1在衬底基板BS上的正投影落入第一垫块301在衬底基板BS上的正投影内。如图5和图19所示，对于第二子像素102，像素限定层PDL的第一开口OPN1在衬底基板BS上的正投影的大部分落入第二垫块302在衬底基板BS上的正投影内，在其他的实施例中，对于第二子像素102，像素限定层PDL的第一开口OPN1在衬底基板BS上的正投影落入第二垫块302在衬底基板BS上的正投影内。
在本公开的实施例中，一个元件在衬底基板BS上的正投影落入另一元件在衬底基板BS上的正投影内是指该元件在衬底基板BS上的正投影完全落入该另一元件在衬底基板BS上的正投影内，该元件在衬底基板BS上的正投影完全不超出该另一元件在衬底基板BS上的正投影、或者，该另一元件在衬底基板BS上的正投影覆盖该元件在衬底基板BS上的正投影。
例如，如图3、图5、图12和图15A所示，像素电路100a包括驱动晶体管T1和第一复位晶体管T6，第一复位晶体管T6被配置为对驱动晶体管T1的栅极进行复位。例如，如图5所示，第一复位晶体管T6在衬底基板BS上的正投影与垫块300在衬底基板BS上的正投影部分交叠。
例如，如图5所示，第一复位晶体管T6的半导体层T64在衬底基板BS上的正投影与垫块300在衬底基板BS上的正投影部分交叠。例如，如图5和图12所示，第一子像素101的第一复位晶体管T6的半导体层T64在衬底基板BS上的正投影落入第一垫块301在衬底基板BS上的正投影内。例如，如图5和图12所示，第二子像素102的第一复位晶体管T6的半导体层T64在衬底基板BS上的正投影落入第二垫块302在衬底基板BS上的正投影内。
例如，如图3、图5、图12和图15A所示，像素电路100a还包括阈值补偿晶体管T3，阈值补偿晶体管T3被配置为对驱动晶体管T1的阈值电压进行补偿。例如，如图5所示，阈值补偿晶体管T3在衬底基板BS上的正投影与垫块300在衬底基板BS上的正投影部分交叠。
例如，如图5所示，第一子像素101的阈值补偿晶体管T3在衬底基板BS上的正投影与第一垫块301在衬底基板BS上的正投影部分交叠。例如，如图5所示，第二子像素102的阈值补偿晶体管T3在衬底基板BS上的正投影与第二垫块302在衬底基板BS上的正投影部分交叠。
例如，如图5和图12所示，第一子像素101的阈值补偿晶体管T3的半导体层T34在衬底基板BS上的正投影落入第一垫块301在衬底基板BS上的正投影内。例如，如图5所示，第二子像素102的阈值补偿晶体管T3的半导体层T34在衬底基板BS上的正投影落入第二垫块302在衬底基板BS上的正投影内。
例如，阈值补偿晶体管T3包括半导体层T34，第一复位晶体管T6包括半导体层T64，阈值补偿晶体管T3的半导体层T34和第一复位晶体管T6的半导体层T64包括氧化物半导体材料。
例如，在本公开的实施例提供的显示面板中，除了阈值补偿晶体管T3和第一复位晶体管T6之外的其余晶体管采用多晶硅晶体管。多晶硅晶体管的半导体材料包括多晶硅，多晶硅晶体管的第一极和第二极为导体化的多晶体。多晶硅晶体管的第一极和第二极可以采用第一导电层LY1为掩膜对多晶硅材料的半导体图形进行掺杂，从而，多晶硅材料的半导体图形的被第一导电层LY1覆盖的部分保留半导体特性，形成半导体层，而多晶硅材料的半导体图形的未被第一导电层LY1覆盖的部分被导体化形成晶体管的第一极或第二极。阈值补偿晶体管T3和第一复位晶体管T6可以在形成第三导电层LY3之前完成氧化物半导体层和氧化物半导体层的导体化，对氧化物材料的半导体图形进行氢化处理，可以使得被掩膜覆盖的氧化物半导体层保留半导体特性，而未被掩膜覆盖的氧化物半导体层被导体化，形成晶体管的第一极或第二极。
如图5、图11、图15A和图15C所示，第一初始化信号线INT1包括初始化信号部INT01、初始化信号部INT02、以及初始化信号部INT03，初始化信号部INT01位于第四导电层LY4，初始化信号部INT02和初始化信号部INT03位于第三导电层LY3，初始化信号部INT02、初始化信号部INT01、初始化信号部INT03顺次相连。如图15C所示，初始化信号部INT01通过过孔VH31和过孔VH32与初始化信号部INT03和初始化信号部INT04分别相连，初始化信号部INT01通过过孔VH31和过孔VH32与初始化信号部INT02和初始化信号部INT03分别相连。相邻子像素的初始化信号部INT01通过初始化信号部INT02相连，初始化信号部INT02通过过孔V31和过孔VH33分别与相邻子像素的初始化信号部INT01相连。
如图15C所示，第一初始化信号线INT1通过过孔VH31与第一复位晶体管T6的第一极相连。
图21为本公开一实施例提供的显示面板的剖视图。例如，如图21所示，阈值补偿晶体管T3和第一复位晶体管T6至少之一的栅极T00包括第一栅极GE1和第二栅极GE2，第一栅极GE1比半导体层SM更靠近衬底基板BS，半导体层T04比第二栅极GE2更靠近衬底基板BS，第一栅极GE1在衬底基板BS上的正投影覆盖半导体层T04在衬底基板BS上的正投影，第二栅极GE2在衬底基板BS上的正投影覆盖半导体层T04在衬底基板BS上的正投影。在图21所示的结构为阈值补偿晶体管T3的情况下，栅极T00为阈值补偿晶体管T3的栅极T30，第一极T01为阈值补偿晶体管T3的第一极T31，第二极T02为阈值补偿晶体管T3的第二极T32，半导体层T04为阈值补偿晶体管T3的半导体层。在图21所示的结构为第一复位晶体管T6的情况下，栅极T00为第一复位晶体管T6的栅极T60，第一极T01为第一复位晶体管T6的第一极T61，第二极T02为第一复位晶体管T6的第二极T62，半导体层T04为第一复位晶体管T6的半导体层。
本公开的一些实施例提供的显示面板，氧化物晶体管采用顶、底栅结构降低漏电流。例如，阈值补偿晶体管T3和第一复位晶体管T6均采用顶、底栅结构降低漏电流。
如图21和图11所示，第一复位晶体管T6的第一栅极GE1和第二栅极GE2至少之一与第一复位控制信号线RST1相连，阈值补偿晶体管T3的第一栅极GE1和第二栅极GE2至少之一与栅线GT1相连。
在本公开的实施例中，晶体管采用顶、底栅结构的情况下，即采用第一栅极GE1和第二栅极GE2的情况下，可以将第一栅极GE1和第二栅极GE2均连接至栅线，或者，第一栅极GE1和第二栅极GE2之一与栅线相连，第一栅极GE1和第二栅极GE2之另一浮置。
例如，如图21至图23所示，半导体层T04与第一栅极GE1之间的距离为d11，半导体层T04和第二栅极GE2之间的距离为d12，d11-d12=│Δd12│, 2000Å≦│Δd12│≦2700Å，以利于提高发光元件的第一电极的平坦度。例如，在一些实施例中，为了提高发光元件的平坦度，d11+d12≦5300 Å。
例如，像素间距（pixel pitch）是指相邻的重复单元RP的中心之间的距离。例如，重复单元RP的中心可指该重复单元RP中的子像素的中心构成的图形的中心或重心。在重复单元RP包括第一子像素101、第二子像素102、第三子像素103以及第四子像素104的情况下，重复单元RP的中心可指第一子像素101的中心、第二子像素102的中心、第三子像素103的中心以及第四子像素104的中心构成的图形的中心或重心。例如，如图21所示，第一栅极GE1的厚度为h1，第二栅极GE2的厚度为h2，显示面板还包括层间绝缘层414，层间绝缘层414位于第二栅极GE2上，层间绝缘层414的厚度为h3，像素间距为P，(h1+ h2+ h3)/P≦14.54 ‰，以利于提高发光元件的第一电极的平坦度。如图21所示，半导体层T04被绝缘层413覆盖。半导体层T04位于第一栅极GE1上。
在本公开的实施例中，一个元件的厚度是指该元件在垂直于衬底基板的方向上的尺寸。例如，第一栅极GE1的厚度、层间绝缘层414的厚度、第二栅极GE2的厚度均为最大厚度。
例如，阈值补偿晶体管T3和第一复位晶体管T6至少之一的半导体层T04的起伏区域的坡度角α0与第一栅极GE1的坡度角α1，第二栅极的坡度角α2，坡度角α2大于坡度角α1或坡度角α0，坡度角α0大致等于坡度角α1，│α2-α1│=│Δα1│≦6.3 °, │α2-α0│=│Δα2│≦5.5°，以利于提高发光元件的第一电极的平坦度。
图22为本公开一实施例提供的显示面板的剖视图。例如，如图5和图22所示，显示面板还包括第一初始化信号线INT1和第二初始化信号线INT2，像素电路100a还包括第二复位晶体管T7，第一初始化信号线INT1为驱动晶体管T1的栅极的初始化信号线，第二初始化信号线INT2为发光元件100b的第一电极201的初始化信号线，第二初始化信号线INT2与第一复位晶体管T6的半导体层T04的重叠的区域在衬底基板BS上的正投影与第一复位晶体管T6的第一栅极GE1或第二栅极GE2在衬底基板BS上的正投影交叠，从而，第二初始化信号线INT2对第一复位晶体管T6的半导体层T04起到遮挡作用，避免半导体层受光照或其他膜层的电位的影响。第一复位晶体管T6的半导体层T04（半导体层T64）形成三层遮挡，三层遮挡包括第一栅极GE1、第二栅极GE2以及第二初始化信号线INT2。
例如，如图5和图12所示，第一复位晶体管T6的半导体层T64和阈值补偿晶体管T3的半导体层T34通过导电部CP相连。例如，如图5所示，第一子像素101或第二子像素102的第一开口OPN1的沿第一方向X延伸的虚拟对角线将导电部CP划分为第一部分CP01和第二部分CP02，第一部分CP01比第二部分CP02更靠近阈值补偿晶体管T3的半导体层，第一部分CP01具有第一长度L1, 第二部分CP02具有第二长度L2，第一长度L1小于第二长度L2。例如，第一长度L1与第二长度L2的比值的范围为0.14~0.27。
例如，如图15C所示，驱动晶体管T1的栅极T10与导电部CP通过第一过孔VH11电连接，第一过孔VH11的中心与第一复位晶体管T6的靠近第一过孔VH11的导电部CP的边缘的距离为第三长度L3，第一过孔VH11的中心与阈值补偿晶体管T3的靠近第一过孔VH11的导电部CP的边缘的距离为第四长度L4，第三长度L3大于第四长度L4。例如，第三长度L3与第四长度L4的比值为1.3~2.6。
例如，如图5所示，垫块300在衬底基板上的正投影覆盖第一过孔VH11在衬底基板上的正投影。
例如，如图5和图13所示，转接电极CE3的一端与驱动晶体管T1的栅极T10相连，转接电极CE3的另一端与导电部CP（第一复位晶体管的第二极以及阈值补偿晶体管的第二极）相连。如图15A所示，转接电极CE3的一端通过过孔VH12与驱动晶体管T1的栅极T10相连，转接电极CE3的另一端通过过孔VH11与导电部CP（第一复位晶体管的第二极以及阈值补偿晶体管的第二极）相连。
例如，如图5和图19所示，垫块300与发光元件100b的第一电极201的交叠部分构成第一遮光结构901，第一遮光结构901覆盖第一复位晶体管T6的半导体层T64和阈值补偿晶体管T3的半导体层T34。例如，如图5和图19所示，第一垫块301与第一子像素101的发光元件100b的第一电极201的交叠部分构成第一遮光结构901，第一遮光结构901覆盖第一复位晶体管T6的半导体层T64和阈值补偿晶体管T3的半导体层T34。例如，如图5和图19所示，第二垫块302与第二子像素102的发光元件100b的第一电极201的交叠部分构成第一遮光结构901，第一遮光结构901覆盖第一复位晶体管T6的半导体层T64和阈值补偿晶体管T3的半导体层T34。第一遮光结构901起到进一步的遮挡作用，有利于降低晶体管的漏电流。
例如，如图5所示，第一遮光结构901覆盖第一复位晶体管T6的第一极和第二极的至少一部分，并且覆盖阈值补偿晶体管T3的第一极和第二极的至少一部分。
图24为本公开一实施例提供的显示面板的布局图。例如，如图24所示，显示面板还包括多个触控电极601，每个触控电极601呈网格状，触控电极601包括多条导电线602，多条导电线602交叉围成多个网格区600。例如，如图3、图5和图24所示，像素电路100a还包括数据写入晶体管T2，数据写入晶体管T2与驱动晶体管T1相连并被配置为向像素电路100a写入数据信号，多条导电线602中的一部分构成第二遮光结构902，第二遮光结构902在衬底基板BS上的正投影覆盖数据写入晶体管T2的半导体层T24（如图8所示）在衬底基板BS上的正投影。
例如，如图5和图24所示，显示面板还包括数据线DT，数据线DT与数据写入晶体管T2相连并被配置为提供数据信号，数据线DT的一部分构成第三遮光结构903，第三遮光结构903在衬底基板BS上的正投影覆盖数据写入晶体管T2的半导体层T24（如图8所示）在衬底基板BS上的正投影。
例如，如图20A所示，显示面板还包括第一平坦化层PLN1和第二平坦化层PLN2，垫块300位于第一平坦化层PLN1和第二平坦化层PLN2之间，第一平坦化层PLN1的平均厚度大于垫块300的平均厚度，第二平坦化层PLN2的平均厚度大于垫块300的平均厚度。例如，一个元件的平均厚度可指该元件的厚度的平均值。例如，一个元件的平均厚度可指该元件的最大厚度和最小厚度的平均值。
例如，如图19所示，第一电源线PL1设置为多个，相邻的第一电源线PL1通过第一连接块303或第二连接块304至少之一相连以形成网状结构。
例如，第一连接块303或第二连接块304至少之一在衬底基板BS上的正投影与数据线DT在衬底基板BS上的正投影部分交叠。
例如，如图5所示，显示面板还包括第一转接电极CE1和第二转接电极CE2，像素电路100a还包括第二发光控制晶体管T5，第二发光控制晶体管T5的第一极通过第一转接电极CE1与阈值补偿晶体管T3的第一极相连，第二发光控制晶体管T5的第二极通过第二转接电极CE2与发光元件100b的第一电极201相连。例如，如图13和图14所示，第二转接电极CE2包括转接部CE21和转接部CE22。例如，如图5和图15C所示，转接部CE21通过过孔VH13与第二发光控制晶体管T5的第二极相连，转接部CE22通过过孔VH14与转接部CE21相连。例如，如图5和图15A所示，第一转接电极CE1通过过孔VH15与驱动晶体管T1的第二极（第二发光控制晶体管T5的第一极）相连，第一转接电极CE1通过过孔VH16与阈值补偿晶体管T3的第一极相连。例如，第一转接电极CE1和第二转接电极CE2均为条形。
例如，如图5和图13所示，第四导电层LY4包括转接电极CE4。例如，如图5所示，转接电极CE4通过过孔VH17与数据写入晶体管T2的第一极相连，数据线DT通过过孔VH18与转接电极CE4相连。
例如，如图5所示，第二初始化信号线INT2通过过孔VH7与第二复位晶体管T7的第一极相连。
例如，如图5所示，第一连接块303或第二连接块304通过过孔VH8与存储电容的第二极Cb相连。
图23为本公开一实施例提供的显示面板的剖视图。例如，如图23所示，第二栅极GE2包括叠层设置的第一子层GE21和第二子层GE22，第一子层GE21和第二子层GE22的材质不同。第二栅极GE2采用两个子层，有效避免工艺中对晶体管的沟道区域的性能造成影响。
例如，第一子层GE21比第二子层GE22更靠近衬底基板BS，第一子层GE21的材质包括氮化钛（TiyNx，例如包括Ti2N2和Ti3N4），第二子层GE22的材质包括钼（Mo）。例如，第二栅极GE2采用Mo/Ti合金制作，采用两次干刻工艺制作而成。第一子层GE21和第二栅极GE2可分别刻蚀，在形成第二栅极GE2的刻蚀工艺中，刻蚀气体或刻蚀液中含有氟，而在形成第一子层GE21的刻蚀工艺中，刻蚀气体或刻蚀液中不含有氟，从而可避免氟离子对于半导体层的影响。
例如，第一初始化信号线INT1的材料与第二初始化信号线INT2的材料至少部分相同。在一些实施例中，第一初始化信号线INT1的材料与第二初始化信号线INT2采用相同的材料制成。
例如，如图5和图14所示，数据线DT和第一电源线PL1位于同一层。数据线DT和第一电源线PL均沿第二方向Y延伸。
例如，如图5所示，第一复位晶体管T6的半导体层T64和阈值补偿晶体管T3的半导体层T34通过导电部CP（如图12所示）相连，驱动晶体管T1的栅极T10与导电部CP通过第三转接电极CE3（如图13所示）相连，第一电源线PL1在衬底基板BS上的正投影至少覆盖连接电极在衬底基板BS上的正投影的一部分。
例如，如图5所示，显示面板还包括第一复位控制信号线RST1、第一栅线GT1、第二栅线GT2和发光控制信号线EML，第一复位控制信号线RST1与第一复位晶体管T6的栅极相连，第二复位控制信号线RST2（第二栅线GT2）与第二复位晶体管T7的栅极相连，第一栅线GT1与阈值补偿晶体管T3的栅极相连，发光控制信号线EML与第一发光控制晶体管的栅极相连，并与第二发光控制晶体管的栅极相连，第一复位控制信号线RST1、第二复位控制信号线RST2（第二栅线GT2）、第一栅线GT1和发光控制信号线EML均沿第一方向X延伸，第一复位控制信号线RST1、第二复位控制信号线RST2（第二栅线GT2）、第一栅线GT1、以及发光控制信号线EML沿第二方向Y排列，第一方向X与第二方向Y相交。
例如，图3所示的与数据写入晶体管相连的栅线GT为图5所示的第二栅线GT2，图3所示的与阈值补偿晶体管相连的栅线GT为图5所示的第二栅线GT2。
如图21至图23所示，显示面板还包括缓冲层BL、阻隔层BR、以及绝缘层411。
本公开的实施例提供的显示面板，布局合理，走线和孔的排布合理，且可以提高发光元件的第一电极的平坦度，提升显示效果。
如图5和图20A所示，第一电极201的下方设置大面积的垫块300用于增加第一电极201的平坦度，垫块300设置在第一平坦化层PLN1与第二平坦化层PLN2之间，当第一电极201受到其上方膜层的重力作用或受到外力作用时,产生纵向应变ε，采用如下公式表示：
Figure 984657DEST_PATH_IMAGE003
其中，E为杨氏模量，σ 为纵向应力，v为泊松比，第一平坦化层PLN1, 垫块300, 第 二平坦化层PLN2的平均厚度分别为d1, d2和d3;若包含三层结构, 纵向应变：
Figure 807119DEST_PATH_IMAGE004
若仅包含两层有机层，即，仅包含第一平坦化层PLN1和第二平坦化层PLN2, 纵向 应变：
Figure 74153DEST_PATH_IMAGE005
显然，ε2>ε1，表明有机层夹持无机层的三层结构的应变小于两层有机层的应变。
例如，各晶体管的有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道（半导体层）。例如，沟道具有半导体特性；源极区域和漏极区域在沟道的两侧，并且可掺杂有杂质，并因此具有导电性，可分别作为晶体管的第一极和第二极，晶体管的第一极和第二极之一为源极，晶体管的第一极和第二极之另一为漏极。
例如，用于制作有源层的半导体层（半导体图形）的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体（例如氧化铟镓锌（IGZO）），多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。
如图2所示，发光控制信号线EML的一部分作为第一发光控制晶体管T4的栅极，发光控制信号线EML的一部分作为第二发光控制晶体管T5的栅极，栅线GT的一部分作为第一晶体管T1的栅极，栅线GT的一部分作为第二晶体管T2的栅极，复位控制信号线Rst的一部分作为第四晶体管T4的栅极。
例如，衬底基板BS、缓冲层BL、阻隔层BR、绝缘层411、绝缘层412、绝缘层413、绝缘层414、第一平坦化层PLN1、第二平坦化层PLN2均采用绝缘材料制作。例如，衬底基板BS包括聚酰亚胺等柔性材料，但不限于此。缓冲层BL、阻隔层BR、绝缘层411、绝缘层412、绝缘层413、绝缘层414至少之一采用无机绝缘材料或有机绝缘材料制作。例如，无机绝缘材料包括氧化硅、氮化硅、氮氧化硅等，有机绝缘材料包括树脂，但不限于此。例如，第一平坦化层PLN1、第二平坦化层PLN2可采用有机材料制作，例如，有机材料包括树脂，但不限于此。
例如，第一导电层LY1、第二导电层LY2、第三导电层LY3、第四导电层LY4以及第五导电层LY5均采用金属材料制作，具体的材料可根据需要而定。
在本公开的实施例中，各个单层的图形以及过孔可采用构图工艺制作。例如，形成特定的图形包括形成薄膜，在薄膜上形成光刻胶图形，以光刻胶图形为掩膜版对薄膜进行构图以形成该特定的图形。第一导电层LY1、第二导电层LY2、第三导电层LY3、第四导电层LY4以及第五导电层LY5以及绝缘层中的过孔等均可以采用该方法形成。而对于半导体层SM1，可先形成半导体图形，在半导体图形上形成绝缘层，在绝缘层上形成第一导电层LY1，以第一导电层LY1为掩膜版对半导体图形进行掺杂以形成包括沟道和位于沟道两侧的源极区和漏极区的半导体层SM1。
需要说明的是，本公开的实施例提供的显示面板的子像素的布局不限于图5所示，可在图5的基础上进行变换以形成其他的布局图。以上以子像素为7T1C为例进行说明，但本公开的实施例不限于此。例如，各个子像素101可以包括本领域内的具有7T1C、8T2C或4T1C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制信号线提供的发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。
本公开的实施例以7T1C的像素电路为例进行说明，本公开的实施例包括但不限于此。需要说明的是，本公开的实施例对像素电路包括的薄膜晶体管的个数以及电容的个数不做限定。例如，在另外的一些实施例中，显示面板的像素电路还可以为包括其他数量的晶体管的结构，如7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。当然，显示面板也可以包括小于7个晶体管的像素电路。
本公开至少一实施例提供一种显示装置，包括上述任一显示面板。
例如，显示装置可为有机发光二极管显示装置。显示装置可以为包括有机发光二极管显示器件的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。
需要说明的是，为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件 “上”或“下”，或者可以存在中间元件。
在本公开的实施例中，构图或构图工艺可只包括光刻工艺，或包括光刻工艺以及刻蚀步骤，或者可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺是指包括成膜、曝光、显影等工艺过程，利用光刻胶、掩模板、曝光机等形成图形。可根据本公开的实施例中所形成的结构选择相应的构图工艺。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (50)

1.一种显示面板，包括：
衬底基板；
子像素，位于所述衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层，所述第一电极为像素电极，所述第一电极比所述第二电极更靠近所述衬底基板，所述发光元件包括发光区域；
像素限定层，包括第一开口，所述像素限定层的所述第一开口限定所述发光元件的所述发光区域；
垫块，位于所述发光元件和所述像素电路之间；以及
第一电源线，被配置为向所述像素电路提供恒定的第一电压信号，
其中，所述垫块与所述第一电源线电连接，所述发光元件的所述第一电极在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影至少部分交叠，所述像素限定层的所述第一开口在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影至少部分交叠，
所述子像素包括第一子像素，所述垫块包括第一垫块，所述第一垫块与所述第一子像素的所述发光区域交叠，
所述第一垫块与所述第一电源线为一体结构，
所述第一子像素的所述第一开口在所述衬底基板上的正投影完全落入所述第一垫块在所述衬底基板上的正投影内。
2.根据权利要求1所述的显示面板，其中，所述子像素还包括第二子像素，所述垫块还包括第二垫块，所述第二垫块与所述第二子像素的所述发光区域交叠，所述第二垫块与所述第一电源线为一体结构。
3.根据权利要求2所述的显示面板，其中，所述衬底基板包括主表面，所述子像素位于所述衬底基板的所述主表面上，所述发光元件的所述第一电极对应所述发光区域的部分与所述主表面之间的最大距离为d01，所述发光元件的所述第一电极对应所述发光区域的部分与所述主表面之间的最小距离为d02，所述最大距离d01和所述最小距离d02的差值为Δd，所述发光区域的面积为A，
Figure 531990DEST_PATH_IMAGE001
，所述第一子像素的R0的取值范围为0≦R0≦11.9 ‰。
4.根据权利要求3所述的显示面板，其中，所述第二子像素的R0的取值范围为0≦R0≦11.9 ‰。
5.根据权利要求4所述的显示面板，还包括数据线，其中，所述子像素还包括第三子像素和第四子像素，所述数据线被配置为向所述像素电路提供数据信号，所述数据线包括第一数据线和第二数据线，
所述第一数据线和所述第二数据线与所述第三子像素的所述发光区域交叠，所述第一数据线和所述第二数据线与所述第四子像素的所述发光区域交叠，所述第一垫块和所述第二垫块在第一方向上排列，所述第一数据线和所述第二数据线在所述第一方向上排列，
所述第三子像素和所述第四子像素构成子像素对，所述子像素对的R0的取值范围为0≦R0≦11.9 ‰。
6.根据权利要求5所述的显示面板，其中，所述第一垫块、所述第一数据线、所述第二数据线、所述第二垫块在所述第一方向上排列。
7.根据权利要求5所述的显示面板，其中，所述第一子像素的所述发光区域的面积大于所述第三子像素的所述发光区域的面积，并且所述第一子像素的所述发光区域的面积大于所述第四子像素的所述发光区域的面积；所述第二子像素的所述发光区域的面积大于所述第三子像素的所述发光区域的面积，并且所述第二子像素的所述发光区域的面积大于所述第四子像素的所述发光区域的面积。
8.根据权利要求7所述的显示面板，其中，所述第一子像素和所述第二子像素之一包括蓝色子像素，所述第一子像素和所述第二子像素之另一包括红色子像素，所述第三子像素包括绿色子像素，所述第四子像素包括绿色子像素。
9.根据权利要求2-8任一项所述的显示面板，其中，所述第二子像素的所述第一开口在所述衬底基板上的正投影完全落入所述第二垫块在所述衬底基板上的正投影内。
10.根据权利要求2-8任一项所述的显示面板，还包括第一连接块和第二连接块，其中，所述第一垫块和所述第二垫块在第一方向上排列，所述第一连接块和所述第二连接块在第二方向上排列，所述第一方向与所述第二方向相交，所述第一电源线设置为多个，相邻的第一电源线通过所述第一连接块和所述第二连接块彼此电连接以形成网状结构。
11.根据权利要求8所述的显示面板，其中，所述第一电源线通过过孔与所述第一连接块相连。
12.根据权利要求2-8任一项所述的显示面板，其中，所述发光元件的所述第一电极与所述垫块的形状均包括多边形，所述发光元件的所述第一电极的多边形的至少一条边平行于所述垫块的所述多边形的至少一条边。
13.根据权利要求12所述的显示面板，其中，所述第一开口的形状包括多边形，所述第一子像素的所述第一开口的多边形的顶角与所述发光元件的所述第一电极或所述第一垫块的多边形的侧边的中间位置相对设置，所述第二子像素的所述第一开口的多边形的顶角与所述发光元件的所述第一电极或所述第二垫块的多边形的侧边的中间位置相对设置。
14.根据权利要求12所述的显示面板，其中，所述第一子像素的所述发光元件的第一电极或所述第一垫块的边缘突出所述第一子像素的所述第一开口的顶角的距离≧2.75 μm。
15.根据权利要求12所述的显示面板，其中，所述第二子像素的所述发光元件的第一电极或所述第二垫块的边缘突出所述第一子像素的所述第一开口的顶角的距离≧5.05 μm。
16.根据权利要求1-8任一项所述的显示面板，其中，所述像素电路包括驱动晶体管和第一复位晶体管，所述第一复位晶体管被配置为对所述驱动晶体管的栅极进行复位，所述第一复位晶体管包括半导体层，所述第一复位晶体管的所述半导体层在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影部分交叠。
17.根据权利要求16所述的显示面板，其中，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管被配置为对所述驱动晶体管的阈值电压进行补偿，所述阈值补偿晶体管包括半导体层，所述阈值补偿晶体管的所述半导体层在所述衬底基板上的正投影与所述垫块在所述衬底基板上的正投影部分交叠。
18.根据权利要求17所述的显示面板，其中，所述阈值补偿晶体管的所述半导体层和所述第一复位晶体管的所述半导体层包括氧化物半导体材料。
19.根据权利要求18所述的显示面板，其中，所述阈值补偿晶体管和所述第一复位晶体管至少之一的栅极包括第一栅极和第二栅极，所述第一栅极比所述半导体层更靠近所述衬底基板，所述半导体层比所述第二栅极更靠近所述衬底基板，所述第一栅极在所述衬底基板上的正投影覆盖所述半导体层在所述衬底基板上的正投影，所述第二栅极在所述衬底基板上的正投影覆盖所述半导体层在所述衬底基板上的正投影。
20.根据权利要求19所述的显示面板，其中，所述半导体层与所述第一栅极之间的距离为d11，所述半导体层和所述第二栅极之间的距离为d12，d11-d12=│Δd12│, 2000Å≦│Δd12│≦2700Å，并且d11+d12≦5300 Å。
21.根据权利要求19所述的显示面板，其中，所述第一栅极的厚度为h1，所述第二栅极的厚度为h2，所述显示面板还包括层间绝缘层，所述层间绝缘层位于所述第二栅极上，所述层间绝缘层的厚度为h3，像素间距为P，子像素设置为多个，重复单元包括所述多个子像素中的至少三个子像素，所述像素间距为相邻重复单元的中心之间的距离，其中，(h1+ h2+h3)/P≦14.54 ‰。
22.根据权利要求19所述的显示面板，其中，所述阈值补偿晶体管和所述第一复位晶体管至少之一的半导体层的起伏区域的坡度角α0与所述第一栅极的坡度角α1，所述第二栅极的坡度角α2，所述坡度角α2大于所述坡度角α1或α0，│α2-α1│=│Δα1│≦6.3 °, │α2-α0│=│Δα2│≦5.5 °。
23.根据权利要求19所述的显示面板，还包括第一初始化信号线和第二初始化信号线，其中，所述像素电路还包括第二复位晶体管，所述第一初始化信号线为所述驱动晶体管的栅极的初始化信号线，所述第二初始化信号线为所述发光元件的所述第一电极的初始化信号线，所述第二初始化信号线与所述半导体层的重叠的区域在所述衬底基板上的正投影与所述第一复位晶体管的所述第一栅极和所述第二栅极至少之一在所述衬底基板上的正投影交叠。
24.根据权利要求19所述的显示面板，其中，所述第一复位晶体管的半导体层和所述阈值补偿晶体管的半导体层通过导电部相连，所述子像素的所述第一开口的沿第一方向延伸的虚拟对角线将所述导电部划分为第一部分和第二部分，所述第一部分具有第一长度, 所述第二部分具有第二长度，所述第一长度小于所述第二长度。
25.根据权利要求24所述的显示面板，其中，所述第一长度与所述第二长度的比值的范围为0.14~0.27。
26.根据权利要求24所述的显示面板，其中，所述驱动晶体管的栅极与所述导电部通过第一过孔电连接，所述第一过孔的中心与所述第一复位晶体管的靠近所述第一过孔的所述导电部的边缘的距离为第三长度，所述第一过孔的中心与所述阈值补偿晶体管的靠近所述第一过孔的所述导电部的边缘的距离为第四长度，所述第三长度大于所述第四长度。
27.根据权利要求26所述的显示面板，其中，所述第三长度与所述第四长度的比值为1.3~2.6。
28.根据权利要求18所述的显示面板，其中，所述垫块与所述发光元件的第一电极的交叠部分构成第一遮光结构，所述第一遮光结构覆盖所述第一复位晶体管的所述半导体层和所述阈值补偿晶体管的所述半导体层。
29.根据权利要求28所述的显示面板，其中，所述第一遮光结构覆盖所述第一复位晶体管的第一极和第二极的至少一部分，并且覆盖所述阈值补偿晶体管的第一极和第二极的至少一部分。
30.根据权利要求16所述的显示面板，还包括多个触控电极，其中，每个触控电极呈网格状，触控电极包括多条导电线，所述多条导电线交叉围成多个网格区，所述像素电路还包括数据写入晶体管，所述数据写入晶体管与所述驱动晶体管相连并被配置为向所述像素电路写入数据信号，所述多条导电线中的一部分构成第二遮光结构，所述第二遮光结构在所述衬底基板上的正投影覆盖所述数据写入晶体管的半导体层在所述衬底基板上的正投影。
31.根据权利要求30所述的显示面板，还包括数据线，其中，所述数据线与所述数据写入晶体管相连并被配置为提供数据信号，所述数据线的一部分构成第三遮光结构，所述第三遮光结构在所述衬底基板上的正投影覆盖所述数据写入晶体管的半导体层在所述衬底基板上的正投影。
32.根据权利要求1-8任一项所述的显示面板，还包括第一平坦化层和第二平坦化层，其中，所述垫块位于所述第一平坦化层和所述第二平坦化层之间，所述第一平坦化层的平均厚度大于所述垫块的平均厚度，所述第二平坦化层的平均厚度大于所述垫块的平均厚度。
33.根据权利要求17所述的显示面板，还包括第一转接电极和第二转接电极，其中，所述像素电路还包括发光控制晶体管，所述发光控制晶体管的第一极通过所述第一转接电极与所述阈值补偿晶体管的第一极相连，所述发光控制晶体管的第二极通过所述第二转接电极与所述发光元件的第一电极相连。
34.根据权利要求33所述的显示面板，其中，所述第一转接电极和所述第二转接电极均为条形。
35.根据权利要求19所述的显示面板，其中，所述第二栅极包括叠层设置的第一子层和第二子层，所述第一子层和所述第二子层的材质不同。
36.根据权利要求35所述的显示面板，其中，所述第一子层比所述第二子层更靠近所述衬底基板，所述第一子层的材质包括氮化钛，所述第二子层的材质包括钼。
37.根据权利要求23所述的显示面板，其中，所述第一初始化信号线的材料与所述第二初始化信号线的材料至少部分相同。
38.根据权利要求31所述的显示面板，其中，所述数据线和所述第一电源线位于同一层。
39.根据权利要求18所述的显示面板，其中，所述第一复位晶体管的所述半导体层和所述阈值补偿晶体管的所述半导体层通过导电部相连，所述驱动晶体管的栅极与所述导电部通过连接电极相连，所述第一电源线在所述衬底基板上的正投影至少覆盖所述连接电极在所述衬底基板上的正投影的一部分。
40.根据权利要求33所述的显示面板，还包括复位控制信号线、第一栅线和发光控制信号线，其中，所述复位控制信号线与所述第一复位晶体管的栅极相连，所述第一栅线与所述阈值补偿晶体管的栅极相连，所述发光控制信号线与所述发光控制晶体管的栅极相连，所述复位控制信号线、所述第一栅线、和所述发光控制信号线均沿第一方向延伸，所述复位控制信号线、所述第一栅线、以及所述发光控制信号线沿第二方向排列，所述第一方向与所述第二方向相交。
41.根据权利要求1-8任一项所述的显示面板，其中，所述第一开口在所述衬底基板上的正投影完全落入所述第一电极在所述衬底基板上的正投影内。
42.根据权利要求1所述的显示面板，其中，所述衬底基板包括主表面，所述子像素位于所述衬底基板的所述主表面上，所述发光元件的所述第一电极对应所述发光区域的部分与所述主表面之间的最大距离为d01，所述发光元件的所述第一电极对应所述发光区域的部分与所述主表面之间的最小距离为d02，所述最大距离d01和所述最小距离d02的差值为Δd，所述发光区域的面积为A，
Figure 311727DEST_PATH_IMAGE001
，所述第一子像素的R0的取值范围为0≦R0≦11.9 ‰。
43.根据权利要求42所述的显示面板，其中，所述子像素还包括第二子像素，所述垫块还包括第二垫块，所述第二垫块与所述第二子像素的所述发光区域交叠，
所述第二子像素的R0的取值范围为0≦R0≦11.9 ‰。
44.根据权利要求43所述的显示面板，还包括数据线，其中，所述子像素还包括第三子像素和第四子像素，所述数据线被配置为向所述像素电路提供数据信号，所述数据线包括第一数据线和第二数据线，
所述第一数据线和所述第二数据线与所述第三子像素的所述发光区域交叠，所述第一数据线和所述第二数据线与所述第四子像素的所述发光区域交叠，所述第一垫块和所述第二垫块在第一方向上排列，所述第一数据线和所述第二数据线在所述第一方向上排列，
所述第三子像素和所述第四子像素构成子像素对，所述子像素对的R0的取值范围为0≦R0≦11.9 ‰。
45.根据权利要求44所述的显示面板，其中，所述第一垫块、所述第一数据线和所述第二数据线、所述第二垫块在所述第一方向上排列。
46.根据权利要求44所述的显示面板，其中，所述第一子像素的所述发光区域的面积大于所述第三子像素的所述发光区域的面积，并且所述第一子像素的所述发光区域的面积大于所述第四子像素的所述发光区域的面积；所述第二子像素的所述发光区域的面积大于所述第三子像素的所述发光区域的面积，并且所述第二子像素的所述发光区域的面积大于所述第四子像素的所述发光区域的面积。
47.根据权利要求46所述的显示面板，其中，所述第一子像素和所述第二子像素之一包括蓝色子像素，所述第一子像素和所述第二子像素之另一包括红色子像素，所述第三子像素包括绿色子像素，所述第四子像素包括绿色子像素。
48.根据权利要求43所述的显示面板，还包括第一连接块和第二连接块，其中，所述第一垫块和所述第二垫块在第一方向上排列，所述第一连接块和所述第二连接块在第二方向上排列，所述第一方向与所述第二方向相交，所述第一电源线设置为多个，相邻的第一电源线通过所述第一连接块和所述第二连接块彼此电连接以形成网状结构。
49.根据权利要求43-48任一项所述的显示面板，其中，所述第二子像素的所述第一开口在所述衬底基板上的正投影完全落入所述第二垫块在所述衬底基板上的正投影内。
50.一种显示装置，包括根据权利要求1-49任一项所述的显示面板。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4318451A1 (en) * 2021-09-14 2024-02-07 BOE Technology Group Co., Ltd. Display panel and display device
CN113763874B (zh) * 2021-09-16 2023-09-26 京东方科技集团股份有限公司 显示基板及显示装置
CN113629127B (zh) * 2021-10-14 2022-01-21 北京京东方技术开发有限公司 显示面板和显示装置
CN116018025A (zh) * 2021-10-20 2023-04-25 北京京东方技术开发有限公司 显示基板及显示装置
CN114843329A (zh) * 2022-01-11 2022-08-02 北京京东方技术开发有限公司 显示基板和显示装置
CN116940175A (zh) * 2022-03-30 2023-10-24 京东方科技集团股份有限公司 显示基板
CN117426153A (zh) * 2022-04-27 2024-01-19 京东方科技集团股份有限公司 显示基板和显示装置
CN117042528A (zh) * 2022-04-29 2023-11-10 京东方科技集团股份有限公司 显示面板及显示装置
CN117501343A (zh) * 2022-05-31 2024-02-02 京东方科技集团股份有限公司 显示基板及显示装置
WO2024000317A1 (zh) * 2022-06-29 2024-01-04 京东方科技集团股份有限公司 显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593126A (zh) * 2011-12-30 2012-07-18 友达光电股份有限公司 面板及其制法
CN105023522A (zh) * 2015-06-01 2015-11-04 友达光电股份有限公司 显示面板及其修补方法
CN111384113A (zh) * 2018-12-27 2020-07-07 乐金显示有限公司 有机发光显示设备
CN113056828A (zh) * 2019-07-31 2021-06-29 京东方科技集团股份有限公司 显示基板以及显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593126A (zh) * 2011-12-30 2012-07-18 友达光电股份有限公司 面板及其制法
CN105023522A (zh) * 2015-06-01 2015-11-04 友达光电股份有限公司 显示面板及其修补方法
CN111384113A (zh) * 2018-12-27 2020-07-07 乐金显示有限公司 有机发光显示设备
CN113056828A (zh) * 2019-07-31 2021-06-29 京东方科技集团股份有限公司 显示基板以及显示装置

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Assignee: CHONGQING BOE DISPLAY TECHNOLOGY Co.,Ltd.

Assignor: BOE TECHNOLOGY GROUP Co.,Ltd.|BEIJING BOE TECHNOLOGY DEVELOPMENT Co.,Ltd.

Contract record no.: X2023980034175

Denomination of invention: Display panel and display device

Granted publication date: 20210924

License type: Common License

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