CN114530464A - 阵列基板、显示面板和显示装置 - Google Patents

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Abstract

本申请提供了一种阵列基板、显示面板和显示装置，属于显示技术领域，所要解决的问题是增大驱动晶体管的沟道长度，采用的方案为：阵列基板包括多个像素驱动电路，像素驱动电路至少包括驱动晶体管，阵列基板包括：衬底、半导体层和第一栅导电层，半导体层包括驱动晶体管的有源层图案，第一栅导电层包括驱动晶体管的栅极图案，其中，驱动晶体管的有源层图案包括相连接的第一图案和第二图案，第一图案沿第一方向延伸，第二图案沿第二方向延伸，第一方向和第二方向相交，驱动晶体管的栅极图案与第一图案和第二图案均有交叠，且暴露第一图案和第二图案相连接的位置处；上述阵列基板用于显示面板。

Description

阵列基板、显示面板和显示装置
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板、显示面板和显示装置。
背景技术
目前，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置因其具有自发光、快速响应、宽视角和可制作在柔性衬底上等特点，受到广泛应用，OLED显示装置包括多个子像素，各子像素包括像素驱动电路和发光器件，通过像素驱动电路驱动发光器件发光，从而实现显示。
申请内容
为克服上述现有技术中的缺陷，本申请提供一种阵列基板、显示面板和显示装置，可以增大阵列基板中驱动晶体管沟道长度，提升驱动晶体管的迁移率，将驱动晶体管设置为双栅晶体管，提高驱动晶体管的光电性能。
为达到上述目的，本申请采用如下技术方案：
本申请的第一方面提供了一种阵列基板，所述阵列基板包括多个像素驱动电路，所述像素驱动电路至少包括驱动晶体管，所述阵列基板包括：衬底、设置于所述衬底一侧的半导体层和设置于所述半导体层远离所述衬底一侧的第一栅导电层，所述半导体层包括所述驱动晶体管的有源层图案，所述第一栅导电层包括所述驱动晶体管的栅极图案。其中，所述驱动晶体管的有源层图案包括相连接的第一图案和第二图案，所述第一图案沿第一方向延伸，所述第二图案沿第二方向延伸，所述第一方向和所述第二方向相交，所述驱动晶体管的栅极图案与所述第一图案和所述第二图案均有交叠，且暴露所述第一图案和第二图案相连接的位置处。
本申请通过驱动晶体管的栅极图案与所述第一图案和所述第二图案均有交叠的设置，使得驱动晶体管的沟道长度，为驱动晶体管的栅极图案与所述第一图案交叠形成的沟道长度，和驱动晶体管的栅极图案与第二图案交叠形成的沟道长度之和，提高驱动晶体管的沟道长度，有利于提升驱动晶体管的迁移率，使驱动晶体管的稳定性提高。且驱动晶体管的栅极图案暴露所述第一图案和第二图案相连接的位置处，驱动晶体管为双栅晶体管，提高输出电流的稳定性，且提高了驱动晶体管的光电性能。
在一些实施例中，所述驱动晶体管的栅极图案包括相连接的第三图案和第四图案。所述第三图案和所述第四图案的延伸方向均与所述第一方向平行，所述第三图案沿第一方向的一端与所述第二图案相交叠，所述第三图案沿第一方向的另一端靠近所述第一图案的一侧，与所述第四图案沿第二方向的一侧连接，所述第四图案与所述第一图案相交叠。
在一些实施例中，所述第四图案沿第一方向远离所述第二图案的一端的边界，比所述第三图案沿第一方向远离所述第二图案的一端的边界，远离所述第二图案。
在一些实施例中，所述第一方向和所述第二方向相垂直。
在一些实施例中，所述第三图案和所述第二图案相交叠的部分，沿所述第二方向的尺寸范围为5μm～30μm。所述第四图案和所述第一图案相交叠的部分，沿所述第一方向的尺寸范围为5μm～25μm。
在一些实施例中，所述阵列基板还包括设置于所述第一栅导电层远离所述衬底一侧的第二栅导电层，所述第二栅导电层包括多个恒压图案，所述多个恒压图案被配置为接收恒压信号，其中，所述恒压图案与所述第一图案和第二图案相连接的位置处有交叠。
在一些实施例中，所述像素驱动电路还包括第一复位晶体管和补偿晶体管。所述半导体层还包括所述第一复位晶体管的有源层图案和所述补偿晶体管的有源层图案，所述第一复位晶体管的有源层图案包括依次连接的第五图案、第六图案和第七图案，且所述第五图案和所述第七图案位于所述第六图案沿第二方向的同一侧，所述补偿晶体管的有源层图案包括相连接的第八图案和第九图案，所述第八图案和所述第九图案的延伸方向相交。
所述第一栅导电层还包括多条第一扫描信号线和多条第二扫描信号线，所述第一扫描信号线与所述第五图案和所述第七图案均有交叠，且暴露所述第六图案，所述第二扫描信号线与所述第八图案和所述第九图案均有交叠，且暴露所述第八图案和所述第九图案相连接的位置处。
在一些实施例中，所述第二栅导电层还包括多条第一初始信号线和多条第二初始信号线，所述第一初始信号线与所述第六图案有交叠，所述第二初始信号线与所述第八图案和第九图案相连接的位置处有交叠。
在一些实施例中，所述像素驱动电路还包括写入晶体管、第二复位晶体管、第一发光控制晶体管和第二发光控制晶体管，所述半导体层还包括所述写入晶体管的有源层图案、所述第二复位晶体管的有源层图案、所述第一发光控制晶体管的有源层图案和所述第二发光控制晶体管的有源层图案。所述第一栅导电层还包括多条发光控制信号线和多条第三扫描信号线，所述第二初始信号线与所述写入晶体管的有源层图案有交叠，所述第三扫描信号线与所述第二复位晶体管的有源层图案有交叠，所述发光控制信号线与所述第一发光控制晶体管的有源层图案和所述第二发光控制晶体管的有源层图案有交叠。
在一些实施例中，所述像素驱动电路还包括电容器，所述第一栅导电层还包括所述电容器的第一极板，所述电容器的第一极板作为所述驱动晶体管的栅极图案，所述第二栅导电层还包括所述电容器的第二极板，所述电容器的第二极板为所述恒压图案。
在一些实施例中，所述阵列基板还包括：设置于所述第二栅导电层远离所述衬底的一侧的第一源漏金属层和设置于所述第一源漏金属层远离所述衬底的一侧的第二源漏金属层，所述第一源漏金属层包括多条第一电源信号线，所述第二源漏金属层包括多条第二电源信号线和多条数据线。其中，一条所述第二电源信号线与一条所述第一电源信号线通过过孔连接，且相连接的所述第二电源信号线和所述第一电源信号线在所述衬底上的正投影重叠。
在一些实施例中，所述第二源漏金属层还包括多个平坦图案，所述平坦图案与所述第二电源信号线连接。
本申请的第二方面提供了一种显示面板，所述显示面板包括如上所述的阵列基板。
在一些实施例中，所述显示面板还包括设置于所述阵列基板上的阳极层，所述阳极层包括多个阳极，所述阵列基板包括第二源漏金属层，所述第二源漏金属层包括多个平坦图案，所述多个平坦图案与所述多个阳极对应设置，一个所述阳极在衬底上的正投影与一个所述平坦图案在所述衬底上的正投影重合。
所述显示面板还包括设置于所述阳极层远离所述衬底一侧的发光层，所述发光层包括多个发光部，一个发光部在所述衬底上的正投影落入一个阳极在所述衬底上的正投影内。
本申请的第三方面提供了一种显示装置，所述显示装置包括如上所述的显示面板。
本申请所提供的阵列基板、显示面板和显示装置，其像素电路的驱动晶体管均为双栅晶体管，提高了驱动晶体管的沟道长度，有利于提升驱动晶体管的迁移率，使驱动晶体管的稳定性提高，且提高了输出电流的稳定性和驱动晶体管的光电性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请的一些实施例所提供的显示装置的结构图；
图2为本申请的一些实施例所提供的显示面板的一种结构图；
图3为本申请的一些实施例所提供的显示面板的另一种结构图；
图4为本申请的一些实施例所提供的显示面板的一种截面图；
图5a为一些实施例所提供的半导体层上叠设第一栅导电层后的一种结构图；
图5b为一些实施例所提供的半导体层上叠设第一栅导电层后的另一种结构图；
图6为一些实施例所提供的半导体层上叠设第一栅导电层后的又一种结构图；
图7为本申请的一些实施例所提供的一种像素电路的结构图；
图8为本申请的一些实施例所提供的半导体层的结构图；
图9为本申请的一些实施例所提供的第一栅导电层的结构图；
图10为本申请的一些实施例所提供的半导体层上叠设第一栅导电层后的结构图；
图11为本申请的一些实施例所提供的半导体层上叠设第一栅导电层后的结构图；
图12为本申请的一些实施例所提供的另一种像素电路的结构图；
图13为本申请的一些实施例所提供的半导体层上叠设第一栅导电层后的结构图；
图14为本申请的一些实施例所提供的第二栅导电层的结构图；
图15为本申请的一些实施例所提供的第一栅导电层上叠设第二栅导电层后的结构图；
图16为本申请的一些实施例所提供的第一栅导电层上叠设第二栅导电层后的结构图；
图17为本申请的一些实施例所提供的第二栅导电层上叠设层间介质层后的结构图；
图18为本申请的一些实施例所提供的第二栅导电层上叠设层间介质层后的结构图；
图19为本申请的一些实施例所提供的第一源漏金属层的结构图；
图20为本申请的一些实施例所提供的层间介质层上叠设第一源漏金属层后的结构图；
图21为本申请的一些实施例所提供的层间介质层上叠设第一源漏金属层后的结构图；
图22为本申请的一些实施例所提供的第一源漏金属层上叠设第一平坦化层后的结构图；
图23为本申请的一些实施例所提供的第一源漏金属层上叠设第一平坦化层后的结构图；
图24为本申请的一些实施例所提供的第二源漏金属层的结构图；
图25为本申请的一些实施例所提供的第二源漏金属层上叠设第二平坦化层后的结构图；
图26为本申请的一些实施例所提供的阳极层的结构图；
图27为本申请的一些实施例所提供的第二平坦化层上叠设阳极层后的结构图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一些实施例(some embodiments)”、“示例(example)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。
本文中“被配置为”的使用意味着开放和包容性的语言，其不排除被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本申请的一些实施例提供了一种显示装置，该显示装置例如可以是手机、平板电脑、个人数字助理(personal digital assistant，PDA)、电视机、车载电脑、可穿戴显示设备等，例如可以为手表。如图1所示，显示装置1000可以为手机。本申请实施例对上述显示装置的具体形式不做特殊限制。
在一些示例中，该显示装置也可以为电致发光显示装置或光致发光显示装置。在该显示装置为电致发光显示装置的情况下，电致发光显示装置可以为有机电致发光显示装置(Organic Light-Emitting Diode，简称OLED)或量子点电致发光显示装置(Quantum DotLight Emitting Diodes，简称QLED)。在该显示装置为光致发光显示装置的情况下，光致发光显示装置可以为量子点光致发光显示装置。
显示装置1000包括显示面板100，如图2所示，该显示面板100包括显示区AA(Active Area，简称AA区；也可称为有效显示区)和位于显示区AA至少一侧的周边区BB。其中，显示区AA内设置有多个子像素10和多条信号线，多个子像素10按照指定规则排列设置于显示区AA内。示例性地，多个子像素10排成N行M列。此时，沿水平方向X排列成一排的子像素10称为一行子像素，沿竖直方向Y排列成一排的子像素10称为一列子像素。其中，子像素10是显示面板100内进行画面显示的最小单元，每个子像素10可以显示单一的颜色，例如红色、绿色或蓝色，通过调节不同子像素10的亮度，使得颜色叠加可以实现多种颜色的显示。其中，如图3所示，每个子像素10均包括发光器件50和用于驱动该发光器件50发光的像素驱动电路20。
示例性的，再次参见图3，多条信号线包括多条扫描信号线GL、多条数据线DL、多条发光控制线EL、多条初始信号线Vinit和多条第一电压信号线VDD。示例性地，多条扫描信号线GL、多条初始信号线Vinit和多条发光控制线EL沿水平方向X延伸，多条数据线DL和多条第一电压信号线VDD沿竖直方向Y延伸。多个子像素10、多条扫描信号线GL、多条发光控制线EL、多条数据线DL和多条初始信号线Vinit和多条第一电压信号线VDD均设置于显示区AA。
在一些实施例中，如图4所示，显示面板100包括阵列基板30、发光器件层3和封装层4，其中，阵列基板30中设置有像素驱动电路20所包括的多个晶体管和电容器，发光器件层3包括多个发光器件50。阵列基板30包括：衬底1和多层依次层叠设置于衬底1上的像素电路层2，像素电路层2包括功能层以及位于相邻功能层之间的绝缘层。其中，功能层可以包括半导体层、栅导电层和源漏金属层等，半导体层、栅导电层和源漏金属层用于形成显示面板100中的多个像素驱动电路20，多个像素驱动电路20可以形成于显示面板100的显示区AA。发光器件50则设置于像素驱动电路20远离衬底1的一侧。
其中，像素驱动电路20包括多个晶体管，每个晶体管的有源层位于半导体层201，有源层包括沟道区Sg，每个晶体管的栅极位于第一栅导电层203，其中第一栅导电层203例如包括多条信号线，一条信号线中经过某个晶体管的有源层的部分可以作为该晶体管的栅极，此处的“经过”是二者在衬底1上的正投影有重叠的部分。其中，在制作晶体管时，可以先在衬底1上形成半导体层201，而后在半导体层201远离衬底1的一侧形成第一栅导电层203，第一栅导电层203与半导体层201交叠的位置即为第一栅导电层203“经过”半导体层201的位置，例如，晶体管的栅极与该晶体管的沟道区Sg交叠设置。
其中，需要说明的是，本文中的“正投影”指的是，由垂直于投影面的、相互平行的投射线所产生的投影。
由此可见，像素驱动电路20主要由晶体管构成，因此，晶体管所占空间大小能够决定像素驱动电路20所占空间大小，例如，晶体管所占空间包括在平行于衬底1所在平面的横向区域尺寸和在垂直于衬底1所在平面的方向上的纵向区域尺寸，而纵向区域尺寸主要与阵列基板30所包括的膜层厚度有关，本申请中重点考虑晶体管以及像素驱动电路20在平行于衬底1所在平面的横向区域尺寸，该横向区域尺寸为晶体管在衬底1上的正投影的区域面积，以下将晶体管在衬底1上的正投影的区域面积统称为晶体管的面积，像素驱动电路20的面积以及晶体管沟道的面积同理。
在尺寸相同的显示面板100区域内，子像素10的数量越多，该显示面板100的像素密度(Pixels Per Inch，PPI)越高，从而显示面板100的显示效果越好。子像素10的数量与子像素10的面积有关，即每个子像素10的面积越小，在尺寸相同的区域内，子像素10的数量越多，显示面板200的像素密度(Pixels Per Inch，PPI)越高。
通常情况，在像素驱动电路中的驱动晶体管DTFT(Drive Thin Film Transistor)工作在饱和区的情况下，若驱动晶体管DTFT的沟道较长，则有利于提升驱动晶体管DTFT的迁移率，使驱动晶体管DTFT的稳定性提高。申请人发现，如图5a和图5b所示，相关技术中，像素驱动电路20的驱动晶体管DTFT的沟道一般采用水平直沟道或者纵向直沟道设计。例如，如图5a所示，像素驱动电路20的驱动晶体管DTFT的沟道采用水平直沟道，其沟道长度为长度d1。例如，如图5b所示，像素驱动电路20的驱动晶体管DTFT的沟道采用纵向直沟道，其沟道长度为长度d2，相对于驱动晶体管DTFT的面积，驱动晶体管DTFT的沟道的面积有限，这样设计导致驱动晶体管DTFT的沟道长度较短，会对产品的显示效果产生不良影响。
然而，如图6所示，将驱动晶体管DTFT的沟道设计成“几”字形，驱动晶体管DTFT的沟道长度d3包括“几”字形沟道的轮廓长度的总和，即沟道长度d3为形成“几”字形沟道的5个沟道长度的总和，5个沟道包括依次连接的第一沟道区Sg1、第二沟道区Sg2、第三沟道区Sg3、第四沟道区Sg4和第五沟道区Sg5，沟道长度d3等于第一沟道长度d31、第二沟道长度d32、第三沟道长度d33、第四沟道长度d33和第五沟道长度d35的加和，即d3＝d31+d32+d33+d34+d35，在驱动晶体管所占据的有限区域内，增大了驱动晶体管DTFT的沟道长度。但是，“几”字形沟道对像素空间占有面积大，直接导致DTFT所占据的面积较大，从而导致子像素10所占的空间较大，不利于显示面板100实现高像素密度(Pixels Per Inch，PPI)。在缩小驱动晶体管DTFT所占据的晶体管的面积的条件下，由于“几”字形沟道的拐角J较多，拐角J一般是半导体层201形成的呈90°的拐角，拐角J形成难度较大，存在技术壁垒。
基于上述问题，以下对本申请的方案做具体介绍。
在一些实施例中，本申请中的像素驱动电路20可以为包括2T1C、7T1C、或者6T1C的电路，其中T代表晶体管，位于T前面的数字表示为晶体管的个数，C代表电容器，位于C前面的数字表示为电容器的个数，示例性的，7T1C表示7个晶体管和1个电容器。以下以7T1C模式的像素驱动电路为例做介绍。
如图7所示，像素驱动电路20包括：存储子电路21、驱动子电路22、第一复位子电路23、补偿子电路24、数据写入子电路25、第一发光控制子电路26、第二发光控制子电路27和第二复位子电路28。
驱动子电路22被配置为产生驱动电流。
存储子电路21与驱动子电路22和第一电压信号端VDD电连接；存储子电路21被配置为存储所接收的信号，并保持存储子电路21与驱动子电路22的连接端的电位。
第一复位子电路23与驱动子电路22、第一扫描信号线GL1和第二初始信号线Vinit2电连接；第一复位子电路23被配置为，响应于在第一扫描信号线GL1处接收的第一扫描信号Scan1，将在第二初始信号线Vinit2处接收的第二初始化信号Vini2传输至驱动子电路22。
补偿子电路24与驱动子电路22和第二扫描信号线GL2电连接；补偿子电路24被配置为，响应于在第二扫描信号线GL2处接收的第二扫描信号Scan2，对驱动子电路22进行阈值补偿。
以下称驱动子电路22与存储子电路21、第一复位子电路23和补偿子电路24所共同电连接的节点为第一节点N1。第一复位子电路23能够将第二初始化信号Vini2传输至第一节点N1，以对第一节点N1进行复位。
需要说明的是，在本申请的实施例提供的电路中，节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
示例性的，存储子电路21包括电容器Cst，电容器Cst的第一极板Cst1与第一节点N1电连接，电容器Cst的第二极板Cst2与第一电压信号线VDD电连接。
示例性的，驱动子电路22包括驱动晶体管DTFT，驱动晶体管DTFT包括控制极、第一极和第二极，驱动晶体管DTFT的控制极与第一节点N1电连接。
需要说明的是，本申请晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本申请的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
示例性的，第一复位子电路23包括第一复位晶体管T1，第一复位晶体管T1包括控制极、第一极和第二极，第一复位晶体管T1的控制极与第一扫描信号线GL1电连接，第一复位晶体管T1的第一极与第二初始信号线Vinit2电连接，第一复位晶体管T1的第二极与第一节点N1电连接。
示例性的，补偿子电路24包括补偿晶体管T2，补偿晶体管T2包括控制极、第一极和第二极，补偿晶体管T2的控制极与第二扫描信号线GL2电连接，补偿晶体管T2的第一极与驱动晶体管DTFT的第二极电连接，补偿晶体管T2的第二极与第一节点N1电连接。
以下称补偿晶体管T2的第一极与驱动晶体管DTFT的第二极电连接的节点为第二节点N2。
数据写入子电路25与第二扫描信号线GL2、驱动子电路22和数据线DL电连接，数据写入子电路25被配置为，响应于在第二扫描信号线GL2处接收的第二扫描信号Scan2，将在数据线DL处接收的数据信号Data传输至驱动子电路22。
第一发光控制子电路26与发光控制线EL、第一电压信号线VDD和驱动子电路22电连接，第一发光控制子电路26被配置为，响应于发光控制线EL处接收的发光控制信号EM，将第一电压信号线VDD处接收的第一电压信号传输至驱动子电路22。
以下称驱动子电路22与数据写入子电路25和第一发光控制子电路26电连接的节点为第三节点N3。
示例性的，数据写入子电路25包括写入晶体管T4，写入晶体管T4包括控制极、第一极和第二极，写入晶体管T4的控制极与第二扫描信号线GL2电连接，写入晶体管T4的第一极与数据线DL电连接，写入晶体管T4的第二极与第三节点N3电连接。
第一发光控制子电路26包括第一发光控制晶体管T5，第一发光控制晶体管T5包括控制极、第一极和第二极，第一发光控制晶体管T5的控制极与发光控制线EL电连接，第一发光控制晶体管T5的第一极与第一电压信号线VDD电连接，第一发光控制晶体管T5的第二极与第三节点N3电连接。
第二复位子电路28与第三扫描信号线GL3、第一初始信号线Vinit1和发光器件50电连接，第二复位子电路28被配置为，响应于在第三扫描信号线GL3处接收的第三扫描信号Scan1，将第一初始信号线Vinit1处接收的第一初始化信号Vini1传输至发光器件50，以对发光器件50进行复位。
第二发光控制子电路27与发光控制线EL、驱动子电路22和发光器件50电连接，第二发光控制子电路27被配置为，响应于在发光控制线EL处接收的发光控制信号EM，接收驱动子电路22输出的驱动信号，并将驱动信号传输至发光器件50，以控制至发光器件50发光。
在一些示例中，第二复位子电路28和第二发光控制子电路27均与发光器件50的阳极耦接，发光器件50的阴极与第二电压信号线VSS电连接。
以下称发光器件50与第二复位子电路28、第二发光控制子电路27电连接的节点为第四节点N4。
示例性的，第二复位子电路28包括第二复位晶体管T7，第二复位晶体管T7包括控制极、第一极和第二极，第二复位晶体管T7的控制极与第三扫描信号线GL3电连接，第二复位晶体管T7的第一极与第一初始信号线Vinit1电连接，第二复位晶体管T7的第二极与第四节点N4电连接。
第二发光控制子电路27包括第二发光控制晶体管T6，第二发光控制晶体管T6包括控制极、第一极和第二极，第二发光控制晶体管T6的控制极与发光控制线EL电连接，第二发光控制晶体管T6的第一极与第二节点N2电连接，第二发光控制晶体管T6的第二极与第四节点N4电连接。
在一些实施例中，上述各子电路所包括的晶体管的导通/截止类型均相同，示例性地，上述驱动晶体管DTFT、第一复位晶体管T1、补偿晶体管T2、写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7均为P型晶体管或者N型晶体管，例如，上述晶体管均为低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin FilmTransistor)。其中，N型晶体管在栅极接收到高电压信号的情况下导通，而P型晶体管在栅极接收到低电压信号的情况下导通。需要说明的是，上述提到的“高电压信号”和“低电压信号”是通俗说法，一般来说，N型晶体管的导通条件为栅源电压差大于其阈值电压，即N型晶体管的栅极电压大于其源极电压与其阈值电压之和，N型晶体管的阈值电压为正值，则称使得N型晶体管导通的栅极电压信号为高电压信号，P型晶体管的导通条件为栅源电压差的绝对值大于其阈值电压，P型晶体管的阈值电压为负值，即P型晶体管的栅极电压小于其源极电压与其阈值电压之和，则称使得P型晶体管导通的栅极电压信号为低电压信号，“高电压信号”和“低电压信号”中的高低是相对基准电压(例如0V)来说的。本申请以上述晶体管均为N型晶体管为例进行说明。
以下介绍阵列基板30所包括的各膜层结构。
在一些实施例中，再次参见图4，阵列基板30的衬底1可以为单层结构也可以为多层结构。例如，如图4所示，该衬底1可包括依次层叠设置的柔性基层101和缓冲层102。又例如，衬底1可以包括交替设置的多个柔性基层101和多个缓冲层102。其中，柔性基层101的材料包括聚酰亚胺，缓冲层102的材料可包括氮化硅和/或氧化硅，以达到阻水氧和阻隔碱性离子的效果。
像素电路层2包括依次层叠设置在衬底1上的半导体层201、第一栅绝缘层202、第一栅导电层203、第二栅绝缘层204、第二栅导电层205、层间介质层206、第一源漏金属层207、钝化层208、第一平坦化层209、第二源漏金属层210和第二平坦化层220。
可选的，源漏金属层可以只有一层(例如只有第一源漏金属层207或只有第二源漏金属层210)，相应的，平坦化层只有一层(例如只有第一平坦化层209或只有第二平坦化层220)。
像素电路层2包括多个像素驱动电路20，每个子像素10对应包括一个像素驱动电路20。
每个像素驱动电路20设置有多个晶体管和多个电容器Cst。图4中仅示例性示出了其中一个晶体管和对应的一个电容器Cst。
晶体管包括控制极、第一极、第二极以及有源层，其中，晶体管的控制极位于第一栅导电层203，晶体管的第一极和第二极位于第一源漏金属层207。晶体管的有源层位于半导体层201。
电容器Cst包括第一极板Cst1和第二极板Cst2，其中，第一极板Cst1位于第一栅导电层203，第二极板Cst2位于第二栅导电层205。
发光器件层3包括依次设置在像素电路层2远离衬底1一侧的阳极层301、像素界定层302、发光层303以及阴极层304。
发光器件层3设置有多个发光器件50。发光器件50包括位于阳极层301的阳极、位于阴极层304的阴极以及位于发光层303的发光图案。其中，位于阴极层304的阴极被配置为传输低电平电压。
示例性的，发光层303除包括发光图案外，还包括电子传输层(electiontransporting layer，简称ETL)、电子注入层(election injection layer，简称EIL)、空穴传输层(hole transporting layer，简称HTL)以及空穴注入层(hole injection layer，简称HIL)中的一层或多层。
示例性的，发光器件50的阳极可以与晶体管第一极或者第二极电连接。
封装层4可以包括远离衬底1依次层叠设置的第一封装子层401、第二封装子层402和第三封装子层403。示例性的，第一封装子层401和第三封装子层403的材料包括无机材料，第二封装子层402的材料包括有机材料。第一封装子层401和第三封装子层403具有阻隔水汽和氧气的作用，而第二封装子层402具有一定的柔性和吸收水汽的作用等。
上述内容介绍了显示面板100的膜层分布，下面介绍显示面板100的版图结构。需要说明的是，图8～图11、图13～图27仅示出了阵列基板30所包括的各功能层，各功能层包括功能图案，相邻两个功能层之间的绝缘膜层没有示出，绝缘膜层例如为栅极绝缘层等，示例性地，绝缘膜层为覆盖阵列基板30的整个区域的完整膜层。
如图8～图11、图13～图27所示，显示面板100包括层叠设置的具有图案的膜层，形成如图12所示出的等效电路图中的各个晶体管。
在一些实施例中，阵列基板30包括多个像素驱动电路20，如图7和图12所示，像素驱动电路20包括驱动晶体管DTFT，具体如上所述，此处不再赘述。
在一些实施例中，阵列基板30包括衬底1，以及设置于衬底1一侧的半导体层201，如图8和图10所示，半导体层201包括驱动晶体管DTFT的有源层图案211。
示例性的，半导体层201的材料包括低温多晶硅。
在一些实施例中，阵列基板30还包括设置于半导体层201远离衬底1一侧的第一栅导电层203，如图9和图10所示，第一栅导电层203包括驱动晶体管DTFT的栅极图案231。
示例性地，半导体层201和第一栅导电层203之间设置有第一栅绝缘层202(参照图4所示)，第一栅绝缘层202可以由氧化硅(SiO2)制成。
在一些示例中，如图11所示，驱动晶体管DTFT的有源层图案211包括相连接的第一图案211a和第二图案211b，第一图案211a沿第一方向X延伸，第二图案211b沿第二方向Y延伸，第一方向X和第二方向Y相交，驱动晶体管DTFT的栅极图案231与第一图案211a和第二图案211b均有交叠，且暴露第一图案211a和第二图案211b相连接的位置处211c。
在一些示例中，再次参见图11，第一方向X和第二方向Y相垂直，第一图案211a和第二图案211b相交形成“L”型结构，驱动晶体管DTFT的栅极图案231与第一图案211a和第二图案211b均有交叠。也就是说，驱动晶体管DTFT的栅极图案231在衬底1上的正投影与第一图案211a在衬底1上的正投影有重合的部分，驱动晶体管DTFT的栅极图案231在衬底1上的正投影与第二图案211b在衬底1上的正投影有重合的部分。
驱动晶体管DTFT的栅极图案231与第一图案211a相交叠部分，以及与第二图案211b相交叠部分形成驱动晶体管DTFT的栅极。驱动晶体管DTFT的栅极图案231与第一图案211a和第二图案211b相连接的位置处211c不相交叠，也就是说，驱动晶体管DTFT的栅极图案231在衬底1上的正投影与第一图案211a和第二图案211b相连接的位置处211c在衬底1上的正投影没有重合的部分。
在一些实施例中，再次参见图11，驱动晶体管DTFT的有源层图案211包括第一个沟道区、第二个沟道区和导电区，其中，第一个沟道区为驱动晶体管DTFT的第一图案211a中与驱动晶体管DTFT的栅极图案231相交叠的部分，第二个沟道区为驱动晶体管DTFT的第二图案211b中与驱动晶体管DTFT的栅极图案231相交叠的部分，驱动晶体管DTFT的有源层图案211中除第一个沟道区和第二个沟道区之外的部分为导电区。驱动晶体管DTFT的栅极图案231暴露第一图案211a和第二图案211b相连接的位置处211c，即驱动晶体管DTFT的有源层图案211的第一个沟道区和第二个沟道区之间存在导电区。
驱动晶体管DTFT的有源层图案211和栅极图案231的上述设计，相当于将驱动晶体管DTFT设计为双栅晶体管，示例性地，如图12所示，驱动晶体管DTFT包括第一子晶体管T31和第二子晶体管T32。第一子晶体管T31的控制极与第一节点N1电连接，第一子晶体管T31第二极与第二子晶体管T32的第一极电连接；第二子晶体管T32的控制极与第一节点N1电连接。可以理解的是驱动晶体管DTFT的控制极为第一子晶体管T31和第二子晶体管T32的控制极，驱动晶体管DTFT的第一极为第一子晶体管T31的第一极，驱动晶体管DTFT的第二极为第二子晶体管T32的第二极。
本申请将驱动晶体管DTFT设计为双栅晶体管，可以提高驱动晶体管DTFT的开态电流，能够提升驱动晶体管DTFT的稳定性、增加抗干扰能力和更大的负载驱动能力，同时将驱动晶体管DTFT设计为双栅晶体管可以使晶体管的阈值电压Vth绝对值减小，有利于驱动晶体管DTFT在更低的工作电压下工作，并且驱动晶体管DTFT的双栅设计使数据线充电范围增大，可以提升画质显示效果，提高了驱动晶体管DTFT的光电性能。
需要说明的是，第一方向X和第二方向Y可以相交但并不相垂直，此处并不设限。
通过将驱动晶体管DTFT的有源层图案211设计成相连接的第一图案211a和第二图案211b，驱动晶体管DTFT包括由第一图案211a形成的第一子晶体管T31和由第二图案211b形成的第二子晶体管T32，如图13所示，使得驱动晶体管DTFT的沟道长度d4包括第一子晶体管T31的沟道长度d41和第二子晶体管T32的沟道长度d42，即d4＝d41+d42，本申请形成的“L”沟道与上述的水平直沟道和纵向直沟道相比增加了沟道长度，有利于提升驱动晶体管DTFT的迁移率，使驱动晶体管DTFT的稳定性提高。本申请形成的“L”沟道与上述的“几”字形沟道相比，有源层图案211的拐角减少，降低了形成难度，并且能够优化像素空间设计。因此，本申请在实现显示面板100高像素密度(Pixels Per Inch，PPI)的条件下，保证了驱动晶体管DTFT的沟道长度d4，且驱动晶体管DTFT为双栅晶体管，提高输出电流的稳定性，提高了驱动晶体管DTFT的光电性能。
另外，由于子像素中的发光器件的发光亮度受驱动晶体管产生的驱动电流有关，驱动电流受数据线DL传输的数据信号控制，驱动晶体管的沟道长度增加，能够增大数据信号的数据电压范围(data range)，提升驱动晶体管对发光器件发光的控制能力，从而提升显示面板的显示效果。
示例性的，如图5a、图5b和图11所示，在相同分辨率的条件下，驱动晶体管DTFT采用水平直沟道的沟道长度d1是19.25μm，驱动晶体管DTFT采用纵向直沟道的沟道长度d2为17.38μm，驱动晶体管DTFT采用本申请设计的“L”沟道的沟道长度d4为20.69μm，明显的增加了驱动晶体管DTFT的沟道长度。
在一些实施例中，再次参见图13，驱动晶体管DTFT的栅极图案231包括相连接的第三图案231a和第四图案231b。第三图案231a和第四图案231b的延伸方向均与第一方向X平行，第三图案231a沿第一方向X的一端与第二图案211b相交叠，第三图案231a沿第一方向X的另一端靠近第一图案211a的一侧，与第四图案231b沿第二方向Y的一侧连接，第四图案231b与第一图案211a相交叠。
在一些示例中，再次参见图13，在第一方向X和第二方向Y相垂直的情况下，第三图案231a和第四图案231b沿第二方向Y排列设置。第四图案231b与第一图案211a相交叠的部分形成第一子晶体管T31栅极，第三图案231a沿第一方向X的一端与第二图案211b相交叠的部分形成第二子晶体管T32的栅极。与第一图案211a和第二图案211b相交形成“L”型图案结构相对照，第三图案231a和第四图案231b形成的栅极图案231类似于倒“L型”图案结构，“L”型图案和倒“L型”图案结构相交叠，将第一图案211a和第二图案211b相连接的位置处211c暴露，从而将驱动晶体管DTFT形成双栅晶体管，提高驱动晶体管DTFT的光电性能。
在一些实施例中，再次参见图13，第四图案231b沿第一方向X远离第二图案211b的一端的边界LL1，比第三图案231a沿第一方向X远离第二图案211b的一端的边界LL2，远离第二图案211b。
示例性的，第四图案231b与第一图案211a相交叠部分形成第一子晶体管T31的栅极，第四图案231b与第一图案211a交叠的部分为第一子晶体管T31的沟道，将第四图案231b沿第一方向X远离第二图案211b的一端的边界LL1，比第三图案231a沿第一方向X远离第二图案211b的一端的边界LL2，远离第二图案211b的设置，可以延长第四图案231b与第一图案211a相交叠部分的长度，因此可以增加第一子晶体管T31的沟道长度d41，在保证驱动晶体管DTFT光电性能的情况下，进一步的加长驱动晶体管DTFT的沟道长度d4，更有利于提升驱动晶体管DTFT的迁移率和数据电压范围，使驱动晶体管DTFT的稳定性提高。
在一些实施例中，如图13所示，第三图案231a和第二图案211b相交叠的部分，沿第二方向Y的尺寸范围为5μm～30μm，即第二子晶体管T32的沟道长度d42的尺寸范围为5μm～30μm。示例性的，第二子晶体管T32的沟道长度d42为5μm、15μm、20μm、25μm或30μm等，此处并不设限。
第四图案231b和第一图案211a相交叠的部分，沿第一方向X的尺寸范围为5μm～25μm，即第一子晶体管T31的沟道长度d41的尺寸范围为5μm～25μm。示例性的，第一子晶体管T31的沟道长度d41为5μm、10μm、15μm、20μm或25μm等，此处并不设限。
在一些实施例中，如图14～图16所示，阵列基板30还包括设置于第一栅导电层203远离衬底1一侧的第二栅导电层205，第二栅导电层205包括多个恒压图案251，多个恒压图案251被配置为接收恒压信号，其中，恒压图案251与第一图案211a和第二图案211b相连接的位置处211c有交叠。
示例性的，如图4所示，第一栅导电层203和第二栅导电层205之间设置有第二栅绝缘层204。
在一些示例中，第二栅导电层205的恒压图案251为电容器Cst的第二极板Cst2，具体内容见下述内容，此处不再赘述。
需要说明的是，恒压信号是指信号的电压幅值是一个不变的连续的信号，例如一个直流电压源。恒压图案251与第一图案211a和第二图案211b相连接的位置处211c有交叠，也就是说，恒压图案251在衬底1上的正投影覆盖第一图案211a和第二图案211b相连接的位置处211c在衬底1上的正投影，能够减小驱动晶体管的有源层图案中被栅极图案裸露的位置处211c的信号波动，减小寄生电容和光对该信号的稳定性影响，进一步提高驱动晶体管的稳定性。
在一些实施中，如图7和图12所示，像素驱动电路20还包括第一复位晶体管T1和补偿晶体管T2，具体如上所述，此处不再赘述。
如图11所示，半导体层201还包括第一复位晶体管T1的有源层图案212和补偿晶体管T2的有源层图案213，第一复位晶体管T1的有源层图案212包括依次连接的第五图案212a、第六图案212b和第七图案212c，且第五图案212a和第七图案212c位于第六图案212b沿第二方向Y的同一侧。补偿晶体管T2的有源层图案213包括相连接的第八图案213a和第九图案213b，第八图案213a和第九图案213b的延伸方向相交。
示例性的，再次参见图11，第五图案212a和第七图案212c沿第二方向Y延伸，第六图案212b沿第一方向X延伸，第五图案212a、第六图案212b和第七图案212c形成倒“U”型结构。第八图案213a沿第二方向Y延伸，第九图案213b沿第一方向X延伸，第八图案213a和第九图案213b形成倒“L”型结构。
如图16所示，第一栅导电层203还包括多条第一扫描信号线GL1和多条第二扫描信号线GL2。第一扫描信号线GL1与第五图案212a和第七图案212c均有交叠，且暴露第六图案212b。第二扫描信号线GL2与第八图案213a和第九图案213b均有交叠，且暴露第八图案213a和第九图案213b相连接的位置处。
在一些示例中，再次参见图11，第一复位晶体管T1的有源层图案212包括第一个沟道区、第二个沟道区和导电区，其中，第一个沟道区为第一复位晶体管T1的第五图案212a中与第一复位晶体管T1的栅极图案相交叠的部分，第二个沟道区为第一复位晶体管T1的第七图案212c中与第一复位晶体管T1的栅极图案相交叠的部分，第一复位晶体管T1的有源层图案212中除第一个沟道区和第二个沟道区之外的部分为导电区。第一复位晶体管T1的栅极图案暴露第六图案212b，即第一复位晶体管T1的有源层图案212的第一个沟道区和第二个沟道区之间存在导电区。
第一复位晶体管T1的有源层图案212和栅极图案的上述设计，相当于将第一复位晶体管T1设计为双栅晶体管，示例性的，在一些示例中，如图12所示，第一复位晶体管T1为双栅晶体管，第一复位晶体管T1包括第三子晶体管T11和第四子晶体管T12。第三子晶体管T11的控制极与第一扫描信号线GL1电连接，第三子晶体管T11的第一极与第二初始信号线Vinit2电连接，第三子晶体管T11的第二极与第四子晶体管T12的第一极电连接；第四子晶体管T12的控制极与第一扫描信号线GL1电连接，第四子晶体管T12的第二极与驱动晶体管DTFT的控制极电连接。可以理解为，第一复位晶体管T1的控制极为第三子晶体管T11和第四子晶体管T12的控制极，第一复位晶体管T1的第一极为第三子晶体管T11的第一极，第一复位晶体管T1的第二极为第四子晶体管T12的第二极。
可以理解的是，第一扫描信号线GL1与第五图案212a相交叠的部分形成第三子晶体管T11的栅极，第一扫描信号线GL1与第七图案212c相交叠的部分形成第四子晶体管T12的栅极，第一扫描信号线GL1向第一复位晶体管T1提供第一扫描信号Scan1，也可称作复位信号。
在一些实施例中，再次参见图11，补偿晶体管T2的有源层图案213包括第一个沟道区、第二个沟道区和导电区，其中，第一个沟道区为补偿晶体管T2的第八图案213a中与补偿晶体管T2的栅极图案相交叠的部分，第二个沟道区为补偿晶体管T2的第九图案213b与补偿晶体管T2的栅极图案相交叠的部分，补偿晶体管T2的有源层图案213除第一个沟道区和第二个沟道区之外的部分为导电区。补偿晶体管T2的栅极图案暴露第八图案213a和第九图案213b相连接的位置处，即补偿晶体管T2的有源层图案213的第一个沟道区和第二个沟道区之间存在导电区。
补偿晶体管T2的有源层图案213和栅极图案的上述设计，相当于将补偿晶体管T2设计为双栅晶体管，示例性地，如图12所示，补偿晶体管T2为双栅晶体管，补偿晶体管T2包括第五子晶体管T21和第六子晶体管T22。第五子晶体管T21的控制极与第二扫描信号线GL2电连接，第五子晶体管T21的第一极与驱动晶体管DTFT的第二极电连接，第五子晶体管T21的第二极与第六子晶体管T22的第一极电连接；第六子晶体管T22的控制极与第二扫描信号线GL2电连接，第六子晶体管T22的第二极与驱动晶体管DTFT的控制极电连接。可以理解为，补偿晶体管T2的控制极为第四子晶体管T12和第六子晶体管T22的控制极，补偿晶体管T2的第一极为第五子晶体管T21的第一极，补偿晶体管T2的第二极为第六子晶体管T22的第二极。
可以理解的是，第二扫描信号线GL2与第八图案213a相交叠的部分形成第五子晶体管T21的栅极，第二扫描信号线GL2与第九图案213b相交叠的部分形成第六子晶体管T22的栅极，第二扫描信号线GL2向补偿晶体管T2提供第二扫描信号Scan2。
在一些实施例中，如图16所示，第二栅导电层205还包括多条第一初始信号线Vinit1和多条第二初始信号线Vinit2。第一初始信号线Vinit1与第一复位晶体管T1的第六图案212b有交叠，第二初始信号线Vinit2与第八图案213a和第九图案213b相连接的位置处有交叠。
第一初始信号线Vinit1在衬底1上的正投影覆盖第六图案212b在衬底1上的正投影，可以防止第一复位晶体管T1受其他信号影响产生信号跳变。
如图14和图16所示，第二初始信号线Vinit2包括主体部V1和与主体部连接的多个第一屏蔽图案V2和多个第二屏蔽图案V3。一个第一屏蔽图案V2与一个补偿晶体管T2的第八图案213a和第九图案213b相连接的位置处有交叠，第一屏蔽图案V2可以防止补偿晶体管T2受其他信号影响产生信号跳变。第二屏蔽图案V3用于保护第三导电图案M3免受数据信号Data的干扰，关于第三导电图案M3的介绍见下述内容，此处不再赘述。
在一些实施例中，如图7和图12所示，像素驱动电路20还包括写入晶体管T4、第二复位晶体管T7、第一发光控制晶体管T5和第二发光控制晶体管T6。具体如上所述，此处不再赘述。
再次参见图16，半导体层201还包括写入晶体管T4的有源层图案214、第二复位晶体管T7的有源层图案217、第一发光控制晶体管T5的有源层图案215和第二发光控制晶体管T6的有源层图案216。第一栅导电层203还包括多条发光控制信号线EM和多条第三扫描信号线GL3，第二初始信号线Vinit2与写入晶体管T4的有源层图案214有交叠，第三扫描信号线GL3与第二复位晶体管T7的有源层图案217有交叠，发光控制信号线EM与第一发光控制晶体管T5的有源层图案215和第二发光控制晶体管T6的有源层图案216有交叠。
第二初始信号线Vinit2中与写入晶体管T4的有源层图案214交叠的部分形成写入晶体管T4的栅极，第三扫描信号线GL3中与第二复位晶体管T7的有源层图案217交叠的部分形成第二复位晶体管T7的栅极，发光控制信号线EM中与第一发光控制晶体管T5的有源层图案215交叠的部分形成第一发光控制晶体管T5的栅极，发光控制信号线EM中与第二发光控制晶体管T6的有源层图案216交叠的部分形成第二发光控制晶体管T6的栅极。
需要说明的是，如图15和图16所示，与本行像素驱动电路20中的第一复位晶体管T1电连接的第一扫描信号线GL1实际上复用的是上一行像素驱动电路20的第三扫描信号线GL3。第一扫描信号线GL1传输上一行像素驱动电路20的第三扫描信号Scan3，并将其作为本行像素驱动电路20的第一扫描信号Scan1，也可以称作本行像素驱动电路20的复位信号。第三扫描信号线GL3传输的第三扫描信号Scan3作为下一行像素驱动电路20的第一扫描信号Scan1，即复位信号。
在一些实施例中，再次参见图12，像素驱动电路20还包括电容器Cst，具体内容如上所述，此处不再赘述。
如图16所示，第一栅导电层203还包括电容器Cst的第一极板Cst1，电容器Cst的第一极板Cst1作为驱动晶体管DTFT的栅极图案231，第二栅导电层205还包括电容器Cst的第二极板Cst2，电容器Cst的第二极板Cst2为恒压图案251。
电容器Cst的第一极板Cst1与第一栅导电层203的交叠部分形成驱动晶体管DTFT，即电容器Cst的第一极板Cst1同时作为驱动晶体管DTFT的栅极。
电容器Cst的第二极板Cst2与第一栅导电层203中的电容器Cst的第一极板Cst1共同构成电容器Cst。
如图16所示，电容器Cst的第二极板Cst2设置有第一过孔H1，以暴露驱动晶体管DTFT对应的第一栅导电层203的一部分。
如图17和图18所示，在第二栅导电层205远离衬底1一侧设置有层间介质层206(图中未示出)，层间介质层206上设置有多个过孔，即第二过孔H2～第十一过孔H11。第二过孔H2～第十一过孔H11的作用如下所述，此处不在赘述。其中，第六过孔H6贯穿层间介质层206和第二栅绝缘层204，暴露第一栅导电层203，例如第六过孔H6贯穿至第一栅导电层203，除第六过孔H6之外的其他过孔贯穿层间介质层206、第二栅绝缘层204和第一绝缘层202，暴露半导体层201，例如第一过孔H2贯穿至半导体层201。
在一些实施例中，如图19～图21所示，阵列基板30还包括设置于第二栅导电层205远离衬底1一侧的第一源漏金属层207，第一源漏金属层207包括多条第一电源信号线VDD1。
如图21所示，第一电源信号线VDD1通过第七过孔H7与电容器Cst的第二极板Cst2电连接，第一电源信号线VDD1还通过第八过孔H8与第一发光控制晶体管T5的第一极电连接，从而实现电容器Cst与第一发光控制晶体管T5的电连接。
第一源漏金属层207还包括多个导电图案，即第一导电图案M1、第二导电图案M2、第三导电图案M3、第五导电图案M5和第六导电图案M6。
如图21所示，第一导电图案M1一端通过第二过孔H2与第一复位晶体管T1的第一极电连接，另一端通过第三过孔H3与第二初始信号线Vinit2电连接，从而实现第二初始信号线Vinit2与第一复位晶体管T1之间的电连接。
第二导电图案M2通过第四过孔H4与写入晶体管T4的第一极电连接。
第三导电图案M3的一端通过第六过孔H6以及第一过孔H1与电容器Cst的第一极板Cst1(即驱动晶体管DTFT的栅极)电连接，第三导电图案M3的另一端通过第五过孔H5与第一复位晶体管T1的第二极以及补偿晶体管T2的第二极电连接，从而使得第一复位晶体管T1、补偿晶体管T2和电容器Cst以及驱动晶体管DTFT电连接。
第二导电图案M2位于第四过孔H4的部分，与第三导电图案M3位于第五过孔H5的部分之间间隔设置有第二屏蔽图案V3，第二屏蔽图案V3与第二初始信号线Vinit2传输相同的恒压信号源，可以保护第三导电图案M3免受第二导电图案所传输的信号的影响，提高第三导电图案M3所连接的电容器Cst的第一极板Cst1的电位的稳定性(相当于提高像素驱动电路20中第一节点N1的电位的稳定性，从而保证驱动晶体管DTFT所输出的驱动电流的稳定性)。
参见下述对于第二源漏金属层210的描述以及图27，第二源漏金属层210包括数据线DL，数据线DL通过第十二过孔H12与第二导电图案M2连接，实现数据线DL与写入晶体管T4的第一极电连接，从而将数据信号Data传输给写入晶体管T4。也就是说，第二导电图案M2传输数据信号Data，设置第二屏蔽图案V3可以避免第三导电图案M3受到数据信号Data的干扰。
并且，再次参见图21，第三导电图案M3与有源层图案211的第一图案211a和第二图案211b均无交叠，也就是说，驱动晶体管DTFT呈“L”型的沟道的设计，使得第三导电图案M3在衬底1上的正投影与驱动晶体管DTFT的沟道在衬底1上的正投影无交叠。驱动晶体管DTFT的第一极板Cst1在衬底1上的正投影，与驱动晶体管DTFT的沟道在衬底1上的正投影无交叠的部分的膜层比较平坦，在此较平坦区域内，有利于第六过孔H6的形成，提高第三导电图案M3通过第六过孔H6与第一极板Cst1连接的有效性，使得第三导电图案能够与第一极板Cst1稳定连接，同时，进一步提高驱动晶体管DTFT的稳定性。
第五导电图案M5通过第九过孔H9与第二发光控制晶体管T6的第二极以及第二复位晶体管T7的第二极电连接。
第六导电图案M6的一端通过第十过孔H10与第一初始信号线Vinit1电连接，第六导电图案M6的另一端通过第十一过孔H11与第二复位晶体管T7的第一极电连接，从而实现第二复位晶体管T7与第一初始信号线Vinit1的电连接。
示例性的，如图22和图23所示，第一源漏金属层207远离衬底1的一侧设置有第一平坦化层209(图中未示出，具体如图4所示)，第一平坦化层209上设置有多个过孔，即第十二过孔H12～第十四过孔H14，第二过孔H2～第十一过孔H11的作用如下所述，此处不在赘述。
需要说明的是，图22中未标注第十二过孔H12～第十四过孔H14的标号，具体可以参见图23。
示例性的，第一源漏金属层207和第一平坦化层209之间还设置有钝化层208，具体如图4所示。
在一些实施例中，如图24和图25所示，阵列基板30还包括设置于第一源漏金属层207远离衬底1一侧的第二源漏金属层210，第二源漏金属层210包括多条第二电源信号线VDD2和多条数据线DL。其中，一条第二电源信号线VDD2与一条第一电源信号线VDD1通过过孔连接，且相连接的第二电源信号线VDD2和第一电源信号线VDD1在衬底1上的正投影重叠。
可以理解的是，第二源漏金属层210设置于上述第一平坦化层209远离衬底1的一侧。
第二电源信号线VDD2通过第十三过孔H13与第一电源信号线VDD1电连接，从而实现第二电源信号线VDD2、第一电源信号线VDD1与第一发光控制晶体管T5的第一极以及与电容器Cst的第一极板Cst1的电连接。
可以理解的是，第一电源信号线VDD1和第二电源信号线VDD2形成第一电压信号线VDD，传输第一电压信号。
相连接的第二电源信号线VDD2和第一电源信号线VDD1在衬底1上的正投影重叠的设计，可以减小电阻，提高产品的光电性能。
数据线D L通过第十二过孔H12与第二导电图案M2连接，实现数据线DL与写入晶体管T4的第一极电连接。
在一些实施例中，再次参见图24，第二源漏金属层210还包括第七导电图案M7。
第七导电图案M7通过第十四过孔H14与第五导电图案M5电连接，实现第七导电图案M7与第二发光控制晶体管T6和第二复位晶体管T7之间的电连接。
在一些实施例中，再次参见图24和图25，第二源漏金属层210还包括多个平坦图案M8，平坦图案M8与第二电源信号线VDD2连接。
可以理解的是，平坦图案M8与第一电压信号线VDD传输相同的信号。
本申请的显示面板100包括上述的阵列基板30，如图4、图26和图27所示，显示面板100还包括设置于阵列基板30上的阳极层301，阳极层301包括多个阳极M301。
如上所述，阵列基板30包括第二源漏金属层VDD2，第二源漏金属层VDD2包括多个平坦图案M8。
多个平坦图案M8与多个阳极M301对应设置，一个阳极M301在衬底1上的正投影与一个平坦图案M8在衬底1上的正投影重合。
在阳极M301对应位置设置平坦图案M8，可以保证膜层的平坦型，有利于改善色偏。
再次参见图4，显示面板100还包括设置于阳极层301远离衬底一侧的发光层303。发光层303包括多个发光部，一个发光部在衬底1上的正投影落入一个阳极M301在衬底1上的正投影内。
如图26和图27所示，发光部设置于方框K所对应的位置上，一个发光部在衬底1上的正投影落入一个阳极M301在衬底1上的正投影内。
需要说明的是，图8～图10、图14～图15、图17、图19～图22及图24～图27，是以2×4为周期排列设置的膜层布局图，其显示一般是RGBG、BGRG为一个周期。其中，R、G和B为三基色，例如为红色、绿色和蓝色。
需要说明的是，再次参见图4，第二源漏金属层210远离衬底1的一侧设置有第二平坦化层220。如图25所示，第二平坦化层220(图中未示出)上设置有多个过孔，即第十五过孔H15。
阳极M301通过第十五过孔H15与第七导电图案M7电连接，实现阳极M301与第二发光控制晶体管T6的第二极和第二复位晶体管T7的第二极之间的电连接，从而实现像素驱动电路20与发光器件50之间的电连接，从而可以利用像素驱动电路20向发光器件50的阳极M301传输第一电压信号，以驱动发光器件50发光。
上述显示面板100的有益效果与上述所提供的阵列基板30的有益效果相同，此处不再赘述。
上述显示装置包括如上所述的显示面板100。显示装置的有益效果与上述所提供的阵列基板30的有益效果相同，此处不再赘述。
本申请实施例所提供的显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
以上所述仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种阵列基板，其特征在于，包括多个像素驱动电路，所述像素驱动电路至少包括驱动晶体管；所述阵列基板包括：
衬底；
设置于所述衬底一侧的半导体层，所述半导体层包括所述驱动晶体管的有源层图案；
设置于所述半导体层远离所述衬底一侧的第一栅导电层，所述第一栅导电层包括所述驱动晶体管的栅极图案；
其中，所述驱动晶体管的有源层图案包括相连接的第一图案和第二图案，所述第一图案沿第一方向延伸，所述第二图案沿第二方向延伸，所述第一方向和所述第二方向相交，所述驱动晶体管的栅极图案与所述第一图案和所述第二图案均有交叠，且暴露所述第一图案和第二图案相连接的位置处。
2.根据权利要求1所述的阵列基板，其特征在于，所述驱动晶体管的栅极图案包括相连接的第三图案和第四图案；
所述第三图案和所述第四图案的延伸方向均与所述第一方向平行，所述第三图案沿第一方向的一端与所述第二图案相交叠，所述第三图案沿第一方向的另一端靠近所述第一图案的一侧，与所述第四图案沿第二方向的一侧连接，所述第四图案与所述第一图案相交叠。
3.根据权利要求2所述的阵列基板，其特征在于，所述第四图案沿第一方向远离所述第二图案的一端的边界，比所述第三图案沿第一方向远离所述第二图案的一端的边界，远离所述第二图案。
4.根据权利要求2所述的阵列基板，其特征在于，所述第三图案和所述第二图案相交叠的部分，沿所述第二方向的尺寸范围为5μm～30μm；
所述第四图案和所述第一图案相交叠的部分，沿所述第一方向的尺寸范围为5μm～25μm。
5.根据权利要求1～4中任一项所述的阵列基板，其特征在于，所述第一方向和所述第二方向相垂直。
6.根据权利要求1～4中任一项所述的阵列基板，其特征在于，所述阵列基板还包括：
设置于所述第一栅导电层远离所述衬底一侧的第二栅导电层，所述第二栅导电层包括多个恒压图案，所述多个恒压图案被配置为接收恒压信号；
其中，所述恒压图案与所述第一图案和第二图案相连接的位置处有交叠。
7.根据权利要求6所述的阵列基板，其特征在于，所述像素驱动电路还包括第一复位晶体管和补偿晶体管；
所述半导体层还包括所述第一复位晶体管的有源层图案和所述补偿晶体管的有源层图案；所述第一复位晶体管的有源层图案包括依次连接的第五图案、第六图案和第七图案，且所述第五图案和所述第七图案位于所述第六图案沿第二方向的同一侧；所述补偿晶体管的有源层图案包括相连接的第八图案和第九图案，所述第八图案和所述第九图案的延伸方向相交；
所述第一栅导电层还包括多条第一扫描信号线和多条第二扫描信号线；所述第一扫描信号线与所述第五图案和所述第七图案均有交叠，且暴露所述第六图案；所述第二扫描信号线与所述第八图案和所述第九图案均有交叠，且暴露所述第八图案和所述第九图案相连接的位置处。
8.根据权利要求7所述的阵列基板，其特征在于，所述第二栅导电层还包括多条第一初始信号线和多条第二初始信号线；
所述第一初始信号线与所述第六图案有交叠；
所述第二初始信号线与所述第八图案和第九图案相连接的位置处有交叠。
9.根据权利要求8所述的阵列基板，其特征在于，所述像素驱动电路还包括写入晶体管、第二复位晶体管、第一发光控制晶体管和第二发光控制晶体管；
所述半导体层还包括所述写入晶体管的有源层图案、所述第二复位晶体管的有源层图案、所述第一发光控制晶体管的有源层图案和所述第二发光控制晶体管的有源层图案；
所述第一栅导电层还包括多条发光控制信号线和多条第三扫描信号线；
所述第二初始信号线与所述写入晶体管的有源层图案有交叠；
所述第三扫描信号线与所述第二复位晶体管的有源层图案有交叠；
所述发光控制信号线与所述第一发光控制晶体管的有源层图案和所述第二发光控制晶体管的有源层图案有交叠。
10.根据权利要求6所述的阵列基板，其特征在于，所述像素驱动电路还包括电容器；
所述第一栅导电层还包括所述电容器的第一极板，所述电容器的第一极板作为所述驱动晶体管的栅极图案；
所述第二栅导电层还包括所述电容器的第二极板，所述电容器的第二极板为所述恒压图案。
11.根据权利要求6所述的阵列基板，其特征在于，所述阵列基板还包括：
设置于所述第二栅导电层远离所述衬底的一侧的第一源漏金属层，所述第一源漏金属层包括多条第一电源信号线；
设置于所述第一源漏金属层远离所述衬底的一侧的第二源漏金属层，所述第二源漏金属层包括多条第二电源信号线和多条数据线；
其中，一条所述第二电源信号线与一条所述第一电源信号线通过过孔连接，且相连接的所述第二电源信号线和所述第一电源信号线在所述衬底上的正投影重叠。
12.根据权利要求11所述的阵列基板，其特征在于，所述第二源漏金属层还包括多个平坦图案，所述平坦图案与所述第二电源信号线连接。
13.一种显示面板，其特征在于，包括：权利要求1至12任一项所述的阵列基板。
14.根据权利要求13所述的显示面板，其特征在于，所述显示面板还包括：设置于所述阵列基板上的阳极层，所述阳极层包括多个阳极；
所述阵列基板包括第二源漏金属层，所述第二源漏金属层包括多个平坦图案，所述多个平坦图案与所述多个阳极对应设置，一个所述阳极在衬底上的正投影与一个所述平坦图案在所述衬底上的正投影重合；
所述显示面板还包括：设置于所述阳极层远离所述衬底一侧的发光层，所述发光层包括多个发光部，一个发光部在所述衬底上的正投影落入一个阳极在所述衬底上的正投影内。
15.一种显示装置，其特征在于，包括：权利要求13或14所述的显示面板。
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