CN113629127B - 显示面板和显示装置 - Google Patents

显示面板和显示装置 Download PDF

Info

Publication number
CN113629127B
CN113629127B CN202111197934.5A CN202111197934A CN113629127B CN 113629127 B CN113629127 B CN 113629127B CN 202111197934 A CN202111197934 A CN 202111197934A CN 113629127 B CN113629127 B CN 113629127B
Authority
CN
China
Prior art keywords
transistor
gate
layer
display panel
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111197934.5A
Other languages
English (en)
Other versions
CN113629127A (zh
Inventor
龙春平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Technology Development Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Technology Development Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Technology Development Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202111197934.5A priority Critical patent/CN113629127B/zh
Publication of CN113629127A publication Critical patent/CN113629127A/zh
Application granted granted Critical
Publication of CN113629127B publication Critical patent/CN113629127B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens

Abstract

提供一种显示面板和显示装置，属于显示技术领域。该显示面板包括：子像素，位于衬底基板上，包括像素电路和发光元件，像素电路被配置为驱动发光元件，像素电路包括：驱动晶体管、数据写入晶体管、阈值补偿晶体管和第一复位晶体管，第一复位晶体管与驱动晶体管的栅极相连，并被配置为对驱动晶体管的栅极进行复位，驱动晶体管的第一极与数据写入晶体管相连，驱动晶体管的第二极与阈值补偿晶体管的第一极相连，阈值补偿晶体管的第二极与驱动晶体管的栅极相连，阈值补偿晶体管和第一复位晶体管均为氧化物晶体管，阈值补偿晶体管和第一复位晶体管均为双栅晶体管，以降低漏电流。

Description

显示面板和显示装置
技术领域
本公开至少一实施例涉及一种显示面板和显示装置。
背景技术
随着显示技术的不断发展，有源矩阵型有机发光二极管（Active-Matrix OrganicLight-Emitting Diode，AMOLED）显示技术因其自发光、广视角、高对比度、低功耗、高反应速度等优点已经在手机、平板电脑、数码相机等显示装置上得到越来越多地应用。
发明内容
本公开的至少一实施例涉及一种显示面板和显示装置。
本公开的至少一实施例提供一种显示面板，包括：子像素，位于衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，所述像素电路包括：驱动晶体管、数据写入晶体管、阈值补偿晶体管和第一复位晶体管，所述第一复位晶体管与所述驱动晶体管的栅极相连，并被配置为对所述驱动晶体管的栅极进行复位，所述驱动晶体管的第一极与所述数据写入晶体管相连，所述驱动晶体管的第二极与所述阈值补偿晶体管的第一极相连，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连，所述阈值补偿晶体管和所述第一复位晶体管均为氧化物晶体管，所述阈值补偿晶体管和所述第一复位晶体管均为双栅晶体管。
在本公开的一些实施例中，所述阈值补偿晶体管的栅极和所述第一复位晶体管的栅极至少之一包括第一栅极和第二栅极，所述第一栅极比所述第二栅极更靠近所述衬底基板，所述第一栅极的坡度角小于所述第二栅极的坡度角。
在本公开的一些实施例中，所述第二栅极包括叠层设置的第一子层和第二子层，所述第一子层和所述第二子层的材质不同。
在本公开的一些实施例中，所述第一子层比所述第二子层更靠近所述衬底基板，所述第一子层的材质包括氮化钛，所述第二子层的材质包括钼。
在本公开的一些实施例中，所述像素电路还包括存储电容，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第一极板分别与所述第一复位晶体管和所述阈值补偿晶体管相连。
在本公开的一些实施例中，所述阈值补偿晶体管的栅极和所述第一复位晶体管的栅极级联至在阵列上的栅极驱动的不同输出级；所述阈值补偿晶体管的栅极和所述数据写入晶体管的栅极级联至所述在阵列上的栅极驱动的相同输出级。
在本公开的一些实施例中，所述阈值补偿晶体管的栅极和所述第一复位晶体管的栅极至少之一包括第一栅极和第二栅极，所述第一栅极比所述第二栅极更靠近所述衬底基板。
在本公开的一些实施例中，所述第一栅极的坡度角小于所述第二栅极的坡度角。
在本公开的一些实施例中，所述第一栅极与所述存储电容的第二极板位于同一层，并与所述存储电容的第一极板位于不同层。
在本公开的一些实施例中，所述阈值补偿晶体管和所述第一复位晶体管分别包括半导体层，所述阈值补偿晶体管和所述第一复位晶体管均分别包括所述第一栅极和所述第二栅极，在所述阈值补偿晶体管和所述第一复位晶体管至少之一中，所述半导体层和所述第一栅极之间设置第一层间绝缘层。
在本公开的一些实施例中，所述第一层间绝缘层为单个绝缘层。
在本公开的一些实施例中，所述驱动晶体管的栅极和所述驱动晶体管的半导体层之间设有第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层的材料均包括氧化硅。
在本公开的一些实施例中，所述第二层间绝缘层的位于所述驱动晶体管下方的部分的氧化硅中的Si含量大于所述第一层间绝缘层的位于所述阈值补偿晶体管和所述第一复位晶体管下方的部分的氧化硅中的Si含量。
在本公开的一些实施例中，所述驱动晶体管和所述数据写入晶体管均为P型薄膜晶体管，所述阈值补偿晶体管和所述第一复位晶体管均为N型薄膜晶体管。
在本公开的一些实施例中，所述N型薄膜晶体管的开启时间大于或等于所述P型薄膜晶体管的开启时间。
在本公开的一些实施例中，所述N型薄膜晶体管的开启时间为所述P型薄膜晶体管的开启时间的两倍以上。
在本公开的一些实施例中，显示面板还包括初始化信号线，所述初始化信号线被配置为向所述像素电路提供初始化信号，所述像素电路还包括：第二复位晶体管，所述第二复位晶体管的第一极与所述初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一电极相连，所述第一复位晶体管包括半导体层，所述初始化信号线在所述衬底基板上的正投影覆盖所述第一复位晶体管的所述半导体层在所述衬底基板上的正投影。
在本公开的一些实施例中，所述初始化信号线具有方波结构或C型结构。
在本公开的一些实施例中，显示面板还包括第一电源线和连接电极，其中，所述第一电源线被配置为向所述像素电路提供恒定的第一电压信号，所述第一电源线与所述存储电容的第二极板相连，所述连接电极与所述驱动晶体管的栅极相连，所述第一电源线在所述衬底基板上的正投影与所述连接电极在所述衬底基板上的正投影部分交叠以形成稳定电容。
在本公开的一些实施例中，显示面板还包括挡块，所述挡块与所述第一电源线相连，所述挡块在所述衬底基板上的正投影与所述阈值补偿晶体管在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，所述挡块在所述衬底基板上的正投影与所述第一复位晶体管在所述衬底基板上的正投影至少部分交叠。
在本公开的一些实施例中，显示面板还包括像素限定层，所述像素限定层包括多个开口，所述多个开口包括第一开口，所述第一复位晶体管的栅极在所述衬底基板上的正投影和所述第一开口在所述衬底基板上的正投影交叠，所述像素限定层的限定所述第一开口的部分的坡度角小于30度。
在本公开的一些实施例中，所述第一开口的边缘在所述衬底基板上的正投影与所述第一复位晶体管的所述栅极在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，所述多个开口包括第二开口，所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影和所述第二开口在所述衬底基板上的正投影交叠，所述像素限定层的限定所述第二开口的部分坡度角小于30度。
在本公开的一些实施例中，显示面板还包括像素限定层，所述像素限定层包括多个开口，所述多个开口包括第二开口，所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影和所述第二开口在所述衬底基板上的正投影交叠，所述像素限定层的限定所述第二开口的部分坡度角小于30度。
在本公开的一些实施例中，所述第二开口的边缘在所述衬底基板上的正投影与所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，显示面板还包括封装层，所述封装层包括无机层，所述 无机层的折射率为
Figure 252361DEST_PATH_IMAGE001
所述像素限定层的限定所述开口的部分的坡度角为α, 所述像素限 定层的折射率为
Figure 231819DEST_PATH_IMAGE002
,满足关系式
Figure 11556DEST_PATH_IMAGE003
。
在本公开的一些实施例中，显示面板还包括多个触控传感器，其中，每个触控传感器呈网格状，所述触控传感器包括多条导电线，所述多条导电线交叉围成多个第一开孔，所述第一复位晶体管的栅极和所述阈值补偿晶体管的栅极在所述衬底基板上的正投影与所述多个第一开孔在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，显示面板还包括多个触控传感器，每个触控传感器呈网格状，所述触控传感器包括多条导电线，所述多条导电线交叉围成多个第一开孔，所述第一复位晶体管的栅极和所述阈值补偿晶体管的栅极在所述衬底基板上的正投影与所述多个第一开孔在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，显示面板还包括触摸涂覆层，所述触摸涂覆层覆盖所述触控传感器，所述触摸涂覆层具有多个第二开孔,所述触摸涂覆层的限定所述第二开孔的部分的坡度角大于45度。
在本公开的一些实施例中，所述触控传感器包括位于第一触控层的部分和位于第 二触控层的部分，所述第一触控层和所述第二触控层之间设置触控介电层，所述触控介电 层的折射率为
Figure 406765DEST_PATH_IMAGE004
所述触摸涂覆层的折射率为
Figure 221137DEST_PATH_IMAGE005
，所述触摸涂覆层的限定所述第二开孔的 部分的坡度角为β，满足关系式：
Figure 43600DEST_PATH_IMAGE006
，或者
Figure 310633DEST_PATH_IMAGE007
。
在本公开的一些实施例中，显示面板还包括栅线，所述栅线与所述数据写入晶体管相连，所述栅线包括第一凸起，所述栅线沿第一方向延伸，所述第一凸起向第二方向凸出，所述第二方向与所述第一方向相交。
在本公开的一些实施例中，显示面板还包括多个触控传感器，每个触控传感器呈网格状，所述触控传感器包括多条导电线，所述多条导电线交叉围成多个第一开孔，所述触控传感器在所述衬底基板上的正投影与所述第一凸起的拐角处在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，显示面板还包括复位控制信号线，所述复位控制信号线与所述第一复位晶体管的栅极相连，所述复位控制信号线包括第二凸起，所述复位控制信号线沿第一方向延伸，所述第二凸起向第二方向凸出，所述第二方向与所述第一方向相交。
在本公开的一些实施例中，显示面板还包括多个触控传感器，每个触控传感器呈网格状，所述触控传感器包括多条导电线，所述多条导电线交叉围成多个第一开孔，所述触控传感器在所述衬底基板上的正投影与所述第二凸起的拐角处在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，显示面板还包括多个触控传感器，每个触控传感器呈网格状，所述触控传感器包括多条导电线，所述触控传感器在所述衬底基板上的正投影与所述第一复位晶体管和所述阈值补偿晶体管至少之一的栅极的斜坡在所述衬底基板上的正投影交叠。
在本公开的一些实施例中，显示面板还包括遮光层，所述遮光层在所述衬底基板上的正投影覆盖所述驱动晶体管的栅极在所述衬底基板上的正投影。
在本公开的一些实施例中，所述驱动晶体管的栅极和所述遮光层分设在所述驱动晶体管的半导体层的相对的两侧，所述遮光层比所述驱动晶体管的所述半导体层更靠近所述衬底基板。
在本公开的一些实施例中，所述遮光层的材料包括非晶硅。
本公开的至少一实施例还提供一种显示装置，包括上述任一显示面板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种显示面板中的像素电路驱动发光元件发光的示意图。
图2是一种显示面板中的像素电路和发光元件的示意图。
图3为本公开的一实施例提供的一种显示面板中的像素电路的布局图。
图4为本公开的一实施例提供的一种显示面板中的子像素的布局图。
图5至图16为图4所示的显示面板中的单个图层的平面图。
图17至图26为图4所示的显示面板中的部分叠层的平面图。
图27A至图27D为图4的截面图。
图28为本公开另一实施例提供的显示面板的像素电路的布局图。
图29为图28中的部分结构的示意图。
图30为在图28的基础上形成平坦化层PLN2、发光元件的第一电极以及像素限定层PDL之后的布局图。
图31A为沿图30中的第一发光控制晶体管T5、驱动晶体管T3、第二发光控制晶体管T6的走线的截面图。
图31B为沿图30中的驱动晶体管T3、第二发光控制晶体管T6的走线的截面图。
图31C为沿图30中的沿数据写入晶体管T4、驱动晶体管T3、阈值补偿晶体管T2、第一复位晶体管T1的一种截面图。
图31D为沿图30中的沿数据写入晶体管T4、驱动晶体管T3、阈值补偿晶体管T2、第一复位晶体管T1的另一种截面图。
图32为本公开的一实施例提供的显示面板的像素电路的布局图。
图33为图32的部分结构的示意图。
图34为本公开的一实施例提供的显示面板的像素电路和发光元件的布局图。
图35A为图32的截面图。
图35B为图32的截面图。
图36为本公开的一些实施例提供的显示面板的布局图。
图37A至图37D为截面图。图37A和图37B为沿薄膜晶体管的截面图。
图37C为沿第一复位控制信号线的截面图。图37D为沿第一栅线的截面图。
图38是本公开的一些实施例提供的显示面板的示意图。
图39为照射到像素限定层上的光线的示意图。
图40为本公开的一些实施例提供的显示面板的布局图。
图41A为图40中的第二导电图案层LY2的平面图。
图41B为图40中的第三导电图案层LY3的平面图。
图41C至图41E为图40中的部分叠层的示意图。
图42为本公开一些实施例提供的显示面板的剖视图。
图43为本公开的一些实施例提供的显示面板的剖视图。
图44为本公开的一些实施例提供的显示面板中的触控结构的示意图。
图45为本公开的一些实施例提供的显示面板中的一种触控传感器的示意图。
图46为本公开的一些实施例提供的显示面板的布局图。
图47为本公开的一些实施例提供的显示面板的剖视图。
图48为本公开的一些实施例提供的显示面板的剖视图。
图49为照射到触控涂覆层上的光线的示意图。
图50为本公开一实施例提供的显示面板的剖视图。
图51为本公开一实施例提供的显示面板的布局图。
图52为本公开一实施例提供的显示面板的布局图。
图53为本公开一实施例提供的显示面板的布局图。
图54为本公开一实施例提供的显示面板的剖视图。
图55为本公开一实施例提供的显示面板的剖视图。
图56为本公开一实施例提供的显示面板中的像素电路的时序图。
图57为本公开一实施例提供的显示面板中的像素电路的时序图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在一些显示装置中，像素电路的晶体管中的有源层（半导体层）采用低温多晶硅（Low Temperature Poly-Silicon，LTPS），形成低温多晶硅的像素电路，而对于低温多晶硅的像素电路，在工作时需关注驱动晶体管的栅极的电压稳定性，驱动晶体管的栅极的电压稳定性关系到显示均一性，闪烁（Flicker）等显示质量。
通常的低温多晶硅的像素电路，开关晶体管的漏电流导致补偿能力降低及闪烁等显示问题。
然而，像素电路的晶体管中的有源层采用氧化物半导体的情况下，因用氧化物半导体的晶体管具备磁滞特性好，漏电流低的特点，同时迁移率（Mobility）较低，能够弥补以上不足，故可以采用氧化物半导体的晶体管代替部分开关晶体管中的低温多晶硅材料，形成低温多晶-氧化物的（Low Temperature Polycrystalline Oxide，LTPO）像素电路，实现低漏电，利于提高驱动晶体管的栅极电压的稳定性。
图1为一种显示面板中的像素电路驱动发光元件发光的示意图。显示面板包括多个子像素。图1示出了一个子像素100。如图1所示，每个子像素100包括像素电路100a和发光元件100b。像素电路100a驱动发光元件100b。
图2是一种显示面板中的像素电路和发光元件的示意图。图3为本公开的一实施例提供的一种显示面板中的像素电路的布局图。图4为本公开的一实施例提供的一种显示面板中的子像素的布局图。图5至图16为图4所示的显示面板中的单个图层的平面图。图5为图4所示的显示面板中的多晶硅半导体层的平面图。图6为图4所示的显示面板中的第一导电图案层的平面图。图7为图4所示的显示面板中的第二导电图案层的平面图。图8为图4所示的显示面板中的氧化物半导体层的平面图。图9为图4所示的显示面板中的第三导电图案层的平面图。图10为图4所示的显示面板中的层间绝缘层的示意图。图11为图4所示的显示面板中的第四导电图案层的平面图。图12为图4所示的显示面板中的平坦化层PLN1的平面图。图13为图4所示的显示面板中的第五导电图案层的平面图。图14为图4所示的显示面板中的平坦化层PLN2的平面图。图15为图4所示的显示面板中的发光元件的电极层的平面图。图16为图4所示的显示面板中的像素限定层的平面图。图17至图26为图4所示的显示面板中的部分叠层的平面图。在一些图中的左上角示出了每个图层的填充情况以利于区分不同的层。
图2示出了显示面板的一个子像素的像素电路和发光元件。如图2所示，子像素100包括像素电路100a和发光元件100b。像素电路100a包括六个开关晶体管（T1-T2，T4-T7）、一个驱动晶体管T3和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6、第一复位晶体管T1、以及第二复位晶体管T7。发光元件100b包括第一电极201和第二电极202以及位于第一电极201和第二电极202之间的发光功能层。例如，第一电极201为阳极，第二电极202为阴极。
如图2至图4所示，显示面板包括栅线GT、数据线DT、第一电源线PL1、第二电源线PL2、发光控制信号线EML、初始化信号线INT、复位控制信号线RST等。例如，复位控制信号线RST包括第一复位控制信号线RST1和第二复位控制信号线RST2。第一电源线PL1被配置为向子像素100提供恒定的第一电压信号VDD、第二电源线PL2被配置为向子像素100提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。栅线GT被配置为向子像素100提供扫描信号SCAN、数据线DT被配置为向子像素100提供数据信号DATA（数据电压VDATA）、发光控制信号线EML被配置为向子像素100提供发光控制信号EM，第一复位控制信号线RST1被配置为向子像素100提供第一复位控制信号RESET1，第二复位控制信号线RST2被配置为向子像素100提供扫描信号SCAN。第一初始化信号线INT1被配置为向子像素100提供第一初始化信号Vinit1。第二初始化信号线INT2被配置为向子像素100提供第二初始化信号Vinit2。例如，第一初始化信号Vinit1和第二初始化信号Vinit2为恒定的电压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此，例如，第一初始化信号Vinit1和第二初始化信号Vinit2可均小于或等于第二电压信号VSS。例如，在本公开的一些实施例中，第一初始化信号线INT1和第二初始化信号线INT1相连，均被配置为向子像素100提供初始化信号Vinit，即，第一初始化信号线INT1和第二初始化信号线INT2均称作初始化信号线INT，第一初始化信号Vinit1和第二初始化信号Vinit2相等，均为Vinit，但不限于此。在另一些实施例中，第一初始化信号线INT1和第二初始化信号线INT1彼此绝缘以提供不同的初始化信号。
如图2至图4所示，驱动晶体管T3与发光元件100b电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件100b发光。
例如，发光元件100b包括有机发光二极管（OLED），发光元件100b在其对应的像素电路100a的驱动下发出红光、绿光、蓝光，或者白光等。
例如，如图2至图4所示，数据写入晶体管T4的栅极T20与栅线GT相连，数据写入晶体管T4的第一极T41与数据线DT相连，数据写入晶体管T4的第二极T42与驱动晶体管T3的第一极T31相连。
例如，如图2至图4所示，像素电路100a还包括阈值补偿晶体管T2，阈值补偿晶体管T2的栅极T20与栅线GT相连，阈值补偿晶体管T2的第一极T21与驱动晶体管T3的第二极T32相连，阈值补偿晶体管T2的第二极T22与驱动晶体管T3的栅极T30相连。
例如，如图2至图4所示，显示面板还包括发光控制信号线EML，像素电路100a还包括第一发光控制晶体管T5和第二发光控制晶体管T6，第一发光控制晶体管T5的栅极T50与发光控制信号线EML相连，第一发光控制晶体管T5的第一极T51与第一电源线PL1相连，第一发光控制晶体管T5的第二极T52与驱动晶体管T3的第一极T31相连；第二发光控制晶体管T6的栅极T60与发光控制信号线EML相连，第二发光控制晶体管T6的第一极T61与驱动晶体管T3的第二极T32相连，第二发光控制晶体管T6的第二极T62与发光元件100b的第一电极201相连。
如图2至图4所示，第一复位晶体管T1与驱动晶体管T3的栅极T30相连，并被配置为对驱动晶体管T3的栅极T30进行复位，第二复位晶体管T7与发光元件100b的第一电极201相连，并被配置为对发光元件100b的第一电极201进行复位。第一初始化信号线INT1通过第一复位晶体管T1与驱动晶体管T3的栅极T30相连。第二初始化信号线INT2通过第二复位晶体管T7与发光元件100b的第一电极201相连。例如，第一初始化信号线INT1和第二初始化信号线INT2相连，以提供相同的初始化信号，但不限于此，在本公开的一些实施例中，第一初始化信号线INT1和第二初始化信号线INT2也可以彼此绝缘，并被配置为分别提供信号。
例如，如图2至图4所示，第一复位晶体管T1的第一极T11与第一初始化信号线INT1相连，第一复位晶体管T1的第二极T12与驱动晶体管T3的栅极T30相连，第二复位晶体管T7的第一极T71与第二初始化信号线INT2相连，第二复位晶体管T7的第二极T72与发光元件100b的第一电极201相连。例如，如图2至图4所示，第一复位晶体管T1的栅极T10与第一复位控制信号线RST1相连，第二复位晶体管T7的栅极T70与第二复位控制信号线RST2相连。
如图2至图4所示，第一电源线PL1被配置为向像素电路100a提供第一电压信号VDD；像素电路还包括存储电容Cst，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极T30相连，存储电容Cst的第二极板Cb与第一电源线PL1以及第一发光控制晶体管T5的第一极T51分别相连。
例如，如图2至图4所示，显示面板还包括第二电源线PL2，第二电源线PL2与发光元件100b的第二电极202相连。图2至图4示出了第一节点N1、第二节点N2、第三节点N3和第四节点N4。
如图2至图4所示，栅线GT包括栅线GT1和栅线GT2。栅线GT1与阈值补偿晶体管T2的栅极T20相连。栅线GT2与数据写入晶体管T4的栅极T40相连。例如，在一个子像素中，栅线GT1被配置为提供第n行扫描信号，栅线GT2被配置为提供第n行扫描信号。
图5示出了多晶硅半导体层SM1。图6示出了第一导电图案层LY1。图7示出了第二导电图案层LY2。图8示出了氧化物半导体层SM2。图9示出了第三导电图案层LY3。图10示出了层间绝缘层ILD。图10以层间绝缘层ILD中的过孔示出。图11示出了第四导电图案层LY4。图12示出了平坦化层PLN1。图12以平坦化层PLN1中的过孔示出。图13示出了第五导电图案层LY5。图14示出了平坦化层PLN2。图14以平坦化层PLN2中的过孔示出。图15示出了发光元件的电极层AD。电极层AD可包括多个第一电极201。图15示出了一个子像素中的一个第一电极201。图16示出了像素限定层PDL。如图16所示，像素限定层PDL包括开口OPN。像素限定层PDL的开口OPN为子像素的发光区域。
例如，多晶硅半导体层SM1的材料包括低温多晶硅（LTPS），氧化物半导体层SM2的材料包括氧化铟镓锌（IGZO），但不限于此。
如图2和图4所示，在本公开一些实施例中，显示面板包括位于衬底基板BS（如后续的截面图所示）上的子像素100。如图2和图4所示，子像素100包括像素电路100a和发光元件100b，像素电路100a被配置为驱动发光元件100b发光。如图2和图4所示，像素电路100a包括：驱动晶体管T3、数据写入晶体管T4、阈值补偿晶体管T2和第一复位晶体管T1，第一复位晶体管T1与驱动晶体管T3的栅极T30相连，并被配置为对驱动晶体管T3的栅极T30进行复位，驱动晶体管T3的第一极T31与数据写入晶体管T4相连，驱动晶体管T3的第二极T32与阈值补偿晶体管T2的第一极T21相连，阈值补偿晶体管T2的第二极T22与驱动晶体管T3的栅极T30相连。
在本公开的一些实施例中，如图2至图4所示，像素电路100a还包括存储电容Cst，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极T30相连，存储电容Cst的第一极板Ca分别与第一复位晶体管T1和阈值补偿晶体管T2相连。例如，如图2至图4所示，存储电容Cst的第一极板Ca分别与第一复位晶体管T1的第二极T12和阈值补偿晶体管T2的第二极T22相连。
P型薄膜晶体管具有更高的迁移率和更稳定的源极电压，适合驱动发光元件。N型薄膜晶体管具有更低的漏电流，可以更好地保持驱动晶体管T3和存储电容Cst的电压稳定。
例如，如图2至图4所示，阈值补偿晶体管T2和第一复位晶体管T1均为氧化物薄膜晶体管，其余晶体管T3-T7均为低温多晶硅（LTPS）薄膜晶体管。从而，本公开的实施例提供的显示面板采用LTPO像素电路，以提高显示品质。
在本公开的一些实施例中，驱动晶体管T3和数据写入晶体管T4均为P型薄膜晶体管，阈值补偿晶体管T2和第一复位晶体管T1均为N型薄膜晶体管。
在本公开的一些实施例中，为了具有充足的充电时间，N型薄膜晶体管的开启时间大于或等于P型薄膜晶体管的开启时间。
在本公开的一些实施例中，为了具有充足的充电时间，N型薄膜晶体管的开启时间为P型薄膜晶体管的开启时间的两倍以上。
在本公开的一些实施例中，如图2至图4所示，阈值补偿晶体管T2的栅极T20和第一复位晶体管T1的栅极T10级联至在阵列上的栅极驱动（Gate driver on array，GOA）的不同输出级。图2示出了阈值补偿晶体管T2的栅极T20和第一复位晶体管T1的栅极T10均级联至GOA的第n级。n为自然数。GOA的结构可根据需要在通常技术中选择。
在本公开的一些实施例中，如图2至图4所示，阈值补偿晶体管T2的栅极T20和数据写入晶体管T4的栅极T40级联至GOA的相同输出级。
在一些附图中，SCAN(N) (n)表示第n行N型薄膜晶体管的栅线，即栅线GT1。SCAN(P) (n)表示第n行P型薄膜晶体管的栅线，即栅线GT2。SCAN(N) (n-1)表示第(n-1)行N型薄膜晶体管的复位控制信号线，也可以表示第(n-1)行N型薄膜晶体管的栅线。如图2所示，阈值补偿晶体管T2的栅极T20级联至GOA的第n级，以被提供第n行扫描信号。第一复位晶体管T1的栅极T10级联至GOA的第(n-1)级，以被提供第(n-1)行扫描信号。数据写入晶体管T4的栅极T40级联至GOA的第n级，以被提供第n行扫描信号。
图17至图26示出了部分叠层结构的示意图。图17为多晶硅半导体层SM1和第一导电图案层LY1的叠层示意图。图17示出了多晶硅半导体层SM1和第一导电图案层LY1，驱动晶体管T3的有源层T33具有很长的沟道和较低的沟道宽长比，有利于降低电流波动，提高输出电流的稳定性。
图18为多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2和氧化物半导体层SM2的叠层示意图。图18示出了复位控制信号子线RSTa。图18还示出了栅极子线GTa。
图19示出了第二导电图案层LY2和氧化物半导体层SM2的叠层示意图。氧化物半导体层SM2在第二导电图案层LY2之后形成，第二导电图案层LY2中的复位控制信号子线RSTa以及栅极子线GTa可以作为氧化物薄膜晶体管的底栅。
如图3、图4、图7、图18、以及图19所示，存储电容Cst的第二极板Cb具有开口Na，以便后续工艺形成连接驱动晶体管T3的栅极的过孔V1，使得连接电极CEa与驱动晶体管T3的栅极T30相连。
图20示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2和第三导电图案层LY3的叠层示意图。图21示出了第二导电图案层LY2和第三导电图案层LY3的叠层示意图。如图9、图20、图21所示，第三导电图案层LY3包括复位控制信号子线RSTb和栅极子线GTb。复位控制信号子线RSTb和栅极子线GTb可以作为氧化物薄膜晶体管的顶栅。采用双栅薄膜晶体管以降低漏电流。
图20示出了各个晶体管的半导体层，图20示出了驱动晶体管T3的半导体层T33、数据写入晶体管T4的半导体层T43、阈值补偿晶体管T2的半导体层T23、第一发光控制晶体管T5的半导体层T53、第二发光控制晶体管T6的半导体层T63、第一复位晶体管T1的半导体层T13、以及第二复位晶体管T7的半导体层T73。与各个半导体层交叠的信号线的部分为对应的晶体管的栅极。从图20可以看出，第一复位晶体管T1、阈值补偿晶体管T2均为双栅晶体管。双栅晶体管的底栅位于第二导电图层LY2，双栅晶体管的顶栅位于第三导电图层LY3。第二导电图层LY2中的与各个双栅晶体管的半导体层交叠的部分为双栅晶体管的底栅，第三导电图层LY3中的与各个双栅晶体管的半导体层交叠的部分为双栅晶体管的顶栅。
图22示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、氧化物半导体层SM2、层间绝缘层ILD和第三导电图案层LY3的叠层示意图。图23示出了层间绝缘层ILD和第四导电图案层LY4的叠层示意图。
如图11、图22、图23所示，第四导电图案层LY4包括连接电极CEa、CEb、CEc、CEd、CEe、以及CEf。每个连接电极通过过孔与其下方的导电结构相连。导电结构包括位于多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、以及氧化物半导体层SM2至少之一中的部件。
图24示出了多晶硅半导体层SM1、第一导电图案层LY1、第二导电图案层LY2、氧化物半导体层SM2、第三导电图案层LY3、层间绝缘层ILD、第四导电图案层LY4和第五导电图案层LY5的叠层示意图。
图25示出了平坦化层PLN1和第五导电图案层LY5的叠层示意图。图25还示出了位于第四导电图案层LY4的连接电极CEc。
图26示出了平坦化层PLN2、发光元件的电极层AD和像素限定层PDL的叠层示意图。
如图3至图26所示，连接电极CEa的一端通过过孔V1与驱动晶体管T3的栅极T30相连，连接电极CEa的另一端通过过孔V2与第一复位晶体管T1的第二极T12（第一复位晶体管T1的第二极T12也作为与之补偿晶体管T2的第二极的T22）相连。
如图3至图26所示，连接电极CEb的一端通过过孔V3与第二发光控制晶体管T6的第一极T61（第二发光控制晶体管T6的第一极T61也作为驱动晶体管T3的第二极T32）相连，连接电极CEb的另一端通过过孔V4与阈值补偿晶体管T2的第一极T21相连。
如图3至图26所示，连接电极CEc的一端通过过孔V5与第一发光控制晶体管T5的第一极T51相连，连接电极CEc的另一端通过过孔V6与存储电容的第二极板的Cb相连。
如图3至图26所示，连接电极CEd的一端通过过孔V7与数据写入晶体管T4的第一极T41相连，连接电极CEd的另一端通过过孔Vc与数据线DT相连。
如图3至图26所示，连接电极CEe的一端通过过孔V8与第二发光控制晶体管T6的第二极T62相连，连接电极CEe的另一端通过过孔Va与连接电极CE1相连。
如图3至图26所示，连接电极CEf的一端通过过孔V9与第一初始化信号线INT1相连，连接电极CEf的另一端通过过孔V10与第一复位晶体管T1的第一极T11相连。
如图3至图26所示，第一电源线PL1通过过孔Vb与连接电极CEc相连，进而与存储电容Cst的第二极板Cb和第一发光控制晶体管T5的第一极T51分别相连。
如图4至图26所示，发光元件的第一电极201通过过孔Vd与连接电极CE1相连，进而与连接电极CEe相连，进而与第二发光控制晶体管T6的第二极T62相连。
如图3至图26所示，第二初始化信号线INT2通过过孔V11与第二复位晶体管的第一极T71相连。
在本公开的一些实施例中，如图4、图11、图22至图24所示，为了减少第二初始化信号Vinit2对氧化物薄膜晶体管（例如，第一复位晶体管T1）的半导体层（沟道）的影响，第二初始化信号线INT2具有方波结构或C型结构，以避开第一复位晶体管T1的氧化物材质的半导体层。
例如，如图11、图22至图24所示，第二初始化信号线INT2布置在提供SCAN(N)(n)信号的第一复位控制信号线RST1的上方，以屏蔽第二初始化信号Vinit2对第一复位晶体管T1的影响，并对第一复位晶体管T1的半导体层形成进一步遮挡，使得第一复位晶体管T1具有稳定的较高的开态电流和较低的漏电流；以使得驱动晶体管T3的栅极和存储电容的电压更加稳定，不容易漏电，从而，使得驱动晶体管T3的驱动电流更加稳定，发光元件的发光效率更加稳定和显示品质得到提高。
例如，如图4、图11、图22至图24所示，方波结构或C型结构包括沿第一方向X延伸的第一信号部P01以及位于第一信号部P01两侧并分别与第一信号部P01的两端相连的第二信号部P02和第三信号部P03。例如，如图11、图22至图24所示，第二信号部P02、第一信号部P01以及第三信号部P03依次相连。例如，第二信号部P02、第一信号部P01以及第三信号部P03为一体结构，为同一信号线的不同部分，即，为第二初始化信号线INT2的不同部分。第二信号部P02、第一信号部P01以及第三信号部P03构成方波结构或C型结构。如图23所示，C型结构的开口朝上。
例如，如图4、图11、图22至图24所示，第一信号部P01沿第一方向 X延伸，第二信号部P02沿第二方向Y延伸，第三信号部P03沿第二方向Y延伸。当然，在其他的实施例中，第二信号部P02和第三信号部P03的延伸方向可以不为第二方向Y，第一信号部P01也可以不沿第一方向 X延伸。
在本公开的一些实施例中，如图4、图11、图22至图24所示，为了减少第二初始化信号Vinit2对氧化物薄膜晶体管（例如，第一复位晶体管T1）的半导体层（沟道）的影响，第二初始化信号线INT2在衬底基板BS（如后续的截面图所示）上的正投影覆盖第一复位晶体管T1的半导体层T13（如图22所示）在衬底基板BS上的正投影，以进一步遮挡第一复位晶体管T1的半导体层T13。例如，如图4、图20、图22、图24所示，第二初始化信号线INT2与第一复位晶体管T1的半导体层T13交叠。
图27A至图27D为图4的截面图。图27A是沿图4中的A1-B1线的截面图。图27B是沿图4中的A2-B2线的截面图。图27C是沿图4中的A3-B3线的截面图。图27D是沿图4中的A4-B4线的截面图。图27A是沿图4中的第一发光控制晶体管T5、驱动晶体管T3、第二发光控制晶体管T6的多晶硅半导体层走向的截面图。图27B是沿图4中的驱动晶体管T3、第二发光控制晶体管T6的多晶硅半导体层走向的截面图。图27C是沿图4中的数据写入晶体管T4、驱动晶体管T3的多晶硅半导体层、以及阈值补偿晶体管T2和第一复位晶体管T1的氧化物半导体层的第一走向的截面图。图27D是沿图4中的数据写入晶体管T4、驱动晶体管T3的多晶硅半导体层、以及阈值补偿晶体管T2和第一复位晶体管T1的氧化物半导体层的第二走向的截面图。
如图27A至图27D所示，发光元件100b的第一电极201通过贯穿平坦化层PLN2的过孔Vd与连接电极CE1相连。连接电极CE1通过贯穿平坦化层PLN1的过孔Va与连接电极CEe相连。连接电极CEe通过贯穿层间绝缘层ILD2、栅绝缘层GI2、层间绝缘层ILD1、层间绝缘层ILD0、以及栅绝缘层GI1的过孔V8与像素电路100a（第二发光控制晶体管T6的第二极T62）相连。
如图27A至图27D所示，显示面板还包括像素限定层PDL，像素限定层PDL包括开口OPN，开口OPN被配置为限定发光元件的发光区域。
在本公开的一些实施例中，如图6和图7所示，阈值补偿晶体管T2的栅极T20和第一复位晶体管T1的栅极T10至少之一包括第一栅极GE1和第二栅极GE2，第一栅极GE1与存储电容Cst的第二极板Cb位于同一层，并与存储电容Cst的第一极板Ca位于不同层。如图7所示，第一栅极GE1与存储电容Cst的第二极板Cb位于第二导电图案层LY2。如图6所示，存储电容Cst的第一极板Ca位于第一导电图案层LY1。
在本公开的一些实施例中，如图20所示，阈值补偿晶体管T2包括半导体层T23，第一复位晶体管T1包括半导体层T13，阈值补偿晶体管T2和第一复位晶体管T1均分别包括第一栅极GE1和第二栅极GE2。图7、图9、示出了阈值补偿晶体管T2包括第一栅极GE2a和第二栅极GE2b，第一复位晶体管T1均包括第一栅极GE1a和第二栅极GE1b。
在本公开的一些实施例中，如图4所示，阈值补偿晶体管T2和第一复位晶体管T1均为双栅晶体管。例如，双栅晶体管包括底栅和顶栅。例如，阈值补偿晶体管T2、第一复位晶体管T1采用双栅薄膜晶体管（Thin Film Transistor，TFT）的方式降低漏电。
在本公开的一些实施例中，在阈值补偿晶体管T2和第一复位晶体管T1至少之一中，半导体层和第一栅极GE1之间只设置一个绝缘层。如图27C和图27D所示，半导体层T13和第一栅极GE1之间只设置层间绝缘层ILD1，半导体层T23和第一栅极GE1之间只设置层间绝缘层ILD1。
例如，层间绝缘层ILD1的材料包括氧化硅。层间绝缘层ILD0的材料包括氧化硅。在本公开的一些实施例中，层间绝缘层ILD0的位于驱动晶体管T3下方的部分的氧化硅中的Si含量大于层间绝缘层ILD1的位于阈值补偿晶体管T2和第一复位晶体管T1下方的部分的氧化硅中的Si含量。例如，层间绝缘层ILD1的材料包括氧化硅，层间绝缘层ILD0的材料包括氧化硅，层间绝缘层ILD0的Si含量大于层间绝缘层ILD1的Si含量。例如，可使用不同的沉积工艺参数和掩模来使得层间绝缘层ILD1和层间绝缘层ILD0具有不同的氧化硅含量。
图28为本公开另一实施例提供的显示面板的像素电路的布局图。图29为图28中的部分结构的示意图。图30为在图28的基础上形成平坦化层PLN2、发光元件的第一电极以及像素限定层PDL之后的布局图。图31A为沿图30中的第一发光控制晶体管T5、驱动晶体管T3、第二发光控制晶体管T6的走线的截面图。图31B为沿图30中的驱动晶体管T3、第二发光控制晶体管T6的走线的截面图。图31C为沿图30中的沿数据写入晶体管T4、驱动晶体管T3、阈值补偿晶体管T2、第一复位晶体管T1的一种截面图。图31D为沿图30中的沿数据写入晶体管T4、驱动晶体管T3、阈值补偿晶体管T2、第一复位晶体管T1的另一种截面图。
在本公开的一些实施例中，如图28至图31D所示，显示面板还包括第一电源线PL1和连接电极CEa，第一电源线PL1被配置为向像素电路100a提供恒定的第一电压信号，第一电源线PL1与存储电容Cst的第二极板Cb相连，连接电极CEa与驱动晶体管T3的栅极T30相连，第一电源线PL1在衬底基板BS上的正投影与连接电极CEa在衬底基板BS上的正投影部分交叠以形成稳定电容，以稳定驱动晶体管T3的栅极T30的电位。图28的其他结构可参考图2和图3，在此不再赘述。
图32为本公开的一实施例提供的显示面板的像素电路的布局图。图33为图32的部分结构的示意图。图34为本公开的一实施例提供的显示面板的像素电路和发光元件的布局图。图35A为图32的截面图。图35B为图32的截面图。
如图32至图35B所示，在本公开的一些实施例中，显示面板还包括挡块BK，挡块BK与第一电源线PL相连，挡块BK在衬底基板BS上的正投影与阈值补偿晶体管T2在衬底基板BS上的正投影至少部分交叠。如图32至图35B所示，挡块BK在衬底基板BS上的正投影与阈值补偿晶体管T2的半导体层T23在衬底基板BS上的正投影交叠。挡块BK在衬底基板BS上的正投影覆盖阈值补偿晶体管T2的半导体层T23在衬底基板BS上的正投影。
在本公开的一些实施例中，如图32至图35B所示，挡块BK在衬底基板BS上的正投影与第一复位晶体管T1在衬底基板BS上的正投影至少部分交叠。例如，挡块BK在衬底基板BS上的正投影与第一复位晶体管T1的半导体层T13在衬底基板BS上的正投影交叠。挡块BK在衬底基板BS上的正投影覆盖第一复位晶体管T1的半导体层T13在衬底基板BS上的正投影。
例如，挡块BK可对氧化物材质的半导体层起到遮挡作用，减小或避免晶体管产生漏电流，提升显示品质。
如图32至图35B所示，挡块BK与第一电源线PL为一体结构，由同一膜层采用同一构图工艺形成。
图36为本公开的一些实施例提供的显示面板的布局图。图37A至图37D为截面图。图37A和图37B为沿薄膜晶体管的截面图。图37C为沿第一复位控制信号线的截面图。图37D为沿第一栅线的截面图。
例如，如图37A至图37D所示，第一复位晶体管T1的栅极T10和阈值补偿晶体管T2的栅极T20均与像素限定层PDL的开口OPN交叠，像素限定层PDL的限定开口OPN的部分的坡度角小于30度，使得发光元件的出射光不会反射和折射进入第一复位晶体管T1的栅极和阈值补偿晶体管T2的栅极，以使得第一复位晶体管T1和阈值补偿晶体管T2具有低漏电流。当然，在其他的实施例中，也可以第一复位晶体管T1的栅极或阈值补偿晶体管T2的栅极与像素限定层PDL的开口OPN交叠。
在本公开的一些实施例中，如图37C所示，显示面板还包括像素限定层PDL，像素限定层PDL包括多个开口OPN，多个开口OPN包括第一开口OPN1，第一复位晶体管T1的栅极T10在衬底基板BS上的正投影和第一开口OPN1在衬底基板BS上的正投影交叠，像素限定层PDL的限定第一开口OPN1的部分的坡度角θa小于30度。
在本公开的一些实施例中，如图37C所示，第一开口OPN1的边缘在衬底基板BS上的正投影与第一复位晶体管T1的栅极T10在衬底基板BS上的正投影交叠。
在本公开的一些实施例中，如图37C所示，第一开口OPN1的边缘在衬底基板BS上的正投影与第一复位晶体管T1的半导体层T13在衬底基板BS上的正投影交叠。
在本公开的一些实施例中，如图37D所示，显示面板还包括像素限定层PDL，像素限定层PDL包括多个开口OPN，多个开口包括第二开口OPN2，阈值补偿晶体管T2的栅极T20在衬底基板BS上的正投影和第二开口OPN2在衬底基板BS上的正投影交叠，像素限定层PDL的限定第二开口OPN2的部分的坡度角θb小于30度。
在本公开的一些实施例中，如图37D所示，第二开口OPN2的边缘在衬底基板BS上的正投影与阈值补偿晶体管T2的栅极T20在衬底基板BS上的正投影交叠。
在本公开的一些实施例中，如图37D所示，第二开口OPN2的边缘在衬底基板BS上的正投影与阈值补偿晶体管T2的半导体层T23在衬底基板BS上的正投影交叠。
图38是本公开的一些实施例提供的显示面板的示意图。例如，如图38所示，发光功能层203位于第一电极201和第二电极202之间，发光功能层203包括发光层。例如，发光功能层203还可包括电子注入层、电子传输层、空穴传输层、空穴注入层至少之一。
图38示出了封装层CPS。如图38所示，封装层CPS包括第一封装层CPS1、第二封装层CPS2、以及第三封装层CPS3。例如，第一封装层CPS1以及第三封装层CPS3均为无机封装层，第二封装层CPS2为有机封装层。有机封装层可采用喷墨打印（IJP）工艺形成，无机封装层可采用化学气相沉积（CVD）工艺形成。需要说明的是，封装层CPS的结构不限于图38所示，可根据需要而定。
例如，第一封装层CPS1的材料可包括SiOx、SiOxNy至少之一。例如，第三封装层CPS3的材料包括SiNx。
例如，第一封装层CPS1可包括多个封装子层。例如，多个封装子层包括依次设置的第一封装子层、第二封装子层、以及第三封装子层。第一封装子层比第三封装子层更靠近衬底基板。例如，第一封装子层的材料包括SiOx，第二封装子层的材料包括SiOxNy，第三封装子层的材料包括SiOx。
图39为照射到像素限定层上的光线的示意图。光线L1为入射光线，光线L2为折射 光线，封装层CPS中的无机封装层CPS0的折射率为
Figure 571850DEST_PATH_IMAGE008
，像素限定层PDL的折射率为
Figure 240729DEST_PATH_IMAGE002
, 根据 折射率公式：
Figure 234093DEST_PATH_IMAGE009
; 例如，SiNx的折射率
Figure 988422DEST_PATH_IMAGE008
=2.023; 像素限定层PDL的折射 率
Figure 787751DEST_PATH_IMAGE002
=1.492；令
Figure 311136DEST_PATH_IMAGE010
=90, 可得
Figure 740981DEST_PATH_IMAGE011
; 而90-α≈90-30=60>
Figure 982606DEST_PATH_IMAGE012
利于实现全反射。例如，无 机封装层CPS0可指第三封装层CPS3。
例如，如图39所示，像素限定层PDL的限定开口的部分的坡度角α, 坡度角α小于30 度，满足关系式
Figure 257730DEST_PATH_IMAGE003
。
在本公开的一些实施例中，显示面板还包括封装层，封装层包括无机层，像素限定 层PDL的限定开口的部分的坡度角为α, 像素限定层PDL的折射率为
Figure 963517DEST_PATH_IMAGE002
, 无机层的折射率为
Figure 298684DEST_PATH_IMAGE001
满足关系式
Figure 27605DEST_PATH_IMAGE013
。
图40为本公开的一些实施例提供的显示面板的布局图。图41A为图40中的第二导电图案层LY2的平面图，图41B为图40中的第三导电图案层LY3的平面图，图41C至图41E为图40中的部分叠层的示意图。
在本公开的一些实施例中，如图40至图41E所示，显示面板还包括栅线GT1，栅线GT1与数据写入晶体管T4相连，栅线GT1包括第一凸起PT1，栅线GT1沿第一方向X延伸，第一凸起PT1向第二方向Y凸出，第二方向Y与第一方向X相交。例如，第一凸起PT1在栅线GT1的延伸平面内向其一侧突出。
在本公开的一些实施例中，如图40至图41E所示，显示面板还包括第一复位控制信号线RST1，第一复位控制信号线RST1包括第二凸起PT2，其中，第一复位控制信号线RST1沿第一方向X延伸，第二凸起PT2向第二方向Y凸出，第二方向Y与第一方向X相交。例如，第二凸起PT2在第一复位控制信号线RST1的延伸平面内向其一侧突出。
设置第一凸起PT1和第二凸起PT2至少之一，使得氧化物材质的薄膜晶体管的沟道的宽长比，以增大充电电流，例如，增大第一复位晶体管T1和阈值补偿晶体管至少之一的充电电流。
例如，第一凸起PT1和第二凸起PT2均平行于或大致平行于衬底基板的主表面。
如图41A所示，栅极子线GTa具有凸起部PT11，如图41B所示，栅极子线GTb具有凸起部PT12。如图40所示，凸起部PT11和凸起部PT12构成第一凸起PT1。
如图41A所示，第一复位控制信号线RST1具有凸起部PT21，如图41B所示，第一复位控制信号线RST1具有凸起部PT22。如图40所示，凸起部PT21和凸起部PT22构成第二凸起PT2。
图42为本公开一些实施例提供的显示面板的剖视图。如图42所示，阈值补偿晶体管T2的栅极T20和第一复位晶体管T1的栅极T10至少之一包括第一栅极GE1和第二栅极GE2，第一栅极GE1比第二栅极GE2更靠近衬底基板BS，第一栅极GE1的坡度角α1小于第二栅极GE2的坡度角α2。
在本公开的一些实施例中，如图42所示，第二栅极GE2包括叠层设置的第一子层GE21和第二子层GE22，第一子层GE21和第二子层GE22的材质不同。
在本公开的一些实施例中，第一子层GE21比第二子层GE22更靠近衬底基板BS，第一子层GE21的材质包括氮化钛（TiyNx，例如包括Ti2N2和Ti3N4），第二子层GE22的材质包括钼（Mo）。例如，第二栅极GE2采用Mo/Ti合金制作，采用两次干刻工艺制作而成。第一子层GE21和第二子层GE22可分别刻蚀，在形成第二栅极GE2的刻蚀工艺中，刻蚀气体或刻蚀液中含有氟，而在形成第一子层GE21的刻蚀工艺中，刻蚀气体或刻蚀液中不含有氟，从而可避免氟离子对于半导体层的影响。当然，第二栅极GE2也可以采用单层结构。
图43为本公开的一些实施例提供的显示面板的剖视图。在本公开的一些实施例中，如图43所示，显示面板还包括遮光层LS，其中，遮光层LS在衬底基板BS上的正投影覆盖驱动晶体管T3的栅极T30在衬底基板BS上的正投影。遮光层LS具有遮光和改善残像的作用。图43还示出了缓冲层BF包括缓冲层BF1和缓冲层BF2。
在本公开的一些实施例中，遮光层LS比驱动晶体管T3的半导体层T33更靠近衬底基板BS。例如，遮光层LS的材料包括非晶硅。例如，遮光层LS和驱动晶体管T3的栅极T30分设在驱动晶体管T3的半导体层T33的相对的两侧。
例如，遮光层LS的面积大于驱动晶体管T3的栅极T30的面积，以更好的起到遮光作用。例如，在开关TFT（T4/T7，T1/T2）下方不设置遮光层LS。
图44为本公开的一些实施例提供的显示面板中的触控结构的示意图。图45为本公开的一些实施例提供的显示面板中的一种触控传感器的示意图。图46为本公开的一些实施例提供的显示面板的布局图。图47为本公开的一些实施例提供的显示面板的剖视图。图48为本公开的一些实施例提供的显示面板的剖视图。图49为照射到触控涂覆层上的光线的示意图。
在本公开的一些实施例中，如图44至图48所示，显示面板还包括多个触控传感器TS，每个触控传感器TS呈网格状，触控传感器TS包括多条导电线602，多条导电线602交叉围成多个开孔600，第一复位晶体管T1的栅极T10和阈值补偿晶体管T2的栅极T20在衬底基板BS上的正投影与多个开孔600在衬底基板BS上的正投影交叠。
在本公开的一些实施例中，如图47至图49所示，显示面板还包括触摸涂覆层TOC，触摸涂覆层TOC覆盖触控传感器TS。触摸涂覆层TOC具有开孔CP。例如，触摸涂覆层TOC的材料包括绝缘材料，例如包括聚酰亚胺、SiNx、SiOx、SiNxOy至少之一，但不限于此。
在本公开的一些实施例中，如图47至图49所示，触摸涂覆层TOC的限定开孔CP的部分的坡度角大于45度。从而，使得发光元件的出射光不会反射和折射进入第一复位晶体管T1的栅极和阈值补偿晶体管T2，使得第一复位晶体管T1和阈值补偿晶体管T2具有低的漏电流。
如图44所示，显示面板包括多个触控传感器TS，多个触控传感器TS包括沿第一方向X延伸的多个触控传感器Tx和沿第二方向Y延伸的多个触控传感器Rx。
如图45和图46所示，子像素PX位于一个开孔600内。子像素PX在衬底基板上的正投影落入一个开孔600在衬底基板上的正投影内。
如图46和图47所示，触控传感器TS包括位于第一触控层M1的部分和位于第二触控层M2的部分。第一触控层M1和第二触控层M2位于不同的层。
如图47和图48所示，第一触控层M1和第二触控层M2之间设置触控介电层TLD。例如，触控介电层TLD的材料包括无机绝缘层材料。例如，触控介电层TLD的材料包括SiNx、SiOx、SiNxOy至少之一。
如图45所示，第一触控层M1包括多个桥接线BRG。第二触控层M2包括触控部Txa。对于一个触控传感器Tx，相邻触控部Txa通过桥接线BRG相连。例如，桥接线BRG可以通过贯穿触控层间绝缘层TLD的过孔VH与触控部Txa相连。触控传感器Rx位于第二触控层M2。图45所示的触控传感器为金属网格MM的结构。
如图45所示，触控传感器Rx位于第二触控层M2。当然，触控传感器TS也可以根据需要采用其他结构。例如，在一些实施例中，一个触控传感器Rx通过桥接线相连，而一个触控传感器Tx一体形成。即，触控传感器Rx和触控传感器Tx之一为一体结构，而触控传感器Rx和触控传感器Tx之另一通过桥接线相连。
例如，触控介电层TLD的折射率为
Figure 106420DEST_PATH_IMAGE014
，触摸涂覆层TOC的折射率为
Figure 604397DEST_PATH_IMAGE015
，触摸涂覆层 TOC的折射率可近似为空气的折射率，触摸涂覆层TOC的限定开孔CP的部分的坡度角为β，令
Figure 376044DEST_PATH_IMAGE016
=90, 可得
Figure 391929DEST_PATH_IMAGE017
; 触摸涂覆层TOC的限定开孔CP的部分的坡度角β≈50 >
Figure 274435DEST_PATH_IMAGE012
使得折射 光L2向开孔CP外侧前进，不会进入到与开孔CP交叠的氧化物半导体层SM2，避免影响氧化物 薄膜晶体管的性能。即，满足关系式：
Figure 626918DEST_PATH_IMAGE018
，或者
Figure 569467DEST_PATH_IMAGE019
。
图50为本公开一实施例提供的显示面板的剖视图。图51为本公开一实施例提供的显示面板的布局图。
如图50和图51所示，触摸涂覆层TOC的开孔CP与挡块BK交叠，并与触控传感器TS交叠，以增强遮光效果。
图52为本公开一实施例提供的显示面板的布局图。图53为本公开一实施例提供的显示面板的布局图。
由于栅极的凸起的拐角处形状不规则，厚度和平整度不一致，容易产生漫散射使得非理想光线进入像素区，影响显示。
如图52和图53所示，触控传感器TS在衬底基板上的正投影与第一复位晶体管T1的栅极的凸起和阈值补偿晶体管T2的栅极的凸起至少之一在衬底基板上的正投影交叠，以防止入射光或反射光进入到凸起的拐角处产生不想要的漫散射。
图54为本公开一实施例提供的显示面板的剖视图。图55为本公开一实施例提供的显示面板的剖视图。
薄膜晶体管的栅极采用金属材料制作，栅极的斜坡（斜面、侧面）容易产生漫散射使得非理想光线进入像素区，影响显示。
如图54所示，触控传感器TS在衬底基板上的正投影与第一复位晶体管T1的栅极T10的斜坡在衬底基板上的正投影交叠，以防止入射光或反射光进入到栅极的斜坡产生不想要的漫散射。
图56为本公开一实施例提供的显示面板中的像素电路的时序图。图57为本公开一实施例提供的显示面板中的像素电路的时序图。
例如，以第一复位晶体管T1和阈值补偿晶体管T2为有源层采用氧化物半导体的N型薄膜晶体管，其余晶体管为有源层采用低温多晶硅材料的P型薄膜晶体管为例。给驱动晶体管T3的栅极充电，驱动晶体管T3的栅极和存储电容Cst的第一极板Ca连接在一起，且只连接第一复位晶体管T1和阈值补偿晶体管T2；充电路径有数据写入晶体管T4和阈值补偿晶体管T2，第一复位晶体管T1和阈值补偿晶体管T2均为双栅薄膜晶体管，由底栅和顶栅构成。
连接驱动晶体管T3的第一复位晶体管T1和阈值补偿晶体管T2均为有源层采用氧化物半导体的N型薄膜晶体管，第一复位晶体管T1和阈值补偿晶体管T2的栅极级联至GOA的不同输出级；充电路径有阈值补偿晶体管T2和数据写入晶体管T4的栅极连接至GOA的相同输出级。第一复位晶体管T1的栅极连接至N型晶体管的GOA的n-1级输出，阈值补偿晶体管T2和数据写入晶体管T4的栅极分别连接至N型晶体管的GOA的n级输出和P型晶体管的 GOA的n级输出。
第一复位晶体管T1和阈值补偿晶体管T2的栅极的凸起增加沟道宽长比（W/L），导致氧化物薄膜晶体管的电阻和电容都增大，并且含有氧化物半导体的N型薄膜晶体管的迁移率小于含有低温多晶硅半导体的P型薄膜晶体管的迁移率，含有氧化物半导体的N型薄膜晶体管的电阻本身高于含有低温多晶硅半导体的P型薄膜晶体管电阻，使得N型薄膜晶体管的栅极的负载大于P型薄膜晶体管的栅极负载。
如图56所示，P_Gate与N_Gate同时开启，存储电容Cst充电时间由N_Gate开启时间决定，由于N_Gate 负载（Loading）较大，因此充电时间较小。
如图57所示，存储电容Cst充电时间由P_Gate开启时间决定，相较于N_Gate GOA模式，充电时间更充足，并且消除了N_Gate信号负载（Loading）较大的问题。
例如，P_Gate表示P型薄膜晶体管的栅极，N_Gate表示N型薄膜晶体管的栅极，其后括号内的数字表示子像素所在的行数，例如，第n行子像素，第（n+1）行子像素，或第（n-1）行子像素。
本公开一些实施例提供的显示面板可以采用以下步骤制作。
步骤S1、在衬底基板上形成多晶硅半导体层SM1。
步骤S2、在多晶硅半导体层SM1上形成栅绝缘层GI1。
步骤S3、在栅绝缘层GI1上形成第一导电图案层LY1。
步骤S4、在第一导电图案层LY1上形成层间绝缘层ILD0。
步骤S5、在层间绝缘层ILD0上形成第二导电图案层LY2。
步骤S6、在第二导电图案层LY2上形成层间绝缘层ILD1。
步骤S7、在层间绝缘层ILD1上形成氧化物半导体层SM2。
步骤S7、在氧化物半导体层SM2上形成栅绝缘层GI2。
步骤S8、在栅绝缘层GI2上形成第三导电图案层LY3。
步骤S9、在第三导电图案层LY3上形成层间绝缘层ILD2。
步骤S10、在层间绝缘层ILD2上形成第四导电图案层LY4。
步骤S11、在第四导电图案层LY4上形成平坦化层PLN1。
步骤S12、在平坦化层PLN1上形成第五导电图案层LY5。
步骤S13、在第五导电图案层LY5上形成平坦化层PLN2。
步骤S14、在平坦化层PLN2上形成发光元件的第一电极201。
步骤S15、在第一电极201上形成像素限定层PDL。
步骤S16、形成发光元件的发光功能层203。
步骤S17、形成发光元件的第二电极202。
步骤S18、形成封装层CPS。
步骤S19、形成触控传感器TS。
步骤S20、形成触控涂覆层TOC。
需要说明的是，显示面板的制作方式不限于上述例举的情况。可根据显示面板的结构制作该显示面板。
例如，在本公开的实施例中，第一方向X和第二方向Y为平行于衬底基板的主表面的方向，第三方向Z为垂直于衬底基板的主表面的方向。衬底基板的主表面为制作各种元件的表面。衬底基板的上表面即为其主表面。例如，第一方向X和第二方向Y相交。进一步例如，第一方向X垂直于第二方向Y。例如，第一方向X为行方向，第二方向Y为列方向。例如，行方向为像素电路的行方向或子像素的行方向。例如，列方向为像素电路的列方向或子像素的列方向。
例如，在本公开的实施例提供的显示面板中，除了阈值补偿晶体管T2和第一复位晶体管T1之外的其余晶体管采用多晶硅晶体管。多晶硅晶体管的半导体材料包括多晶硅，多晶硅晶体管的第一极和第二极为导体化的多晶体。多晶硅晶体管的第一极和第二极可以采用第一导电图案层LY1为掩膜对多晶硅材料的半导体图形进行掺杂，从而，多晶硅材料的半导体图形的被第一导电图案层LY1覆盖的部分保留半导体特性，形成半导体层，而多晶硅材料的半导体图形的未被第一导电图案层LY1覆盖的部分被导体化形成晶体管的第一极或第二极。阈值补偿晶体管T2和第一复位晶体管T1可以在形成第三导电图案层LY3之前完成氧化物半导体层的导体化，对氧化物材料的半导体图形进行氢化处理，可以使得被掩膜覆盖的氧化物半导体层保留半导体特性，而未被掩膜覆盖的氧化物半导体层被导体化，形成晶体管的第一极或第二极。
本公开的一些实施例提供的显示面板，氧化物晶体管采用顶、底栅结构降低漏电流。例如，阈值补偿晶体管T2和第一复位晶体管T1均采用顶、底栅结构降低漏电流。
例如，第一复位晶体管T1的第一栅极GE1和第二栅极GE2至少之一与第一复位控制信号线RST1相连，阈值补偿晶体管T2的第一栅极GE1和第二栅极GE2至少之一与栅线GT1相连。
在本公开的实施例中，氧化物薄膜晶体管采用顶、底栅结构的情况下，即采用第一栅极GE1和第二栅极GE2的情况下，可以将第一栅极GE1和第二栅极GE2均连接至信号线，信号线包括栅线或复位控制信号线，或者，第一栅极GE1和第二栅极GE2之一与栅线相连，第一栅极GE1和第二栅极GE2之另一浮置。
例如，如图4所示，数据线DT和第一电源线PL1位于同一层。数据线DT和第一电源线PL均沿第二方向Y延伸。
例如，如图4所示，第一复位控制信号线RST1、第二复位控制信号线RST2、第二栅线GT2、第一栅线GT1和发光控制信号线EML均沿第一方向X延伸，第二复位控制信号线RST2、第一复位控制信号线RST1、发光控制信号线EML、第一栅线GT1、第二栅线GT2沿第二方向Y排列，第一方向X与第二方向Y相交。
例如，如图4所示，第一复位控制信号线RST1的一部分作为第一复位晶体管T1的栅极，第一栅线GT1的一部分作为阈值补偿晶体管T2的栅极，第二栅线GT2的一部分作为数据写入晶体管T4的栅极，发光控制信号线EML的一部分作为第一发光控制晶体管T5的栅极，发光控制信号线EML的一部分作为第二发光控制晶体管T6的栅极，第二复位控制信号线RST2的一部分作为第二复位晶体管T7的栅极，存储电容Cst的第一极板Ca作为驱动晶体管T3的栅极。
如一些截面图所示，显示面板包括衬底基板BS、阻隔层BR、缓冲层BF、栅绝缘层GI1、层间绝缘层ILD0、层间绝缘层ILD1、栅绝缘层GI2、层间绝缘层ILD2、平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL。层间绝缘层ILD1也可称作缓冲层BFR。
例如，衬底基板BS、阻隔层BR、缓冲层BF、栅绝缘层GI1、层间绝缘层ILD0、层间绝缘层ILD1、栅绝缘层GI2、层间绝缘层ILD2、平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL均采用绝缘材料制作。例如，衬底基板BS包括聚酰亚胺等柔性材料，但不限于此。阻隔层BR、缓冲层BF、栅绝缘层GI1、层间绝缘层ILD0、层间绝缘层ILD1、栅绝缘层GI2、层间绝缘层ILD2至少之一采用无机绝缘材料或有机绝缘材料制作。例如，无机绝缘材料包括氧化硅、氮化硅、氮氧化硅等，有机绝缘材料包括树脂，但不限于此。例如，平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL可采用有机材料制作，例如，有机材料包括树脂，但不限于此。例如，平坦化层PLN1、平坦化层PLN2、以及像素限定层PDL可采用聚酰亚胺材料，但不限于此。
例如，第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、第四导电图案层LY4、第五导电图案层LY5、第一触控层M1和第二触控层M2均采用金属材料制作，具体的材料可根据需要而定。
例如，第一电极201的材料包括银（Ag）和氧化铟锡（ITO），第一电极201为ITO/Ag/ITO三层叠加的结构，但不限于此。
例如，第一导电图案层LY1、第二导电图案层LY2、以及第三导电图案层LY3的材料均包括钼（Mo），第四导电图案层LY4的材料包括钛（Ti）和铝（Al），第五导电图案层LY5的材料包括钛（Ti）和铝（Al），第四导电图案层LY4和第五导电图案层LY5可均采用Ti/Al/Ti三层叠加的结构，但不限于此。例如，第一触控层M1和第二触控层M2的材料选择范围可以与第四导电图案层LY4和第五导电图案层LY5相同。
在本公开的实施例中，各个单层的图形以及过孔可采用构图工艺制作。例如，形成特定的图形包括形成薄膜，在薄膜上形成光刻胶图形，以光刻胶图形为掩膜版对薄膜进行构图以形成该特定的图形。第一导电图案层LY1、第二导电图案层LY2、第三导电图案层LY3、第四导电图案层LY4以及第五导电图案层LY5以及绝缘层中的过孔等均可以采用该方法形成。而对于半导体层SM1，可先形成半导体图形，在半导体图形上形成绝缘层，在绝缘层上形成第一导电图案层LY1，以第一导电图案层LY1为掩膜版对半导体图形进行掺杂以形成包括沟道和位于沟道两侧的源极区和漏极区的半导体层SM1。
例如，各晶体管的有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道（半导体层）。例如，沟道具有半导体特性；源极区域和漏极区域在沟道的两侧，并且可掺杂有杂质，并因此具有导电性，可分别作为晶体管的第一极和第二极，晶体管的第一极和第二极之一为源极，晶体管的第一极和第二极之另一为漏极。
例如，用于制作有源层（半导体层、半导体图形）的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体（例如氧化铟镓锌（IGZO）），多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。
需要说明的是，本公开的实施例提供的显示面板的子像素的布局不限于图5所示，可在图5的基础上进行变换以形成其他的布局图。以上以子像素为7T1C为例进行说明，但本公开的实施例不限于此。例如，各个子像素101可以包括本领域内的具有7T1C、8T2C或4T1C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制信号线提供的发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。
本公开的实施例以7T1C的像素电路为例进行说明，本公开的实施例包括但不限于此。需要说明的是，本公开的实施例对像素电路包括的薄膜晶体管的个数以及电容的个数不做限定。例如，在另外的一些实施例中，显示面板的像素电路还可以为包括其他数量的晶体管的结构，如7T2C结构、6T1C结构、6T2C结构或者9T2C结构，本公开实施例对此不作限定。当然，显示面板也可以包括小于7个晶体管的像素电路。
本公开至少一实施例提供一种显示装置，包括上述任一显示面板。
例如，显示装置可为有机发光二极管显示装置。显示装置可以为包括有机发光二极管显示器件的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。
需要说明的是，为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件 “上”或“下”，或者可以存在中间元件。
在本公开的实施例中，构图或构图工艺可只包括光刻工艺，或包括光刻工艺以及刻蚀步骤，或者可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺是指包括成膜、曝光、显影等工艺过程，利用光刻胶、掩模板、曝光机等形成图形。可根据本公开的实施例中所形成的结构选择相应的构图工艺。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (38)

1.一种显示面板，包括：
子像素，位于衬底基板上，包括像素电路和发光元件，所述像素电路被配置为驱动所述发光元件，
所述像素电路包括：
驱动晶体管、数据写入晶体管、阈值补偿晶体管和第一复位晶体管，
所述第一复位晶体管与所述驱动晶体管的栅极相连，并被配置为对所述驱动晶体管的栅极进行复位，
所述驱动晶体管的第一极与所述数据写入晶体管相连，
所述驱动晶体管的第二极与所述阈值补偿晶体管的第一极相连，
所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极相连，
所述阈值补偿晶体管和所述第一复位晶体管均为氧化物晶体管，
所述阈值补偿晶体管和所述第一复位晶体管均为双栅晶体管；
所述显示面板还包括多个触控传感器，其中，每个触控传感器呈网格状，所述触控传感器包括多条导电线，所述多条导电线交叉围成多个第一开孔，所述第一复位晶体管的栅极和所述阈值补偿晶体管的栅极在所述衬底基板上的正投影与所述多个第一开孔在所述衬底基板上的正投影交叠；
所述显示面板还包括触摸涂覆层，其中，所述触摸涂覆层覆盖所述触控传感器，所述触摸涂覆层具有多个第二开孔，所述触摸涂覆层的限定所述第二开孔的部分的坡度角大于45度。
2.根据权利要求1所述的显示面板，其中，所述阈值补偿晶体管的栅极和所述第一复位晶体管的栅极至少之一包括第一栅极和第二栅极，所述第一栅极比所述第二栅极更靠近所述衬底基板，所述第一栅极的坡度角小于所述第二栅极的坡度角。
3.根据权利要求2所述的显示面板，其中，所述第二栅极包括叠层设置的第一子层和第二子层，所述第一子层和所述第二子层的材质不同。
4.根据权利要求3所述的显示面板，其中，所述第一子层比所述第二子层更靠近所述衬底基板，所述第一子层的材质包括氮化钛，所述第二子层的材质包括钼。
5.根据权利要求1所述的显示面板，其中，所述像素电路还包括存储电容，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第一极板分别与所述第一复位晶体管和所述阈值补偿晶体管相连。
6.根据权利要求5所述的显示面板，其中，
所述阈值补偿晶体管的栅极和所述第一复位晶体管的栅极级联至在阵列上的栅极驱动的不同输出级；
所述阈值补偿晶体管的栅极和所述数据写入晶体管的栅极级联至所述在阵列上的栅极驱动的相同输出级。
7.根据权利要求6所述的显示面板，其中，所述阈值补偿晶体管的栅极和所述第一复位晶体管的栅极至少之一包括第一栅极和第二栅极，所述第一栅极比所述第二栅极更靠近所述衬底基板。
8.根据权利要求7所述的显示面板，其中，所述第一栅极的坡度角小于所述第二栅极的坡度角。
9.根据权利要求7所述的显示面板，其中，所述第一栅极与所述存储电容的第二极板位于同一层，并与所述存储电容的第一极板位于不同层。
10.根据权利要求1所述的显示面板，其中，所述阈值补偿晶体管和所述第一复位晶体管分别包括半导体层，所述阈值补偿晶体管和所述第一复位晶体管均分别包括第一栅极和第二栅极，
在所述阈值补偿晶体管和所述第一复位晶体管至少之一中，所述半导体层和所述第一栅极之间设置第一层间绝缘层。
11.根据权利要求10所述的显示面板，其中，所述第一层间绝缘层为单个绝缘层。
12.根据权利要求10所述的显示面板，其中，所述驱动晶体管的栅极和所述驱动晶体管的半导体层之间设有第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层的材料均包括氧化硅。
13.根据权利要求12所述的显示面板，其中，所述第二层间绝缘层的位于所述驱动晶体管下方的部分的氧化硅中的Si含量大于所述第一层间绝缘层的位于所述阈值补偿晶体管和所述第一复位晶体管下方的部分的氧化硅中的Si含量。
14.根据权利要求1-13任一项所述的显示面板，其中，所述驱动晶体管和所述数据写入晶体管均为P型薄膜晶体管，所述阈值补偿晶体管和所述第一复位晶体管均为N型薄膜晶体管。
15.根据权利要求14所述的显示面板，其中，所述N型薄膜晶体管的开启时间大于或等于所述P型薄膜晶体管的开启时间。
16.根据权利要求15所述的显示面板，其中，所述N型薄膜晶体管的开启时间为所述P型薄膜晶体管的开启时间的两倍以上。
17.根据权利要求1-13任一项所述的显示面板，还包括初始化信号线，其中，
所述初始化信号线被配置为向所述像素电路提供初始化信号，
所述像素电路还包括：第二复位晶体管，
所述第二复位晶体管的第一极与所述初始化信号线相连，所述第二复位晶体管的第二极与所述发光元件的第一电极相连，
所述第一复位晶体管包括半导体层，所述初始化信号线在所述衬底基板上的正投影覆盖所述第一复位晶体管的所述半导体层在所述衬底基板上的正投影。
18.根据权利要求17所述的显示面板，其中，所述初始化信号线具有方波结构或C型结构。
19.根据权利要求5-9任一项所述的显示面板，还包括第一电源线和连接电极，其中，所述第一电源线被配置为向所述像素电路提供恒定的第一电压信号，所述第一电源线与所述存储电容的第二极板相连，
所述连接电极与所述驱动晶体管的栅极相连，
所述第一电源线在所述衬底基板上的正投影与所述连接电极在所述衬底基板上的正投影部分交叠以形成稳定电容。
20.根据权利要求19所述的显示面板，还包括挡块，其中，所述挡块与所述第一电源线相连，所述挡块在所述衬底基板上的正投影与所述阈值补偿晶体管在所述衬底基板上的正投影交叠。
21.根据权利要求20所述的显示面板，其中，所述挡块在所述衬底基板上的正投影与所述第一复位晶体管在所述衬底基板上的正投影至少部分交叠。
22.根据权利要求1-13任一项所述的显示面板，还包括像素限定层，其中，所述像素限定层包括多个开口，所述多个开口包括第一开口，所述第一复位晶体管的栅极在所述衬底基板上的正投影和所述第一开口在所述衬底基板上的正投影交叠，所述像素限定层的限定所述第一开口的部分的坡度角小于30度。
23.根据权利要求22所述的显示面板，其中，所述第一开口的边缘在所述衬底基板上的正投影与所述第一复位晶体管的所述栅极在所述衬底基板上的正投影交叠。
24.根据权利要求23所述的显示面板，其中，所述多个开口包括第二开口，所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影和所述第二开口在所述衬底基板上的正投影交叠，所述像素限定层的限定所述第二开口的部分坡度角小于30度。
25.根据权利要求24所述的显示面板，其中，所述第二开口的边缘在所述衬底基板上的正投影与所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影交叠。
26.根据权利要求1-13任一项所述的显示面板，还包括像素限定层，其中，所述像素限定层包括多个开口，所述多个开口包括第二开口，所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影和所述第二开口在所述衬底基板上的正投影交叠，所述像素限定层的限定所述第二开口的部分坡度角小于30度。
27.根据权利要求26所述的显示面板，其中，所述第二开口的边缘在所述衬底基板上的正投影与所述阈值补偿晶体管的所述栅极在所述衬底基板上的正投影交叠。
28.根据权利要求22所述的显示面板，还包括封装层，其中，所述封装层包括无机层，所 述无机层的折射率为
Figure 312115DEST_PATH_IMAGE001
所述像素限定层的限定所述开口的部分的坡度角为α, 所述像素 限定层的折射率为
Figure 229255DEST_PATH_IMAGE002
,满足关系式
Figure 8992DEST_PATH_IMAGE003
。
29.根据权利要求1所述的显示面板，其中，所述触控传感器包括位于第一触控层的部分和位于第二触控层的部分，所述第一触控层和所述第二触控层之间设置触控介电层，
所述触控介电层的折射率为
Figure 404202DEST_PATH_IMAGE004
所述触摸涂覆层的折射率为
Figure 156257DEST_PATH_IMAGE005
，所述触摸涂覆层的限定 所述第二开孔的部分的坡度角为β，满足关系式：
Figure 978720DEST_PATH_IMAGE006
，或者
Figure 245753DEST_PATH_IMAGE007
。
30.根据权利要求1-13任一项所述的显示面板，还包括栅线，其中，所述栅线与所述数据写入晶体管相连，所述栅线包括第一凸起，所述栅线沿第一方向延伸，所述第一凸起向第二方向凸出，所述第二方向与所述第一方向相交。
31.根据权利要求30所述的显示面板，其中，所述触控传感器在所述衬底基板上的正投影与所述第一凸起的拐角处在所述衬底基板上的正投影交叠。
32.根据权利要求1-13任一项所述的显示面板，还包括复位控制信号线，其中，所述复位控制信号线与所述第一复位晶体管的栅极相连，所述复位控制信号线包括第二凸起，所述复位控制信号线沿第一方向延伸，所述第二凸起向第二方向凸出，所述第二方向与所述第一方向相交。
33.根据权利要求32所述的显示面板，其中，所述触控传感器在所述衬底基板上的正投影与所述第二凸起的拐角处在所述衬底基板上的正投影交叠。
34.根据权利要求1-13任一项所述的显示面板，其中，所述触控传感器在所述衬底基板上的正投影与所述第一复位晶体管和所述阈值补偿晶体管至少之一的栅极的斜坡在所述衬底基板上的正投影交叠。
35.根据权利要求1-13任一项所述的显示面板，还包括遮光层，其中，所述遮光层在所述衬底基板上的正投影覆盖所述驱动晶体管的栅极在所述衬底基板上的正投影。
36.根据权利要求35所述的显示面板，其中，所述驱动晶体管的栅极和所述遮光层分设在所述驱动晶体管的半导体层的相对的两侧，所述遮光层比所述驱动晶体管的所述半导体层更靠近所述衬底基板。
37.根据权利要求35所述的显示面板，其中，所述遮光层的材料包括非晶硅。
38.一种显示装置，包括根据权利要求1-37任一项所述的显示面板。
CN202111197934.5A 2021-10-14 2021-10-14 显示面板和显示装置 Active CN113629127B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111197934.5A CN113629127B (zh) 2021-10-14 2021-10-14 显示面板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111197934.5A CN113629127B (zh) 2021-10-14 2021-10-14 显示面板和显示装置

Publications (2)

Publication Number Publication Date
CN113629127A CN113629127A (zh) 2021-11-09
CN113629127B true CN113629127B (zh) 2022-01-21

Family

ID=78391306

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111197934.5A Active CN113629127B (zh) 2021-10-14 2021-10-14 显示面板和显示装置

Country Status (1)

Country Link
CN (1) CN113629127B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114898690A (zh) * 2022-01-24 2022-08-12 北京京东方技术开发有限公司 显示面板和显示装置
CN116998246A (zh) * 2022-01-29 2023-11-03 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
US11955082B2 (en) 2022-05-30 2024-04-09 Chongqing Boe Display Technology Co., Ltd. Pixel circuit, driving method thereof, display substrate and display apparatus
CN117392952A (zh) * 2022-07-12 2024-01-12 北京京东方技术开发有限公司 显示基板以及显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204065625U (zh) * 2014-10-10 2014-12-31 京东方科技集团股份有限公司 一种阵列基板及液晶显示装置
US11127350B2 (en) * 2017-08-02 2021-09-21 Boe Technology Group Co., Ltd. Pixel circuit, active matrix organic light emitting diode display panel, display apparatus, and method of compensating threshold voltage of driving transistor
KR20200089379A (ko) * 2019-01-16 2020-07-27 삼성디스플레이 주식회사 유기발광표시장치
CN111179855B (zh) * 2020-03-18 2021-03-30 京东方科技集团股份有限公司 像素电路及其驱动方法、显示装置
CN113192458B (zh) * 2021-01-12 2022-04-15 京东方科技集团股份有限公司 一种像素电路及其驱动方法、显示面板
CN113257885B (zh) * 2021-07-07 2021-09-24 北京京东方技术开发有限公司 显示面板和显示装置

Also Published As

Publication number Publication date
CN113629127A (zh) 2021-11-09

Similar Documents

Publication Publication Date Title
CN113629127B (zh) 显示面板和显示装置
US20220376024A1 (en) Display Substrate and Manufacturing Method Therefor, and Display Apparatus
US9941340B2 (en) Organic light-emitting diode display including a shielding electrode with reduced crosstalk
CN113257885B (zh) 显示面板和显示装置
JP2023520267A (ja) 表示基板および表示装置
US10019946B2 (en) Organic light emitting diode display
CN111739926B (zh) 显示面板及显示装置
US11961471B2 (en) Display substrate and display device
US10304918B2 (en) Organic light emitting display device
US9502488B2 (en) Organic light emitting diode display device and manufacturing method thereof
KR102542177B1 (ko) 유기 발광 표시 장치 및 이를 구비한 전자 기기
US20240049529A1 (en) Display panel and display device
US11790847B2 (en) Display substrate and display device
CN113196374A (zh) 显示基板及显示装置
US11778883B2 (en) Display device, manufacture method, and electronic equipment
JP2022539621A (ja) ディスプレイパネル及びその製造方法、表示装置
US9634272B2 (en) Foldable display
US20210200357A1 (en) Organic light emitting diode display device including touch sensor and manufacturing method of same
US20210098549A1 (en) Thin film transistor array substrate and organic light emitting diode panel
KR20190083023A (ko) 표시 장치
WO2022141680A1 (zh) 显示面板和显示装置
CN114766064B (zh) 显示面板和显示装置
CN114127836A (zh) 阵列基板、显示面板以及显示装置
US20230026444A1 (en) Display device and driving method therefor
WO2023184235A1 (zh) 显示基板和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant