KR102487500B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는 제1 방향으로 연장되는 제1 데이터선 및 제2 데이터선, 제1 데이터선과 연결되는 제1 트랜지스터, 제1 트랜지스터와 연결되는 제2 트랜지스터, 제2 트랜지스터와 전기적으로 연결되는 제3 트랜지스터, 제1 데이터선과 제2 데이터선 사이에 배치되며 제2 트랜지스터와 제3 트랜지스터를 연결하는 연결선, 그리고 연결선 상에 배치되며 제1 데이터선과 연결선 사이로 연장되는 구동 전압선을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 화소들을 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 통상적으로 정공 주입층, 전자 주입층 및 이들 사이에 형성되는 유기 발광층을 포함하는 유기 발광 소자를 구비할 수 있다. 유기 발광 표시 장치에 있어서, 상기 정공 주입층에서 주입되는 정공 및 상기 전자 주입층에서 주입되는 전자가 상기 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(excited state)로부터 기저 상태(ground state)로 떨어지면서 광을 발생시킬 수 있다. 이러한 유기 발광 표시 장치는 별도의 광원이 불필요하여 저전력으로 구동이 가능하고, 경량의 박형으로 제조될 수 있으며, 넓은 시야각, 높은 명암비, 빠른 응답 속도 등의 우수한 품위 특성들을 가질 수 있다.
표시 장치가 고해상도일수록 신호선들의 수가 증가하고, 신호선들의 수가 증가할수록 신호선들 사이의 간격이 좁아질 수 있다. 이 경우, 신호선들 사이에 크로스토크(crosstalk)가 발생할 수 있다.
본 발명의 일 목적은 신호선들 사이의 크로스토크를 최소화할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 일 실시예에 따른 표시 장치는 제1 방향으로 연장되는 제1 데이터선 및 제2 데이터선, 상기 제1 데이터선과 연결되는 제1 트랜지스터, 상기 제1 트랜지스터와 연결되는 제2 트랜지스터, 상기 제2 트랜지스터와 전기적으로 연결되는 제3 트랜지스터, 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되며 상기 제2 트랜지스터와 상기 제3 트랜지스터를 연결하는 연결선, 그리고 상기 연결선 상에 배치되며 상기 제1 데이터선과 상기 연결선 사이로 연장되는 구동 전압선을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 연결선과 상기 구동 전압선 사이에 배치되고, 상기 제1 데이터선과 상기 연결선 사이에 트렌치가 정의되는 절연막을 더 포함할 수 있다. 상기 구동 전압선은 상기 트렌치 내로 연장될 수 있다.
일 실시예에 있어서, 상기 트렌치는 평면상에서 다각형의 형상을 가질 수 있다.
일 실시예에 있어서, 상기 구동 전압선은 상기 제2 데이터선과 상기 연결선 사이로 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 연결선과 상기 구동 전압선 사이에 배치되고, 상기 제1 데이터선과 상기 연결선 사이에 제1 트렌치 및 상기 제2 데이터선과 상기 연결선 사이에 제2 트렌치가 정의되는 절연막을 더 포함할 수 있다. 상기 구동 전압선은 상기 제1 트렌치 및 상기 제2 트렌치 내로 연장될 수 있다.
일 실시예에 있어서, 상기 제1 데이터선, 상기 제2 데이터선 및 상기 연결선은 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 연결선은 상기 제2 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 소스/드레인 영역을 연결할 수 있다.
일 실시예에 있어서, 상기 연결선은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 트랜지스터와 전기적으로 연결되는 유기 발광 소자를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 제1 전극 및 제2 전극을 포함하는 커패시터를 더 포함할 수 있다. 상기 커패시터의 상기 제1 전극은 상기 연결선과 연결되고, 상기 커패시터의 상기 제2 전극은 상기 구동 전압선과 연결될 수 있다.
일 실시예에 있어서, 상기 제3 트랜지스터는 상기 제2 트랜지스터의 게이트 전극과 소스/드레인 영역을 전기적으로 연결할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 초기화 전압선을 더 포함할 수 있다. 상기 제3 트랜지스터는 상기 초기화 전압선과 연결될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 일 실시예에 따른 표시 장치는 복수의 트랜지스터들을 포함하는 제1 화소, 상기 제1 화소로부터 제1 방향에 위치하는 제2 화소, 상기 제1 방향으로 연장되며 상기 제1 화소와 연결되는 제1 데이터선, 상기 제1 방향으로 연장되며 상기 제2 화소와 연결되는 제2 데이터선, 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되며 상기 복수의 트랜지스터들 중에서 두 개의 트랜지스터들을 연결하는 연결선, 그리고 상기 연결선 상에 배치되며 상기 제1 데이터선과 상기 연결선 사이로 연장되는 구동 전압선을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 연결선과 상기 구동 전압선 사이에 배치되고, 상기 제1 데이터선과 상기 연결선 사이에 트렌치가 정의되는 절연막을 더 포함할 수 있다. 상기 구동 전압선은 상기 트렌치 내로 연장될 수 있다.
일 실시예에 있어서, 상기 트렌치는 평면상에서 다각형의 형상을 가질 수 있다.
일 실시예에 있어서, 상기 구동 전압선은 상기 제2 데이터선과 상기 연결선 사이로 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 연결선과 상기 구동 전압선 사이에 배치되고, 상기 제1 데이터선과 상기 연결선 사이에 제1 트렌치 및 상기 제2 데이터선과 상기 연결선 사이에 제2 트렌치가 정의되는 절연막을 더 포함할 수 있다. 상기 구동 전압선은 상기 제1 트렌치 및 상기 제2 트렌치 내로 연장될 수 있다.
일 실시예에 있어서, 상기 제1 데이터선, 상기 제2 데이터선 및 상기 연결선은 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 상기 복수의 트랜지스터들은 상기 제1 데이터선과 연결되는 제1 트랜지스터, 상기 제1 트랜지스터와 연결되는 제2 트랜지스터, 그리고 상기 제2 트랜지스터와 전기적으로 연결되는 제3 트랜지스터를 포함할 수 있다. 상기 연결선은 상기 제2 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 소스/드레인 영역을 연결할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 데이터선 및 상기 제2 데이터선에 데이터신호들을 제공하는 디멀티플렉서(demultiplexer)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 연결선 상에 배치되고, 제1 데이터선과 연결선 사이 및/또는 제2 데이터선과 연결선 사이로 연장되는 구동 전압선을 포함함으로써, 제1 데이터선과 연결선 사이 및/또는 제2 데이터선과 연결선 사이의 크로스토크를 최소화할 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 화소를 나타내는 등가 회로도이다.
도 3은 도 1의 표시 장치의 일부를 나타내는 블록도이다.
도 4는 도 1의 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 화소를 나타내는 평면도이다.
도 6은 도 5의 화소를 I-I' 라인을 따라 자른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 화소를 나타내는 평면도이다.
도 8은 도 7의 화소를 II-II' 라인을 따라 자른 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 화소부(110), 데이터 구동부(120), 데이터 분배부(130), 주사 구동부(140) 및 제어부(150)를 포함할 수 있다. 표시 장치(100)는 유기 발광 표시 장치일 수 있다.
화소부(110)는 복수의 주사선들(SL1~SLn), 복수의 데이터선들(DL11~DL2m), 복수의 발광 제어선들(EL1~ELn) 및 복수의 화소들(PX)을 포함할 수 있다. 주사선들(SL1~SLn)은 행 방향으로 연장되고, 각각 주사신호를 전달할 수 있다. 각 화소(PX)에 연결된 주사선(SL1~SLn)은 제1 주사신호(GI)를 인가하는 제1 주사선(GIL), 제2 주사신호(GW)를 인가하는 제2 주사선(GWL) 및 제3 주사신호(GB)를 인가하는 제3 주사선(GBL)을 포함할 수 있다(도 2를 참조).
데이터선들(DL11~DL2m)은 열 방향으로 연장되고, 각각 데이터신호를 전달할 수 있다. 하나의 열에는 두 개의 데이터선들(DL1i, DL2i)이 배치되고, 각 열의 두 개의 데이터선들(DL1i, DL2i)은 홀수 행의 화소(PX)에 연결된 제1 데이터선(DL1i) 및 짝수 행의 화소(PX)에 연결된 제2 데이터선(DL2i)을 포함할 수 있다. 서로 인접한 제1 데이터선(DL1i) 및 제2 데이터선(DL2i)은 동일 열에 위치한 화소들(PX)과 교번적으로 연결될 수 있다. 제1 데이터선(DL1i) 및 제2 데이터선(DL2i)은 행을 따라 교번적으로 배열될 수 있다.
주사선들(SL1~SLn)과 데이터선들(DL11~DL2m)은 매트릭스 형태로 배열되고, 이들이 교차하는 지점에서 화소들(PX)이 정의될 수 있다. 발광 제어선들(EL1~ELn)은 각각 발광 제어신호를 전달할 수 있다. 화소부(110)의 각 화소(PX)에는 제1 전원전압(ELVDD)과 제2 전원전압(ELVSS)이 인가될 수 있다. 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
데이터 구동부(120)는 복수의 출력선들(OL1~OLm)에 연결되고, 출력선들(OL1~OLm)은 데이터 분배부(130)를 통해 데이터선들(DL11~DL2m)에 연결될 수 있다. 데이터 구동부(120)는 제어부(150)로부터 전송된 제어신호에 응답하여 영상신호를 전압 또는 전류 형태의 데이터신호로 변환할 수 있다. 데이터 구동부(120)는 상기 데이터신호를 출력선들(OL1~OLm)에 인가할 수 있다.
각 데이터선(DL11~DL2m)에는 데이터 커패시터가 구비될 수 있다. 상기 데이터 커패시터는 데이터선(DL11~DL2m)으로 공급되는 상기 데이터신호를 임시로 저장하고, 저장된 상기 데이터신호를 화소(PX)로 공급할 수 있다. 여기서, 상기 데이터 커패시터로 데이터선(DL11~DL2m)에 등가적으로 형성되는 기생 커패시터가 이용될 수 있다. 또한, 데이터선(DL11~DL2m)마다 커패시터가 추가적으로 형성되어 상기 데이터 커패시터로 이용될 수도 있다.
데이터 분배부(130)는 출력선들(OL1~OLm)과 데이터선들(DL11~DL2m)에 연결될 수 있다. 데이터 분배부(130)는 각각 복수의 스위칭 소자들을 포함하는 m개의 디멀티플렉서들(Demultiplexers)을 포함할 수 있다. 데이터 분배부(130)는 출력선들(OL1~OLm)의 개수와 동일한 개수의 디멀티플렉서들을 구비할 수 있다. 각 디멀티플렉서의 일단은 출력선들(OL1~OLm) 중 하나의 출력선에 연결될 수 있다. 각 디멀티플렉서의 타단은 두 개의 데이터선들(DL1i, DL2i)과 연결될 수 있다. 디멀티플렉서는 하나의 출력선(OLi)으로부터 공급되는 데이터신호를 두 개의 데이터선들(DL1i, DL2i)로 공급할 수 있다. 디멀티플렉서를 이용함으로써 데이터 구동부(120)의 출력선들(OL1~OLm)이 데이터선들(DL11~DL2m)의 개수만큼 형성될 필요가 없으므로, 데이터 구동부(120)에 연결되는 출력선들(OL1~OLm)의 수가 감소하고, 데이터 구동부(120)에 포함되는 집적회로의 수가 감소하여, 제조비용을 절감할 수 있다.
디멀티플렉서는 제1 수평기간 중에 자신과 연결된 일부 데이터선들로 데이터신호를 공급하고, 제2 수평기간 중에 상기 일부 데이터선을 제외한 나머지 데이터선들로 데이터신호를 공급할 수 있다. 여기서, 동일 수평기간 동안 데이터신호를 공급받는 데이터선들은 동일 행에 위치하는 화소들(PX)과 연결될 수 있다. 디멀티플렉서는 제어부(150)로부터 전달된 제어신호에 응답하여 특정 수평기간 동안 홀수 행의 화소들(PX)에 연결된 제1 데이터선(DL1i)들로 데이터신호를 순차적으로 공급하고, 다음 수평기간 동안 짝수 행의 화소들(PX)에 연결된 제2 데이터선(DL2i)들로 데이터신호를 순차적으로 공급할 수 있다. 예를 들면, 디멀티플렉서는 제어부(150)로부터 전달된 제어신호에 응답하여 홀수 행의 화소들(PX)로 제2 주사신호(GW)가 공급되는 기간 동안 자신과 연결된 짝수 행의 화소들(PX)과 연결된 제2 데이터선(DL2i)들로 데이터신호를 공급하고, 짝수 행의 화소들(PX)로 제2 주사신호(GW)가 공급되는 기간 동안 자신과 연결된 홀수 행의 화소들(PX)과 연결된 제1 데이터선(DL1i)들로 데이터신호를 공급할 수 있다. 다시 말해, j번째 주사선으로 제2 주사신호(GW)가 공급되는 기간 동안 j+1번째 행에 대응하는 데이터신호들이 공급될 수 있다.
주사 구동부(140)는 주사선들(SL1~SLn)에 연결되고, 제어부(150)로부터 공급된 제어신호에 응답하여 주사신호를 생성하며, 이를 주사선들(SL1~SLn)에 공급할 수 있다. 또한, 주사 구동부(140)는 발광 제어선들(EL1~ELn)에 연결되고, 제어부(150)로부터 공급된 제어신호에 응답하여 발광 제어신호를 생성하며, 이를 발광 제어선들(EL1~ELn)에 공급할 수 있다. 도 1의 실시예에서는 주사 구동부(140)가 발광 제어신호를 생성하여 화소부(110)에 인가하고 있으나, 별도의 발광 제어 구동부에 의해 발광 제어신호를 생성하여 화소부(110)에 인가할 수도 있다.
제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 복수의 제어신호들을 생성할 수 있다. 제어부(150)는 데이터 구동부(120)를 제어하는 제어신호를 데이터 구동부(120)로 출력하고, 주사 구동부(140)를 제어하는 제어신호를 주사 구동부(140)로 출력할 수 있다. 제어부(150)는 디멀티플렉서들 각각에 복수의 제어신호들을 공급할 수 있다. 이 경우, 제어부(150)는 행 단위로 데이터신호들이 공급될 수 있도록 제어신호의 공급을 제어할 수 있다.
도 2는 도 1의 표시 장치(100)의 화소(PX)를 나타내는 등가 회로도이다.
도 2를 참조하면, 일 실시예에 따른 화소(PX)는 복수의 트랜지스터들(T1~T7) 및 커패시터(Cst)를 포함하는 화소 회로, 그리고 상기 화소 회로와 연결된 발광 소자를 포함할 수 있다. 상기 발광 소자는 유기 발광 소자(organic light emitting diode, OLED)일 수 있다. 유기 발광 소자(OLED)는 애노드, 캐소드 및 그들 사이에 형성되는 발광층을 포함할 수 있다. 유기 발광 소자(OLED)의 캐소드는 제2 전원전압(ELVSS)을 공급하는 제2 전원과 연결될 수 있다.
화소(PX)는 제4 트랜지스터(T4)에 제1 주사신호(GIj)를 전달하는 제1 주사선(GILj), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 제2 주사신호(GWj)를 전달하는 제2 주사선(GWLj), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(ELj), 데이터신호(Di)를 전달하는 데이터선(DLi), 제1 전원전압(ELVDD)을 전달하는 구동 전압선(PL), 제1 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(VL), 그리고 제7 트랜지스터(T7)에 제3 주사신호(GBj)를 전달하는 제3 주사선(GBLj)에 연결될 수 있다. 데이터선(DLi)은 도 1에 도시된 제1 데이터선(DL1i) 또는 제2 데이터선(DL2i)일 수 있다.
제1 트랜지스터(T1)는 커패시터(Cst)의 제1 전극(Cst1)에 연결된 게이트 전극(G1), 제5 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결된 제1 전극(S1), 그리고 제6 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode)와 전기적으로 연결된 제2 전극(D1)을 포함할 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Di)를 전달받아 유기 발광 소자(OLED)에 전류를 공급할 수 있다.
제2 트랜지스터(T2)는 제2 주사선(GWLj)에 연결된 게이트 전극(G2), 데이터선(DLi)에 연결된 제1 전극(S2), 그리고 제1 트랜지스터(T1)의 제1 전극(S1)에 연결된 제2 전극(D2)을 포함할 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터로서 역할을 하며, 제2 주사선(GWLj)을 통해 전달받은 제2 주사신호(GWj)에 따라 턴온되어 데이터선(DLi)으로 전달된 데이터신호(Di)를 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달하는 스위칭 동작을 수행할 수 있다.
제3 트랜지스터(T3)는 제2 주사선(GWLj)에 연결된 게이트 전극(G3), 제1 트랜지스터(T1)의 제2 전극(D1)에 연결된 제1 전극(S3), 그리고 커패시터(Cst)의 제1 전극(Cst1), 제4 트랜지스터(T4)의 제2 전극(D4) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D3)을 포함할 수 있다. 제3 트랜지스터(T3)는 보상 트랜지스터로서 역할을 하며, 제2 주사선(GWLj)을 통해 전달받은 제2 주사신호(GWj)에 따라 턴온되어 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 주사선(GILj)에 연결된 게이트 전극(G4), 초기화 전압선(VL)에 연결된 제1 전극(S4), 그리고 커패시터(Cst)의 제1 전극(Cst1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된 제2 전극(D4)을 포함할 수 있다. 제4 트랜지스터(T4)는 초기화 트랜지스터로서 역할을 하며, 제1 주사선(GILj)을 통해 전달받은 제1 주사신호(GIj)에 따라 턴온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 발광 제어선(ELj)에 연결된 게이트 전극(G5), 구동 전압선(PL)에 연결된 제1 전극(S5), 그리고 제1 트랜지스터(T1)의 제1 전극(S1) 및 제2 트랜지스터(T2)의 제2 전극(D2)과 연결된 제2 전극(D5)을 포함할 수 있다.
제6 트랜지스터(T6)는 발광 제어선(ELj)에 연결된 게이트 전극(G6), 제1 트랜지스터(T1)의 제2 전극(D1) 및 제3 트랜지스터(T3)의 제1 전극(S3)에 연결된 제1 전극(S6), 그리고 유기 발광 소자(OLED)의 애노드에 연결된 제2 전극(D6)을 포함할 수 있다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(ELj)을 통해 전달받은 발광 제어신호(Ej)에 따라 동시에 턴온되어 유기 발광 소자(OLED)에 전류가 흐를 수 있다.
제7 트랜지스터(T7)는 제3 주사선(GBLj)과 연결된 게이트 전극(G7), 제6 트랜지스터(T6)의 제2 전극(D6) 및 유기 발광 소자(OLED)의 애노드에 연결된 제1 전극(S7), 그리고 초기화 전압선(VL)에 연결된 제2 전극(D7)을 포함할 수 있다. 제7 트랜지스터(T7)는 제3 주사선(GBLj)을 통해 전달받은 제3 주사신호(GBj)에 따라 턴온되어 초기화 전압(Vint)을 유기 발광 소자(OLED)의 애노드에 전달하여 유기 발광 소자(OLED)의 애노드의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제7 트랜지스터(T7)의 게이트 전극(G7)에 연결된 제3 주사선(GBLj)은 제1 주사선(GILj) 또는 제2 주사선(GWLj)일 수 있고, 제3 주사신호(GBj)는 제1 주사신호(GIj) 또는 제2 주사신호(GWj)일 수 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)에 연결된 제1 전극(Cst1) 및 구동 전압선(PL)에 연결된 제2 전극(Cst2)을 포함할 수 있다.
화소(PX)의 동작 과정을 간략히 설명하면, 먼저 제1 주사선(GILj)으로 제1 주사신호(GIj)가 공급되어 제4 트랜지스터(T4)가 턴온될 수 있다. 제4 트랜지스터(T4)가 턴온되면 제1 트랜지스터(T1)의 게이트 전극(G1)으로 초기화 전압(Vint)이 공급되고, 이에 따라 제1 트랜지스터(T1)의 게이트 전극(G1)이 초기화 전압(Vint)으로 초기화될 수 있다.
그 다음, 제2 주사선(GWLj)으로 제2 주사신호(GWj)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온될 수 있다. 제3 트랜지스터(T3)가 턴온되면 제1 트랜지스터(T1)가 다이오드 형태로 연결될 수 있다. 제1 트랜지스터(T1)가 다이오드 연결되면 제1 트랜지스터(T1)의 게이트 전극(G1)에 데이터신호(Di) 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 인가될 수 있다. 제2 트랜지스터(T2)가 턴온되면 데이터선(DLi)으로부터 데이터신호(Di)가 제1 트랜지스터(T1)의 제1 전극(S1)으로 전달될 수 있다.
그 다음, 제3 주사선(GBLj)으로 제3 주사신호(GBj)가 공급되어 제7 트랜지스터(T7)가 턴온될 수 있다. 제7 트랜지스터(T7)가 턴온되면 유기 발광 소자(OLED)의 애노드가 초기화 전압(Vint)으로 초기화될 수 있다.
그 다음, 발광 제어선(ELj)으로 발광 제어신호(Ej)가 공급되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온될 수 있다. 그러면, 제1 트랜지스터(T1)는 게이트 전극(G1)에 인가된 전압에 대응하여 제1 전원전압(ELVDD)으로부터 유기 발광 소자(OLED)를 경유하여 제2 전원전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 이때, 유기 발광 소자(OLED)는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
도 3은 도 1의 표시 장치(100)의 일부를 나타내는 블록도이다. 도 4는 도 1의 표시 장치(100)의 구동 방법을 나타내는 타이밍도이다.
도 3을 참조하면, 화소부(110)는 서로 다른 색의 빛을 방출하는 제1 화소들, 제2 화소들 및 제3 화소들을 포함할 수 있다. 화소부(110)는 제1 화소 및 제2 화소가 동일한 열에 교대로 배열되고, 제3 화소가 제1 화소 및 제2 화소가 배열된 열의 인접한 열에 일렬로 배치되는 구조를 가질 수 있다. 제1 화소는 적색의 빛을 방출하는 적색 화소(R)로 설정되고, 제2 화소는 청색의 빛을 방출하는 청색 화소(B)로 설정되며, 제3 화소는 녹색의 빛을 방출하는 녹색 화소(G)로 설정될 수 있다. 적색 화소(R)와 청색 화소(B)는 동일한 열에 교대로 배열되고, 녹색 화소(G)는 적색 화소(R)와 청색 화소(B)가 배열된 열의 인접한 열에 일렬로 배치될 수 있다.
화소부(110)의 각 열에는 두 개의 데이터선들(DL1, DL2), 즉, 홀수 행의 화소에 연결된 제1 데이터선(DL1)과 짝수 행의 화소에 연결된 제2 데이터선(DL2)이 병렬로 배치될 수 있다. 일 실시예에서, 제1 데이터선(DL1)에 연결된 화소와 제2 데이터선(DL2)에 연결된 화소는 상이한 색을 방출하는 화소일 수 있다. 다른 실시예에서, 제1 데이터선(DL1)에 연결된 화소와 제2 데이터선(DL2)에 연결된 화소는 서로 다른 면적을 가질 수 있다.
도 3의 제1 열에서는 제1 데이터선(DL1)에 적색 화소(R)가 연결되고, 제2 데이터선(DL2)에 청색 화소(B)가 연결될 수 있다. 도 3의 제3 열에서는 제1 데이터선(DL1)에 청색 화소(B)가 연결되고, 제2 데이터선(DL2)에 적색 화소(R)가 연결될 수 있다. 도 3의 제2 열 및 제4 열에서는 제1 데이터선(DL1)과 제2 데이터선(DL2)에 녹색 화소(G)가 연결될 수 있다.
도 3의 실시예에서는 제1 열과 제2 열의 제1 데이터선(DL1)과 제2 데이터선(DL2)의 교번 순서와 제3 열과 제4 열의 제1 데이터선(DL1)과 제2 데이터선(DL2)의 교번 순서가 상이하나, 본 발명의 실시예는 이에 한정되지 아니하고, 제1 데이터선(DL1)과 제2 데이터선(DL2)의 교번 순서가 행 방향으로 동일할 수도 있다.
데이터 분배부(130)는 제1 열 내지 제8 열에 대응하는 제1 내지 제4 출력선들(OL1~OL4)과 제1 및 제2 데이터선들(DL1, DL2)의 사이에 배치되고, 제1 스위치(SW1) 내지 제4 스위치(SW4)를 포함하는 디멀티플렉서(DMUX)를 포함할 수 있다. 디멀티플렉서(DMUX)는 행을 따라 8열마다 반복 배치될 수 있다.
제1 스위치(SW1)는 제1 클락신호(CLA_ODD)에 의해 턴온되어 제1 내지 제4 출력선들(OL1~OL4)로 인가되는 데이터신호를 각각 제1 열 내지 제4 열의 제1 데이터선들(DL1)로 인가할 수 있다. 제2 스위치(SW2)는 제2 클락신호(CLA_EVEN)에 의해 턴온되어 제1 내지 제4 출력선들(OL1~OL4)로 인가되는 데이터신호를 각각 제1 열 내지 제4 열의 제2 데이터선들(DL2)로 인가할 수 있다. 제3 스위치(SW3)는 제3 클락신호(CLB_ODD)에 의해 턴온되어 제1 내지 제4 출력선들(OL1~OL4)로 인가되는 데이터신호를 각각 제5 열 내지 제8 열의 제1 데이터선들(DL1)로 인가할 수 있다. 제4 스위치(SW4)는 제4 클락신호(CLB_EVEN)에 의해 턴온되어 제1 내지 제4 출력선들(OL1~OL4)로 인가되는 데이터신호를 각각 제5 열 내지 제8 열의 제2 데이터선들(DL2)로 인가할 수 있다.
화소(PX)에 제1 주사신호(GI)가 인가되는 중에 대응하는(즉, 연결된) 제1 데이터선(DL1) 또는 제2 데이터선(DL2)으로 대응하는 데이터신호가 인가될 수 있다. 이후, 화소(PX)에 제2 주사신호(GW)가 인가되는 중에 대응하는 제1 데이터선(DL1) 또는 제2 데이터선(DL2)으로 인가된 데이터신호가 제2 트랜지스터(T2)를 통해 화소(PX)로 인가될 수 있다. 제1 주사신호(GI), 제2 주사신호(GW) 및 제3 주사신호(GB)는 1 수평기간(1H) 단위로 행을 따라 차례로 인가될 수 있다.
도 4를 참조하면, 제1 행의 화소들(PX)에 제1 주사신호(GI1)가 인가되는 중에 제1 클락신호(CLA_ODD) 및 제3 클락신호(CLB_ODD)가 데이터 분배부(130)로 인가될 수 있다. 제1 클락신호(CLA_ODD)에 의해 제1 스위치들(SW1)이 턴온되고, 제3 클락신호(CLB_ODD)에 의해 제3 스위치들(SW3)이 턴온될 수 있다. 이에 따라, 제1 행의 데이터신호(D1)가 제1 데이터선들(DL1)로 인가될 수 있다. 그 다음, 제1 행의 화소들(PX)에 제2 주사신호(GW1)가 인가되어, 제1 데이터선들(DL1)에 저장된 데이터신호(D1)가 제1 행의 화소들(PX)로 인가될 수 있다. 유사하게, 제2 행의 화소들(PX)에 제1 주사신호(GI2)가 인가되는 중에 제2 클락신호(CLA_EVEN) 및 제4 클락신호(CLB_EVEN)가 데이터 분배부(130)로 인가될 수 있다. 제2 클락신호(CLA_EVEN)에 의해 제2 스위치들(SW2)이 턴온되고, 제4 클락신호(CLB_EVEN)에 의해 제4 스위치들(SW4)이 턴온될 수 있다. 이에 따라, 제2 행의 데이터신호(D2)가 제2 데이터선들(DL2)로 인가될 수 있다. 그 다음, 제2 행의 화소들(PX)에 제2 주사신호(GW2)가 인가되어, 제2 데이터선들(DL2)에 저장된 데이터신호(D2)가 제2 행의 화소들(PX)로 인가될 수 있다. 제1 행의 화소들(PX)에 인가되는 제2 주사신호(GW1)와 제2 행의 화소들(PX)에 인가되는 제1 주사신호(GI2)는 상호 중첩할 수 있다. 마찬가지로, 도시되지는 않았으나, 제2 행의 화소들(PX)에 인가되는 제2 주사신호(GW2)와 제3 행의 화소들(PX)에 인가되는 제1 주사신호(GI3)는 상호 중첩할 수 있다. 즉, 본 발명의 실시예에 따른 표시 장치에서 데이터선은 2 수평기간(2H) 동안 데이터신호를 홀딩(holding)할 수 있다.
본 발명의 실시예는 전술한 디멀티플렉서(DMUX)의 구성 및 클락신호들의 타이밍도에 한정되지 않으며, 하나의 화소에 두 개의 데이터선들이 배치되는 화소부를 구동하기 위해 디멀티플렉서의 구성 및 클락신호들의 타이밍의 조합은 다양하게 구성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소를 나타내는 평면도이다.
도 5에는 기판 상의 임의의 열에 인접한 홀수 행인 j번째 행에 배치된 화소(PX)가 도시되어 있다. 도 5는 도 2의 화소(PX)를 구현한 평면도일 수 있다. 도 5에는 유기 발광 소자(OLED)는 도시하지 않고 화소 회로만을 도시한다.
도 5를 참조하면, 초기화 전압(Vint)을 인가하는 초기화 전압선(VLj, VLj+1), 제1 주사신호(GIj)를 인가하는 제1 주사선(GILj), 제2 주사신호(GWj)를 인가하는 제2 주사선(GWLj), 발광 제어 신호(Ej)를 인가하는 발광 제어선(ELj), 그리고 제3 주사신호(GBj)를 인가하는 제3 주사선(GBLj)은 제1 방향(DR1)으로 소정의 간격으로 이격되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 좌측의 제1 데이터선(DL1) 및 우측의 제2 데이터선(DL2)은 커패시터(Cst)를 사이에 두고 상호 이격되며, 제1 방향(DR1)으로 연장될 수 있다. 구동 전압선(PL)은 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 커패시터(Cst)와 일부 중첩하며, 제1 데이터선(DL1) 및 제2 데이터선(DL2)과 거의 평행하게 제1 방향(DR1)으로 연장될 수 있다. 홀수 행인 j번째 행에 배치된 화소(PX)는 제1 데이터선(DL1)과 연결될 수 있다.
도 5의 실시예에서는 좌측에 제1 데이터선(DL1)이 배치되고, 우측에 제2 데이터선(DL2)이 배치되어 있으나, 이에 한정되지 않고, 우측에 제1 데이터선(DL1)이 배치되고, 좌측에 제2 데이터선(DL2)이 배치될 수도 있다.
트랜지스터들(T1~T7)은 반도체층(ACT)을 따라 형성되며, 반도체층(ACT)은 다양한 형상으로 굴곡될 수 있다. 반도체층(ACT)은, 예를 들면, 다결정 실리콘, 비정질 실리콘 등을 포함하고, 불순물이 도핑되지 않은 채널 영역과, 상기 채널 영역의 양단에 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물일 수 있다.
제1 트랜지스터(T1)는 게이트 전극(G1), 제1 전극(S1) 및 제2 전극(D1)을 포함할 수 있다. 제1 전극(S1)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D1)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역에 해당할 수 있다. 게이트 전극(G1)은 채널 영역과 중첩할 수 있다. 게이트 전극(G1)은 제1 컨택홀(CH1)을 통해 연결선(CNL)과 전기적으로 연결되고, 연결선(CNL)은 제2 컨택홀(CH2)을 통해 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 전기적으로 연결될 수 있다. 게이트 전극(G1)은 커패시터(Cst)의 제1 전극(Cst1)으로 기능할 수 있다.
제1 트랜지스터(T1)의 반도체층(ACT)은 굴곡될 수 있다. 굴곡된 반도체층(ACT)을 형성함으로써, 좁은 공간 내에 상대적으로 긴 반도체층(ACT)을 형성할 수 있다. 제1 트랜지스터(T1)의 반도체층(ACT)은 채널 영역을 길게 형성할 수 있으므로 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 게이트 전압의 구동 범위가 넓은 경우에, 게이트 전압의 크기를 변화시켜 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있다.
제2 트랜지스터(T2)는 게이트 전극(G2), 제1 전극(S2) 및 제2 전극(D2)을 포함할 수 있다. 제1 전극(S2)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D2)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역(D2)에 해당할 수 있다. 게이트 전극(G2)은 채널 영역과 중첩할 수 있다. 제1 전극(S2)은 제3 컨택홀(CH3)을 통해 제1 데이터선(DL1)과 전기적으로 연결될 수 있다. 제2 전극(D2)은 제1 트랜지스터(T1)의 제1 전극(S1) 및 제5 트랜지스터(T5)의 제2 전극(D5)과 연결될 수 있다. 게이트 전극(G2)은 제2 주사선(GWLj)의 일부에 의해 형성될 수 있다.
제3 트랜지스터(T3)는 게이트 전극(G3), 제1 전극(S3) 및 제2 전극(D3)을 포함할 수 있다. 제1 전극(S3)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D3)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역에 해당할 수 있다. 게이트 전극(G3)은 채널 영역과 중첩하고, 제2 주사선(GWLj)의 일부에 의해 형성될 수 있다.
제4 트랜지스터(T4)는 게이트 전극(G4), 제1 전극(S4) 및 제2 전극(D4)을 포함할 수 있다. 제1 전극(S4)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D4)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역에 해당할 수 있다. 제1 전극(S4)은 제4 컨택홀(CH4)을 통해 초기화 전압선(VLj)과 전기적으로 연결될 수 있다. 게이트 전극(G4)은 채널 영역과 중첩하고, 제1 주사선(GILj)의 일부에 의해 형성될 수 있다. 초기화 전압선(VLj)은 제4 컨택홀(CH4)을 통해 이전 행(짝수 행)의 제7 트랜지스터의 제2 전극과 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 게이트 전극(G5), 제1 전극(S5) 및 제2 전극(D5)을 포함할 수 있다. 제1 전극(S5)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D5)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역에 해당할 수 있다. 게이트 전극(G5)은 채널 영역과 중첩할 수 있다. 제1 전극(S5)은 제5 컨택홀(CH5)을 통해 구동 전압선(PL)과 연결될 수 있다. 게이트 전극(G5)은 발광 제어선(ELj)의 일부에 의해 형성될 수 있다.
제6 트랜지스터(T6)는 게이트 전극(G6), 제1 전극(S6) 및 제2 전극(D6)을 포함할 수 있다. 제1 전극(S6)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D6)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역에 해당할 수 있다. 게이트 전극(G6)은 채널 영역과 중첩할 수 있다. 제2 전극(D6)은 비아홀(VH)을 통해 유기 발광 소자(OLED)의 애노드와 전기적으로 연결될 수 있다. 게이트 전극(G6)은 발광 제어선(ELj)의 일부에 의해 형성될 수 있다.
제7 트랜지스터(T7)는 게이트 전극(G7), 제1 전극(S7) 및 제2 전극(D7)을 포함할 수 있다. 제1 전극(S7)은 반도체층(ACT)에서 불순물이 도핑된 소스 영역에 해당하고, 제2 전극(D7)은 반도체층(ACT)에서 불순물이 도핑된 드레인 영역에 해당할 수 있다. 게이트 전극(G7)은 채널 영역과 중첩할 수 있다. 제1 전극(S7)은 제6 트랜지스터(T6)의 제2 전극(D6)과 연결될 수 있다. 제1 전극(S7)은 비아홀(VH)을 통해 유기 발광 소자(OLED)의 애노드와 전기적으로 연결될 수 있다. 제2 전극(D7)은 제6 컨택홀(CH6)을 통해 다음 행(짝수 행)의 초기화 전압선(VLj+1)에 연결될 수 있다.
커패시터(Cst)의 제1 전극(Cst1)은 제1 컨택홀(CH1)을 통해 연결된 연결선(CNL)에 의해 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결될 수 있다. 커패시터(Cst)의 제1 전극(Cst1)은 제1 트랜지스터(T1)의 게이트 전극(G1)의 역할을 동시에 할 수 있다. 커패시터(Cst)의 제2 전극(Cst2)은 제7 및 제8 컨택홀들(CH7, CH8)을 통해 구동 전압선(PL)과 연결되어, 구동 전압선(PL)으로부터 제1 전원전압(ELVDD)을 인가받을 수 있다.
커패시터(Cst)의 제1 전극(Cst1)은 인접한 화소와 분리되어 사각 형상으로 형성되며, 제1 주사선(GILj), 제2 주사선(GWLj), 제3 주사선(GBLj), 발광 제어선(ELj), 트랜지스터들의 게이트 전극들(G1~G7)과 동일한 물질로 동일한 층에 형성될 수 있다.
커패시터(Cst)의 제2 전극(Cst2)은 제2 방향(DR2)으로 인접한 화소들, 즉 동일 행의 화소들의 제2 전극들(Cst2)과 연결될 수 있다. 커패시터(Cst)의 제2 전극(Cst2)은 제1 전극(Cst1) 전체를 커버하도록 제1 전극(Cst1)과 중첩하고, 제1 트랜지스터(T1)와 수직으로 중첩하는 구조를 가질 수 있다. 굴곡 형태를 가지는 제1 트랜지스터(T1)의 반도체층(ACT)에 의해 줄어든 커패시터(Cst)의 영역을 확보하기 위해 제1 트랜지스터(T1)의 반도체층(ACT)과 중첩하여 커패시터(Cst)를 형성함으로써, 상대적으로 큰 커패시턴스를 확보할 수 있다.
제1 데이터선(DL1)은 화소(PX)의 좌측에 배치되고, 제1 방향(DR1)으로 연장될 수 있다. 제2 데이터선(DL2)은 화소(PX)의 우측에 배치되고, 제1 방향(DR1)으로 연장될 수 있다. 제1 데이터선(DL1)은 j번째 행에 배치된 화소(PX)의 제2 트랜지스터(T2)에 연결되고, 제2 데이터선(DL2)은 상기 j번째 행에 배치된 화소(PX)로부터 제1 방향(DR1)에 위치한 j+1번째 행에 배치된 화소의 제2 트랜지스터에 연결될 수 있다.
연결선(CNL)은 제1 데이터선(DL1)과 제2 데이터선(DL2) 사이에 배치될 수 있다. 연결선(CNL)은 제1 방향(DR)으로 연장될 수 있다. 연결선(CNL)은 제1 트랜지스터(T1)를 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 연결시킬 수 있다. 구체적으로, 연결선(CNL)은 제1 트랜지스터(T1)의 게이트 전극(G1)을 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)에 연결시킬 수 있다. 제1 데이터선(DL1), 제2 데이터선(DL2) 및 연결선(CNL)은 동일층에 동일 물질로 형성될 수 있다.
초기화 전압선(VLj)은 제2 방향(DR2)으로 연장되고, 제1 주사선(GILj)에 근접하게 배치될 수 있다. 초기화 전압선(VLj)은 제4 컨택홀(CH4)을 통해 제4 트랜지스터(T4)의 제1 전극(S4)과 전기적으로 연결될 수 있다. 초기화 전압선(VLj)은 커패시터(Cst)의 제2 전극(Cst2)과 동일층에 동일 물질로 형성될 수 있다.
도 6은 도 5의 화소(PX)를 I-I' 라인을 따라 자른 단면도이다.
도 5 및 도 6을 참조하면, 기판(SUB) 상에 버퍼막(101)이 배치되고, 버퍼막(101) 상에 제1 내지 제7 트랜지스터들(T1~T7)의 반도체층(ACT)이 배치될 수 있다. 도 6에는 제2 트랜지스터(T2)의 제2 전극(D2) 및 제3 트랜지스터(T3)의 제1 전극(S3)이 도시되어 있다.
반도체층(ACT) 상에는 제1 절연막(102)이 배치될 수 있다. 제1 절연막(102)은 게이트 절연막으로 기능할 수 있다. 제1 절연막(102)은 무기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 제1 절연막(102) 상에는 제1 주사선(GILj), 제2 주사선(GWLj), 제3 주사선(GBLj) 및 발광 제어선(ELj)을 포함하는 신호선들, 제1 내지 제7 트랜지스터들(T1~T7)의 게이트 전극(G1~G7), 그리고 커패시터(Cst)의 제1 전극(Cst1)이 배치될 수 있다.
상기 신호선들, 게이트 전극(G1~G7) 및 제1 전극(Cst1) 상에는 제2 절연막(103)이 배치될 수 있다. 제2 절연막(103)은 무기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 제2 절연막(103) 상에는 초기화 전압선(VLj, VLj+1) 및 커패시터(Cst)의 제2 전극(Cst2)이 배치될 수 있다.
초기화 전압선(VLj, VLj+1) 및 제2 전극(Cst2) 상에는 제3 절연막(104)이 배치될 수 있다. 제3 절연막(104)은 무기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 제3 절연막(104) 상에는 제1 데이터선(DL1), 제2 데이터선(DL2) 및 연결선(CNL)이 배치될 수 있다.
제1 데이터선(DL1), 제2 데이터선(DL2) 및 연결선(CNL) 상에는 제4 절연막(105)이 배치될 수 있다. 제4 절연막(105)은 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 제4 절연막(105) 상에는 구동 전압선(PL)이 배치될 수 있다. 구동 전압선(PL)은 제1 데이터선(DL1)과 연결선(CNL) 사이로 연장되어 제1 데이터선(DL1)과 연결선(CNL)을 서로 차폐시킬 수 있다. 따라서, 구동 전압선(PL)은 제1 데이터선(DL1)과 연결선(CNL) 사이의 크로스토크를 차단할 수 있다.
제1 데이터선(DL1)과 연결선(CNL) 사이의 제4 절연막(105)에는 트렌치(TCH)가 정의될 수 있다. 트렌치(TCH)는 제3 절연막(104)의 상면의 일부를 노출시킬 수 있다. 일 실시예에 있어서, 도 5에 도시된 바와 같이 트렌치(TCH)는 평면상에서 다각형의 형상을 가질 수 있다. 예를 들면, 트렌치(TCH)는 평면상에서 제4 절연막(105)의 측벽에 의해 둘러싸이는 사각형 등의 평면 형상을 가질 수 있다.
구동 전압선(PL)은 트렌치(TCH) 내로 연장될 수 있다. 예를 들면, 제4 절연막(105) 상에 배치되는 구동 전압선(PL)은 트렌치(TCH)의 측벽 및 제3 절연막(104)의 상면을 따라 트렌치(TCH) 내로 연장될 수 있다. 이에 따라, 구동 전압선(PL)의 일부는 제1 데이터선(DL1)과 연결선(CNL) 사이에 위치하고, 구동 전압선(PL)은 제1 데이터선(DL1)과 연결선(CNL)을 서로 차폐시킬 수 있다.
도 5 및 도 6의 실시예에서는 제1 데이터선(DL1)과 연결선(CNL) 사이의 제4 절연막(105)에 트렌치(TCH)가 정의되고, 구동 전압선(PL)이 제1 데이터선(DL1)과 연결선(CNL) 사이로 연장되지만, 본 발명은 이에 한정되지 않고, 제2 데이터선(DL2)과 연결선(CNL) 사이의 제4 절연막(105)에 트렌치(TCH)가 정의되고, 구동 전압선(PL)이 제2 데이터선(DL2)과 연결선(CNL) 사이로 연장될 수도 있다. 이 경우, 구동 전압선(PL)은 제2 데이터선(DL2)과 연결선(CNL)을 서로 차폐시킬 수 있다.
구동 전압선(PL) 상에는 제5 절연막(106)이 배치될 수 있다. 제5 절연막(106)은 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 제5 절연막(106) 상에는 유기 발광 소자가 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소를 나타내는 평면도이다. 도 8은 도 7의 화소를 II-II' 라인을 따라 자른 단면도이다.
도 7 및 도 8을 참조하여 설명하는 일 실시예에 따른 화소(PX)에 있어서, 도 5 및 도 6을 참조하여 설명한 일 실시예에 따른 화소(PX)와 실질적으로 동일하거나 유사한 구성에 대한 상세한 설명은 생략한다.
도 7 및 도 8을 참조하면, 제1 데이터선(DL1), 제2 데이터선(DL2) 및 연결선(CNL) 상에는 제4 절연막(105)이 배치될 수 있다. 제4 절연막(105)은 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 제4 절연막(105) 상에는 구동 전압선(PL)이 배치될 수 있다. 구동 전압선(PL)은 제1 데이터선(DL1)과 연결선(CNL) 사이 및 제2 데이터선(DL2)과 연결선(CNL) 사이로 연장되어 제1 데이터선(DL1), 연결선(CNL) 및 제2 데이터선(DL2)을 서로 차폐시킬 수 있다. 따라서, 구동 전압선(PL)은 제1 데이터선(DL1)과 연결선(CNL) 사이의 크로스토크 및 제2 데이터선(DL2)과 연결선(CNL) 사이의 크로스토크를 차단할 수 있다.
제1 데이터선(DL1)과 연결선(CNL) 사이의 제4 절연막(105)에는 제1 트렌치(TCH1)가 정의되고, 제2 데이터선(DL2)과 연결선(CNL) 사이의 제4 절연막(105)에는 제2 트렌치(TCH2)가 정의될 수 있다. 제1 트렌치(TCH1) 및 제2 트렌치(TCH2)는 각각 제3 절연막(104)의 상면의 일부들을 노출시킬 수 있다. 일 실시예에 있어서, 도 7에 도시된 바와 같이 제1 트렌치(TCH1) 및 제2 트렌치(TCH2)는 평면상에서 다각형의 형상을 가질 수 있다. 예를 들면, 제1 트렌치(TCH1) 및 제2 트렌치(TCH2)는 평면상에서 제4 절연막(105)의 측벽에 의해 둘러싸이는 사각형 등의 평면 형상을 가질 수 있다.
구동 전압선(PL)은 제1 트렌치(TCH1) 및 제2 트렌치(TCH2) 내로 연장될 수 있다. 예를 들면, 제4 절연막(105) 상에 배치되는 구동 전압선(PL)은 제1 트렌치(TCH1)의 측벽 및 제3 절연막(104)의 상면을 따라 제1 트렌치(TCH1) 내로 연장되고, 제2 트렌치(TCH2)의 측벽 및 제3 절연막(104)의 상면을 따라 제2 트렌치(TCH2) 내로 연장될 수 있다. 이에 따라, 구동 전압선(PL)의 일부는 제1 데이터선(DL1)과 연결선(CNL) 사이에 위치하고, 구동 전압선(PL)의 다른 일부는 제2 데이터선(DL2)과 연결선(CNL) 사이에 위치하며, 구동 전압선(PL)은 제1 데이터선(DL1), 연결선(CNL) 및 제2 데이터선(DL2)을 서로 차폐시킬 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
105: 제4 절연막 CNL: 연결선
Cst: 커패시터 D1: 제1 데이터선
D2: 제2 데이터선 OLED: 유기 발광 소자
PL: 구동 전압선 PX: 화소
T1: 제1 트랜지스터 T2: 제2 트랜지스터
T3: 제3 트랜지스터 T4: 제4 트랜지스터
TCH: 트렌치 VL: 초기화 전압선

Claims (20)

  1. 제1 절연막 상에 배치되고, 제1 방향으로 연장되는 제1 데이터선 및 제2 데이터선;
    상기 제1 데이터선과 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터와 연결되는 제2 트랜지스터;
    상기 제2 트랜지스터와 전기적으로 연결되는 제3 트랜지스터;
    상기 제1 절연막 상의 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되고, 상기 제2 트랜지스터와 상기 제3 트랜지스터를 연결하는 연결선;
    상기 연결선 상에 배치되고, 상기 제1 데이터선과 상기 연결선 사이로 연장되는 구동 전압선; 및
    상기 제1 절연막 상의 상기 연결선과 상기 구동 전압선 사이에 배치되고, 상기 제1 데이터선과 상기 연결선 사이에 상기 제1 절연막의 상면을 노출하는 제1 트렌치가 정의되는 제2 절연막을 포함하고,
    상기 구동 전압선은 상기 제1 트렌치 내로 연장되어 상기 제1 트렌치에 의해 노출된 상기 제1 절연막의 상기 상면에 접촉하는, 표시 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 트렌치는 평면상에서 다각형의 형상을 가지는, 표시 장치.
  4. 제1항에 있어서,
    상기 구동 전압선은 상기 제2 데이터선과 상기 연결선 사이로 연장되는, 표시 장치.
  5. 제4항에 있어서,
    상기 제2 데이터선과 상기 연결선 사이의 상기 제2 절연막에 상기 제1 절연막의 상면을 노출하는 제2 트렌치가 더 정의되고,
    상기 구동 전압선은 상기 제2 트렌치 내로 연장되어 상기 제2 트렌치에 의해 노출된 상기 제1 절연막의 상기 상면에 접촉하는, 표시 장치.
  6. 제1항에 있어서,
    상기 제1 데이터선, 상기 제2 데이터선 및 상기 연결선은 동일한 층에 배치되는, 표시 장치.
  7. 제1항에 있어서,
    상기 연결선은 상기 제2 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 소스/드레인 영역을 연결하는, 표시 장치.
  8. 제1항에 있어서,
    상기 연결선은 상기 제1 방향으로 연장되는, 표시 장치.
  9. 제1항에 있어서,
    상기 제2 트랜지스터와 전기적으로 연결되는 유기 발광 소자를 더 포함하는, 표시 장치.
  10. 제1항에 있어서,
    제1 전극 및 제2 전극을 포함하는 커패시터를 더 포함하고,
    상기 커패시터의 상기 제1 전극은 상기 연결선과 연결되고, 상기 커패시터의 상기 제2 전극은 상기 구동 전압선과 연결되는, 표시 장치.
  11. 제1항에 있어서,
    상기 제3 트랜지스터는 상기 제2 트랜지스터의 게이트 전극과 소스/드레인 영역을 전기적으로 연결하는, 표시 장치.
  12. 제1항에 있어서,
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 초기화 전압선을 더 포함하고,
    상기 제3 트랜지스터는 상기 초기화 전압선과 연결되는, 표시 장치.
  13. 복수의 트랜지스터들을 포함하는 제1 화소;
    상기 제1 화소로부터 제1 방향에 위치하는 제2 화소;
    상기 제1 방향으로 연장되고, 제1 절연막 상에 배치되며, 상기 제1 화소와 연결되는 제1 데이터선;
    상기 제1 방향으로 연장되고, 상기 제1 절연막 상에 배치되며, 상기 제2 화소와 연결되는 제2 데이터선;
    상기 제1 절연막 상의 상기 제1 데이터선과 상기 제2 데이터선 사이에 배치되고, 상기 복수의 트랜지스터들 중에서 두 개의 트랜지스터들을 연결하는 연결선;
    상기 연결선 상에 배치되고, 상기 제1 데이터선과 상기 연결선 사이로 연장되는 구동 전압선; 및
    상기 제1 절연막 상의 상기 연결선과 상기 구동 전압선 사이에 배치되고, 상기 제1 데이터선과 상기 연결선 사이에 상기 제1 절연막의 상면을 노출하는 제1 트렌치가 정의되는 제2 절연막을 포함하고,
    상기 구동 전압선은 상기 제1 트렌치 내로 연장되어 상기 제1 트렌치에 의해 노출된 상기 제1 절연막의 상기 상면에 접촉하는, 표시 장치.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1 트렌치는 평면상에서 다각형의 형상을 가지는, 표시 장치.
  16. 제13항에 있어서,
    상기 구동 전압선은 상기 제2 데이터선과 상기 연결선 사이로 연장되는, 표시 장치.
  17. 제16항에 있어서,
    상기 제2 데이터선과 상기 연결선 사이의 상기 제2 절연막에 상기 제1 절연막의 상면을 노출하는 제2 트렌치가 더 정의되고,
    상기 구동 전압선은 상기 제2 트렌치 내로 연장되어 상기 제2 트렌치에 의해 노출된 상기 제1 절연막의 상기 상면에 접촉하는, 표시 장치.
  18. 제13항에 있어서,
    상기 제1 데이터선, 상기 제2 데이터선 및 상기 연결선은 동일한 층에 배치되는, 표시 장치.
  19. 제13항에 있어서,
    상기 복수의 트랜지스터들은:
    상기 제1 데이터선과 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터와 연결되는 제2 트랜지스터; 및
    상기 제2 트랜지스터와 전기적으로 연결되는 제3 트랜지스터를 포함하고,
    상기 연결선은 상기 제2 트랜지스터의 게이트 전극과 상기 제3 트랜지스터의 소스/드레인 영역을 연결하는, 표시 장치.
  20. 제13항에 있어서,
    상기 제1 데이터선 및 상기 제2 데이터선에 데이터신호들을 제공하는 디멀티플렉서(demultiplexer)를 더 포함하는, 표시 장치.
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