JPH07118703B2 - クロツク制御回路 - Google Patents
クロツク制御回路Info
- Publication number
- JPH07118703B2 JPH07118703B2 JP60202365A JP20236585A JPH07118703B2 JP H07118703 B2 JPH07118703 B2 JP H07118703B2 JP 60202365 A JP60202365 A JP 60202365A JP 20236585 A JP20236585 A JP 20236585A JP H07118703 B2 JPH07118703 B2 JP H07118703B2
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- JP
- Japan
- Prior art keywords
- sampler
- sample
- timing
- time
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック制御回路に関し、特にディジタルデー
タ伝送の復調等におけるクロック制御回路に関する。
タ伝送の復調等におけるクロック制御回路に関する。
第９図はクロック制御回路の一従来例における内挿フィ
ルタのブロック図である。
ルタのブロック図である。
従来、この種のクロック制御回路は、伝送周期Tbの信号
を受信し、サンプル周期Tsで受信波形をサンプルするデ
ィジタル復調に於いて、サンプル周期Tsが固定されてい
る場合には、直接そのサンプル値から伝送周期Tbの値は
得ることができない。この場合、サンプル周期Tsのサン
プル値系統を、内挿フィルタを通して内挿し、受信波形
を再生することにより、従来のアナログ連続波形入力を
前提としたクロック制御回路を用いて、クロック制御を
行うことが提案されている。（特願昭58−016406号「ク
ロック位相制御回路」） 内挿フィルタをディジタルで構成する場合の手段として
は、高速クロックで動作するディジタルフィルタを用い
る方法と、入力信号系列を帯域制限した場合の出力信号
系列を完全な写像（マッピング）により表現しておき、
この写像を読出し専門メモリー（Read Only Memory,以
下ROM）により読出して行う方法とが一般的である。し
かしながら、クロック制御に用いる内挿フィルタは、タ
イミング制御量ΔＴ毎の高速内挿出力が必要となり、前
者の方法では、演算量が問題となる。また後者の方法の
内挿フィルタは、第９図に示すように、基本内挿フィル
タ85から構成され、サンプル周期Tsと同じ周期を持つ高
速クロックfsでシフトレジスタ87を動作させ、ROM88か
ら内挿波形の出力を読出す方法（アイ・イー・イー・イ
ー・トランザクションズ・オン・コミュニケーションズ
（IEEE Transactions On Communications）COM−25巻,1
977年,1242ページ〜1244ページ）として知られている。
しかし、この方法は、２値のディジタル信号に対して内
挿波形を出力しているに過ぎない。従ってクロック同期
等の受信波形をサンプルした多値ディジタル信号に関す
る内挿は不可能であり、クロック制御回路は構成できな
い。
を受信し、サンプル周期Tsで受信波形をサンプルするデ
ィジタル復調に於いて、サンプル周期Tsが固定されてい
る場合には、直接そのサンプル値から伝送周期Tbの値は
得ることができない。この場合、サンプル周期Tsのサン
プル値系統を、内挿フィルタを通して内挿し、受信波形
を再生することにより、従来のアナログ連続波形入力を
前提としたクロック制御回路を用いて、クロック制御を
行うことが提案されている。（特願昭58−016406号「ク
ロック位相制御回路」） 内挿フィルタをディジタルで構成する場合の手段として
は、高速クロックで動作するディジタルフィルタを用い
る方法と、入力信号系列を帯域制限した場合の出力信号
系列を完全な写像（マッピング）により表現しておき、
この写像を読出し専門メモリー（Read Only Memory,以
下ROM）により読出して行う方法とが一般的である。し
かしながら、クロック制御に用いる内挿フィルタは、タ
イミング制御量ΔＴ毎の高速内挿出力が必要となり、前
者の方法では、演算量が問題となる。また後者の方法の
内挿フィルタは、第９図に示すように、基本内挿フィル
タ85から構成され、サンプル周期Tsと同じ周期を持つ高
速クロックfsでシフトレジスタ87を動作させ、ROM88か
ら内挿波形の出力を読出す方法（アイ・イー・イー・イ
ー・トランザクションズ・オン・コミュニケーションズ
（IEEE Transactions On Communications）COM−25巻,1
977年,1242ページ〜1244ページ）として知られている。
しかし、この方法は、２値のディジタル信号に対して内
挿波形を出力しているに過ぎない。従ってクロック同期
等の受信波形をサンプルした多値ディジタル信号に関す
る内挿は不可能であり、クロック制御回路は構成できな
い。
本発明は、ROMを使用した内挿フィルタを多値ディジタ
ル信号に適用させることにより、クロック制御回路を実
現するものである。
ル信号に適用させることにより、クロック制御回路を実
現するものである。
本発明は、多値内挿フィルタを用いてフィルタ演算の必
要のないクロック制御回路を提供することを目的とする
ものである。
要のないクロック制御回路を提供することを目的とする
ものである。
本発明のクロック制御回路は、１と０から成るシンボル
系列に対し後記第１のサンプラ及び第２のサンプラによ
って指定された時刻の内挿波形を出力する基本内挿フィ
ルタと、 伝送周期Tbの信号をサンプル周期Tsでサンプルしたレベ
ルＶを なるＭ個の要素よりなるベクトル（aM-1，aM-2，…a0）
で表わすディジタル値に対しＭ個の前記基本内挿フィル
タに各前記ベクトルaiをシンボル値として入力する分配
器と、 前記Ｍ個の基本内挿フィルタの各出力Ｇ（a0）,G（a1）
…Ｇ（aM-1）から なる出力を得る合成回路と、 後記第１のサンプラ及び第２のサンプラによって指定さ
れた時刻の前記合成回路の出力をそれぞれ第１のサンプ
ル信号、第２のサンプル信号として入力し、前記第１の
サンプル信号の変化分と前記第２のサンプル信号の積を
内挿波形出力タイミングの過不足時間Teによる制御信号
として出力するタイミング誤差検出器と、 該制御信号を入力し、後記第１のサンプラの次のサンプ
ルタイミングまでの間隔が前回の間隔より前記過不足時
間Teだけ補正された間隔になるように、後記第１のサン
プラのサンプルタイミングを制御するタイミング制御回
路と、 サンプル周期Tsと同期して基準時刻を発生する基準時間
発生回路と、 前記タイミング制御回路によって指定されるサンプルタ
イミングに基づいて、前記基準時刻を移相してサンプル
する第１のサンプラと、 前記サンプルタイミングのπ位相で前記基準時刻を移相
してサンプルする第２のサンプラとを備えている。
系列に対し後記第１のサンプラ及び第２のサンプラによ
って指定された時刻の内挿波形を出力する基本内挿フィ
ルタと、 伝送周期Tbの信号をサンプル周期Tsでサンプルしたレベ
ルＶを なるＭ個の要素よりなるベクトル（aM-1，aM-2，…a0）
で表わすディジタル値に対しＭ個の前記基本内挿フィル
タに各前記ベクトルaiをシンボル値として入力する分配
器と、 前記Ｍ個の基本内挿フィルタの各出力Ｇ（a0）,G（a1）
…Ｇ（aM-1）から なる出力を得る合成回路と、 後記第１のサンプラ及び第２のサンプラによって指定さ
れた時刻の前記合成回路の出力をそれぞれ第１のサンプ
ル信号、第２のサンプル信号として入力し、前記第１の
サンプル信号の変化分と前記第２のサンプル信号の積を
内挿波形出力タイミングの過不足時間Teによる制御信号
として出力するタイミング誤差検出器と、 該制御信号を入力し、後記第１のサンプラの次のサンプ
ルタイミングまでの間隔が前回の間隔より前記過不足時
間Teだけ補正された間隔になるように、後記第１のサン
プラのサンプルタイミングを制御するタイミング制御回
路と、 サンプル周期Tsと同期して基準時刻を発生する基準時間
発生回路と、 前記タイミング制御回路によって指定されるサンプルタ
イミングに基づいて、前記基準時刻を移相してサンプル
する第１のサンプラと、 前記サンプルタイミングのπ位相で前記基準時刻を移相
してサンプルする第２のサンプラとを備えている。
第２図及び第３図は本発明の内挿出力の波形図及びサン
プル時刻を示すタイミング図、第４図は本発明における
タイミング誤差検出器及びタイミング制御回路の詳細ブ
ロック図、第５図は本発明におけるタイミングずれとタ
イミング誤差検出の関係を示す説明図、第６図及び第７
図は本発明におけるタイミング誤差検出器及びタイミン
グ制御回路を複素関数で使用するときのブロック図、第
８図は本発明における多値ディジタル内挿フィルタのブ
ロック図である。
プル時刻を示すタイミング図、第４図は本発明における
タイミング誤差検出器及びタイミング制御回路の詳細ブ
ロック図、第５図は本発明におけるタイミングずれとタ
イミング誤差検出の関係を示す説明図、第６図及び第７
図は本発明におけるタイミング誤差検出器及びタイミン
グ制御回路を複素関数で使用するときのブロック図、第
８図は本発明における多値ディジタル内挿フィルタのブ
ロック図である。
本発明に使われる内挿フィルタは、ROMによる完全な写
像であるので、任意のレベルＶを写像Ｇで写像し、その
出力をＦとする。ここでＧは線形写像とすると、 Ｆ＝Ｇ（Ｖ）…（１） で表わせる。Ｖを多値ディジタル信号として次の様に表
わす。
像であるので、任意のレベルＶを写像Ｇで写像し、その
出力をＦとする。ここでＧは線形写像とすると、 Ｆ＝Ｇ（Ｖ）…（１） で表わせる。Ｖを多値ディジタル信号として次の様に表
わす。
内挿出力Ｆを（１），（２）式を使って表わすと、 となる。（３）式は第９図に示した従来の２値ROMによ
る基本内挿フィルタ85をＭ個使用することにより、多値
ディジタル信号を内挿可能にしたことを示すものであ
る。この多値ディジタル内挿フィルタの構成を第８図に
示す。
る基本内挿フィルタ85をＭ個使用することにより、多値
ディジタル信号を内挿可能にしたことを示すものであ
る。この多値ディジタル内挿フィルタの構成を第８図に
示す。
多値ディジタル内挿フィルタ８は多値ディジタル信号を
2iの桁別に分解する分配器80、その桁別の各値（１又は
０）を入力し、その系列に対応する内挿値を出力する基
本内挿フィルタ810,811,812（従来例の基本内挿フィル
タ85と等しい）、各内挿波形に重み820,821,822を掛け
る掛算器830,831,832および各掛算器の出力を合成する
加算器840とからなる合成回路84、入力端子800、出力端
子801とから成っている。
2iの桁別に分解する分配器80、その桁別の各値（１又は
０）を入力し、その系列に対応する内挿値を出力する基
本内挿フィルタ810,811,812（従来例の基本内挿フィル
タ85と等しい）、各内挿波形に重み820,821,822を掛け
る掛算器830,831,832および各掛算器の出力を合成する
加算器840とからなる合成回路84、入力端子800、出力端
子801とから成っている。
この多値ディジタル内挿フィルタ８により、写像として
微少時間刻みで用意されている内挿波形のアイパターン
を第２図（ａ）に示す。このパターンは内挿出力Ｆがア
イが開いた所で±１を取る様なアイパターンであるとす
る。この様に微少時間刻みで用意された内挿波形のう
ち、データ再生を含めたクロック制御に必要な値として
は、後に述べる理由により、全ての内挿値ではなく、ご
く一部の内挿値でのみで良い。従って多値ディジタル内
挿フィルタ８の前に、その時刻を設定する回路を設けて
必要な時刻の内挿値のみを抽出することにより、クロッ
ク制御を行う。例えば第２図（ｂ）及び（ｃ）に示す２
つの時刻の内挿値である。この内挿値をタイミング誤差
検出器に入力する。同図（ｂ）は、第１のサンプラによ
り設定されるサンプル時刻であり、矢印で示したTb秒ご
との時刻は、アイパターンの最も広く目の開く時間に一
致している。同図（ｃ）は同図（ｂ）の時刻とπ位相
（180°）だけずれた第２のサンプラにより設定される
サンプル時刻を示している。このサンプル時刻で同図
（ａ）の波形を内挿するとその前後で送信符号が変化し
なかった場合の±１と、逆に変化した場合の零近傍の値
とのおおよそ３つの値をとる。第２図（ａ）の波形は伝
送パルスのロールオフ率やビット・パターンにも依存す
るが、おおよそ第３図（ａ）に示す波形の様に簡略化し
て扱っても、平均的には問題はない。そこで第３図
（ｂ）に示す様に、サンプル時刻をTe秒だけ遅らせた場
合を考える。すると、第１のサンプラによるアイの開い
た時点の内挿値はW0からW1と狭くなる一方、第３図
（ｃ）のサンプル時刻で内挿した値も零近傍の値から、
より大きな値をとる様になる。今、同図（ｃ）の矢印の
サンプル時刻の前後で送信符号が変化しない場合は除い
て、−１から＋１へ変化した場合には同図（Ｃ）のサン
プル時刻での内挿値はE(-+)なる正の値をとり、逆に＋
１から−１へ変化した場合にはE(+-)なる負の値をと
る。これにより、同図（ｃ）のサンプル時刻前後での送
信符号を知ることにより、クロック同期におけるタイミ
ングずれを検出することができる。そこで、以後、第２
図（ｂ）及び第３図（ｂ）のサンプル時刻をデータサン
プル時刻、第２図（ｃ）及び第３図（ｃ）のサンプル時
刻を零クロス検出時刻と呼ぶ。
微少時間刻みで用意されている内挿波形のアイパターン
を第２図（ａ）に示す。このパターンは内挿出力Ｆがア
イが開いた所で±１を取る様なアイパターンであるとす
る。この様に微少時間刻みで用意された内挿波形のう
ち、データ再生を含めたクロック制御に必要な値として
は、後に述べる理由により、全ての内挿値ではなく、ご
く一部の内挿値でのみで良い。従って多値ディジタル内
挿フィルタ８の前に、その時刻を設定する回路を設けて
必要な時刻の内挿値のみを抽出することにより、クロッ
ク制御を行う。例えば第２図（ｂ）及び（ｃ）に示す２
つの時刻の内挿値である。この内挿値をタイミング誤差
検出器に入力する。同図（ｂ）は、第１のサンプラによ
り設定されるサンプル時刻であり、矢印で示したTb秒ご
との時刻は、アイパターンの最も広く目の開く時間に一
致している。同図（ｃ）は同図（ｂ）の時刻とπ位相
（180°）だけずれた第２のサンプラにより設定される
サンプル時刻を示している。このサンプル時刻で同図
（ａ）の波形を内挿するとその前後で送信符号が変化し
なかった場合の±１と、逆に変化した場合の零近傍の値
とのおおよそ３つの値をとる。第２図（ａ）の波形は伝
送パルスのロールオフ率やビット・パターンにも依存す
るが、おおよそ第３図（ａ）に示す波形の様に簡略化し
て扱っても、平均的には問題はない。そこで第３図
（ｂ）に示す様に、サンプル時刻をTe秒だけ遅らせた場
合を考える。すると、第１のサンプラによるアイの開い
た時点の内挿値はW0からW1と狭くなる一方、第３図
（ｃ）のサンプル時刻で内挿した値も零近傍の値から、
より大きな値をとる様になる。今、同図（ｃ）の矢印の
サンプル時刻の前後で送信符号が変化しない場合は除い
て、−１から＋１へ変化した場合には同図（Ｃ）のサン
プル時刻での内挿値はE(-+)なる正の値をとり、逆に＋
１から−１へ変化した場合にはE(+-)なる負の値をと
る。これにより、同図（ｃ）のサンプル時刻前後での送
信符号を知ることにより、クロック同期におけるタイミ
ングずれを検出することができる。そこで、以後、第２
図（ｂ）及び第３図（ｂ）のサンプル時刻をデータサン
プル時刻、第２図（ｃ）及び第３図（ｃ）のサンプル時
刻を零クロス検出時刻と呼ぶ。
上記説明を要約すると以下の様になる。第１に零クロス
検出時刻前後でのデータが無変化の場合、クロックタイ
ミング誤差情報は零クロス検出時刻での内挿値からは得
られない。第２にデータが−１から＋１に変化した場
合、クロックタイミング誤差情報は零クロス検出時刻で
の内挿値に比例する。第３にデータが＋１から−１に変
化した場合、タイミング誤差情報は零クロス検出時刻で
の内挿値の逆極性の値に比例する。以上がタイミング誤
差検出法の説明であり、ここで得られるタイミング誤差
を制御信号αとしてタイミング制御回路に出力するのが
タイミング誤差検出器である。
検出時刻前後でのデータが無変化の場合、クロックタイ
ミング誤差情報は零クロス検出時刻での内挿値からは得
られない。第２にデータが−１から＋１に変化した場
合、クロックタイミング誤差情報は零クロス検出時刻で
の内挿値に比例する。第３にデータが＋１から−１に変
化した場合、タイミング誤差情報は零クロス検出時刻で
の内挿値の逆極性の値に比例する。以上がタイミング誤
差検出法の説明であり、ここで得られるタイミング誤差
を制御信号αとしてタイミング制御回路に出力するのが
タイミング誤差検出器である。
タイミング制御回路は、伝送周期に同期した高速クロッ
クによってカウントダウンを繰返すカウンタにより構成
される。今、伝送周期Tbに対して1/L倍の値Tb/Lを高速
クロックとすると、カウンタの初期値を毎回Ｌとすれ
ば、カウンタはTb間隔でカウントダウンを繰返す。この
カウントダウンのたびに第１のサンプラに対してサンプ
ル信号を出力することにより、第１のサンプラはデータ
サンプル時刻をサンプルする。また、これによりTb/2だ
け遅延した信号により第２のサンプラによりサンプルす
れば、その値は零クロス検出時刻となる。タイミング誤
差が検出された場合、その制御信号αを加え、カウンタ
の初期値を（Ｌ＋α）とすることにより、次のサンプル
時刻は誤差を取り除く方向に設定される。この様にタイ
ミング制御回路は、カウンタの初期値を（Ｌ＋α）とす
ることにより、サンプル時刻の早・遅を補い、データサ
ンプル時刻を所望の位置とするものである。
クによってカウントダウンを繰返すカウンタにより構成
される。今、伝送周期Tbに対して1/L倍の値Tb/Lを高速
クロックとすると、カウンタの初期値を毎回Ｌとすれ
ば、カウンタはTb間隔でカウントダウンを繰返す。この
カウントダウンのたびに第１のサンプラに対してサンプ
ル信号を出力することにより、第１のサンプラはデータ
サンプル時刻をサンプルする。また、これによりTb/2だ
け遅延した信号により第２のサンプラによりサンプルす
れば、その値は零クロス検出時刻となる。タイミング誤
差が検出された場合、その制御信号αを加え、カウンタ
の初期値を（Ｌ＋α）とすることにより、次のサンプル
時刻は誤差を取り除く方向に設定される。この様にタイ
ミング制御回路は、カウンタの初期値を（Ｌ＋α）とす
ることにより、サンプル時刻の早・遅を補い、データサ
ンプル時刻を所望の位置とするものである。
以上説明したタイミング誤差検出器及びタイミング制御
回路の構成を具体的にしたのが第４図である。タイミン
グ誤差検出回路７は、データサンプル時刻に同期するよ
うに基準時刻を移相してサンプルする第１のサンプラ
１、零クロス検出時刻に同期するように基準時刻を移相
してサンプルする第２のサンプラ２、第１のサンプラの
時刻によって得られた内挿値の符号識別を行い±１を出
力する識別器３、１ビット遅延回路40と減算器41とから
成り上述した様にデータの変化を検出する微分器４、微
分器４の出力と第２のサンプラ２の時刻によって得られ
た内挿値との積を取る掛算器５および両内挿値を２つの
位相に分ける分配スイッチ70,71とから成る。またタイ
ミング制御回路６は、高速パルス発振器61、同パルスを
カウントダウンしていくカウンタ60、またカウンタ初期
値を定められた定数Ｌと制御信号αとの和（Ｌ＋α）と
して供給する加算器62およびデータサンプル時刻から零
クロス検出時刻を発生させる為のTb/2の遅延回路63とか
ら成っている。カウンタ60は零までカウントダウンして
しまうと、外部へサンプルパルスを出力する一方、加算
器62の出力値を次の初期値として設定して再びカウント
ダウン動作を始める。これにより入力端子104に加えら
れる制御信号αにより、サンプルパルスの出力位相が制
御できることが分る。
回路の構成を具体的にしたのが第４図である。タイミン
グ誤差検出回路７は、データサンプル時刻に同期するよ
うに基準時刻を移相してサンプルする第１のサンプラ
１、零クロス検出時刻に同期するように基準時刻を移相
してサンプルする第２のサンプラ２、第１のサンプラの
時刻によって得られた内挿値の符号識別を行い±１を出
力する識別器３、１ビット遅延回路40と減算器41とから
成り上述した様にデータの変化を検出する微分器４、微
分器４の出力と第２のサンプラ２の時刻によって得られ
た内挿値との積を取る掛算器５および両内挿値を２つの
位相に分ける分配スイッチ70,71とから成る。またタイ
ミング制御回路６は、高速パルス発振器61、同パルスを
カウントダウンしていくカウンタ60、またカウンタ初期
値を定められた定数Ｌと制御信号αとの和（Ｌ＋α）と
して供給する加算器62およびデータサンプル時刻から零
クロス検出時刻を発生させる為のTb/2の遅延回路63とか
ら成っている。カウンタ60は零までカウントダウンして
しまうと、外部へサンプルパルスを出力する一方、加算
器62の出力値を次の初期値として設定して再びカウント
ダウン動作を始める。これにより入力端子104に加えら
れる制御信号αにより、サンプルパルスの出力位相が制
御できることが分る。
ここで掛算器５の出力を考えてみると、データ無変化の
場合、微分器４の出力は零であるので、出力端子101に
は零が出力される。−１から＋１へのデータ変化があっ
た場合、微分器４の出力は２となり、２×（零クロス検
出時刻の内挿値）が出力端子101へ表われる。逆に＋１
から−１へのデータ変化があった場合、微分器４の出力
は−２となり−２×（零クロス検出時刻の内挿値）が出
力端子101に表われる。これにより、任意のデータ変化
に対し出力端子101へは正しい方向のタイミング誤差情
報が表われることが分る。
場合、微分器４の出力は零であるので、出力端子101に
は零が出力される。−１から＋１へのデータ変化があっ
た場合、微分器４の出力は２となり、２×（零クロス検
出時刻の内挿値）が出力端子101へ表われる。逆に＋１
から−１へのデータ変化があった場合、微分器４の出力
は−２となり−２×（零クロス検出時刻の内挿値）が出
力端子101に表われる。これにより、任意のデータ変化
に対し出力端子101へは正しい方向のタイミング誤差情
報が表われることが分る。
第５図はタイミングずれTeに対する出力端子101の平均
出力Ｅの関係を示したものである。同図で の所で特性が不連結となっているのはデータサンプルに
時刻が波形の零クロス検出時刻の近傍にある為に急激な
極性反転が発生することに起因する。
出力Ｅの関係を示したものである。同図で の所で特性が不連結となっているのはデータサンプルに
時刻が波形の零クロス検出時刻の近傍にある為に急激な
極性反転が発生することに起因する。
以上の説明においては、入力信号はすべて実数として扱
ってきたが、４相位相変調の復調信号の様に、２系列の
独立したデータが実部と虚部に存在する様な場合が考え
られる。この場合、実部と虚部の一方を実数波形とし
て、今までと同様に扱うことができるが、有効な情報を
有する他方を捨て去ることは問題がある。従って、この
様な場合には実部と虚部の両方を有効に利用する別のタ
イミング誤差検出法が必要である。
ってきたが、４相位相変調の復調信号の様に、２系列の
独立したデータが実部と虚部に存在する様な場合が考え
られる。この場合、実部と虚部の一方を実数波形とし
て、今までと同様に扱うことができるが、有効な情報を
有する他方を捨て去ることは問題がある。従って、この
様な場合には実部と虚部の両方を有効に利用する別のタ
イミング誤差検出法が必要である。
第６図および第７図は複素数を使用するタイミング誤差
検出器とタイミング制御回路のブロック図であり、第４
図に示した多値ディジタル内挿フィルタ８、識別器３、
微分器４を各々複素数を入出力する同一構成要素として
多値ディジタル内挿フィルタ８′、識別器３′、微分器
４′とし、また入力端子100、出力端子102,103も各々複
素数に対応して、それぞれ２組の端子（1000,1001）、
（1020,1021）、（1030,1031）を有する入力端子10
0′、出力端子102′,103′として複素数入力に対応すべ
く構成すればよい。第７図は第６図の複素数ブロック20
0の詳細を示したもので、特に説明のない構成要素は第
４図に示したのと同一である。
検出器とタイミング制御回路のブロック図であり、第４
図に示した多値ディジタル内挿フィルタ８、識別器３、
微分器４を各々複素数を入出力する同一構成要素として
多値ディジタル内挿フィルタ８′、識別器３′、微分器
４′とし、また入力端子100、出力端子102,103も各々複
素数に対応して、それぞれ２組の端子（1000,1001）、
（1020,1021）、（1030,1031）を有する入力端子10
0′、出力端子102′,103′として複素数入力に対応すべ
く構成すればよい。第７図は第６図の複素数ブロック20
0の詳細を示したもので、特に説明のない構成要素は第
４図に示したのと同一である。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。本実施
例は第１のサンプラ１、第２のサンプラ２、識別器３、
微分器４、掛算器５、タイミング制御回路６、タイミン
グ誤差検出器７、多値ディジタル内挿フィルタ８および
基準時間発生回路９を有する。
例は第１のサンプラ１、第２のサンプラ２、識別器３、
微分器４、掛算器５、タイミング制御回路６、タイミン
グ誤差検出器７、多値ディジタル内挿フィルタ８および
基準時間発生回路９を有する。
周期Tsでサンプルされた多値ディジタル信号は、多値デ
ィジタル内挿フィルタ８に入力される。これは、第１の
サンプラ1,第２のサンプラ２の値及び分配スイッチ70,7
1と組み合され、第１のサンプラによる時刻の内挿値を
識別器３に、第２のサンプラによる時刻の内挿値を端子
103に対して各々出力する。両内挿値を識別器３、微分
器４、掛算器５より構成されるタイミング誤差検出器７
に入力することにより、タイミング誤差による制御信号
αが得られる。この制御信号αに基づいて、基準時間発
生回路９の時刻をサンプルするデータサンプル時刻信号
105及び零クロス検出時刻信号106を出力するタイミング
制御回路６によって、第１のサンプラ１の時刻における
内挿値が最適なサンプル時刻に抽出されるように制御す
る。
ィジタル内挿フィルタ８に入力される。これは、第１の
サンプラ1,第２のサンプラ２の値及び分配スイッチ70,7
1と組み合され、第１のサンプラによる時刻の内挿値を
識別器３に、第２のサンプラによる時刻の内挿値を端子
103に対して各々出力する。両内挿値を識別器３、微分
器４、掛算器５より構成されるタイミング誤差検出器７
に入力することにより、タイミング誤差による制御信号
αが得られる。この制御信号αに基づいて、基準時間発
生回路９の時刻をサンプルするデータサンプル時刻信号
105及び零クロス検出時刻信号106を出力するタイミング
制御回路６によって、第１のサンプラ１の時刻における
内挿値が最適なサンプル時刻に抽出されるように制御す
る。
本発明は、多値ディジタル内挿フィルタを用い、最適な
時刻の内挿値のみを抽出するようにタイミングの制御を
行うことにより、フィルタ演算の必要ないクロック制御
回路を実現することができ、また、ROMを記憶した微少
時間刻みでアクセスする必要が無く、２回のアクセスで
済む為、高速動作を行うことができる効果がある。
時刻の内挿値のみを抽出するようにタイミングの制御を
行うことにより、フィルタ演算の必要ないクロック制御
回路を実現することができ、また、ROMを記憶した微少
時間刻みでアクセスする必要が無く、２回のアクセスで
済む為、高速動作を行うことができる効果がある。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は本発明の内挿出力の波形図及びサンプル時刻を示
すタイミング図、第４図は本発明におけるタイミング誤
差検出器及びタイミング制御回路の詳細ブロック図、第
５図は本発明におけるタイミングずれとタイミング誤差
検出の関係を示す説明図、第６図及び第７図は本発明に
おけるタイミング誤差検出器及びタイミング制御回路を
複素関数で使用するときのブロック図、第８図は本発明
における多値ディジタル内挿フィルタのブロック図、第
９図はクロック制御回路の一従来例における内挿フィル
タのブロック図である。 １…第１のサンプラ、２…第２のサンプラ、３…識別
器、４…微分器、５…掛算器、６…タイミング制御回
路、７…タイミング誤差検出器、70,71…分配スイッ
チ、８…多値ディジタル内挿フィルタ、80…分配器、81
0,811,812…基本内挿フィルタ、84…合成回路、９…基
準時間発生回路。
３図は本発明の内挿出力の波形図及びサンプル時刻を示
すタイミング図、第４図は本発明におけるタイミング誤
差検出器及びタイミング制御回路の詳細ブロック図、第
５図は本発明におけるタイミングずれとタイミング誤差
検出の関係を示す説明図、第６図及び第７図は本発明に
おけるタイミング誤差検出器及びタイミング制御回路を
複素関数で使用するときのブロック図、第８図は本発明
における多値ディジタル内挿フィルタのブロック図、第
９図はクロック制御回路の一従来例における内挿フィル
タのブロック図である。 １…第１のサンプラ、２…第２のサンプラ、３…識別
器、４…微分器、５…掛算器、６…タイミング制御回
路、７…タイミング誤差検出器、70,71…分配スイッ
チ、８…多値ディジタル内挿フィルタ、80…分配器、81
0,811,812…基本内挿フィルタ、84…合成回路、９…基
準時間発生回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−141847（ＪＰ，Ａ) 特開 昭58−92160（ＪＰ，Ａ) 特開 昭60−80392（ＪＰ，Ａ) Ｃｈｒｉｓ Ｈｅｅｇａｒｄ，ｅｔ，ａ ｌ．“Ａ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ −Ｂａｓｅｄ ＰＳＫ Ｍｏｄｅｍ ｆｏ ｒ Ｐａｃｋｅｔ Ｔｒａｎｓｍｉｓｓｉ ｏｎ Ｏｖｅｒ Ｓａｔｅｌｌｉｔｅ Ｃ ｈａｎｎｅｌｓ”，ＩＥＥＥ，Ｔｒａｎ ｓ．，Ｖｏｌ．ＣＯＭ−26，Ｎｏ．５，Ｍ ａｙ 1978，Ｐ．552−564.
Claims (1)
- 【請求項１】１と０から成るシンボル系列に対し後記第
１のサンプラ及び第２のサンプラによって指定された時
刻の内挿波形を出力する基本内挿フィルタと、 伝送周期Tbの信号をサンプル周期Tsでサンプルしたレベ
ルＶを なるＭ個の要素よりなるベクトル（aM-1，aM-2，…a0）
で表わすディジタル値に対しＭ個の前記基本内挿フィル
タに各前記ベクトルaiをシンボル値として入力する分配
器と、 前記Ｍ個の基本内挿フィルタの各出力Ｇ（a0）,G（a1）
…Ｇ（aM-1）から なる出力を得る合成回路と、 後記第１のサンプラ及び第２のサンプラによって指定さ
れた時刻の前記合成回路の出力をそれぞれ第１のサンプ
ル信号、第２のサンプル信号として入力し、前記第１の
サンプル信号の変化分と前記第２のサンプル信号の積を
内挿波形出力タイミングの過不足時間Teによる制御信号
として出力するタイミング誤差検出器と、 該制御信号を入力し、後記第１のサンプラの次のサンプ
ルタイミングまでの間隔が前回の間隔より前記過不足時
間Teだけ補正された間隔になるように、後記第１のサン
プラのサンプルタイミングを制御するタイミング制御回
路と、 サンプル周期Tsと同期して基準時刻を発生する基準時間
発生回路と、 前記タイミング制御回路によって指定されるサンプルタ
イミングに基づいて、前記基準時刻を移相してサンプル
する第１のサンプラと、 前記サンプルタイミングのπ位相で前記基準時刻を移相
してサンプルする第２のサンプラとを備えることを特徴
とするクロック制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202365A JPH07118703B2 (ja) | 1985-09-11 | 1985-09-11 | クロツク制御回路 |
| US06/792,765 US4692931A (en) | 1984-10-31 | 1985-10-30 | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
| CA000494216A CA1268523A (en) | 1984-10-31 | 1985-10-30 | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
| GB08526816A GB2168224B (en) | 1984-10-31 | 1985-10-31 | Synchronization circuit capable of establishing synchronism even when a sampling rate is invariable |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202365A JPH07118703B2 (ja) | 1985-09-11 | 1985-09-11 | クロツク制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6261440A JPS6261440A (ja) | 1987-03-18 |
| JPH07118703B2 true JPH07118703B2 (ja) | 1995-12-18 |
Family
ID=16456295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202365A Expired - Lifetime JPH07118703B2 (ja) | 1984-10-31 | 1985-09-11 | クロツク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118703B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866647A (en) * | 1988-02-04 | 1989-09-12 | American Telephone And Telegraph Company | Continuously variable digital delay circuit |
| JP2664249B2 (ja) * | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| JP4930490B2 (ja) * | 2008-04-25 | 2012-05-16 | 株式会社富士通ゼネラル | シンボル同期方法及びデジタル復調装置 |
-
1985
- 1985-09-11 JP JP60202365A patent/JPH07118703B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＣｈｒｉｓＨｅｅｇａｒｄ，ｅｔ，ａｌ．"ＡＭｉｃｒｏｐｒｏｃｅｓｓｏｒ−ＢａｓｅｄＰＳＫＭｏｄｅｍｆｏｒＰａｃｋｅｔＴｒａｎｓｍｉｓｓｉｏｎＯｖｅｒＳａｔｅｌｌｉｔｅＣｈａｎｎｅｌｓ"，ＩＥＥＥ，Ｔｒａｎｓ．，Ｖｏｌ．ＣＯＭ−２６，Ｎｏ．５，Ｍａｙ１９７８，Ｐ．５５２−５６４． |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261440A (ja) | 1987-03-18 |
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