JPS6084912A - デイジタル保護継電装置 - Google Patents
デイジタル保護継電装置Info
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- JPS6084912A JPS6084912A JP58191550A JP19155083A JPS6084912A JP S6084912 A JPS6084912 A JP S6084912A JP 58191550 A JP58191550 A JP 58191550A JP 19155083 A JP19155083 A JP 19155083A JP S6084912 A JPS6084912 A JP S6084912A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル保護継電装置に関するものである。
従来、電力系統においては所定区間毎の系統電圧あるい
は系統電流などの系統情報を所定周期でサンプリングし
、該サンプリング情報に基づき電力系統の保護演算処理
を行い、異常の系統区間があれば該区間の保護リレーを
駆動して他の区間と遮断することによｐ１電力系統の保
ｗ！１１を図るディジタル保護継電装置が用いられてい
る。
は系統電流などの系統情報を所定周期でサンプリングし
、該サンプリング情報に基づき電力系統の保護演算処理
を行い、異常の系統区間があれば該区間の保護リレーを
駆動して他の区間と遮断することによｐ１電力系統の保
ｗ！１１を図るディジタル保護継電装置が用いられてい
る。
第１図は従来から用いられているディジタル保護継電装
置の一例を示す全体ブロック図でろって、ＤＭＡ回路／
、ＣＰＵ （演算処理装置）２、メモリ３、保護リレー
（図示せず）との入出力回ｌｉ！ｑ１マンマシンインタ
フェースＪとから構成され、これらの各構成要素はシス
テムバスＢＵＳによって結合されている。このような構
成において、各保護区間毎の系統情報（電圧、電流）■
１〜ｖ８はサンプリング回路によって所定のサンプリン
グ周期ｔで第２図に示すようにサンプリングされ、さら
にＡＤ変換器によってディジタル情報に変換されてＤＭ
Ａ回路／に入力される。この後、ダイレクトメモリアク
セス機能によってシステムバスＢＵＳを介してメモリ３
に書込まれる。すると、ＣＰＵ２はメモリ３に書込まれ
た各系統情報Ｖ、〜ｖ８のサンプリング情報に基づき高
速で各区間に異常が生じていないか否かなどの保護演算
処理を行い、いずれかの区間に異常があれば該区間の保
護リレーの駆動出力を入出力回路μから送出させる。こ
れによって、異常区間は他の区間から遮断され、全ての
電力系統が保護される。
置の一例を示す全体ブロック図でろって、ＤＭＡ回路／
、ＣＰＵ （演算処理装置）２、メモリ３、保護リレー
（図示せず）との入出力回ｌｉ！ｑ１マンマシンインタ
フェースＪとから構成され、これらの各構成要素はシス
テムバスＢＵＳによって結合されている。このような構
成において、各保護区間毎の系統情報（電圧、電流）■
１〜ｖ８はサンプリング回路によって所定のサンプリン
グ周期ｔで第２図に示すようにサンプリングされ、さら
にＡＤ変換器によってディジタル情報に変換されてＤＭ
Ａ回路／に入力される。この後、ダイレクトメモリアク
セス機能によってシステムバスＢＵＳを介してメモリ３
に書込まれる。すると、ＣＰＵ２はメモリ３に書込まれ
た各系統情報Ｖ、〜ｖ８のサンプリング情報に基づき高
速で各区間に異常が生じていないか否かなどの保護演算
処理を行い、いずれかの区間に異常があれば該区間の保
護リレーの駆動出力を入出力回路μから送出させる。こ
れによって、異常区間は他の区間から遮断され、全ての
電力系統が保護される。
ところで、ＣＰＵ２による保護演算処理は第３図に示す
ように、サンプリング周期ｔの間に系統データの取込み
、フィルタ処理、保護リレー毎の演算処理、シークンス
処理、出力処理の順に時分割で実行される。
ように、サンプリング周期ｔの間に系統データの取込み
、フィルタ処理、保護リレー毎の演算処理、シークンス
処理、出力処理の順に時分割で実行される。
しかし、近時においてサンプリング周期ｔは固定化の傾
向にある一方、保護演算処理内容は高度でかつ複雑化し
つつあるため、上記のようにサンプリング周期ｔの中で
全ての処理を終了するのが困ｓＦｃなってきているとい
う問題が生じている。
向にある一方、保護演算処理内容は高度でかつ複雑化し
つつあるため、上記のようにサンプリング周期ｔの中で
全ての処理を終了するのが困ｓＦｃなってきているとい
う問題が生じている。
また、共通のＣＰＵ ｓで各保護リレーの演算処理を行
っているため、保護体系や保護内容が異なるたびに全て
のプログラムを一括して更新しなければならず、柔軟性
に欠けるという問題がある。さらに、各回路部分が共通
のシステムバスＢＵＤで結合されているため、いずれか
の回路部分に故障が起ると全システムの機能が停止して
しまうなど回路の部分的故障による影響が非常に大きい
という問題点がある。
っているため、保護体系や保護内容が異なるたびに全て
のプログラムを一括して更新しなければならず、柔軟性
に欠けるという問題がある。さらに、各回路部分が共通
のシステムバスＢＵＤで結合されているため、いずれか
の回路部分に故障が起ると全システムの機能が停止して
しまうなど回路の部分的故障による影響が非常に大きい
という問題点がある。
本発明は、このような従来の問題点を解決するためにな
されたもので、その目的は保護体系などの変更に対する
柔軟性に富み、しかも回路の部分的故障に伴う影響を小
さく抑え、さらに高度で複雑な保護演算処理を高速で行
うことができるディジタル保護継電装置を提供すること
にある。
されたもので、その目的は保護体系などの変更に対する
柔軟性に富み、しかも回路の部分的故障に伴う影響を小
さく抑え、さらに高度で複雑な保護演算処理を高速で行
うことができるディジタル保護継電装置を提供すること
にある。
本発明は、保護演算処理を保護リレーの要素別に複数の
演算処理に分割し、各演算処理はそれぞれ独立した演算
モジュールで行うように構成し、かつ各演算モジュール
間はシリアル情報転送ラインで結合し、各演算モジュー
ルで自己に必要な情報のみを入力して予め割当てられた
演算を行ってシリアル転送ラインに出力するように構成
したものである。
演算処理に分割し、各演算処理はそれぞれ独立した演算
モジュールで行うように構成し、かつ各演算モジュール
間はシリアル情報転送ラインで結合し、各演算モジュー
ルで自己に必要な情報のみを入力して予め割当てられた
演算を行ってシリアル転送ラインに出力するように構成
したものである。
以下、本発明を図示する実施例に基づいて詳細に説明す
る。
る。
第４図は本発明の一実施例を示す全体ブロック図であっ
て、系統情報Ｖ□、ζ、ｖ８を所定のサンプリング周期
Ｃでサンプリングし友・後、ＡＤ変換してシリアル情報
転送ラインＳＤＬに送出するＤＭ八へモジュール／七、
ＮｇＩｉｌの保護リレーに関する保護演算処理を各別に
行う保護リレー′ｏ＃Ｌｘモジュール／／〜／３、保護
演算処理結果によってイｑられたＮ個の保護リレーの駆
動出力をそのシーケンスヲトシつつ出力するシーケンス
処理モジュール／４．オペレータとの間で各種情報を入
出力するタメノマンマシン制御モジュール１５とから構
成されておシ、各モジュールは７リアル情報転送ライン
ＳＤＬから自己に必要な情報のみを入力して予め割当て
られた演算を行ってシリアル情報転送ラインＳＤＬに送
出する。各モジュールにおける演算は、パイプライン処
理によって実現されている。すなわち、第５図の演算ス
ケジュール表に示すようにＤＭＡ部モジュールｌＯＫは
時刻ｔ、〜ｔ１１の間で系統情報Ｖ、〜Ｖ８をサンプリ
ングした後、ＡＤ変換された情報が供給される。供給さ
れた清報−ル／／〜１３は時刻ｔ１〜ｔ、でサンプリン
グされた系統情報を基に予め割当てられた保映演算を時
刻ら丸１ｍで実行し、その演算結果を転送ラインＳＤＬ
に送出する。この時（ｔ、〜１．）、Ｄ Ｍ Ａ部モジ
ュール１０は保護リレー演算モジュール／／〜／３が次
のサンプリング周期（１８〜ｔ４）で使用する系統情報
をサンプリングする。一方、シーケンス処理モジュール
／＜ｔは、時刻ｔ、〜ｔ８での保護演算結果を基にＮ個
の保護リレーの駆動信号の出力順を決めた後、時刻ｔ、
〜ｔ、で出力ラインＯ８Ｌに送出する。このように一連
の保護演算はパイプライン処理によって実現される。こ
の場合、保禮リレー演算モジュール／／〜／３とシーケ
ンス処理モジュール／ｌとの情報変換はシリアル制御情
報ラインＣ８Ｌを介して非同期で行われ、また各モジュ
ール間の同期はＤ ｂｌ Ａ部モジュール１０によって
シリアル情報転送ラインＳＤＬを介して調整される。
て、系統情報Ｖ□、ζ、ｖ８を所定のサンプリング周期
Ｃでサンプリングし友・後、ＡＤ変換してシリアル情報
転送ラインＳＤＬに送出するＤＭ八へモジュール／七、
ＮｇＩｉｌの保護リレーに関する保護演算処理を各別に
行う保護リレー′ｏ＃Ｌｘモジュール／／〜／３、保護
演算処理結果によってイｑられたＮ個の保護リレーの駆
動出力をそのシーケンスヲトシつつ出力するシーケンス
処理モジュール／４．オペレータとの間で各種情報を入
出力するタメノマンマシン制御モジュール１５とから構
成されておシ、各モジュールは７リアル情報転送ライン
ＳＤＬから自己に必要な情報のみを入力して予め割当て
られた演算を行ってシリアル情報転送ラインＳＤＬに送
出する。各モジュールにおける演算は、パイプライン処
理によって実現されている。すなわち、第５図の演算ス
ケジュール表に示すようにＤＭＡ部モジュールｌＯＫは
時刻ｔ、〜ｔ１１の間で系統情報Ｖ、〜Ｖ８をサンプリ
ングした後、ＡＤ変換された情報が供給される。供給さ
れた清報−ル／／〜１３は時刻ｔ１〜ｔ、でサンプリン
グされた系統情報を基に予め割当てられた保映演算を時
刻ら丸１ｍで実行し、その演算結果を転送ラインＳＤＬ
に送出する。この時（ｔ、〜１．）、Ｄ Ｍ Ａ部モジ
ュール１０は保護リレー演算モジュール／／〜／３が次
のサンプリング周期（１８〜ｔ４）で使用する系統情報
をサンプリングする。一方、シーケンス処理モジュール
／＜ｔは、時刻ｔ、〜ｔ８での保護演算結果を基にＮ個
の保護リレーの駆動信号の出力順を決めた後、時刻ｔ、
〜ｔ、で出力ラインＯ８Ｌに送出する。このように一連
の保護演算はパイプライン処理によって実現される。こ
の場合、保禮リレー演算モジュール／／〜／３とシーケ
ンス処理モジュール／ｌとの情報変換はシリアル制御情
報ラインＣ８Ｌを介して非同期で行われ、また各モジュ
ール間の同期はＤ ｂｌ Ａ部モジュール１０によって
シリアル情報転送ラインＳＤＬを介して調整される。
第６図は、ＡＤ変換部を鳴するＤＭＡ部モジュールＩＯ
の具体例を示すブロック図であって、系統情報Ｖ１〜ｖ
８はフィルタ１００〜１０．？によってノイズ成分が除
去された後、マルチプレクサ／ＱｌｌによってＡＤ変換
器１０５に撰択的に入力され、ここにｂいてディジタル
情報に変換される。ディジタル化された系統情報はマル
チプレクサ１０７を介して）ｔ Ａ Ｍ ｌＯｇ Ｋ順
に書込まれた後、パラレル・シリアル変換器１０９によ
って時系列のシリアル情報に変換されてシリアル情報転
送ラインＳＤＬに送出される。
の具体例を示すブロック図であって、系統情報Ｖ１〜ｖ
８はフィルタ１００〜１０．？によってノイズ成分が除
去された後、マルチプレクサ／ＱｌｌによってＡＤ変換
器１０５に撰択的に入力され、ここにｂいてディジタル
情報に変換される。ディジタル化された系統情報はマル
チプレクサ１０７を介して）ｔ Ａ Ｍ ｌＯｇ Ｋ順
に書込まれた後、パラレル・シリアル変換器１０９によ
って時系列のシリアル情報に変換されてシリアル情報転
送ラインＳＤＬに送出される。
一方、点検用ＲＯＭ ／ｌ）；には保護リレーの駆動信
号出力までの回路動作を点検するための擬似系統入力情
報が予め記憶されておシ、動作モードを点検モードに設
定することによってこの点検用ＲＯＭ １０ｔに記憶さ
れた擬似系統入力情報が読出され、マルチプレクサ／１
１）？を介してＲＡ Ｍ ｌｏｇへ書込まれ、さらにパ
ラレル６シリアル変換器／り９によって時系列のシリア
ル情報に変換されてシリアル情報転送ラインＳＱＬに送
出される。
号出力までの回路動作を点検するための擬似系統入力情
報が予め記憶されておシ、動作モードを点検モードに設
定することによってこの点検用ＲＯＭ １０ｔに記憶さ
れた擬似系統入力情報が読出され、マルチプレクサ／１
１）？を介してＲＡ Ｍ ｌｏｇへ書込まれ、さらにパ
ラレル６シリアル変換器／り９によって時系列のシリア
ル情報に変換されてシリアル情報転送ラインＳＱＬに送
出される。
第７図は保護リレー演算モジュール／／〜／、？の具体
例を示すブロック図であって、シリアル情報転送ライン
ＳＤＬのシリアル情報は全てシリアル−パラレル変換器
／１０によってパラレル情報に変換された後、ＲＡＭ１
／／に順次畳込まれる。すると、ＣＰ Ｕ ／／、２は
ＲＡＭ１／／に書込まれた１に報（系統情報）のうち自
己に必要な１ａ報のみケ続出し、この情報に基づいて予
め割当てられた保践演算処理を実行し、その演算結果を
ユニバーサル・アシンクロナス−レシーバ・トランシー
バ（’ＵＡＲＴ ） ／ｓによってシリアル情報に変換
させてシリアル制御情報ラインＣＳＬに送出させる。こ
の場合、保護演算処理はＲＯＭ／／、３に記憶されたプ
ログラムに従って実行され、その演算結果はＭＡＭ ／
／ｌｌ Ｋ一時記憶される。また、保護演算処理に必要
な定数等は設定用ＲＯＭ ／／ｌに記憶されておシ、こ
の定数等を変更しだいときにはＵ Ａ ＲＴ／／７を介
して新たな定数等が操作パネル（図示せず）から与えら
れる。
例を示すブロック図であって、シリアル情報転送ライン
ＳＤＬのシリアル情報は全てシリアル−パラレル変換器
／１０によってパラレル情報に変換された後、ＲＡＭ１
／／に順次畳込まれる。すると、ＣＰ Ｕ ／／、２は
ＲＡＭ１／／に書込まれた１に報（系統情報）のうち自
己に必要な１ａ報のみケ続出し、この情報に基づいて予
め割当てられた保践演算処理を実行し、その演算結果を
ユニバーサル・アシンクロナス−レシーバ・トランシー
バ（’ＵＡＲＴ ） ／ｓによってシリアル情報に変換
させてシリアル制御情報ラインＣＳＬに送出させる。こ
の場合、保護演算処理はＲＯＭ／／、３に記憶されたプ
ログラムに従って実行され、その演算結果はＭＡＭ ／
／ｌｌ Ｋ一時記憶される。また、保護演算処理に必要
な定数等は設定用ＲＯＭ ／／ｌに記憶されておシ、こ
の定数等を変更しだいときにはＵ Ａ ＲＴ／／７を介
して新たな定数等が操作パネル（図示せず）から与えら
れる。
第８図はシーケンス処理モジュール／ ｉｔ ノー８体
例を示すブロック図であって、シリアル制御情報ライン
Ｃ８Ｌに保護リレー演算モジュール／／〜／３から非同
期で入力される保護リレーの駆動悄れた後、ＣＰ Ｕ
／＜ｔ／の制御によってＲＡ Ｍ ／ａｒ、に占地まれ
る。保Ｍ ＪＪフレー駆動情報とは例えば各リレーの駆
動時間を表わすものである。従って、ＲＡＭ／４！には
第９図に示すように各リレーの駆動時間を表わす情報（
５０Ｓ、１００Ｓ、・・・）が順次記憶されることにな
る。このようにして各リレーの駆動情報がＲＡＭ／４！
に記憶されると、ＣＰＵ ／Ｉｔ／はフォトカプラを有
する絶縁入出力回路／ｑから各種の外部条件を接点／１
１１７ Ａの出力によって読取シ、この外部条件とＲＡ
Ｍ１４ｔｘに記憶されている各リレーの駆動情報とに基
づき各リレーの駆動シーケンスをめ、第１θ図に示すよ
りな７−ケンスの駆動信号Ｒ１，ｋＬ２．Ｒ３ｆ：出力
信号ジインＯ８Ｌに入出力回路／４１を介して出カフ〜
る。
例を示すブロック図であって、シリアル制御情報ライン
Ｃ８Ｌに保護リレー演算モジュール／／〜／３から非同
期で入力される保護リレーの駆動悄れた後、ＣＰ Ｕ
／＜ｔ／の制御によってＲＡ Ｍ ／ａｒ、に占地まれ
る。保Ｍ ＪＪフレー駆動情報とは例えば各リレーの駆
動時間を表わすものである。従って、ＲＡＭ／４！には
第９図に示すように各リレーの駆動時間を表わす情報（
５０Ｓ、１００Ｓ、・・・）が順次記憶されることにな
る。このようにして各リレーの駆動情報がＲＡＭ／４！
に記憶されると、ＣＰＵ ／Ｉｔ／はフォトカプラを有
する絶縁入出力回路／ｑから各種の外部条件を接点／１
１１７ Ａの出力によって読取シ、この外部条件とＲＡ
Ｍ１４ｔｘに記憶されている各リレーの駆動情報とに基
づき各リレーの駆動シーケンスをめ、第１θ図に示すよ
りな７−ケンスの駆動信号Ｒ１，ｋＬ２．Ｒ３ｆ：出力
信号ジインＯ８Ｌに入出力回路／４１を介して出カフ〜
る。
これによって、保護リレ一群／ａ＜Ｂの各リレーは駆動
されるものとなる。
されるものとなる。
なお、ｆ、４図に示したブロック図ではシーケンス処理
モジュール／ｑにシリアル情報転送ラインＳＤＬを接続
しているのに対し、第８図のグロック図ではこのシリア
ル情報転送ラインＳＤＬを使用していないが、これはシ
ーケンス処理モジュール／ｌにグリ／タインタフエース
を付加してサンプリングされた系統悄服を記録するなど
の将来の展開を考慮して接続されているものである。
モジュール／ｑにシリアル情報転送ラインＳＤＬを接続
しているのに対し、第８図のグロック図ではこのシリア
ル情報転送ラインＳＤＬを使用していないが、これはシ
ーケンス処理モジュール／ｌにグリ／タインタフエース
を付加してサンプリングされた系統悄服を記録するなど
の将来の展開を考慮して接続されているものである。
なおまた、シーケンス処理はＲＯＭ ／ｌｔＪに記憶さ
れたプログラムに従って実行されるものであシ、その処
理に必要な定数等は設定用ＲＱ Ｍ ／＜ｔｓ Ｉｃ記
憶されている。そして、この定数等はＵ Ａ ＲＴ ｆ
介して図示しない操作パネルから自由に変更できるもの
である。
れたプログラムに従って実行されるものであシ、その処
理に必要な定数等は設定用ＲＱ Ｍ ／＜ｔｓ Ｉｃ記
憶されている。そして、この定数等はＵ Ａ ＲＴ ｆ
介して図示しない操作パネルから自由に変更できるもの
である。
以上の説明から明らかなように本発明ＶＣよれば、保護
演算を要素別に分割し、各分割の保護演４５１． ’ｅ
各別にパイプライン方式で実行しているｉζめ、高度で
複雑な保護演算を高速で処理することができ、しかも保
護体系等の変更があっても一部の演算モジュールの変更
のみで済み、柔軟性にへんだ装置を構成することができ
る。また、演算モジュール間はシリアル情報転送ライン
で結合され、かつ各モジュールは自己に必、要な情報の
みを用いて予め割当てられた処理を実行するため、一部
のモジコ。
演算を要素別に分割し、各分割の保護演４５１． ’ｅ
各別にパイプライン方式で実行しているｉζめ、高度で
複雑な保護演算を高速で処理することができ、しかも保
護体系等の変更があっても一部の演算モジュールの変更
のみで済み、柔軟性にへんだ装置を構成することができ
る。また、演算モジュール間はシリアル情報転送ライン
で結合され、かつ各モジュールは自己に必、要な情報の
みを用いて予め割当てられた処理を実行するため、一部
のモジコ。
−ルに故障が生じても全体に諷及することがなく、装置
の信頼性を上げることができる。さらに、／リアルイに
報転送ラインによる納会で、−らるため、−ｅジュール
の拡張が極めて容易であり、この点ても柔軟性に富んだ
装置を構成することができるなど優れた効果がある。
の信頼性を上げることができる。さらに、／リアルイに
報転送ラインによる納会で、−らるため、−ｅジュール
の拡張が極めて容易であり、この点ても柔軟性に富んだ
装置を構成することができるなど優れた効果がある。
第１図は従来装置の構成を示すブロック図、第２図およ
び＠３図は従来装置の動作を説明するための波形図およ
び演算スケジュール表の説明図、第４図は本発明の一実
施例を示す全体ブロック図、第５図は第４図の実施例に
おける演算スケジュールを示す図、第６図はＡＤ変換部
を有するＤＭＡ部モジュールの具体例を示すブロック図
、第７図は保護リレー演算モジュールの具体例を示すブ
ロック図、第８図はシーケンス処理モジュールの具体例
を示すブロック図、第９図は駆動情報の記憶例を示す図
、第１０図は駆動信号の出力例を示すタイムチャートで
ある。 ／ ｆ）・・・ｌ） Ｍ Ａ部モジュール、／／〜／Ｓ
・・・保涛リレーモジュール、／ケ・・・／−ケンス処
理モジュール、／３・・・マンマシン制御モジ；Ｌ−ル
、１０９〜１０．３・・・フィルタ、１０μ、１０７・
・・マルチブレク丈、１０ｓ−Ａ Ｄ変換器、１０１．
・・・点検用ｕ ＯＭ、／（Ｍ’ 。 ／／／ 、 ／／η 、 ／１７２ ・・・ ＲＡＭ、
／ｌ）９ ・・・ ＰＳＣ，／／θ・・・Ｓ Ｐ Ｃ
，／／、２ 、 ／ｉｔ／・・・ＣＰ １１． ／／３
． ／ｌｌａ・・・ＲＯＭ、／／ｓ 、 ／／７ 、
／ｌｔｏ 、 ／ｌｔｔ・・・ＬＩＡＲ’Ｊ、／／乙。 ／す・・・設定用ＲＯｉＶＩ 、／ａｔｔ・・・杷緑入
出力回路。
び＠３図は従来装置の動作を説明するための波形図およ
び演算スケジュール表の説明図、第４図は本発明の一実
施例を示す全体ブロック図、第５図は第４図の実施例に
おける演算スケジュールを示す図、第６図はＡＤ変換部
を有するＤＭＡ部モジュールの具体例を示すブロック図
、第７図は保護リレー演算モジュールの具体例を示すブ
ロック図、第８図はシーケンス処理モジュールの具体例
を示すブロック図、第９図は駆動情報の記憶例を示す図
、第１０図は駆動信号の出力例を示すタイムチャートで
ある。 ／ ｆ）・・・ｌ） Ｍ Ａ部モジュール、／／〜／Ｓ
・・・保涛リレーモジュール、／ケ・・・／−ケンス処
理モジュール、／３・・・マンマシン制御モジ；Ｌ−ル
、１０９〜１０．３・・・フィルタ、１０μ、１０７・
・・マルチブレク丈、１０ｓ−Ａ Ｄ変換器、１０１．
・・・点検用ｕ ＯＭ、／（Ｍ’ 。 ／／／ 、 ／／η 、 ／１７２ ・・・ ＲＡＭ、
／ｌ）９ ・・・ ＰＳＣ，／／θ・・・Ｓ Ｐ Ｃ
，／／、２ 、 ／ｉｔ／・・・ＣＰ １１． ／／３
． ／ｌｌａ・・・ＲＯＭ、／／ｓ 、 ／／７ 、
／ｌｔｏ 、 ／ｌｔｔ・・・ＬＩＡＲ’Ｊ、／／乙。 ／す・・・設定用ＲＯｉＶＩ 、／ａｔｔ・・・杷緑入
出力回路。
Claims (1)
- 系統情報を所定周期でサンプリングし、該サンプリング
情報に基づき電力系統の保護演算処理を行って所要の保
護リレーの駆動出力を送出するディジタル保護継電装置
において、前記保護演算処理を保護リレーの要素別に複
数の演算処理に分割し、各演算処理はそれぞれ独立した
演算モジュールで行うように構成し、かつ各演算モジュ
ール間はシリアル情報転送ラインで結合し、各演算モジ
ュールで自己に必要な情報のみを入力して予め割当てら
れた演算を行ってシリアル情報転送ラインに出力するよ
うに構成したことを特徴とするディジタル保護継電装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191550A JPS6084912A (ja) | 1983-10-13 | 1983-10-13 | デイジタル保護継電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191550A JPS6084912A (ja) | 1983-10-13 | 1983-10-13 | デイジタル保護継電装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084912A true JPS6084912A (ja) | 1985-05-14 |
Family
ID=16276537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191550A Pending JPS6084912A (ja) | 1983-10-13 | 1983-10-13 | デイジタル保護継電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084912A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01227612A (ja) * | 1988-03-07 | 1989-09-11 | Hitachi Ltd | デジタル保護リレー装置 |
| JPH01308120A (ja) * | 1988-06-03 | 1989-12-12 | Hitachi Ltd | デイジタル演算処理装置の入力回路 |
| JPH02206320A (ja) * | 1989-02-01 | 1990-08-16 | Hitachi Ltd | デイジタル保護リレー装置 |
| JPH02285917A (ja) * | 1989-04-26 | 1990-11-26 | Toshiba Corp | ディジタル形保護制御装置 |
| US5428553A (en) * | 1989-02-22 | 1995-06-27 | Hitachi, Ltd. | Digital control and protection equipment for power system |
-
1983
- 1983-10-13 JP JP58191550A patent/JPS6084912A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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