WO2011074150A1 - インターフェイス回路 - Google Patents

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小松義英
江渕剛志
西岡伸一郎
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パナソニック株式会社
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    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present invention relates to an interface circuit that performs data transmission using a differential signal bidirectionally between a host device and a sub device such as a memory card.
  • a differential interface is equipped with a wakeup buffer and a bias detection amplifier, and the differential state is detected after being detected by the wakeup buffer and the bias detection amplifier.
  • a method of starting a circuit with a large current has been proposed (see, for example, Patent Document 2).
  • the standby current consumption is about several ⁇ A, it leads to a decrease in the battery retention period. For this reason, for example, the problem that the downward setting of the standby time specification of the device is forced is caused. That is, it is preferable that the consumption current during the standby time is as close to zero as possible in terms of system specifications.
  • an object of the present invention is to realize a function for reducing current consumption during standby in an interface circuit that performs bidirectional data transmission between a host device and a sub device, and to realize a stable startup sequence.
  • the circuit that detects the activation of the interface can be realized with a configuration that does not generate current consumption, and the activation sequence can also realize stable bidirectional data transmission.
  • the level detection circuit 10 on the sub device 2 side is configured to monitor the common mode potential rather than directly monitoring the level of the differential clock signal.
  • the first stage of the level detection circuit 10 is basically composed of a general buffer and has a threshold value in the vicinity of about half the potential of the power supply voltage. A threshold is determined in the vicinity. That is, while the common mode potential drops from the power supply voltage in the idle / standby state to about 0.2 V in the normal state, the level detection circuit 10 detects that the level of the common mode potential has fallen below the predetermined level.
  • the sub device 2 After determining that the data transmission is in the normal state by the level detection by the level detection circuit 10, the sub device 2 performs the following startup sequence. First, the differential receiver is activated. Thereafter, the clock is output by starting the PLL. However, since it takes time to stabilize the output clock of the PLL, a digital circuit including a flip-flop such as a lock detection circuit, a phase adjustment circuit, and a serial / parallel conversion circuit has a sequence to be started after the PLL output clock is locked. desirable.
  • the second LSI 2A on the sub device 2 side may have a function of pulling up the potential of the differential clock signal to the power supply voltage. Further, instead of the differential clock signal, the potential of the differential data signal may be pulled up to the power supply voltage in the idle / standby state of data transmission to detect the level of the common mode potential.
  • the threshold value of the first inverter 11 is different depending on whether the common mode potential transitions from “L” to “H” or “H” to “L”. Therefore, the configuration of FIG. 2 has a non-reactive potential region, that is, a dead zone region, so as to be strong against common mode potential noise.
  • FIG. 4 is a diagram showing another example of the configuration of the level detection circuit 10. Similar to FIGS. 2 and 3, the level detection circuit 10 shown in FIG. 4 includes a first inverter 16 having a common mode potential as an input, and a second inverter connected in series at the subsequent stage of the first inverter 16. 12. Further, both the NMOS transistor 13 shown in FIG. 2 and the PMOS transistor 15 shown in FIG. 3 are provided. This configuration depends on the performance and size of the transistor, but if the transistor size is generally the same, a wider dead zone is secured compared to the case where hysteresis is realized with only the PMOS transistor or NMOS transistor alone. can do.
  • FIG. 5 is a diagram showing another example of the configuration of the level detection circuit 10.
  • the level detection circuit 10 shown in FIG. 5 has a comparator type circuit configuration, but has basically the same function as the level detection circuit having a two-stage inverter configuration shown in FIGS.
  • the comparator 17 receives a common mode potential and a predetermined reference potential.
  • the reference potential is generated by dividing the power supply voltage by resistors 18a and 18b connected in series.
  • the PMOS transistor 17a serving as the current source of the comparator 17 is given the same potential as the common mode potential at the gate.
  • the PMOS transistor 17a serving as the current source of the comparator 17 has the gate potential at the power supply voltage. Not flowing. That is, the current consumption of the level detection circuit 10 can be made zero in the idle / standby state.
  • the common mode potential drops to, for example, about 0.2V, so that the comparator 17 becomes active including a transition period from the power supply voltage level to 0.2V. That is, it is possible to detect the activation of the differential interface while reducing the current consumption in the idle / standby state to zero.
  • FIG. 7 is a diagram showing an actual simulation result of the level detection circuit according to the present embodiment.
  • the Y axis shows the detected potential
  • the X axis shows the temperature and the process variation of the transistor.
  • “typ” indicates an average characteristic
  • “s” indicates a slow Slow transistor response
  • “f” indicates a fast Fast response.
  • FIG. 8 is a diagram showing a recommended activation sequence after level detection according to the present embodiment.
  • the sub device 2 side is in a completely stopped state in the initial state.
  • the first LSI 1A of the host device 1 starts transmitting a differential signal
  • the level detection circuit 10 in the second LSI 2A of the sub device 2 detects the active transition from the idle / standby state at the common mode potential level.
  • the second LSI 2A activates the differential receiver according to the activation sequence, then activates the PLL, and activates a digital circuit including a flip-flop such as a lock detection, phase adjustment circuit, and serial / parallel conversion circuit.
  • a signal REFCLK_CARD is first output.
  • the NPWDN signal which is a power down signal, is canceled from the upper layer to make it active.
  • the PLLCLK signal which is the output signal of the PLL, starts to oscillate, but usually it takes a stable time such as phase pull-in for a while, so that the frequency is unstable.
  • the NRESET_RX_PLL signal which is the reset signal for the PLL digital circuit
  • the NRESET_RX signal which is the reset signal for the receiving device digital circuit, is released. It is possible to reset the digital circuit including the clock and realize a stable start-up sequence.
  • a lock detection circuit for detecting the lock state of the output clock of the PLL is mounted, and the host device and the card are detected based on the LOCKDET signal that is asserted by detecting that the PLL is stable after activation.
  • a sequence that shifts to a normal transmission state of communication between devices is desirable.
  • the host device 1 has a function of pulling up the potential of the differential data signal to the power supply voltage by the pull-up element 5 in the idle / standby state of data transmission, and A level detection circuit 20 that detects a common mode potential at the differential data terminal may be provided.
  • the level detection circuit 20 may have the same configuration as the level detection circuit 10.
  • the sub device 2 has a function of pulling up the potential of the differential data signal to the power supply voltage by the pull-up element 6 in the idle / standby state of data transmission, and the common mode at the differential clock terminal. You may make it provide the level detection circuit 10 as a 1st level detection circuit which detects an electric potential, and the 2nd level detection circuit 30 which detects the common mode electric potential in a differential data terminal.
  • the second level detection circuit 30 may have the same configuration as the level detection circuit 10.
  • the interface circuit of the present invention it is possible to realize a configuration in which current consumption is zero during standby and to realize bidirectional data transmission with a stable startup sequence. Useful.

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Abstract

　ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現する。差動信号の電位は、アイドル／スタンバイ状態においてプルアップ素子（４）によって電源電位にプルアップされている。ノーマル状態に移行するとき、差動信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器（２）側では、レベル検知回路（１０）によってコモンモード電位が所定レベルよりも下がったことを検知したとき、ノーマル状態になったと判断し、起動する。

Description

インターフェイス回路
　本発明は、ホスト機器とメモリカード等のサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路に関する。
　近年、ホスト機器とメモリカード等のサブ機器との間におけるデータ伝送方式に、様々なインターフェイスが用いられている。その中で、伝送速度を高速化する１つの手段として、差動方式が採用されている（例えば、特許文献１参照）。差動方式を用いれば、低振幅での通信が可能になり、インピーダンス整合を取った状態の理想的な伝送路であれば、数ｍ単位の長距離においても単純な容量負荷としては見えないため、高速に信号伝送を実現することができる。
　一般に、差動方式の伝送を実現するためのインターフェイス回路は、一定の電流源で動作する回路構成のアナログ回路が多く用いられるため、消費電流が多い。
　差動インターフェイス回路の消費電流を低減する方法としては、例えば、差動インターフェイスに対し、Wakeupバッファとバイアス検出アンプを搭載し、差動の状態をそれらWakeupバッファとバイアス検出アンプによって検知してから消費電流の多い回路を起動させる方式が提案されている（例えば、特許文献２参照）。
　また、待機時の消費電流を低減させる方法としては、例えば、差動インターフェイスに対し、差動振幅を検出するアンプ回路を設け、EXOR回路等の組み合わせ回路とによって信号入力を判定する方式が提案されている（例えば、特許文献３参照）。
特開２００８－１８６０７７号公報 特許第３９８７１６３号公報 米国特許出願公報第２００８／０２１８２３８号明細書
　近年の携帯端末等のモバイルＡＶ機器においては、待機時の消費電流は、たとえ数μＡ程度であっても、電池の保持期間の減少に繋がってしまう。このため、例えば、機器の待機時間スペックの下方設定を強いられるといった問題を引き起こす。すなわち、システム仕様上、待機時間の消費電流は限りなくゼロに近いことが好ましい。
　一方、従来の差動インターフェイスの回路方式では、待機時の消費電流をある程度削減することは可能になる。しかしながら、少なくともインターフェイスの起動を検知するための検知回路だけは、機器の待機時においても動作させておく必要がある。したがって、この検知回路について、その消費電流を限りなくゼロに近づけることが要望される。
　そこで、本発明は、ホスト機器とサブ機器との間の双方向データ伝送を行うインターフェイス回路において、待機時の消費電流をゼロにする機能を実現し、かつ安定した起動シーケンスを実現することを目的とする。
　本発明の一態様では、ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路は、前記ホスト機器側の第１の回路部と、前記サブ機器側の第２の回路部とを備え、前記第１および第２の回路部のうち少なくともいずれか一方が、データ伝送のアイドル／スタンバイ状態において、差動クロック信号または差動データ信号の電位を電源電圧にプルアップする機能を有しており、前記第２の回路部は、前記差動クロック信号または差動データ信号のコモンモード電位が所定レベルよりも下がったことを検知するレベル検知回路を備え、前記レベル検知回路によってコモンモード電位が所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、前記サブ機器を起動する。
　この態様によると、データ伝送のアイドル／スタンバイ状態において、差動クロック信号または差動データ信号の電位は電源電位にプルアップされている。そして、アイドル／スタンバイ状態からノーマル状態に移行するとき、差動クロック信号または差動データ信号が出力されるにつれて、コモンモード電位が電源電位から徐々に低下していく。サブ機器側では、レベル検知回路によって、コモンモード電位が所定レベルよりも下がったことを検知したとき、データ伝送がノーマル状態になったと判断し、起動する。このレベル検知回路は、コモンモード電位が所定レベルよりも下がったことが検知できればよいので、通常状態で消費電流が生じないバッファタイプの回路構成で実現することができる。すなわち、機器の待機時において、その消費電流を限りなくゼロに近づけることが可能になる。
　本発明によると、インターフェイスの起動を検知する回路を消費電流が生じない構成によって実現でき、また、起動シーケンスも安定した双方向データ伝送を実現することができる。
実施形態に係るインターフェイス回路を含む構成を示す図である。 実施形態に係るレベル検知回路の構成の一例である。 実施形態に係るレベル検知回路の構成の一例である。 実施形態に係るレベル検知回路の構成の一例である。 実施形態に係るレベル検知回路の構成の一例である。 実施形態に係る起動時の電位レベルの変化を示す図である。 実施形態に係るレベル検知回路のシミュレーション結果を示す図である。 実施形態に係る起動シーケンスの概念を示す図である。 比較例としてのレベル検知回路の一例の構成を示す図である。 比較例としてのレベル検知回路の一例の構成を示す図である。 比較例としてのレベル検知回路の一例の構成を示す図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　図１は本実施形態に係るインターフェイス回路を含む構成を示す図である。図１に示すように、本実施形態に係るインターフェイス回路は、ホスト機器１とサブ機器２との間で、双方向に、差動信号を用いたデータ伝送を実行する。ホスト機器１には第１の回路部としての第１のＬＳＩ１Ａが搭載され、サブ機器２には第２の回路部としての第２のＬＳＩ２Ａが搭載される。本実施形態に係るインターフェイス回路は、第１のＬＳＩ１Ａと第２のＬＳＩ２Ａとを備えている。なお、第１のＬＳＩ１Ａと第２のＬＳＩ２Ａのそれぞれについても、インターフェイス回路と呼ぶものとする。
　本実施形態では、ホスト機器１側の第１のＬＳＩ１Ａが、データ伝送のアイドル／スタンバイ状態において、差動クロック信号の電位を電源電圧にプルアップする機能を有している。そして、サブ機器２側の第２のＬＳＩ２Ａは、送信された差動クロック信号のコモンモード電位のレベルを検知するレベル検知回路１０を備えており、レベル検知回路１０によってコモンモード電位レベルが所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、起動する。すなわち、ホスト機器１の動作開始を、差動クロック信号のコモンモード電位の変化によってサブ機器２が検知し、その後、サブ機器２が起動される。
　具体的には、次のような動作が行われる。ホスト機器１のインターフェイスが起動を開始するとき、通常、まず電源が入り、その後パワーダウン信号が解除され、所定のシーケンスによって起動される。その後、ホスト機器１とサブ機器２との通信を開始するときは、まず、ホスト機器１の差動クロック信号が差動ドライバ３を介してサブ機器２に向けて出力される。初期のアイドル／スタンバイ状態では、伝送路の電位は、プルアップ素子４によって電源電圧のレベル例えば１．８Ｖに固定されている。その後、差動クロックが出力されるにつれて、差動間の中間電位となるコモンモード電位は、ノーマル伝送時の安定電位例えば０．２Ｖ電位付近に向けて下降し、収束に向かう。
　サブ機器２側のレベル検知回路１０は、差動クロック信号のレベルを直接モニタするより、コモンモード電位をモニタする構成にすることが望ましい。レベル検知回路１０の１段目は、基本的には一般的なバッファで構成されており、電源電圧の約半分の電位付近に閾値があるため、１．８Ｖ電源等のインターフェイスにおいては０．９Ｖ付近に閾値が決まる。つまり、コモンモード電位がアイドル／スタンバイ状態の電源電圧からノーマル状態の０．２Ｖ付近まで降下する間に、レベル検知回路１０は、コモンモード電位のレベルが所定レベルよりも下がったことを検知する。
　このように本実施形態によると、単純なバッファで構成されたレベル検知回路を設けるだけで、データ伝送がノーマル状態になったことを検知することが可能になる。すなわち、ノーマル状態になったことを検知するために特別な制御も必要でなく、また、アイドル／スタンバイ状態でもアクティブにしておく必要があるコンパレータ回路を用いる必要もない。したがって、双方向伝送インターフェイスにおいて、アイドル／スタンバイ状態における消費電力を限りなくゼロに近づけることが可能になる。
　また、サブ機器２は、レベル検知回路１０によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、次のような起動シーケンスを行う。まず、差動レシーバを起動させる。その後、ＰＬＬを起動することによってクロックを出力させる。しかしながら、ＰＬＬの出力クロックは安定するのに時間がかかるため、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路は、ＰＬＬの出力クロックがロックした後に、起動させるシーケンスが望ましい。
　あるいは、ＰＬＬを起動するとともに、差動レシーバで受信したクロックを、ＰＬＬをバイパスした状態で上位層へダイレクトに転送する。これにより、ＰＬＬのロック時間を待たずとも安定したクロックを上位層に渡すことができる。この場合は、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を、上位層からリセットした後に、起動させるシーケンスが望ましい。
　このようなシーケンスにより、アナログ回路とデジタル回路を混載したインターフェイス回路の起動において、アナログ回路で差動のレベルを検知した後、デジタル回路も安定して動作させられるため、誤動作を防止することができる。
　なお、差動クロック信号の電位を電源電圧にプルアップする機能は、サブ機器２側の第２のＬＳＩ２Ａが有していてもよい。また、差動クロック信号の代わりに、差動データ信号の電位を、データ伝送のアイドル／スタンバイ状態において電源電圧にプルアップしておき、そのコモンモード電位のレベルを検知するようにしてもよい。
　図２はレベル検知回路１０の構成の一例を示す図である。図２に示すレベル検知回路１０は、コモンモード電位を入力とする第１のインバータ１１と、第１のインバータ１１の後段に直列に接続された第２のインバータ１２とを備えている。この構成は、データ伝送のアイドル／スタンバイ状態において消費電流は実質的にゼロである。さらに、ドレインが電源に接続されるとともに、ソースが第１のインバータ１１を構成する縦積みされたＮＭＯＳトランジスタ１１ａ，１１ｂ間のノードに接続されており、かつ、ゲートに第１のインバータ１１の出力ノードが接続されているＮＭＯＳトランジスタ１３を備えている。このＮＭＯＳトランジスタ１３を設けたことによって、ヒステリシス動作が実現される。すなわち、コモンモード電位が“Ｌ”から“Ｈ”に遷移する場合と“Ｈ”から“Ｌ”に遷移する場合とで、第１のインバータ１１の閾値が異なる電位になる。したがって、図２の構成は、コモンモード電位のノイズに強くなるように、反応しない電位領域すなわち不感帯領域を有している。
　図３はレベル検知回路１０の構成の他の例を示す図である。図３に示すレベル検知回路１０は、図２と同様に、コモンモード電位を入力とする第１のインバータ１４と、第１のインバータ１４の後段に直列に接続された第２のインバータ１２とを備えている。さらに、ドレインがグランドに接続されるとともに、ソースが第１のインバータ１４を構成する縦積みされたＰＭＯＳトランジスタ１４ａ，１４ｂ間のノードに接続されており、かつ、ゲートに第１のインバータ１４の出力ノードが接続されているＰＭＯＳトランジスタ１５を備えている。このＰＭＯＳトランジスタ１５を設けたことによって、図２と同様にヒステリシス動作が実現され、よって図３の構成は、コモンモード電位のノイズに強くなるように、不感帯領域を有している。
　図２および図３のような構成によって、アイドル／スタンバイ状態での消費電流をゼロにしつつ、差動インターフェイスの起動を検知することが可能になり、かつ、コモンモード電位のノイズに対して耐性を持つことができる。
　図４はレベル検知回路１０の構成の他の例を示す図である。図４に示すレベル検知回路１０は、図２および図３と同様に、コモンモード電位を入力とする第１のインバータ１６と、第１のインバータ１６の後段に直列に接続された第２のインバータ１２とを備えている。さらに、図２に示したＮＭＯＳトランジスタ１３と図３に示したＰＭＯＳトランジスタ１５の両方を備えている。このような構成によって、トランジスタの性能やサイズにも依存するが、一般的にトランジスタサイズが同じだとすると、ＰＭＯＳトランジスタのみやＮＭＯＳトランジスタのみでヒステリシスを実現した場合と比較して、より広い不感帯領域を確保することができる。
　図５はレベル検知回路１０の構成の他の例を示す図である。図５に示すレベル検知回路１０は、コンパレータタイプの回路構成であるが、図２～図４に示したインバータ２段構成のレベル検知回路と基本的に同等の機能を有している。図５において、コンパレータ１７は、コモンモード電位と所定の参照電位とを入力としている。参照電位は、直列に接続された抵抗１８ａ，１８ｂによって電源電圧を抵抗分割することによって、生成されている。また、コンパレータ１７の電流源となるＰＭＯＳトランジスタ１７ａは、ゲートにコモンモード電位と同一電位が与えられている。
　このような構成によって、アイドル／スタンバイ状態において、コモンモード電位が電源電圧にプルアップされていることから、コンパレータ１７の電流源となるＰＭＯＳトランジスタ１７ａは、ゲート電位が電源電圧になるため、電流が流れない。すなわち、アイドル／スタンバイ状態において、レベル検知回路１０の消費電流をゼロにすることができる。一方、ホスト機器がデータ伝送を開始すると、コモンモード電位が例えば０．２Ｖ程度まで降下するため、電源電圧レベルから０．２Ｖまでの遷移期間を含め、コンパレータ１７はアクティブになる。すなわち、アイドル／スタンバイ状態での消費電流をゼロにしつつ、差動インターフェイスの起動を検知することが可能になる。
　図９～図１１は比較例としてのレベル検知回路の一例を示す。図９のレベル検知回路では、コンパレータの電流源となるＰＭＯＳトランジスタに所定電位ＶＲＥＦが印加されているため、一定の電流が定常的に流れている。図１０の構成は、単純な構成ではあるが、プロセスや温度の特性ばらつきに弱いだけでなく、レベル低下を一旦検知してしまうと、その後、電流が流れ続ける、という問題がある。また図１１の構成は、電流源を持たないコンパレータタイプの回路構成であるが、図１０の構成と同様に、プロセスや温度の特性ばらつきに弱いだけでなく、レベル低下を一旦検知してしまうと、その後電流が流れ続けてしまう、という問題がある。
　図６は本実施形態における起動時の電位レベルの変化を示す図である。図６に示すように、データ伝送がアイドル／スタンバイ状態のときは、差動信号のレベルはいずれも電源電位ＶＤＤになっている。この状態からノーマル状態に移行する場合には、差動信号のプラス／マイナスの関係を保ったまま、すなわち、差動信号が“Ｈ”(High)または“Ｌ”(Low)を示したまま、コモンモード電位を下げていくのが好ましい。これにより、差動信号の値がトグルしたままコモンモード電位を下げる場合に比べて、コモンモードノイズによるコモンモード電位の揺れが少なくなり、より安定するため、レベル検知回路の誤動作を防止することができる。
　図７は本実施形態に係るレベル検知回路の実際のシミュレーション結果を示す図である。Ｙ軸が検知した電位を示し、Ｘ軸は温度とトランジスタのプロセスバリエーションを示す。ｔｙｐはアベレージの特性のことを示し、ｓはトランジスタの反応が遅いＳｌｏｗ、ｆは反応の速いＦａｓｔのことを示す。この結果は、図２～図５のレベル検知回路によって、どの条件においても、ヒステリシス動作を実現することができ、反応しない不感帯領域を実現できることを証明する。
　図８は本実施形態に係るレベル検知後の推奨起動シーケンスを示す図である。まず、サブ機器２側は初期状態において完全に停止した状態である。ホスト機器１の第１のＬＳＩ１Ａが差動信号を送信開始するとともに、サブ機器２の第２のＬＳＩ２Ａにおけるレベル検知回路１０が、アイドル／スタンバイ状態からのアクティブ遷移の検知をコモンモードの電位レベルで行う。第２のＬＳＩ２Ａはその後、起動シーケンスによって、差動レシーバを起動させ、その後ＰＬＬを起動し、ロック検知や位相調整回路やシリアルパラレル変換回路などフリップフロップを含むデジタル回路を起動させる。
　具体的には、ＰＬＬを起動すると同時に、差動レシーバで受信したクロックを、ＰＬＬをバイパスした状態で上位層へダイレクトに転送するため、まずＲＥＦＣＬＫ＿ＣＡＲＤの信号が出力される。上位層からパワーダウン信号となるＮＰＷＤＮ信号を解除して、アクティブ状態にさせる。その後、ＰＬＬの出力信号となるＰＬＬＣＬＫ信号が発振し始めるが、通常しばらくの間位相引き込み等の安定時間がかかるため、周波数が不安定な状態が続く。その後にＰＬＬのデジタル回路部のリセット信号となるＮＲＥＳＥＴ＿ＲＸ＿ＰＬＬ信号を解除し、サブ機器の受信側デジタル回路のリセット信号となるＮＲＥＳＥＴ＿ＲＸ信号を解除することで、ＰＬＬの位相調整回路やシリアルパラレル変換回路などフリップフロップを含むデジタル回路をリセットし、安定した起動シーケンスを実現することが可能となる。
　また、実際の回路実装としては、ＰＬＬの出力クロックのロック状態を検知するロック検知回路を搭載し、起動後にＰＬＬが安定したことを検知してアサートされるＬＯＣＫＤＥＴ信号を元に、ホスト機器とカード機器間通信のノーマル伝送状態へとシフトするシーケンスが望ましい。
　これにより、アナログ回路とデジタル回路を混載したインターフェイス回路の起動を、差動信号レベルを検知することによって行うことができ、その後安定してノーマル伝送状態へシフトさせるシーケンスが実現できる。
　なお、図１に示すように、ホスト機器１側が、データ伝送のアイドル／スタンバイ状態において、プルアップ素子５によって差動データ信号の電位を電源電圧にプルアップする機能を有しており、かつ、差動データ端子におけるコモンモード電位を検知するレベル検知回路２０を備えているようにしてもよい。レベル検知回路２０は、レベル検知回路１０と同様の構成であればよい。
　また、サブ機器２側が、データ伝送のアイドル／スタンバイ状態において、プルアップ素子６によって差動データ信号の電位を電源電圧にプルアップする機能を有しており、かつ、差動クロック端子におけるコモンモード電位を検知する第１のレベル検知回路としてのレベル検知回路１０と、差動データ端子におけるコモンモード電位を検知する第２のレベル検知回路３０とを備えているようにしてもよい。第２のレベル検知回路３０は、レベル検知回路１０と同様の構成であればよい。
　本発明のインターフェイス回路では、待機時において消費電流がゼロの構成を実現でき、起動シーケンスも安定した双方向データ伝送を実現することができるので、例えば、携帯端末等モバイル機器のＳＤカード用インターフェイスに有用である。
１　ホスト機器
１Ａ　第１のＬＳＩ（第１の回路部）
２　サブ機器
２Ａ　第２のＬＳＩ（第２の回路部）
４，５，６　プルアップ素子
１０　レベル検知回路
１１，１４，１６　第１のインバータ
１１ａ，１１ｂ　縦積みされたＮＭＯＳトランジスタ
１２　第２のインバータ
１３　ＮＭＯＳトランジスタ
１４ａ，１４ｂ　縦積みされたＰＭＯＳトランジスタ
１５　ＰＭＯＳトランジスタ
１７　コンパレータ
１７ａ　電流源となるトランジスタ
２０　レベル検知回路
３０　第２のレベル検知回路

Claims (10)

  1. 　ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するインターフェイス回路であって、
    　前記ホスト機器側の第１の回路部と、
    　前記サブ機器側の第２の回路部とを備え、
    　前記第１および第２の回路部のうち少なくともいずれか一方が、データ伝送のアイドル／スタンバイ状態において、差動クロック信号または差動データ信号の電位を電源電圧にプルアップする機能を有しており、
    　前記第２の回路部は、
    　前記差動クロック信号または差動データ信号のコモンモード電位が所定レベルよりも下がったことを検知するレベル検知回路を備え、
    　前記レベル検知回路によってコモンモード電位が所定レベルよりも下がったことが検知されたとき、データ伝送がノーマル状態になったと判断し、前記サブ機器を起動する
    ことを特徴とするインターフェイス回路。
  2. 　請求項１記載のインターフェイス回路において、
    　前記レベル検知回路は、
    　前記コモンモード電位を入力とする第１のインバータと、
    　前記第１のインバータの後段に直列に接続された第２のインバータと、
    　ドレインが電源に接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＮＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＮＭＯＳトランジスタとを備えたものである
    ことを特徴とするインターフェイス回路。
  3. 　請求項１記載のインターフェイス回路において、
    　前記レベル検知回路は、
    　前記コモンモード電位を入力とする第１のインバータと、
    　前記第１のインバータの後段に直列に接続された第２のインバータと、
    　ドレインがグランドに接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＰＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＰＭＯＳトランジスタとを備えたものである
    ことを特徴とするインターフェイス回路。
  4. 　請求項１記載のインターフェイス回路において、
    　前記レベル検知回路は、
    　前記コモンモード電位を入力とする第１のインバータと、
    　前記第１のインバータの後段に直列に接続された第２のインバータと、
    　ドレインが電源に接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＮＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＮＭＯＳトランジスタと、
    　ドレインがグランドに接続されるとともに、ソースが前記第１のインバータを構成する縦積みされた複数のＰＭＯＳトランジスタの間のノードに接続されており、かつ、ゲートに前記第１のインバータの出力ノードが接続されているＰＭＯＳトランジスタとを備えたものである
    ことを特徴とするインターフェイス回路。
  5. 　請求項１記載のインターフェイス回路において、
    　前記レベル検知回路は、
    　前記コモンモード電位と、所定の参照電位とを入力とするコンパレータを備え、
    　前記コンパレータの電流源となるトランジスタは、ゲートに、前記コモンモード電位が与えられている
    ことを特徴とするインターフェイス回路。
  6. 　請求項１記載のインターフェイス回路において、
    　前記第２の回路部は、前記レベル検知回路によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、起動シーケンスにおいて、
    　差動レシーバを起動させ、
    　その後、ＰＬＬを起動させ、
    　その後、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を起動させる
    ことを特徴とするインターフェイス回路。
  7. 　請求項１記載のインターフェイス回路において、
    　前記第２の回路部は、前記レベル検知回路によるレベル検知によってデータ伝送がノーマル状態になったと判断した後、起動シーケンスにおいて、
    　差動レシーバを起動させ、
    　その後、ＰＬＬを起動するとともに、差動レシーバで受信したクロックを、ＰＬＬをバイパスして上位層へ転送し、
    　その後、ロック検知回路、位相調整回路およびシリアルパラレル変換回路などフリップフロップを含むデジタル回路を、上位層からリセットした後に起動させる
    ことを特徴とするインターフェイス回路。
  8. 　請求項１記載のインターフェイス回路において、
    　前記第１および第２の回路部のうち少なくともいずれか一方は、アイドル／スタンバイ状態からノーマル状態に移行するとき、差動クロック信号または差動データ信号がHighまたはLowを示す状態を保ったまま、コモンモード電位を下げる
    ことを特徴とするインターフェイス回路。
  9. 　ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するために、前記ホスト機器に搭載されたインターフェイス回路であって、
    　データ伝送のアイドル／スタンバイ状態において、差動データ信号の電位を電源電圧にプルアップする機能を有しており、かつ、
    　差動データ端子におけるコモンモード電位が所定レベルよりも下がったことを検知するレベル検知回路を備えている
    ことを特徴とするインターフェイス回路。
  10. 　ホスト機器とサブ機器との間で双方向に差動信号を用いたデータ伝送を実行するために、前記サブ機器に搭載されたインターフェイス回路であって、
    　データ伝送のアイドル／スタンバイ状態において、差動データ信号の電位を電源電圧にプルアップする機能を有しており、かつ、
    　差動クロック端子におけるコモンモード電位が所定レベルよりも下がったことを検知する第１のレベル検知回路と、
    　差動データ端子におけるコモンモード電位が所定レベルよりも下がったことを検知する第２のレベル検知回路とを備えている
    ことを特徴とするインターフェイス回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016060104A1 (ja) * 2014-10-17 2016-04-21 ソニー株式会社 送信装置、送信方法、受信装置および受信方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145130A (ja) * 1997-07-25 1999-02-16 Texas Instr Japan Ltd データ通信システム
JP2008186077A (ja) * 2007-01-26 2008-08-14 Toshiba Corp バスインタフェース装置
JP2008219761A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 入力信号検出回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145130A (ja) * 1997-07-25 1999-02-16 Texas Instr Japan Ltd データ通信システム
JP2008186077A (ja) * 2007-01-26 2008-08-14 Toshiba Corp バスインタフェース装置
JP2008219761A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 入力信号検出回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140177739A1 (en) * 2012-12-26 2014-06-26 Denso Corporation Transmission device and node for the same
JP2014127809A (ja) * 2012-12-26 2014-07-07 Denso Corp 伝送装置

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