CN102394096A - 具有高电压摆动的感测放大器 - Google Patents
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Abstract
一种具有高电压摆动的感测放大器，用于产生参考输出电压的参考电压产生器；以及用于产生核心输出电压的核心输出电压产生器，该核心输出电压产生器包含：多个放大器晶体管，各个放大器晶体管是传导部分通过电流传导装置的核心电流；其中，于该放大器晶体管中所选择的其中一个晶体管的栅极具有在其上产生的该核心输出电压。此组件的晶体管的尺寸及/或连接结构导致高电压摆动(swing)以及因而导致该感测放大器的高灵敏度。
Description
本申请是申请号为200580044916.6，申请日为2005年12月20日，发明名称为“具有高电压摆动的感测放大器”的中国专利申请的分案申请。
技术领域
本发明是关于感测放大器，更详而言之，是关于用于增强灵敏度之具有高电压摆动之感测放大器。
背景技术
参考图1，先前技术之感测放大器100是用于测定核心单元102之比特数据(bit data)，该核心单元102典型地为存储器装置之部分。通过该核心单元102之电流电平(IR+Δi)视储存于其中之比特数据而改变。自该核心单元102产生核心位电压VCBIT于第一NMOSFET(N信道金属氧化物半导体场效晶体管)104之源极。
将该第一NMOSFET 104之源极以及该核心单元102耦接至第一差动放大器(differential amplifier)106之负输入108，该第一差动放大器106比较该核心位电压VCBIT与在该第一差动放大器106之正输入110上施加的调整参考电压VREG_REF。该第一差动放大器106之输出耦接至该第一NMOSFET 104之栅极以用于稳定地维持该核心位电压VCBIT。
该第一NMOSFET 104之漏极经由第一电阻器112而耦接至正电压供应VCC。在该第一NMOSFET 104之漏极产生核心输出电压VCORE，将其施加于比较器120之负输入。
该感测放大器100亦包含第二NMOSFET 122，该第二NMOSFET122具有耦接至参考单元124之源极。电流电平IR流经该参考单元124，而自该参考单元124产生参考位电压VRBIT于该第二NMOSFET 122之源极。
将该第二NMOSFET 122之源极以及该参考单元124耦接至第二差动放大器128之负输入126，该第二差动放大器128是比较该参考位电压VRBIT与在该第二差动放大器128之正输入130上施加的调整参考电压VREG_REF。该第二差动放大器130之输出耦接至该第NMOSFET122之栅极以用于稳定地维持该核心位电压VRBIT。
该第二NMOSFET 122之漏极经由第二电阻器132而耦接至正电压供应VCC。在该第二NMOSFET 122之栅极产生参考输出电压VREF，以及将该参考输出电压VREF施加于该比较器120之正输入。
该比较器之输出产生输出信号OUT，该输出信号OUT为逻辑高状态或逻辑低状态视该核心输出电压VCORE与该参考输出电压VREF的比较而定。该输出信号OUT之逻辑高状态或逻辑低状态表示储存于该核心单元102中之比特数据。
通过该核心单元之电流(IR+Δi)具有从通过该参考单元124之该参考电流IR之电流偏移量(current offset)成分Δi，该电流(IR+Δi)视储存于该核心单元102中之比特数据而改变。此可变的电流偏移量成分Δi判定该核心输出电压VCORE，而该核心输出电压VCORE转而判定该输出信号OUT之逻辑状态。
遗憾地，由于为了该核心单元102之适当操作，该核心位电压VCBIT较高且基本上接近正供应电压VCC，因而先前技术之该感测放大器100中之该核心输出电压VCORE之电压摆动为有限的。例如，当该正供应电压VCC约为1.8伏特时，为了该核心单元102之适当操作，该核心位电压VCBIT约为1.5伏特。此外，产生横过该第一电阻器112的电压下降。因此对于此例之电压，该核心输出电压VCORE具有从约0.2伏特至约0.3伏特之电压摆动以维持该第一NMOSFET 104饱和。
该核心输出电压VCORE之低电压摆动不利地导致先前技术中之该感测放大器100之低灵敏度。因此，对于较高灵敏度是需要具有较高电压摆动之感测放大器。
发明内容
于本发明的一个实施例中，感测放大器包含用于产生参考输出电压的参考电压产生器。此外，该感测放大器亦包含用于产生核心输出电压的核心输出电压产生器。该核心输出电压产生器包含核心前端阶段(stage)以及核心后端阶段。该核心前端阶段是耦接至电流传导装置，以将通过该电流传导装置的核心电流转换成核心位电压。该核心后端阶段是耦接至该核心前端阶段，以将该核心位电压转换成具有从该核心位电压摆动的较高电压的核心输出电压。该核心前端阶段包含：放大器调整晶体管具有漏极，该漏极在其上产生有该核心位电压节点处耦接至该电流传导装置，且该放大器调整晶体管具有耦接至电源供应的源极；以及核心反馈调整器，耦接至该放大器调整晶体管的栅极及该漏极以维持该核心位电压。该核心后端阶段包含：第一放大器晶体管，该第一放大器晶体管的栅极耦接至该放大器调整晶体管的栅极，而该第一放大器晶体管的源极耦接至该电源；以及第二放大器晶体管，该第二放大器晶体管的栅极具有施加于其上的该参考输出电压，而该第二放大器晶体管的源极耦接至接地节点，该第二放大器晶体管的漏极是于在其上产生有该核心输出电压的输出节点处耦接至该第一放大器晶体管的漏极，其中，该第二放大器晶体管的栅极并未连接至该第二放大器晶体管的漏极。
当该电流传导装置为存储器装置的核心单元时，该感测放大器可为特别有利。然而，本发明亦可用于感测通过任何类型电流传导装置的电流电平。
以此方式，此感测放大器具有用于高灵敏度的高电压摆动。通过参考以下本发明的详细叙述以及配合图式，将对本发明的这些以及其它特点与优点有更清楚的理解。
附图说明
图1显示根据先前技术之具有较低电压摆动之感测放大器；
图2显示根据本发明之实施例之用于高电压摆动之具有前端及后端阶段之感测放大器；
图3显示根据本发明之另一实施例之对图2之该感测放大器之修改，其是利用偏压电阻器而非晶体管；
图4显示根据本发明之另一实施例之对图2之该感测放大器之修改，其是使用不同连接性的晶体管；
图5显示根据本发明之另一实施例之对图4之该感测放大器之修改，其是以增加的源极电阻器以降低晶体管之噪声和不匹配之效应；
图6显示根据本发明之另一实施例之用于高电压摆动之具有较小尺寸晶体管之感测放大器；
图7显示根据本发明之另一实施例之对图2之该感测放大器之修改，其耦接参考电压产生器至多个核心电压产生器；以及
图8显示根据本发明之另一实施例之对图3之该感测放大器之修改，其耦接参考电压产生器至多个核心电压产生器。
此处参考之图式是用于使说明清楚，而不一定依照其比例。于图1、2、3、4、5、6、7及8中具有相同组件符号之组件表示具有相似结构和功能之组件。
主要组件符号说明
100感测放大器 102 核心单元
104第一NMOSFET 106 第一差动放大器
108负输入 110 正输入
112第一电阻器 120 比较器
122第二NMOSFET 124 参考单元
126负输入 128 第二差动放大器
130正输入 132 第二电阻器
200感测放大器 202 参考电压产生器
204核心输出电压产生器
206参考前端阶段 208 参考单元
210参考后端阶段 212 参考反馈调整器
216核心前端阶段 218 核心单元
220核心后端阶段 222 核心反馈调整器
230比较器
200A、200B、200C 感测放大器
210A、210B、210C 参考后端阶段
220A、220B、220C 核心后端阶段
223接地节点 300 感测放大器
230_1、230_2...230_N 比较器
204_1、204_2...204_N 核心输出电压产生器
具体实施方式
图2显示根据本发明之实施例之具有高电压摆动之感测放大器200之电路图。该感测放大器200是包含用于产生参考输出电压VREF之参考电压产生器202以及用于产生核心输出电压VCORE之核心输出电压产生器204。
该参考电压产生器202是包含由耦接至参考单元208之参考调整晶体管MRP1所组成之参考前端阶段206，该参考单元208具有流经其中之参考电流IR。在该第一参考PMOSFET(P型信道金属氧化物半导体场效晶体管)MRP1和参考单元208耦接之节点产生参考位电压(VRBIT)。该第一参考PMOSFET MRP1之源极耦接至正电源供应VCC。
该参考电压产生器202亦包含耦接至该参考前端阶段206之参考后端阶段210。该参考后端阶段210是由第二参考PMOSFET MRP2以及第一参考NMOSFET(N型信道金属氧化物半导体场效晶体管)MRN1所组成。该第二参考PMOSFET MRP2具有栅极耦接至该第一参考PMOSFET MRP1之栅极，以及具有耦接至正电源供应VCC之源极。该第二参考PMOSFET MRP2之漏极是在用于产生该参考输出电压VREF之节点耦接至该第一参考NMOSFET MRN1之漏极。
将该第一参考NMOSFET MRN1之栅极与漏极耦接在一起，而该第一参考NMOSFET MRN1之源极耦接至例如接地节点之低电源供应。该第一和第二参考PMOSFET MRP1和MRP2及第一参考NMOSFET MRN1各具有流经其中之参考电流IR。
将该第一参考PMOSFET MRP1之栅极以及漏极耦接至稳定该参考位电压(VRBIT)之参考反馈调整器212。在图2之具体实施例中，该参考反馈调整器212为差动放大器，其是分别地由第二、第三和第四参考NMOSFET MRN2、MRN3、和MRN4，以及分别地由第三和第四参考PMOSFET MRP3和MRP4，所组成。
将该第三和第四参考PMOSFET MRP3和MRP4之源极耦接至正电源供应VCC，以及将该第三和第四参考PMOSFET MRP3和MRP4之栅极耦接在一起。该第三参考PMOSFET MRP3之漏极耦接至该第二参考NMOSFET MRN2之漏极，该第四参考PMOSFET MRP4之漏极耦接至该第三参考NMOSFET MRN3之漏极。该第四参考PMOSFETMRP4之栅极和漏极耦接在一起。
将该第三参考PMOSFET MRP3和该第二参考NMOSFET MRN2之漏极耦接至该第一和第二参考PMOSFET MRP1和MRP2之栅极。该第二参考NMOSFET MRN2之栅极具有施加于其上之调整参考电压VREG_REF。将该第三参考NMOSFET MRN3之栅极耦接至该参考单元208以施加该参考位电压VRBIT于其上。该第二和第三参考NMOSFET MRN2和MRN3之源极一起耦接至该第四参考NMOSFETMRN4之漏极。
该第四参考NMOSFET MRN4之栅极具有施加于其上之偏压VBIAS，以及该第四参考NMOSFET MRN4之源极耦接至例如接地节点之低电源供应。在该第四参考NMOSFET MRN4之栅极之偏压VBIAS设定经过该差动放大器212之该参考MOSFET MRP3、MRP4、MRN2、及MRN3之偏电流(bias current)。此外，该差动放大器212作用为通过反馈而稳定该参考位电压VRBIT。
该核心输出电压产生器204是包含由耦接至核心单元218之放大器调整晶体管MCP1所组成之核心前端阶段216，该核心单元218具有流经其中之核心电流(IR+Δi)。该核心电流具有从该参考电流IR偏移之电流偏差(deviation)成分Δi。此电流偏差成分Δi视储存于该核心单元218之比特数据而定。
例如该核心单元218为存储器装置之典型部分。在用于耦接该第一放大器PMOSFET MCP1之漏极与该核心单元218之节点产生核心位电压VCBIT。将该第一放大器PMOSFET MCP1之源极耦接至正电源供应VCC。
该核心输出电压产生器204亦包含耦合至该核心前端阶段216之核心后端阶段220。该核心后端阶段220是由第二放大器PMOSFETMCP2以及第一放大器NMOSFET MCN1所组成。该第二放大器PMOSFET MCP2具有栅极耦接至该第一放大器PMOSFET MCP1之栅极，以及具有耦接至该正电源供应VCC之源极。该第二放大器PMOSFET MCP2之漏极是在用于产生该核心输出电压VCORE之节点耦接至该第一放大器NMOSFET MCN1之漏极。
将该第一放大器NMOSFET MCN1之栅极与该漏极耦接在一起，而将该第一放大器NMOSFET MCN1之源极耦接至例如接地节点之低电源供应。该第一和第二放大器PMOSFET MCP1和MCP2以及该第一放大器NMOSFET MCN1各具有流经其中之核心电流(IR+Δi)。
将该第一放大器PMOSFET MCP1之栅极和漏极耦接至稳定该核心位电压VCBIT之核心反馈调整器222。于图2之具体实施例中，该核心反馈调整器222为差动放大器，其是分别地由第二、第三和第四放大器NMOSFET MCN2、MCN3、和MCN4，以及分别地由第三和第四放大器PMOSFET MCP3和MCP4，所组成。
将该第三和第四放大器PMOSFET MCP3和MCP4之源极耦接至正电源供应VCC，以及将该第三和第四放大器PMOSFET MCP3和MCP4之栅极耦接在一起。该第三放大器PMOSFET MCP3之漏极耦接至该第二放大器PMOSFET MCN2之漏极，该第四放大器PMOSFETMCP4之漏极耦接至该第三放大器NMOSFET MCN3之漏极。该第四放大器PMOSFET MCP4之栅极和漏极耦接在一起。
将该第三放大器PMOSFET MCP3和该第二放大器NMOSFETMCN2之漏极耦接至该第一和第二放大器PMOSFET MCP1和MCP2之栅极。该第二放大器NMOSFET MCN2之栅极具有施加于其上之调整参考电压VREG_REF。将该第三放大器NMOSFET MCN3之栅极耦接至该核心单元218以施加该核心位电压VCBIT于其上。该第二和第三放大器NMOSFET MCN2和MCN3之源极一起耦接至该第四放大器NMOSFET MCN4之漏极。
该第四放大器NMOSFET MCN4之栅极具有施加于其上之偏压VBIAS，以及该第四放大器NMOSFET MCN4之源极耦接至例如接地节点之低电源供应。在该第四放大器NMOSFET MCN4之栅极之偏压VBIAS设定经过该差动放大器222之该核心MOSFET MCP3、MCP4、MCN2、及MCN3之偏电流。此外，该差动放大器222作用为通过反馈而稳定该核心位电压VCBIT。
再者，该感测放大器200是包含例如施行作为差动放大器之比较器230。该比较器230具有于其上施加有该参考输出电压VREF之正输入，以及具有于其上施加有该核心输出电压VCORE之负输入。该比较器230从比较该核心输出电压VCORE与参考输出电压VREF而产生输出信号OUT。该输出信号OUT之逻辑状态是表示储存于该核心单元218之比特数据。
以此方式，参考图2，注意该核心前端阶段216没有任何电阻器与该电压调整晶体管MCP1串联。因此，该核心位电压VCBIT可相对地高而接近该高电源供应电压VCC，且该电压调整晶体管MCP1仍于饱和状态下操作。此外，在没有直接耦接至该核心单元218之随后的后端阶段220产生核心输出电压VCORE。因此，不会由于该核心位电压VCBIT限制该核心输出电压VCORE，以致该核心输出电压VCORE具有较高电压摆动，且该MOSFETs MCP1以及MCN1仍于饱和状态中操作。此较高的电压摆动有利于增强该感测放大器200之灵敏度。
在图2之该感测放大器200中：
ΔV＝VREF-VCORE；以及
ΔV＝Δi/gml
其中gml为各个该第一参考和放大器NMOSFET MRN1和MCN1之跨导(transconductance)。
此外，对于在该参考电压产生器202以及该核心输出电压产生器204中之平衡的及不平衡的电源供应噪声，图2之该感测放大器200具有高的信号对噪声比。平衡的电源供应噪声是指在该参考电压产生器202与该核心输出电压产生器204中实质上相等地存在的在该电源供应之噪声。不平衡的电源供应噪声是指不相等地只有在该参考电压产生器202与该核心输出电压产生器204中之其中一者中存在的在该电源供应之噪声。
参考图2，若该参考电压产生器202之该电源供应VCC存在有平衡的或不平衡的噪声，则在该第二参考PMOSFET MRP2之源极出现此噪声的效应。此外，从此噪声之相似的效应经由该参考反馈调整器212而出现于该第二参考PMOSFET MRP2之栅极。在该第二参考PMOSFET MRP2之源极和栅极之此效应彼此抵销以在该参考输出电压VREF上没有实质效应。
相似地，若该核心输出电压产生器204之该电源供应VCC存在有平衡的或不平衡的噪声，则在该第二放大器PMOSFET MCP2之源极出现此噪声的效应。此外，从此噪声之相似的效应经由该放大器反馈调整器222而出现于该第二放大器PMOSFET MCP2之栅极。在该第二放大器PMOSFET MCP2之源极和栅极之此效应彼此抵销以在该核心输出电压VCORE上没有实质效应。
再者，参考图7，该参考电压产生器202之MOSFET可为适当尺寸以使该参考电压产生器202提供该参考输出电压VREF给多个核心输出电压产生器。参考图7，将该第二参考PMOSFET MRP2之尺寸作成具有W/L(宽对长度)比该W/L比为该第一参考PMOSFET MRP1之W/L比的N倍。因此，NXIR之电流流经该第二参考PMOSFET MRP2。
参考图7，来自该参考电压产生器202之参考输出电压VREF耦接至N个比较器230_1、230_2、...、和230_N之各自的正输入。各该N个比较器230_1、230_2、...、和230_N是具有分别地耦接至核心输出电压产生器204_1、204_2、...、和204_N之各自一者之各自的负输入。利用与图2之该核心输出电压产生器204相似之方法执行各个该核心输出电压产生器204_1、204_2、...、和204_N以分别地产生各自的核心输出电压VCORE_1、VCORE_2、...、以及VCORE_N。各该比较器230_1、230_2、...、和230_N是分别地比较各自的该核心输出电压VCORE_1、VCORE_2、...、和VCORE_N与该参考输出电压VREF以产生各自的输出信号OUT1、OUT2、...、以及OUTN。
以此方式，该参考电压产生器202是用于该多个核心输出电压产生器204_1、204_2、...、和204_N，以节省图7之该感测放大器200之集成电路之空间。再者，由于较高电平之电流NXIR流经该第二参考PMOSFET MRP2，图7之该感测放大器200是以高速操作。
图3显示根据本发明之另一实施例之感测放大器200A之电路图。与图2和图3中之相同组件符号之组件表示具有相似结构和功能之组件。因此，该参考和核心前端阶段206和216以及该参考和核心反馈调整器212和222在图2和图3中基本上为相似的。
然而，图3之该参考和核心后端阶段210A和220A不同于图2之该参考和核心后端阶段210和220。参考图3，参考和放大器偏压电阻器RBR和RBC分别地取代该第一参考和放大器NMOSFET MRN1和MCN1。因此，该参考偏压电阻器RBR耦接于该第二参考PMOSFETMRP2之漏极与接地节点之间，而该放大器偏压电阻器RBC耦接于该第二放大器PMOSFET MCP2与接地节点之间。
图3之该感测放大器200A操作相似于图2之该感测放大器200。若各该参考和放大器偏压电阻器RBR和RBC具有电阻值R，则在图3之该感测放大器200A中：
ΔV＝VREF-VCORE；以及
ΔV＝Δi*R
相似于图2之该感测放大器200，对于该参考电压产生器202以及该核心输出电压产生器204中之平衡的以及不平衡的噪声，图3之该感测放大器200A具有高的信号对噪声比。再者，参考图8，该参考电压产生器202可用于该多个核心输出电压产生器204_1、204_2、...、以及204_N。在图8中，执行各该核心输出电压产生器204_1、204_2、...、以及204_N，相似于图3之该核心输出电压产生器204。
此外，将该第二参考PMOSFET MRP2之尺寸作成具有W/L(宽对长度)比，该W/L为该第一参考PMOSFET MRP1之W/L比的N倍。此外，当各该核心输出电压产生器204_1、204_2、...、以及204_N中之该放大器偏压电阻器RBC之电阻值为R时，该参考偏压电阻器RBR之电阻值则为R/N。因此，在图8中，NXIR之电流流经该第二参考PMOSFET MRP2。
以此方式，该参考电压产生器202是用于该多个核心输出电压产生器204_1、204_2、...、和204_N，以节省图8之该感测放大器200A之集成电路之空间。再者，由于较高电平之电流NXIR流经该第二参考PMOSFET MRP2，图8之该感测放大器200是以高速操作。
图4显示根据本发明之另一实施例之感测放大器200B之电路图。在图2和图4中之相同组件符号之组件表示具有相似结构和功能之组件。因此，该参考和核心前端阶段206和216以及该参考和核心反馈调整器212和222在图2和图4中基本上为相似的。
然而，图4之该参考和核心后端阶段210B和220B不同于图2之该参考和核心后端阶段210和220。参考图4，来自该参考后端阶段210B之该参考输出电压VREF亦耦接至该核心后端阶段220B之该第一放大器NMOSFET MCN1之栅极。此外，该第一放大器NMOSFET MCN1之栅极和漏极没有耦接在一起。
替代地，图4中在产生该核心输出电压VCORE之节点将该第一放大器NMOSFET MCN1与该第二放大器PMOSFET MCP2之漏极耦接在一起。耦接此节点至该比较器230之负输入。相似于图2之该感测放大器200，图4之该感测放大器200B亦在该比较器230之输出产生输出信号OUT，且该输出信号之逻辑状态表示储存于该核心单元218中之比特数据。
此外，参考图4，该核心前端阶段216没有任何电阻器与该电压调整晶体管MCP1串联。因此，该核心位电压VCBIT可相对地高而接近该高电源供应电压VCC，且该电压调整晶体管MCP1仍于饱和状态下操作。此外，在没有直接耦接至该核心单元218之随后的后端阶段220产生核心输出电压VCORE。因此，不会由于该核心位电压VCBIT限制该核心输出电压VCORE，以致该核心输出电压VCORE具有较高电压摆动，且该MOSFET MCP1以及MCN1仍于饱和状态中操作。此较高的电压摆动有利于增强该感测放大器200B之灵敏度。
图5显示根据本发明之另一实施例之感测放大器200C之电路图。在图4和图5中之相同组件符号之组件表示具有相似结构和功能之组件。因此，该参考和核心前端阶段206和216以及该参考和核心反馈调整器212和222在图4和图5中基本上为相似的。
然而，图5之该参考和核心后端阶段210C和220C不同于图4之该参考和核心后端阶段210B和220B。参考图4及图5，在图5之该感测放大器200C中，参考噪声抗扰性(immunity)电阻器RNR耦接于该第一参考NMOSFET MRN1之源极以及该接地节点223之间。此外，在图5之该感测放大器200C中，放大器噪声抗扰性电阻器RNC耦接于该第一放大器NMOSFET MCN1之源极以及该接地节点223之间。
包含此电阻器RNR及RNC有利于抑制Δi之噪声或不匹配成分Δi’(由在该接地节点223之噪声或由该NMOSFET MRN1与MCN1之间之不匹配所造成)。例如，假设该接地节点223之噪声导致在接地节点223之20毫伏的电压突然改变(voltage bounce)。此外，假设各该NMOSFETs MRN1以及MCN1之跨导gml约为1毫安/伏特。在此情况下，在第4图之该感测放大器200B中从该电压突然改变之噪声成分Δi’如下该：
Δi’＝gml×20毫伏＝20微安培
相反，对于图5之该感测放大器200C中之该接地节点223之相同电压突然改变，从该电阻器RNR以及RNC降低该噪声成分Δi’至如下：
Δi’≈20毫伏/15千欧姆＝1.3微安培
其中例如图5中之各个该电阻器RNR以及RNC具有15千欧姆之电阻值。因此，此等电阻器RNR以及RNC降低在图5中对Δi之噪声的效应。亦可以低供应电压源VSS之该接地节点223替代而实行图5之该感测放大器200C。在此情况中，该电阻器RNR以及RNC降低图5中于低供应电压源VSS之噪声的效应。
相似地，该NMOSFETs MRN1以及MCN1由于程序变化(processing variations)而可能为不匹配，以致具有例如可能为20毫伏之临界电压差ΔVth。该不匹配成分Δi’相似于如上对于电压突然改变该者。因此，该电阻器RNR以及RNC降低图5中对Δi之此MOSFET的效应。除此之外，图5之该感测放大器200C操作相似于图4之该感测放大器200B。
图6显示根据本发明之另一实施例之感测放大器300之电路图。在图2和图6中之相同组件符号之组件表示具有相似结构和功能之组件。因此，该参考和核心反馈调整器212和222在图2和图6中基本上为相似的。
然而，图6之该感测放大器300不以前端以及后端阶段执行。更确切而言，参考图6，该参考电压产生器202是包含集体地传导通过该参考单元208之该参考电流IR之多个参考PMOSFET MRP1和MRP2。因此，通过该参考PMOSFET MRP1和MRP2之电流总合为通过该参考单元208之参考电流IR。将该参考反馈调整器212耦接于该参考PMOSFET MRP1和MRP2之栅极以及该参考单元208之间以稳定该参考位电压VRBIT。
此外参考图6，该核心输出电压产生器204是包含集体地传导通过该核心单元218之该核心电流(IR+Δi)之多个放大器PMOSFETs MCP1和MCP2。因此，通过该放大器PMOSFETs MCP1和MCP2之电流总合为通过该核心单元218之该核心电流(IR+Δi)。
再者，将该参考PMOSFET MRP1和MRP2之栅极耦接在一起以便产生该参考电压VREF，该参考电压VREF是施加于该比较器230之正输入以及该第二放大器PMOSFET MCP2之栅极。该第一放大器PMOSFET MCP1为在该多个放大器PMOSFET MCP1和MCP2中所选择的一个放大器，其具有栅极用于产生该核心输出电压VCORE，该核心输出电压VCORE是施加于该比较器230之负输入。将该核心反馈调整器222耦接于该第一放大器PMOSFET MCP1之栅极以及该核心单元218之间以稳定该核心位电压VCBIT。
在本发明之具体实施例中，为了该参考和核心输出电压VREF和VCORE之较高电压摆动，图6中之该第一参考和放大器PMOSFET MRP1和MCP1之W/L比减至最小。通过MOSFET之电流传导之方程式如下：
I＝k(W/L)(VGS-Vth)2
其中k为常数，W/L为宽对长度比，VGS为栅极对源极电压，而Vth为临界电压，以MOSFET而言。当该第一放大器PMOSFET MCP1之W/L减至最小时，该第一放大器PMOSFET MCP1之VGS随通过该核心单元218之该核心电流(IR+Δi)之变化而改变更大。该第一放大器PMOSFET MCP1之VGS之更大的变化是造成该感测放大器300之该核心输出电压VCORE之较高电压摆动。此较高电压摆动有利于增强该感测放大器300之灵敏度。
在图6之该感测放大器300中：
ΔV＝VREF-VCORE；以及
ΔV＝Δi/gml
其中gml为各个该第一参考和放大器PMOSFET MRP1和MCP1之跨导。
相似于图2之该感测放大器200，图6之该感测放大器300亦在该比较器230之输出产生输出信号OUT，且逻辑状态表示储存于该核心单元218中之比特数据。此外参考图6，该多个放大器PMOSFET MCP1和MCP2没有与任何电阻器串联，以使该核心位电压VCBIT相对较高而接近该高电源供应电压VCC，且该多个晶体管MCP1和MCP2仍于饱和状态中操作。
以上该仅作为例举用而非用以限定本发明。例如，本发明是叙述为感测通过存储器装置之该核心单元218之电流电平。然而，本发明亦可用于感测当该核心单元218为任何其它类型之电流传导装置时之电流电平。因此，此处所用之“核心电流”、“核心输出电压产生器”、“核心前端阶段”、“核心后端阶段”、“核心反馈调整器”、以及“核心输出电压”是藉此概括说明经由任何类型之电流传导装置而感测电流电平，而存储器装置之该核心单元218只为一个实例。
此外，本发明在图2、3、4、5、6、7、及8之具体电路中是叙述为晶体管之特定连接结构。然而，利用晶体管之漏极、源极、以及栅极之特定连接结构的变化，亦可实行本发明。再者，此处特定的尺寸以及参数仅为例举用。本发明仅以下述的权利要求书以及其等效而界定。
Claims (3)
1.一种感测放大器(300)，包括：
用于产生参考输出电压的参考电压产生器(202)；以及
用于产生核心输出电压的核心输出电压产生器(204)，该核心输出电压产生器包含：
多个放大器晶体管，各个放大器晶体管是传导部分通过电流传导装置(218)的核心电流；
其中，于该放大器晶体管中所选择的其中一个晶体管的栅极具有在其上产生的该核心输出电压。
2.如权利要求1所述的感测放大器，其中，该选择的放大器晶体管的宽长比减至最小。
3.如权利要求1所述的感测放大器，其中，在其上产生有核心位电压的位节点处，使该放大器晶体管的漏极耦接在一起，以及其中该放大器晶体管的源极耦接至电源。
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Legal Events
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| TR01 | Transfer of patent right |
Effective date of registration: 20220617 Address after: California, USA Patentee after: Infineon Technology Co.,Ltd. Address before: California, USA Patentee before: CYPRESS SEMICONDUCTOR Corp. |