KR20070086720A - 고전압 스윙을 갖는 감지 증폭기 - Google Patents
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Abstract
감지 증폭기는 기준 출력 전압을 발생시키는 기준 전압 발생기와 코어 출력 전압을 발생시키는 코어 출력 전압 발생기를 포함한다. 이 코어 출력 전압 발생기는 코어 프런트-엔드 단과 코어 백-엔드 단을 포함하거나, 또는 복수의 증폭기 트랜지스터들을 포함하는데, 이 복수의 증폭기 트랜지스터들 각각은 코어 셀과 같은 전류 전도 디바이스를 통과하는 코어 전류의 일부를 전도시킨다. 이러한 컴포넌트들의 트랜지스터들의 크기 및/또는 연결을 통해 고전압 스윙이 일어나고, 따라서 감지 증폭기의 감도가 높아진다.
감지 증폭기, 트랜지스터, 고전압 스윙, 증폭기 감도
Description
본 발명은 일반적으로 감지 증폭기에 관한 것이고, 특히 감도(sensitivity)를 향상시키기 위해 고전압 스윙(swing)을 갖는 감지 증폭기 회로에 관한 것이다.
도 1을 참조하면, 종래 기술의 감지 증폭기(100)는 일반적으로 메모리 디바이스의 일부인 코어 셀(core cell)(102)의 비트 데이터를 결정하기 위해 사용된다. 코어 셀(102)을 통과하는 전류 레벨(IR+△i)은 그 안에 저장된 비트 데이터에 따라 변한다. 코어 비트 전압(VCBIT)은 코어 셀(102)로부터 제 1 NMOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)(104)의 소스에서 발생된다.
제 1 NMOSFET(104)의 소소와 코어 셀(102)은 제 1 차동 증폭기(106)의 음의(negative) 입력(108)에 연결되고, 이 제 1 차동 증폭기(106)는 코어 비트 전압(VCBIT)을 제 1 차동 증폭기(106)의 양의(positive) 입력(110)에 인가된 조절 기준 전압(VREG _ REF)과 비교한다. 제 1 차동 증폭기(106)의 출력은 제 1 NMOSFET(104)의 게이트에 연결되어 코어 비드 전압(VCBIT)을 안정적으로 유지시킨다.
제 1 NMOSFET(104)의 드레인은 제 1 저항기(112)를 통해 양의 전압 서플라이(VCC)에 연결된다. 코어 출력 전압(VCORE)은 제 1 NMOSFET(104)의 드레인에서 발생되어, 비교기(120)의 음의 입력에 인가된다.
감지 증폭기(100)는 또한 기준 셀(124)에 연결되는 소스를 갖는 제 2 NMOSFET(122)를 포함한다. 전류 레벨(IR)은 기준 셀(124)을 통과하여 흐르고, 그리고 기준 비트 전압(VRBIT)은 기준 셀(124)로부터 제 2 NMOSFET(122)의 소스에서 발생된다.
제 2 NMOSFET(122)의 소스와 기준 셀(124)은 제 2 차동 증폭기(128)의 음의 입력(126)에 연결되고, 이 제 2 차동 증폭기(128)는 기준 비트 전압(VRBIT)을 상기 제 2 차동 증폭기(128)의 양의 입력(130)에 인가된 조절 기준 전압(VRFG _ REF)과 비교한다. 제 2 차동 증폭기(128)의 출력은 제 2 NMOSFET(122)의 게이트에 연결되어 기준 비트 전압(VRBIT)을 안정적으로 유지시킨다.
제 2 NMOSFET(122)의 드레인은 제 2 저항기(132)를 통해 양의 전압 서플라이(VCC)에 연결된다. 기준 출력 전압(VREF)은 제 2 NMOSFET(122)의 드레인에서 발생되어, 비교기(120)의 양의 입력에 인가된다.
비교기의 출력은 출력 신호(OUT)를 발생시키는데, 이 출력 신호(OUT)는 기준 출력 전압(VREF)과 비교되는 코어 출력 전압(VCORE)에 따라 논리적 하이(high) 상태 또는 로우(low) 상태이다. 출력 신호(OUT)의 이러한 논리적 하이 상태 또는 로우 상태는 코어 셀(102) 내에 저장된 비트 데이터를 표시한다.
코어 셀을 통과하는 전류(IR+△i)는 코어 셀(102) 내에 저장된 비트 데이터에 따라 변하는 기준 셀(124)을 통과하는 기준 전류(IR)로부터의 전류 오프셋(offset) 성분(△i)을 갖는다. 이러한 가변 전류 오프셋 성분(△i)은 코어 출력 전압(VCORE)을 결정하고, 이 코어 출력 전압(VCORE)은 또한 출력 신호(OUT)의 논리적 상태를 결정한다.
불행하게도, 종래 기술 분야의 감지 증폭기(100) 내의 코어 출력 전압(VCORE)은 한정된 전압 스윙을 갖는다. 왜냐하면 코어 비트 전압(VCORE)은 코어 셀(102)의 적절한 동작을 위해 실질적으로 양의 서플라이 전압(VCC)에 가깝고 그리고 상대적으로 높다. 예를 들어, 양의 서플라이 전압(VCC)이 약 1.8 볼트인 경우, 코어 비트 전압(VCBIT)은 코어 셀(102)의 적절한 동작을 위해서 약 1.5 볼트이다. 추가로, 전압 강하는 제 1 저항기(112) 양단에서 발생된다. 따라서, 이러한 예시적 전압에 대해서, 코어 출력 전압(VCORE)은 포화(saturation) 상태에서 제 1 NMOSFET(104)를 유지시키기 위해 약 0.2 볼트로부터 약 0.3 볼트까지의 전압 스윙을 갖는다.
코어 출력 전압(VCORE)의 이러한 저전압 스윙으로 인해 불리하게도 종래 기술에 있어 감지 증폭기(100)의 감도는 낮다. 따라서, 더 높은 전압 스윙을 갖는 감지 증폭기들이 더 높은 감도를 위해 필요하다.
본 발명의 일실시예에서, 감지 증폭기는 기준 출력 전압을 발생시키는 기준 전압 발생기를 포함한다. 추가로, 이 감지 증폭기는 또한 코어(core) 출력 전압을 발생시키는 코어 출력 전압 발생기를 포함한다. 이 코어 출력 전압 발생기는 코어 프런트-엔드(front-end) 단과 코어 백-엔드(back-end) 단을 포함한다. 이 코어 프런트-엔드 단은 전류 전도 디바이스에 연결되어 상기 전류 전도 디바이스를 통과하는 코어 전류를 코어 비트(bit) 전압으로 변환한다. 상기 코어 백-엔드 단은 상기 코어 프런트-엔드 단에 연결되어 상기 코어 비트 전압을 상기 코어 비트 전압으로부터 더 높은 전압 스윙을 갖는 상기 코어 출력 전압으로 변환한다.
상기 감지 증폭기는, 상기 전류 전도 디바이스가 메모리 디바이스의 코어 셀인 경우, 특별한 장점을 가지고 사용될 수 있다. 그러나, 본 발명은 또한 어떤 타입의 전류 전도 디바이스를 통과하는 전류 레벨을 감지하는데 사용될 수도 있다.
본 발명의 또 다른 실시예에서, 상기 코어 출력 전압 발생기는 복수의 증폭기 트랜지스터들을 포함하고, 상기 복수의 증폭기 트랜지스터들 각각은 전류 전도 디바이스를 통과하는 코어 전류의 일부를 전도시킨다. 상기 증폭기 트랜지스터들 중 선택된 하나의 증폭기 트랜지스터의 게이트에는 상기 코어 출력 전압이 발생된다. 상기 선택된 증폭기 트랜지스터의 폭 대 길이(Width to Length, W/L) 비율은 최소화 되어, 상기 코어 출력 전압은 고전압 스윙을 갖는다.
이런 식으로, 이와 같은 감지 증폭기들은 높은 감도를 위한 고전압 스윙을 갖는다. 본 발명의 여러 특징 및 장점은 첨부되는 도면들과 함께 제공되는 본 발명의 자세한 다음의 설명을 숙지함으로써 더 잘 이해될 수 있다.
도 1은 종래 기술에 따른 더 낮은 전압 스윙을 갖는 감지 증폭기를 도시한다.
도 2는 본 발명의 실시예에 따른, 고전압 스윙을 위해 프런트-엔드 단 및 백-엔드 단을 갖는 감지 증폭기를 도시한다.
도 3은 본 발명의 또 다른 실시예에 따른, 트랜지스터 대신에 바이어스 저항기를 사용하여 도 2의 감지 증폭기를 수정한 것을 도시한다.
도 4는 본 발명의 또 다른 실시예에 따른, 트랜지스터들의 대안적인 연결을 사용하여 도 2의 감지 증폭기를 수정한 것을 도시한다.
도 5는 본 발명의 또 다른 실시예에 따른, 트랜지스터들의 노이즈(noise) 및 부정합(mismatch)의 영향을 감소시키기 위해 첨가된 소스 저항기들을 사용하여 도 4의 감지 증폭기를 수정한 것을 도시한다.
도 6은 본 발명의 또 다른 실시예에 따른, 고전압 스윙을 위해 더 작은 크기의 트랜지스터를 갖는 감지 증폭기를 도시한다.
도 7은 본 발명의 또 다른 실시예에 따른, 기준 전압 발생기를 복수의 코어 전압 발생기들에 연결하기 위해 도 2의 감지 증폭기를 수정한 것을 도시한다.
도 8은 본 발명의 또 다른 실시예에 따른, 기준 전압 발생기를 복수의 코어 전압 발생기들에 연결시키기 위해 도 3의 감지 증폭기를 수정한 것을 나타낸다.
본 명세서에서 도시된 도면들은 명확한 설명을 위해 도시된 것이고, 반드시 일정 비율로 도시된 것은 아니다. 도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 및 도 8에서 동일한 참조 번호를 갖는 소자들은 유사한 구조와 기능을 갖는 소자들을 말하는 것이다.
도 2는 본 발명의 실시예에 따른 고전압 스윙을 갖는 감지 증폭기(200)의 회로도를 도시한다. 감지 증폭기(200)는 기준 출력 전압(VREF)을 발생시키는 기준 전압 발생기(202)를 포함하고, 그리고 코어 출력 전압(VCORE)을 발생시키는 코어 출력 전압 발생기(204)를 포함한다.
기준 전압 발생기(202)는 기준 셀(208)(이 기준 셀(208)은 이 기준 셀(208)을 통과하여 흐르는 기준 전류(IR)를 갖는다)에 연결된 기준 조절 트랜지스터(MRP1)로 구성되는 기준 프런트-엔드 단(206)을 포함한다. 기준 비트 전압(VRBIT)은 제 1 기준 PMOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)(MRP1)의 드레인과 기준 셀(208)을 연결하는 노드(node)에서 발생된다. 제 1 기준 PMOSFET(MRPl)의 소스는 양의 파워 서플라이(VCC)에 연결된다.
기준 전압 발생기(202)는 또한 기준 프런트-엔드 단(206)에 연결된 기준 백-엔드 단(210)을 포함한다. 기준 백-엔드 단(210)은 제 2 기준 PMOSFET(MRP2)와 제 1 기준 NMOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)(MRNl)로 구성된다. 제 2 기준 PMOSFET(MRP2)는 제 1 기준 PMOSFET(MRP1)의 게이트에 연결된 게이트를 갖으며, 그리고 양의 파워 서플라이(VCC)에 연결된 소스를 갖는다. 제 2 기준 PMOSFET(MRP2)의 드레인은 기준 출력 전압(VREF)을 발생시키는 노드에서 제 1 기준 NMOSFET(MRN1)의 드레인에 연결된다.
제 1 기준 NMOSFET(MRN1)의 게이트과 드레인은 서로 연결되고, 그리고 제 1 기준 NMOSFET(MRN1)의 소스는 그라운드 노드(goround node)와 같은 낮은 파워 서플라이에 연결된다. 제 1 기준 PMOSFET(MRP1) 및 제 2 기준 PMOSFET(MRP2)와 제 1 기준 NMOSFET(MRN1) 각각은 그들을 통과하여 흐르는 기준 전류(IR)를 갖는다.
제 1 기준 PMOSFET(MRP1)의 게이트와 드레인은 기준 비트 전압(VRBIT)을 안정화시키는 기준 피드-백 조절기(212)에 연결된다. 도 2의 예시적 실시예에서, 기준 피드-백 조절기(212)는 제 2 기준 NMOSFET(MRN2), 제 3 기준 NMOSFET(MRN3), 및 제 4 기준 NMOSFET(MRN4) 각각, 그리고 제 3 기준 PMOSFET(MRP3) 및 제 4 기준 PMOSFET(MRP4) 각각으로 구성되는 차동 증폭기이다.
제 3 기준 PMOSFET(MRP3) 및 제 4 기준 PMOSFET(MRP4)의 소스는 양의 파워 서플라이(VCC)에 연결되고, 제 3 기준 PMOSFET(MRP3) 및 제 4 기준 PMOSFET(MRP4)의 게이트는 서로 연결된다. 제 3 기준 PMOSFET(MRP3)의 드레인은 제 2 기준 NMOSFET(MRN2)의 드레인에 연결되고, 그리고 제 4 기준 PMOSFET(MRP4)의 드레인은 제 3 기준 NMOSFET(MRN3)의 드레인에 연결된다. 제 4 기준 PMOSFET(MRP4)의 게이트와 드레인은 서로 연결된다.
제 3 기준 PMOSFET(MRP3)와 제 2 기준 NMOSFET(MRN2)의 드레인은 제 1 기준 PMOSFET(MRP1)와 제 2 기준 PMOSFET(MRP2)의 게이트에 연결된다. 제 2 기준 NMOSFET(MRN2)의 게이트에는 조절 기준 전압(VREG _ REF)이 인가된다. 제 3 기준 NMOSFET(MRN3)의 게이트는 기준 셀(208)에 연결되어, 기준 비트 전압(VRBIT)이 인가된다. 제 2 기준 NMOSFET(MRN2)와 제 3 기준 NMOSFET(MRN3)의 소스는 서로 제 4 기준 NMOSFET(MRN4)의 드레인에 연결된다.
제 4 기준 NMOSFET(MRN4)의 게이트에는 바이어스 전압(VBIAS)이 인가되며, 그리고 제 4 기준 NMOSFET(MRN4)의 소스는 그라운드 노드와 같은 낮은 파워 서플라이에 연결된다. 제 4 기준 NMOSFET(MRN4)의 게이트에서의 바이어스 전압(VBIAS)은 차동 증폭기(212)의 기준 MOSFET들(MRP3, MRP4, MRN2, 및 MRN3)을 통과하는 바이어스 전류를 설정한다. 추가로, 차동 증폭기(212)는 피드-백(feed-back)에 의해 기준 비트 전압(VRBIT)을 안정화시키도록 동작한다.
코어 출력 전압 발생기(204)는, 코어 전류(IR+△i)가 흐르는 코어 셀(218)에 연결된 증폭기 조절 트랜지스터(MCP1)로 구성된 코어 프런트-엔드 단(216)을 포함한다. 코어 전류는 기준 전류(IR)로부터의 오프셋인 전류 편차 성분 △i을 갖는다. 이러한 전류 편차 성분 △i는 코어 셀(218) 내에 저장된 비트 데이터에 따라 다르다.
코어 셀(218)은 일반적으로 예를 들어 메모리 디바이스의 일부이다. 코어 비 트 전압(VCBIT)은 제 1 증폭기 PMOSFET(MCP1)의 드레인과 코어 셀(218)을 연결하는 노드에서 발생된다. 제 1 증폭기 PMOSFET(MCP1)의 소스는 양의 파워 서플라이(VCC)에 연결된다.
코어 출력 전압 발생기(204)는 또한 코어 프런트-엔드 단(216)에 연결된 코어 백-엔드 단(220)을 포함한다. 코어 백-엔드 단(220)은 제 2 증폭기 PMOSFET(MCP2)와 제 1 증폭기 NMOSFET(MCN1)로 구성된다. 제 2 증폭기 PMOSFET(MCP2)는 제 1 증폭기 PMOSFET(MCP1)의 게이트에 연결된 게이트를 가지고, 그리고 양의 파워 서플라이(VCC)에 연결된 소스를 갖는다. 제 2 증폭기 PMOSFET(MCP2)의 드레인은 코어 출력 전압(VCORE)을 발생시키는 노드에서 제 1 증폭기 NMOSFET(MCN1)의 드레인에 연결된다.
제 1 증폭기 NMOSFET(MCN1)의 게이트와 드레인은 서로 연결되고, 그리고 제 1 증폭기 NMOSFET(MCN1)의 소스는 그라운드 노드와 같은 낮은 파워 서플라이에 연결된다. 제 1 증폭기 PMOSFET(MCP1) 및 제 2 증폭기 PMOSFET(MCP2)와 제 1 증폭기 NMOSFET(MCN1) 각각에는 코어 전류(IR+△i)가 흐른다.
제 1 증폭기 PMOSFET(MCP1)의 게이트와 드레인은 코어 비트 전압(VCBIT)을 안정화시키는 코어 피드-백 조절기(222)에 연결된다. 도 2의 예시적 실시예에서, 코어 피드-백 조절기(222)는 제 2 증폭기 NMOSFET(MCN2), 제 3 증폭기 NMOSFET(MCN3), 및 제 4 증폭기 NMOSFET(MCN4) 각각, 그리고 제 3 증폭기 PMOSFET(MCP3) 및 제 4 증폭기 PMOSFET(MCP4) 각각으로 구성되는 차동 증폭기이다.
제 3 증폭기 PMOSFET(MCP3)와 제 4 증폭기 PMOSFET(MCP4)의 소스는 양의 파워 서플라이(VCC)에 연결되고, 그리고 제 3 증폭기 PMOSFET(MCP3)와 제 4 증폭기 PMOSFET(MCP4)의 게이트는 서로 연결된다. 제 3 증폭기 PMOSFET(MCP3)의 드레인은 제 2 증폭기 NMOSFET(MCN2)의 드레인에 연결되고, 그리고 제 4 증폭기 PMOSFET(MCP4)의 드레인은 제 3 증폭기 NMOSFET(MCN4)의 드레인에 연결된다. 제 4 증폭기 PMOSFET(MCP4)의 게이트와 드레인은 서로 연결된다.
제 3 증폭기 PMOSFET(MCP3)와 제 2 증폭기 NMOSFET(MCN2)의 드레인은 제 1 증폭기 PMOSFET(MCP1)와 제 2 증폭기 PMOSFET(MCP2)의 게이트에 연결된다. 제 2 증폭기 NMOSFET(MCN2)의 게이트에는 조절 기준 전압(VREG _ REF)이 인가된다. 제 3 증폭기 NMOSFET(MCN3)의 게이트는 코어 셀(218)에 연결되어, 코어 비트 전압(VCBIT)이 인가된다. 제 2 증폭기 NMOSFET(MCN2)와 제 3 증폭기 NMOSFET(MCN3)의 소스는 서로 제 4 증폭기 NMOSFET(MCN4)의 드레인에 연결된다.
제 4 증폭기 NMOSFET(MCN4)의 게이트에는 바이어스 전압(VBIAS)이 인가되며, 제 4 증폭기 NMOSFET(MCN4)의 소스는 그라운드 노드와 같은 낮은 파워 서플라이에 연결된다. 제 4 증폭기 NMOSFET(MCN4)의 게이트에서의 바이어스 전압(VBIAS)은 차동 증폭기(222)의 코어 MOSFET들(MCP3, MCP4, MCN2, 및 MCN3)을 통과하는 바이어스 전류를 설정한다. 추가로, 차동 증폭기(222)는 피드-백에 의해 코어 비트 전압(VCBIT) 을 안정화시키도록 동작한다.
더욱이, 감지 증폭기(200)는 예를 들어 차동 증폭기로 구현되는 비교기(230)를 포함한다. 비교기(230)는 기준 출력 전압(VREF)이 인가되는 양의 입력을 가지고, 그리고 코어 출력 전압(VCORE)이 인가되는 음의 입력을 갖는다. 비교기(230)는 코어 출력 전압(VCORE)을 기준 출력 전압(VREF)과 비교함으로써 출력 신호(OUT)를 발생시킨다. 출력 신호(OUT)의 논리적 상태는 코어 셀(218) 내에 저장된 비트 데이터를 표시한다.
이와 같이, 도 2를 참조하여, 주의할 점으로 코어 프런트-엔드 단(216)은 전압 조절 트랜지스터(MCP1)과 직렬로 연결된 어떠한 저항기를 갖지 않는다. 따라서, 코어 비트 전압(VCBIT)은 높은 파워 서플라이 전압(VCC) 가까이에서 상대적으로 높을 수 있으며, 전압 조절 트랜지스터(MCP1)는 여전히 포화 상태에서 동작한다. 추가로, 코어 출력 전압(VCORE)은 코어 셀(218)에 직접 연결되지 않은 후속 백-엔드 단(220)에서 발생된다. 따라서, 코어 출력 전압(VCORE)은 코어 비트 전압(VCBIT)으로부터 제한되지 않아, 코어 출력 전압(VCORE)은 더 높은 전압 스윙을 가지고, MOSFET들(MCP1 및 MCN1)은 여전히 포화 상태에서 동작한다. 이런 더 높은 전압 스윙으로 인해 감지 증폭기(200)의 감도가 유리하게 향상된다.
도 2의 감지 증폭기(200)에서,
△V = VREF - VCORE; 그리고
△V = △i/gml
여기서 gml은 제 1 기준 NMOSFET(MRN1)와 제 1 증폭기 NMOSFET(MCN1) 각각의 상호컨덕턴스이다.
추가로, 도 2의 감지 증폭기(200)는 기준 전압 발생기(202)와 코어 출력 전압 발생기(204) 내에서 균형(balanced) 및 불균형(unbalanced) 파워 서플라이 노이즈 양쪽 모두에 대해 높은 신호 대 잡음 비를 갖는다. 균형 파워 서플라이 노이즈는 기준 전압 발생기(202)와 코어 출력 전압 발생기(204) 각각 내에서 실질적으로 균등하게 존재하는 파워 서플라이에서의 노이즈를 말한다. 불균형 파워 서플라이 노이즈는 기준 전압 발생기(202)와 코어 출력 전압 발생기(204) 중 하나의 발생기 내에서 단지 불균등하게 존재하는 파워 서플라이에서의 노이즈를 말한다.
도 2를 참조하면, 만약 균형 노이즈 또는 불균형 노이즈 어느 하나가 기준 전압 발생기(202)의 파워 서플라이(VCC)에 존재한다면, 이러한 노이즈의 영향은 제 2 기준 PMOSFET(MRP2)의 소스에서 나타난다. 추가로, 이러한 노이즈로부터의 유사한 영향은 기준 피드-백 조절기(212)를 통해 제 2 기준 PMOSFET(MRP2)의 게이트에서 나타난다. 제 2 기준 PMOSFET(MRP2)의 소스 및 게이트에서의 이러한 영향은 서로 제거되어, 기준 출력 전압(VREF)에 실질적 영향을 주지 않는다.
마찬가지로, 만약 균형 노이즈 또는 불균형 노이즈 어느 하나가 코어 출력 전압 발생기(204)의 파워 서플라이(VCC)에 존재한다면, 이러한 노이즈의 영향은 제 2 증폭기 PMOSFET(MCP2)의 소스에서 나타난다. 추가로, 이러한 노이즈로부터의 유사한 영향은 증폭기 피드-백 조절기(222)를 통해 제 2 증폭기 PMOSFET(MRP2)의 게이트에서 나타난다. 제 2 증폭기 PMOSFET(MCP2)의 소스 및 게이트에서의 이러한 영향은 서로 제거되어 코어 출력 전압(VCORE)에 실질적 영향을 주지 않는다.
더욱이, 도 7을 참조하면, 기준 전압 발생기(202)의 MOSFET들이 적당하게 크기 조절될 수 있어, 기준 전압 발생기(202)는 복수의 코어 출력 전압 발생기들에 대해 기준 출력 전압(VREF)을 제공할 수 있다. 도 7을 참조하면, 제 2 기준 PMOSFET(MRP2)는, 제 1 기준 PMOSFET(MRP1)의 W/L(폭 대 길이) 비율의 N배인 W/L을 갖도록 크기 조절된다. 따라서, N×IR의 전류가 제 2 기준 PMOSFET(MRP2)를 통과하여 흐른다.
도 7을 또한 참조하면, 기준 전압 발생기(202)로부터의 기준 출력 전압(VREF)은 N개의 비교기들(230_l, 230_2, ..., 및 230_N) 각각의 양의 입력에 연결된다. N개의 비교기들(230_l, 230_2, ..., 및 230_N) 각각은, 각각 코어 출력 전압 발생기들(204_l, 204_2, ..., 및 204_N) 각각에 연결되는 각각의 음의 입력을 갖는다. 코어 출력 전압 발생기들(204_l, 204_2, ...., 및 204_N) 각각은, 도 2의 코어 출력 전압 발생기(204)와 유사하게 구현되어 각각 코어 출력 전압(VCORE _1, VCORE _2, ..., 및 VCORE _N) 각각을 발생시킨다. 비교기들(230_l, 230_2, ..., 및 230_N) 각각은, 각각 코어 출력 전압(VCORE _1, VCORE _2, ..., 및 VCORE _N) 각각을 기준 출력 전압(VREF)과 비교 하여, 각 출력 신호(OUT1, OUT2, ..., 및 OUTN)를 발생시킨다.
이런 방식으로, 기준 전압 발생기(202)는 복수의 코어 출력 전압 발생기(204_l, 204_2, ..., 및 204_N)에 대해 사용되어 도 7의 감지 증폭기(200)의 집적 회로의 공간을 절약할 수 있다. 더욱이, 더 높은 레벨의 전류 N×IR이 제 2 기준 PMOSFET(MRP2)를 통과하여 흐르기 때문에, 도 7의 감지 증폭기(200)는 더 높은 속도에서 동작한다.
도 3은 본 발명의 또 다른 실시예에 따른 감지 증폭기(200A)의 회로도를 도시한다. 도 2와 도 3에서 동일한 참조 번호를 갖는 소자들은 유사한 구조 및 기능을 갖는 소자들을 나타낸다. 따라서, 기준 프런트-엔드 단(206)과 코어 프런트-엔드 단(216) 그리고 기준 피드-백 조절기(212)와 코어 피드-백 조절기(222)는 도 2와 도 3에서 실질적으로 유사하다.
그러나, 도 3의 기준 백-엔드 단(210A)과 코어 백-엔드 단(220A)은 도 2의 기준 백-엔드 단(210)과 코어 백-엔드 단(220)과 다르다. 도 3을 참조하면, 기준 바이어스 저항기(RBR)와 증폭기 바이어스 저항기(RBC) 각각은, 각각 제 1 기준 NMOSFET(MRN1)와 제 1 증폭기 NMOSFET(MCN1)를 대신한다. 따라서, 기준 바이어스 저항기(RBR)는 제 2 기준 PMOSFET(MRP2)의 드레인과 그라운드 노드 사이에 연결되고, 그리고 증폭기 바이어스 저항기(RBC)는 제 2 증폭기 PMOSFET(MCP2)의 드레인과 그라운드 노드 사이에 연결된다.
도 3의 감지 증폭기(200A)는 도 2의 감지 증폭기(200)와 유사하게 동작한다. 만약 기준 바이어스 저항기(RBR)와 증폭기 바이어스 저항기(RBC) 중 어느 하나가 저항값 R을 가진다면, 도 3의 감지 증폭기(200A)에서,
△V = VREF - VCORE; 그리고
△V = △i*R
도 2의 감지 증폭기와 유사하게, 도 3의 감지 증폭기(200A)는 기준 전압 발생기(202)와 코어 출력 전압 발생기(204) 내에서 균형 노이즈와 불균형 노이즈 모두에 대해 높은 신호 대 잡음 비를 갖는다. 더욱이, 도 8을 참조하면, 기준 전압 발생기(202)는 복수의 코어 출력 전압 발생기들(204_1, 204_2, ..., 및 204_N)에 대해 사용될 수 있다. 도 8에서, 코어 출력 전압 발생기들(204_1, 204_2, ..., 및 204_N) 각각은 도 3의 코어 출력 전압 발생기와 유사하게 구현된다.
추가로, 제 2 기준 PMOSFET(MRP2)는 제 1 기준 PMOSFET(MRP1)의 W/L(폭 대 길이) 비율의 N배인 W/L 비율을 갖도록 크기 조절된다. 또한, 코어 출력 전압 발생기들(204_1, 204_2, ..., 및 204_N) 각각 내의 증폭기 바이어스 저항기(RBC)의 저항값이 R인 경우, 기준 바이어스 저항기(RBR)의 저항값은 R/N이다. 따라서, 도 8에서 N×IR의 전류가 제 2 기준 PMOSFET(MRP2)를 통과하여 흐른다.
이런 방식으로, 기준 전압 발생기(202)는 복수의 코어 출력 전압 발생기들(204_1, 204_2, ..., 및 204_N)에 대해 사용되어 도 8의 감지 증폭기(200A)의 집적 회로의 공간을 절약한다. 더욱이, 더 높은 레벨의 전류 N×IR이 제 2 기준 PMOSFET(MRP2)를 통과하여 흐르기 때문에, 도 8의 감지 증폭기(200A)는 더 높은 속 도에서 동작한다.
도 4는 본 발명에 또 다른 실시예에 따른 감지 증폭기(200B)의 회로도를 도시한다. 도 2와 도 4에서 동일한 참조 번호를 갖는 소자들은 유사한 구조와 기능을 갖는 소자들을 나타낸다. 따라서, 기준 프런트-엔드 단(206)과 코어 프런트-엔드 단(216) 그리고 기준 피드-백 조절기(212)와 코어 피드-백 조절기(222)는 도 2와 도 4에서 실질적으로 유사하다.
그러나, 도 4의 기준 백-엔드 단(210B) 및 코어 백-엔드 단(220B)은 도 2의 기준 백-엔드 단(210) 및 코어 백-엔드 단(220)과 다르다. 도 4를 참조하면, 기준 백-엔드 단(210B)으로부터의 기준 출력 전압(VREF)은 또한 코어 백-엔드 단(220B)의 제 1 증폭기 NMOSFET(MCN1)의 게이트에 연결된다. 추가로, 제 1 증폭기 NMOSFET(MCN1)의 게이트와 드레인은 서로 연결되지 않는다.
대신에, 도 4에서 제 1 증폭기 NMOSFET(MCN1)와 제 2 증폭기 PMOSFET(MCP2)의 드레인은 코어 출력 전압(VCORE)을 발생시키는 노드에서 서로 연결된다. 이러한 노드는 비교기(230)의 음의 입력에 연결된다. 도 2의 감지 증폭기와 유사하게, 도 4의 감지 증폭기(200B)는 비교기(230)의 출력에서 출력 신호(OUT)를 발생시키며, 그 논리적 상태는 코어 셀(218) 내에 저장된 비트 데이터를 표시한다.
추가로 도 4를 참조하면, 코어 프런트-엔드 단(216)은 전압 조절 트랜지스터(MCP1)와 직렬로 연결된 어떠한 저항기를 가지지 않는다. 따라서, 코어 비트 전압(CCBIT)은 높은 파워 서플라이 전압(VCC) 가까이에서 상대적으로 높을 수 있고, 전 압 조절 트랜지스터(MCP1)는 여전히 포화 상태에서 동작한다. 추가로, 코어 출력 전압(VCORE)은 코어 셀(218)에 직접 연결되지 않은 후속 백-엔드 단(220)에서 발생된다. 따라서, 코어 출력 전압(VCORE)은 코어 비트 전압(VCBIT)으로부터 제한되지 않아, 코어 출력 전압(VCORE)은 더 높은 전압 스윙을 가지며, MOSFET들(MCP1 및 MCN1)은 여전히 포화 상태에서 동작한다. 이런 더 높은 전압 스윙으로 인해 감지 증폭기(200B)의 감도가 유리하게 향상된다.
도 5는 본 발명의 또 다른 실시예에 따른 감지 증폭기(200C)의 회로도를 도시한다. 도 4와 도 5에서 동일한 참조 번호를 갖는 소자들은 유사한 구조와 기능을 갖는 소자들을 나타낸다. 따라서, 기준 프런트-엔드 단(206)과 코어 프런트-엔드 단(216) 그리고 기준 피드-백 조절기(212)와 코어 피드-백 조절기(222)는 도 4와 도 5에서 실질적으로 유사하다.
그러나, 도 5의 기준 백-엔드 단(210C) 및 코어 백-엔드 단(220C)은 도 4의 기준 백-엔드 단(210B) 및 코어 백-엔드 단(220B)과 다르다. 도 4와 도 5를 참조하면, 도 5의 감지 증폭기(200C)에서, 기준 노이즈 내력(immunity) 저항기(RNR)가 제 1 기준 NMOSFER(MRN1)의 소스와 그라운드 노드(223) 사이에 연결된다. 추가로 도 5의 감지 증폭기(200C)에서, 증폭기 노이즈 내력 저항기(RNC)가 제 1 증폭기 NMOSFET(MCN1)의 소스와 그라운드 노드(223) 사이에 연결된다.
이러한 저항기들(RNR 및 RNC)을 포함함으로써, 그라운드 노드(223)에서의 노이즈 또는 NMOSFET들(MRN1 및 MCN1) 사이의 부정합으로 인해 발생되는, △I 노이즈 또는 부정합 성분 △I'를 억제하는데 유리하다. 예를 들어, 그라운드 노드(223)에서의 노이즈가 결과적으로 그라운드 노드(223)에서 20 밀리-볼트의 전압 바운스(bounce)를 일으킨다고 가정하자. 추가로, NMOSFET들(MRN1 및 MCN1) 각각의 상호컨덕턴스 gml이 약 1 밀리-암페어/볼트라고 가정하자. 이러한 경우에, 이런 전압 바운스로부터의 노이즈 성분 △i'는 도 4의 감지 증폭기(200B)에서 다음과 같다.
△i' = gml × 20 밀리-볼트 = 20 ㎂
이와 대조적으로, 도 5의 감지 증폭기(200C) 내의 그라운드 노드(223)에서 동일한 전압 바운스에 대해, 노이즈 성분 △i'는 다음과 같이 저항기(RNR 및 RNC)로부터 감소된다.
△i' 
20 밀리-볼트/15 킬로-오옴 = 1.3 ㎂
여기서, 저항기들(RNR과 RNC) 각각은 예를 들어 도 5에서 15 킬로-오옴의 저항값을 갖는다. 따라서, 이러한 저항기들(RNR 및 RNC)은 도 5에서 △i에 관한 노이즈의 영향을 감소시킨다. 도 5의 감지 증폭기(200C)는 또한 그라운드 노드(223)가 낮은 공급 전압 소스(VSS) 이도록 구현될 수도 있다. 이러한 경우에, 도 5에서 저항기들(RNR 및 RNC)은 낮은 공급 전압 소스(VSS)에서 노이즈의 영향을 감소시킨다.
마찬가지로, NMOSFET들(MRN1 및 MCN1)은 프로세싱 변동(processing variations)로 인해 부정합될 수 있어, 임계 전압에서의 차이값(△Vth)(예를 들어 20 밀리-볼트일 수 있는 있음)을 가질 수 있다. 부정합 성분 △i'는 전압 바운스에 대해 상기 설명된 바와 유사하다. 따라서, 저항기들(RNR 및 RNC)은 도 5에서의 △i에 관한 이러한 MOSFET 부정합의 영향을 감소시킨다. 만약 그렇지 않으면, 도 5의 감지 증폭기(200C)는 도 4의 감지 증폭기(200B)와 유사하게 동작한다.
도 6은 본 발명의 또 다른 실시예에 따른 감지 증폭기(300)의 회로도를 도시한다. 도 2와 도 6에서 동일한 참조 번호를 갖는 소자들은 유사한 구조와 기능을 갖는 소자들을 나타낸다. 따라서, 기준 피드-백 조절기(212)와 코어 피드-백 조절기(222)는 도 2와 도 6에서 실질적으로 유사하다.
그러나, 도 6의 감지 증폭기(300)는 프런트-엔드 단과 백-엔드 단으로 구현되지 않았다. 오히려, 도 6을 참조하면, 기준 전압 발생기(202)는 기준 셀(208)을 통과하는 기준 전류(IR)를 총체적으로 전도시키기 위해 복수의 기준 PMOSFET들(MRP1 및 MRP2)을 포함한다. 따라서, 기준 PMOSFET들(MRPl 및 MRP2)을 통과하는 전류의 합은 기준 셀(208)을 통과하는 기준 전류(IR)이다. 기준 피드-백 조절기(212)는 기준 PMOSFET들(MRP1 및 MRP2)의 게이트와 기준 셀(208) 사이에 연결되어 기준 비트 전압(VRBIT)을 안정화시킨다.
추가적으로 도 6을 참조하면, 코어 출력 전압 발생기(204)는 코어 셀(218)을 통과하는 코어 전류(IR+△i)를 총체적으로 전도시키기 위해 복수의 증폭기 PMOSFET들(MCP1 및 MCP2)을 포함한다. 따라서, 증폭기 PMOSFET들(MCPl 및 MCP2)을 통과하는 전류의 합은 코어 셀(218)을 통과하는 코어 전류(IR+△i)이다.
더욱이, 기준 PMOSFET들(MRP1 및 MRP2)의 게이트는 서로 연결되어, 비교기(230)의 양의 입력에 인가되고 아울러 제 2 증폭기 PMOSFET(MCP2)의 게이트에 인가되는 기준 전압(VREF)을 발생시킨다. 제 1 증폭기 PMOSFET(MCP1)는, 비교기(230)의 음의 입력에 인가된 코어 출력 전압(VCORE)을 발생시키는 게이트를 갖는 복수의 증폭기 PMOSFET들(MCP1 및 MCP2) 중 선택된 하나이다. 코어 피드-백 조절기(222)는 제 1 증폭기 PMOSFET(MCP1)의 게이트와 코어 셀(218) 사이에 연결되어 코어 비트 전압(VCBIT)을 안정화시킨다.
본 발명의 예시적 실시예에서, 도 6의 제 1 기준 PMOSFET(MRP1)와 제 1 증폭기 PMOSFET(MCP1)의 W/L 비율은 기준 출력 전압(VREF)과 코어 출력 전압(VCORE)의 더 높은 전압 스윙을 위해 최소화된다. MOSFET를 통과하는 전류 전도성에 대한 방정식은 다음과 같다.
I = k(W/L)(VGS - Vth)2
여기서 k는 상수, W/L은 MOSFET의 폭 대 길이 비율, VGS는 MOSFET의 소스에 대한 게이트 전압, 그리고 Vth는 MOSFET의 임계 전압이다. 제 1 증폭기 PMOSFET(MCP1)의 W/L이 최소화되는 경우, 제 1 증폭기 PMOSFET(MCP1)의 VGS는 코어 셀(218)을 통과하는 코어 전류(IR+△i)의 변동으로 인해 매우 크게 변한다. 제 1 증폭기 PMOSFET(MCP1)의 VGS의 이러한 더 높은 변동으로 인해 결과적으로 감지 증폭 기(300)에 대해 코어 출력 전압(VCORE)의 더 높은 전압 스윙이 일어난다. 이러한 더 높은 전압 스윙으로 인해 감지 증폭기(300)의 감도가 유리하게 향상된다.
도 6의 감지 증폭기(300)에서,
△V = VREF - VCORE; 그리고
△V = △i/gml
여기서 gml은 제 1 기준 PMOSFET(MRP1)와 제 1 증폭기 PMOSFET(MCP1) 각각의 상호컨덕턴스이다.
도 2의 감지 증폭기(200)와 마찬가지로, 도 6의 감지 증폭기(300)는 또한 비교기(230)의 출력에서 출력 신호(OUT)를 발생시키고, 그 논리적 상태는 코어 셀(218) 내에 저장된 비트 데이터를 표시한다. 추가로 도 6을 참조하면, 복수의 증폭기 PMOSFET들(MCP1 및 MCP2)은 직렬로 연결된 어떠한 저항기들을 가지지 않아, 코어 비트 전압(VCBIT)은 높은 파워 공급 전압(VCC) 가까이에서 상대적으로 높을 수 있으며, 복수의 트랜지스터들(MCP1 및 MCP2)은 여전히 포화 상태에서 동작한다.
상기 설명된 것은 단지 예시적인 것이며, 본 발명을 한정하려는 의도는 아니다. 예를 들어, 본 발명은 메모리 디바이스의 코어 셀(218)을 통과하는 전류 레벨을 감지하도록 설명되었다. 그러나, 코어 셀(218)이 다른 어떤 타입의 전류 전도 디바이스인 경우, 본 발명은 또한 그 전류 레벨을 감지하기 위해 사용될 수도 있다. 따라서, 본 명세서에서 사용된 용어 "코어 전류", "코어 출력 전압 발생기", " 코어 프런트-엔드 단", "코어 백-엔드 단", "코어 피드-백 조절기', 및 "코어 출력 전압"은 어떤 타입의 전류 전도 디바이스를 통과하는 전류 레벨을 감지하기 위해 일반화된 것이며, 메모리 디바이스의 코어 셀(218)은 단지 하나의 예이다.
추가로, 본 발명은 본 명세서에서 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 및 도 8의 예시적 회로 내의 트랜지스터들의 특정 연결에 대해 설명되었다. 그러나 본 발명은 이 트랜지스터들의 드레인, 소스, 및 게이트의 특정 연결에서의 많은 변형으로도 구현될 수 있다. 더욱이, 본 명세서에서의 어떤 치수 또는 파라미터는 단지 예시적인것이다. 본 발명은 단지 다음의 특허청구범위 및 그 균등물 내에서 정의되는 바와 같이 한정된다.
Claims (10)
- 기준 출력 전압을 발생시키는 기준 전압 발생기(202)와; 그리고코어 출력 전압을 발생시키는 코어 출력 전압 발생기(204)를 포함하여 구성되며,상기 코어 출력 전압 발생기는:전류 전도 디바이스(218)에 연결되어 상기 전류 전도 디바이스를 통과하는 전류를 코어 비트 전압으로 변환하는 코어 프런트-엔드 단(216)과; 그리고상기 코어 프런트-엔드 단에 연결되어 상기 코어 비트 전압을 상기 코어 비트 전압으로부터 더 높은 전압 스윙을 갖는 상기 코어 출력 전압으로 변환하는 코어 백-엔드 단(220, 220A, 220B, 220C)을 포함하는 것을 특징으로 하는 감지 증폭기.
- 제 1 항에 있어서,상기 기준 출력 전압을 상기 코어 출력 전압과 비교함으로써 출력 신호를 발생시키는 비교기(230)를 더 포함하는 것을 특징으로 하는 감지 증폭기.
- 제 1 항에 있어서,상기 코어 프런트-엔드 단(216)은:상기 코어 비트 전압이 발생되는 노드에서 상기 전류 전도 디바이스에 연결 되는 드레인과, 파워 서플라이에 연결되는 소스를 가진 증폭기 조절 트랜지스터(MCP1)와; 그리고상기 증폭기 조절 트랜지스터의 상기 드레인 및 게이트에 연결되어 상기 코어 비트 전압을 유지시키는 코어 피드-백 조절기(222)를 포함하는 것을 특징으로 하는 감지 증폭기.
- 제 3 항에 있어서,상기 코어 백-엔드 단(220)은:상기 증폭기 조절 트랜지스터의 상기 게이트에 연결되는 게이트와, 상기 파워 서플라이에 연결되는 소스를 갖는 제 1 증폭기 트랜지스터(MCP2)와; 그리고상기 제 1 증폭기 트랜지스터의 상기 드레인에 연결되는 드레인과, 상기 코어 출력 전압이 발생되는 출력 노드에서 서로 연결되는 상기 드레인 및 게이트를 갖는 제 2 증폭기 트랜지스터(MCN1)을 포함하는 것을 특징으로 하는 감지 증폭기.
- 제 3 항에 있어서,상기 코어 백-엔드 단(220A)은:상기 증폭기 조절 트랜지스터의 상기 게이트에 연결되는 게이트와, 상기 파워 서플라이에 연결되는 소스를 갖는 제 1 증폭기 트랜지스터(MCP2)와; 그리고상기 제 1 증폭기 트랜지스터의 드레인과 그라운드 노드 사이에 연결되는 증폭기 바이어스 저항기(RBC)를 포함하는 것을 특징으로 하는 감지 증폭기.
- 제 3 항에 있어서,상기 코어 백-엔드 단(220B)은:상기 증폭기 조절 트랜지스터의 상기 게이트에 연결되는 게이트와, 상기 파워 서플라이에 연결되는 소스를 갖는 제 1 증폭기 트랜지스터(MCP2)와; 그리고상기 기준 출력 전압이 인가되는 게이트와, 그라운드 노드에 연결되는 소스와, 그리고 상기 코어 출력 전압이 발생되는 출력 노드에서 상기 제 1 증폭기 트랜지스터의 드레인에 연결되는 드레인을 갖는 제 2 증폭기 트랜지스터(MCN1)를 포함하는 것을 특징으로 하는 감지 증폭기.
- 제 3 항에 있어서,상기 코어 백-엔드 단(220C)은:상기 증폭기 조절 트랜지스터의 상기 게이트에 연결되는 게이트와, 상기 파워 서플라이에 연결되는 소스를 갖는 제 1 증폭기 트랜지스터(MCP2)와; 그리고상기 기준 출력 전압이 인가된 게이트와, 증폭기 노이즈 내력 저항기(RNC)를 통해 그라운드 노드에 연결되는 소스와, 그리고 상기 코어 출력 전압이 발생되는 출력 노드에서 상기 제 1 증폭기 트랜지스터의 드레인에 연결되는 드레인을 갖는 제 2 증폭기 트랜지스터(MCN1)를 포함하는 것을 특징으로 하는 감지 증폭기.
- 기준 출력 전압을 발생시키는 기준 전압 발생기(202)와; 그리고코어 출력 전압을 발생시키는 코어 출력 전압 발생기(204)를 포함하여 구성되며,상기 코어 출력 전압 발생기는:복수의 증폭기 트랜지스터들(MCP1, MCP2)을 포함하고, 상기 복수의 증폭기 트랜지스터들(MCP1, MCP2) 각각은 전류 전도 디바이스(218)를 통과하는 코어 전류의 일부를 전도시키고;여기서 상기 증폭기 트랜지스터들 중 선택된 하나의 증폭기 트랜지스터의 게이트에는 상기 코어 출력 전압이 발생되는 것을 특징으로 하는 감지 증폭기(300).
- 제 8 항에 있어서,상기 선택된 증폭기 트랜지스터의 폭 대 길이(W/L) 비율이 최소화되는 것을 특징으로 하는 감지 증폭기.
- 제 8 항에 있어서,상기 증폭기 트랜지스터들의 드레인들은 코어 비트 전압이 발생되는 비트 노드에서 서로 연결되고, 그리고 상기 증폭기 트랜지스터들이 소소들은 파워 서플라이에 연결되는 것을 특징으로 하는 감지 증폭기.
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