JP2020501474A - 電圧クランプ回路 - Google Patents
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Abstract
Description
Claims (20)
- 電圧クランプ回路であって、
コンパレータループ回路を含み、
前記コンパレータループ回路が、
入力ノードにおいて提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータと、
電圧レール及び前記入力ノードを相互接続するトランジスタネットワークと、
を含み、
前記コンパレータが、前記入力電圧が対応するクランピング電圧を超えることに応答して、前記入力電圧を前記クランピング電圧にほぼ等しくなるように設定するために前記トランジスタネットワークをアクティベートするように構成される、
電圧クランプ回路。 - 請求項1に記載の電圧クランプ回路であって、少なくとも一つの前記コンパレータの各々が、トランジスタの自己バイアス共通・ゲート配置として構成される、電圧クランプ回路。
- 請求項1に記載の電圧クランプ回路であって、
前記コンパレータが、
前記コンパレータの前記出力に対応する共通結合制御端子を含むトランジスタの第1の対であって、トランジスタの前記第1の対の一方が、前記入力ノードに結合される端子を含み、トランジスタの前記第1の対の他方が、前記クランピング電圧に結合される端子を含む、トランジスタの前記第1の対、及び
静的電流源により制御される電流ミラーとして配されるトランジスタの第2の対であって、前記第2の対のトランジスタの各々が、前記電圧レールに結合される第1の端子と、トランジスタの前記第1の対の各々の第2のそれぞれの端子に結合される第2の端子とを含む、前記第2の対のトランジスタ、
を含む、
電圧クランプ回路。 - 請求項1に記載の電圧クランプ回路であって、
前記トランジスタネットワークが、
前記コンパレータの前記出力によりアクティベートされる第1のトランジスタ、
前記入力ノード及び前記電圧レールを相互接続し、前記第1のトランジスタにより制御される第2のトランジスタ、
を含む、
電圧クランプ回路。 - 請求項4に記載の電圧クランプ回路であって、前記トランジスタネットワークが、前記電圧レール及び前記第1のトランジスタに結合される第3のトランジスタを含み、前記第3のトランジスタが、前記第2のトランジスタを制御するため前記第1のトランジスタと協働するように第1のバイアス電圧を介して制御される、電圧クランプ回路。
- 請求項1に記載の電圧クランプ回路であって、前記クランピング電圧がプログラム可能であり、前記コンパレータループ回路が、前記入力電圧を前記クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記クランピング電圧を超えることに応答して、前記入力ノードを前記電圧レールに結合するように構成される、電圧クランプ回路。
- 請求項1に記載の電圧クランプ回路であって、更に、前記電圧レールと前記コンパレータループ回路との間に結合される電圧生成器を含み、前記電圧生成器が、前記クランピング電圧を生成するように構成され、
前記コンパレータループ回路が、前記コンパレータが、前記入力電圧を前記クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記クランピング電圧を超えることを検出することに基づいて、前記入力ノードを前記電圧生成器の前記クランピング電圧に結合するように構成される、
電圧クランプ回路。 - 請求項1に記載の電圧クランプ回路であって、前記クランピング電圧が、低クランピング電圧及び高クランピング電圧を含み、
前記コンパレータループ回路が、
第1のコンパレータループ回路、及び
第2のコンパレータループ回路、
を含み、
前記第1のコンパレータループ回路が、
前記入力電圧を前記低クランピング電圧と比較し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記第1のコンパレータの出力をアサートするように構成される第1のコンパレータと、
前記入力ノード及び前記高電圧レールを相互接続し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して、前記入力電圧を前記低クランピング電圧にほぼ等しくなるよう設定するため、前記第1のコンパレータが前記第1のトランジスタネットワークをアクティベートするように構成される第1のトランジスタネットワークと、
を含み、
前記第2のコンパレータループ回路が、
前記入力電圧を前記高クランピング電圧と比較し、前記入力電圧が前記高クランピング電圧より大きく増大することに応答して前記第2のコンパレータの出力をアサートするように構成される第2のコンパレータと、
前記入力ノード及び前記低電圧レールを相互接続し、前記入力電圧が前記低クランピング電圧より大きく増大することに応答して、前記入力電圧が前記高クランピング電圧にほぼ等しくなるように設定するため、前記第1のコンパレータが前記第1のトランジスタネットワークをアクティベートするように構成される第2のトランジスタネットワークと、
を含む、
電圧クランプ回路。 - 請求項1の前記電圧クランプ回路を含むアナログデジタルコンバータ(ADC)システムであって、前記ADCシステムが更に、
アナログ電圧入力と前記入力ノードとの間に接続される入力抵抗器であって、前記入力電圧が、前記アナログ電圧入力において提供されるアナログ電圧に基づいて前記入力ノードにおいて生成される、前記入力抵抗器、及び
前記入力ノードに結合され、前記入力電圧に基づいてデジタル信号を生成するように構成されるADC、
を含む、電圧クランプ回路。 - 電圧クランプ回路であって、
入力電圧を低クランピング電圧と比較するように、及び、前記入力電圧を前記低クランピング電圧にほぼ等しくなるように設定するために、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して第1のトランジスタネットワークをアクティベートするために出力をアサートするように構成される第1のコンパレータを含む第1のコンパレータループ回路、及び
前記入力電圧を高クランピング電圧と比較するように、及び、前記入力電圧を前記高クランピング電圧にほぼ等しくなるように設定するために、前記入力電圧が前記低クランピング電圧より大きく増大することに応答してをアクティベートするために第2のトランジスタネットワーク出力をアサートするように構成される第2のコンパレータを含む第2のコンパレータループ回路、
を含む、電圧クランプ回路。 - 請求項10に記載の電圧クランプ回路であって、前記第1のコンパレータ及び前記第2のコンパレータの各々が、トランジスタの自己バイアス共通・ゲート配置として構成される、電圧クランプ回路。
- 請求項10に記載の電圧クランプ回路であって、
前記第1のトランジスタネットワークが第1のトランジスタ配置を含み、前記第1のトランジスタ配置が、前記第1のコンパレータによりアクティベートされ、前記入力ノード及び高電圧レールを相互接続する第2のトランジスタを制御するように構成され、
前記第2のトランジスタネットワークが第3のトランジスタを含み、前記第3のトランジスタが、前記第2のコンパレータによりアクティベートされ、前記入力ノード及び低電圧レールを相互接続する第4のトランジスタを制御するように構成される、
電圧クランプ回路。 - 請求項12に記載の電圧クランプ回路であって、
前記第2のトランジスタが更に、前記高電圧レールに結合されて第1のバイアス電圧を介して制御される、第5のトランジスタにより制御され、
前記第4のトランジスタが更に、前記低電圧レールに結合されて第2のバイアス電圧を介して制御される、第6のトランジスタにより制御される、
電圧クランプ回路。 - 請求項10に記載の電圧クランプ回路であって、
前記高及び低クランピング電圧の各々がプログラム可能であり、
前記第1のコンパレータループ回路が、前記入力電圧を前記低クランピング電圧にほぼ等しくなるように設定するため、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記入力ノードを高電圧レールに結合するように構成され、
前記第2のコンパレータループ回路が、前記入力電圧を前記高クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記低クランピング電圧より大きく増大することに応答して前記入力ノードを低電圧レールに結合するように構成される、
電圧クランプ回路。 - 請求項10に記載の電圧クランプ回路であって、更に、
低電圧レールに結合され、前記低クランピング電圧を生成するように構成される第1の電圧生成器、及び
高電圧レールに結合され、前記高クランピング電圧を生成するように構成される第2の電圧生成器、
を含み、
前記第1のコンパレータループ回路が、前記入力電圧を前記低クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記入力ノードを前記第2の電圧生成器に結合するように構成され、
前記第2のコンパレータループ回路が、前記入力電圧を前記高クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記低クランピング電圧より大きく増大することに応答して前記入力ノードを前記第1の電圧生成器に結合するように構成される、
電圧クランプ回路。 - 請求項11に記載の前記電圧クランプ回路を含むアナログデジタルコンバータ(ADC)システムであって、前記ADCシステムが更に、
アナログ電圧入力及び前記入力ノードを相互接続する入力抵抗器であって、前記入力電圧が、前記アナログ電圧入力において提供されるアナログ電圧に基づいて生成される、前記入力抵抗器、及び
前記入力ノードに結合され、前記入力電圧に基づいてデジタル信号を生成するように構成されるADC、
を含む、ADCシステム。 - アナログデジタルコンバータ(ADC)回路システムであって、
アナログ電圧入力とADC入力ノードとの間に接続される入力抵抗器、
前記ADC入力ノードに結合され、コンパレータループ回路を含む電圧クランプ回路であって、前記コンパレータループ回路が、
入力ノードにおいて提供される入力電圧をクランピング電圧と比較するように構成されるコンパレータと、
電圧レール及び前記入力ノードを相互接続するトランジスタネットワークであって、前記コンパレータが、前記入力電圧が対応するクランピング電圧を超えることに応答して、前記入力電圧を前記クランピング電圧にほぼ等しくなるように設定するために前記トランジスタネットワークをアクティベートするように構成される、前記トランジスタネットワークと、
を含む、前記コンパレータループ回路、及び
前記ADC入力ノードに結合され、前記入力電圧に基づいてデジタル信号を生成するように構成されるADC、
を含む、ADC回路システム。 - 請求項17に記載のADC回路システムであって、前記トランジスタネットワークが第1のトランジスタを含み、前記第1のトランジスタが、前記コンパレータによりアクティベートされ、前記入力ノード及び前記電圧レールを相互接続する第2のトランジスタを制御するように構成される、ADC回路システム。
- 請求項17に記載のADC回路システムであって、
前記電圧レールに結合され、前記クランピング電圧を生成するように構成される電圧生成器を更に含み、
前記コンパレータループ回路が、前記入力電圧を前記クランピング電圧にほぼ等しくなるよう設定するため、前記入力電圧が前記クランピング電圧を超えることに応答して前記入力ノードを前記電圧生成器に結合するように構成される、
ADC回路システム。 - 請求項17に記載のADC回路システムであって、
前記クランピング電圧が、低クランピング電圧及び高クランピング電圧を含み、
前記コンパレータループ回路が、第1のコンパレータループ回路、及び第2のコンパレータループ回路を含み、
前記第1のコンパレータループ回路が、
前記入力電圧を前記低クランピング電圧と比較し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して前記第1のコンパレータの出力をアサートするように構成される、第1のコンパレータと、
前記入力ノード及び前記高電圧レールを相互接続し、前記入力電圧が前記低クランピング電圧より小さく低減することに応答して、前記入力電圧を前記低クランピング電圧にほぼ等しくなるよう設定するため前記第1のコンパレータが前記第1のトランジスタネットワークをアクティベートするように構成される、第1のトランジスタネットワークと、
を含み、
前記第2のコンパレータループ回路が、
前記入力電圧を前記高クランピング電圧と比較し、前記入力電圧が前記高クランピング電圧より大きく増大することに応答して前記第2のコンパレータの出力をアサートするように構成される、第2のコンパレータと、
前記入力ノード及び前記低電圧レールを相互接続し、前記入力電圧が前記高クランピング電圧より大きく増大することに応答して、前記入力電圧が前記高クランピング電圧にほぼ等しくなるように設定するため前記第1のコンパレータが前記第1のトランジスタネットワークをアクティベートするように構成される、第2のトランジスタネットワークと、
を含む、
ADC回路システム。
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