DE112005003277B4

DE112005003277B4 - Leseverstärker mit großem Spannungshub

Info

Publication number: DE112005003277B4
Application number: DE112005003277.9T
Authority: DE
Inventors: Takao Akaogi; Sameer Wadhwa; Michael Achter; Bhimachar Venkatesh
Original assignee: Spansion LLC
Current assignee: Infineon Technologies LLC
Priority date: 2004-12-28
Filing date: 2005-12-20
Publication date: 2014-10-30
Anticipated expiration: 2025-12-21
Also published as: JP4601672B2; CN102394096B; TW200631308A; CN101088126A; US7498849B2; KR20070086720A; US20060139062A1; WO2006071684A2; CN101088126B; CN102394096A; US7312641B2; WO2006071684A3; DE112005003277T5; TWI387200B; GB2436264A; GB0713428D0; US20080068046A1; JP2008525936A

Abstract

Leseverstärker mit:
einem Referenzspannungsgenerator (202) zum Erzeugen einer Referenzausgangsspannung; und
einem Coreausgangsspannungsgenerator (204) zum Erzeugen einer Coreausgangsspannung (V_CORE), wobei der Coreausgangsspannungsgenerator umfasst:
eine eingangsseitige Corestufe (216), die mit einem stromführenden Element (218) zum Umwandeln eines Stromes durch das stromführende Element in eine Corebitspannung verbunden ist; und
eine ausgangsseitige Corestufe (220), die mit der eingangsseitigen Corestufe zum Umwandeln der Corebitspannung zu der Coreausgangsspannung mit einem größeren Spannungshub relativ zu der Corebitspannung verbunden ist, wobei die eingangsseitige Corestufe (216) umfasst:
einen Verstärkerregeltransistor (MCP1) mit einem Drain, das mit dem stromführenden Element an einem Knoten verbunden ist, an dem die Corebitspannung erzeugt wird, und mit einem Source, das mit einer Versorgungsspannung gekoppelt ist; und wobei die ausgangsseitige Corestufe (220) umfasst:
einen ersten Verstärkertransistor (MCP2) mit einem Gate, das mit dem Gate des Verstärkerregeltransistors verbunden ist, und mit einem Source, das mit der Versorgungsspannung gekoppelt ist; und
einen zweiten Verstärkertransistor (MCN1) mit einem Drain, das mit dem Drain des ersten Verstärkertransistors gekoppelt ist, und mit einem Gate, das mit dem Drain zusammen mit einem Ausgangsknoten, an dem die Coreausgangsspannung erzeugt ist, verbunden ist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft im Allgemeinen Leseverstärker und betrifft insbesondere Leseverstärkerschaltungen mit großem Spannungshub bzw. mit großer Spannungsauslenkung für eine erhöhte Empfindlichkeit.
Hintergrund der Erfindung
Gemäß 1 wird ein Leseverstärker („sense amplifier”) 100 der bekannten Art verwendet, um die Bitdaten einer Corezelle 102, die typischerweise ein Teil eines Speicherbauelements ist, zu bestimmen. Der Strompegel (I_R + Δi) durch die Corezelle 102 ändert sich in Abhängigkeit der darin gespeicherten Bitdaten. Es wird eine Corebit-Spannung V_CBIT an dem Quellen- bzw. Source-Anschluss eines ersten NMOSFET (N-Kanalmetalloxidhalbleiter-Feldeffekttransistor) 104 der Corezelle 102 erzeugt.
Das Source des ersten NMOSFET 104 und die Corezelle 102 sind mit einem invertierenden bzw. negativen Eingang 108 eines ersten Differenzverstärkers 106 verbunden, der die Corebitspannung V_CBIT mit einer Regelreferenzspannung V_{REG_REF} vergleicht, die an einem positiven bzw. nicht-invertierenden Eingang 110 des ersten Differenzverstärkers 106 angelegt ist. Der Ausgang des ersten Differenzverstärkers 106 ist mit einem Gate des ersten NMOSFET 104 verbunden, um die Corebitspannung V_CBIT stabil zu halten.
Ein Senken- bzw. Drain-Anschluss des ersten NMOSFET 104 ist mit einer positiven Versorgungsspannung V_CC über einen ersten Widerstand 112 verbunden. Es wird eine Coreausgangsspannung V_CORE an dem Drain des ersten NMOSFET 104 erzeugt und an einem nicht invertierenden bzw. negativen Eingang eines Komparators 120 angelegt.
Der Leseverstärker 100 umfasst ferner einen zweiten NMOSFET 122, dessen Source mit einer Referenzzelle 124 verbunden ist. Es fließt ein Strom mit dem Pegel I_R durch die Referenzzelle 124, und eine Referenzbitspannung V_RBIT wird an dem Source des zweiten NMOSFET 122 aus der Referenzzelle 124 erzeugt.
Das Source des zweiten NMOSFET 122 und die Referenzzelle 124 sind mit einem invertierenden Eingang 126 eines zweiten Differenzverstärkers 128 verbunden, der die Referenzbitspannung V_RBIT mit der Regelreferenzspannung V_{REG_REF} vergleicht, die an einem nichtinvertierenden Eingang 130 des zweiten Differenzverstärkers 128 angelegt ist. Der Ausgang des zweiten Differenzverstärkers 130 ist mit einem Gate des zweiten NMOSFET 122 verbunden, um die Referenzbitspannung V_RBIT stabil zu halten.
Ein Drain des zweiten NMOSFET 122 ist mit einer positiven Versorgungsspannung V_CC über einen zweiten Widerstand 132 verbunden. Es wird eine Referenzausgangsspannung V_REF an dem Drain des zweiten NMOSFET 122 erzeugt und diese wird an einem nicht-invertierenden Eingang des Komparators 120 angelegt.
Der Ausgang des Komparators erzeugt ein Ausgangssignal Out, das in einem logisch hochpegeligen Zustand oder einem logisch tiefpegeligen Zustand in Abhängigkeit von der Coreausgangsspannung V_CORE im Vergleich zur Referenzausgangsspannung V_REF ist. Ein derartiger logisch hochpegeliger oder tiefpegeliger Zustand des Ausgangssignals Out kennzeichnet die in der Corezelle 102 gespeicherten Bitdaten.
Der Strom (I_R + Δi) durch die Corezelle besitzt eine Stromoffset-Komponente Δi in Bezug auf den Referenzstrom I_R durch die Referenzzelle 124, die in Abhängigkeit von den in der Corezelle 102 gespeicherten Bitdaten variiert. Diese variable Stromoffsetkomponente Δi bestimmt die Coreausgangsspannung V_CORE, die wiederum den logischen Zustand des Ausgangssignals Out bestimmt.
Nachteiligerweise besitzt die Coreausgangsspannung V_CORE in dem Leseverstärker 100 des Stands der Technik einen begrenzten Spannungshub, da die Corebitspannung V_CBIT relativ hoch ist und für einen korrekten Betrieb der Corezelle 102 sehr nahe bei der positiven Versorgungsspannung V_CC liegt. Wenn z. B. die positive Versorgungsspannung V_CC ungefähr 1,8 Volt beträgt, liegt die Corebitspannung V_CBIT bei ungefähr 1,5 Volt bei einem korrekten Betrieb der Corezelle 102. Ferner wird ein Spannungsabfall über dem ersten Widerstand 112 hervorgerufen. Somit besitzt für diese beispielhaften Spannungen die Coreausgangsspannung V_CORE einen Spannungshub von ungefähr 0,2 Volt bis ungefähr 0,3 Volt, um den ersten NMOSFET 104 in der Sättigung zu halten.
Ein derartig geringer Spannungshub der Coreausgangsspannung V_CORE führt nachteiligerweise zu einer geringen Empfindlichkeit des Leseverstärkers 100 gemäß dem Stand der Technik. Somit sind Leseverstärker mit einem größeren Spannungshub im Hinblick auf eine höhere Empfindlichkeit wünschenswert.
Ein Bauelement zum Lesen von Daten in einer Mehrbit-Speicherzelle unter Verwendung einer mehrschrittigen Stromquelle ist aus der US 6,069,821 A bekannt. Die EP 1 220 228 A1 beschreibt ein Verfahren zum Speichern von Daten in einen nichtflüchtigen Speicher.
Überblick über die Erfindung
Die Erfindung wird durch die Gegenstände der unabhängigen Patentansprüche angegeben.
Bevorzugte Ausgestaltungen sind in den Unteranspruchen definiert.
In einer Ausführungsform der vorliegenden Erfindung umfasst ein Leseverstärker einen Referenzspannungsgenerator zum Erzeugen einer Referenzausgangsspannung. Des weiteren umfasst der Leseverstärker einen Coreausgangsspannungsgenerator zum Erzeugen einer Coreausgangsspannung. Der Coreausgangsspannungsgenerator umfasst eine Coreeingangsstufe bzw. eine vordere Corestufe und eine Coreausgangsstufe bzw. eine hintere Corestufe. Die Coreeingangsstufe ist mit einem stromführenden Element verbunden, um einen Corestrom durch das stromführende Element in eine Corebitspannung umzuwandeln. Die Coreausgangsstufe ist mit der Coreeingangsstufe verbunden, um die Corebitspannung in die Coreausgangsspannung mit einem größeren Spannungshub im Vergleich zur Corebitspannung umzuwandeln.
Der Leseverstärker kann besonders vorteilhaft angewendet werden, wenn das stromführende Element eine Corezelle eines Speicherbauelements ist. Jedoch kann die vorliegende Erfindung auch zum Erfassen des Strompegels in einer beliebigen Art eines stromführenden Elements eingesetzt werden.
In einer weiteren Ausführungsform der vorliegenden Erfindung umfasst der Coreausgangsspannungsgenerator mehrere Verstärkertransistoren, wovon jeder einen Teil eines Corestromes durch das stromführende Element führt. Ein Gate eines ausgewählten Verstärkertransistors führt die erzeugte Coreausgangsspannung. Ein Breiten-Längen-(W/L)Verhältnis des ausgewählten Verstärkertransistors ist minimiert, so dass die Coreausgangsspannung einen großen Spannungshub aufweist.
Auf diese Weise besitzen derartige Leseverstärker einen großen Spannungshub und damit eine hohe Empfindlichkeit. Diese und weitere Eigenschaften und Vorteile der vorliegenden Erfindung können unter Bezugnahme auf die folgende detaillierte Beschreibung der Erfindung, die mit den beigefügten Zeichnungen repräsentiert wird, besser verstanden werden.
Kurze Beschreibung der Zeichnungen
1 zeigt einen Leseverstärker mit einem geringen Spannungshub gemäß dem Stand der Technik;
2 zeigt einen Leseverstärker mit einer eingangsseitigen Stufe und einer ausgangsseitigen Stufe für einen großen Spannungshub gemäß einer Ausführungsform der vorliegenden Erfindung;
3 zeigt eine Modifizierung des Leseverstärkers aus 2 unter Anwendung von Vorspannungswiderständen anstelle von Transistoren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
4 zeigt eine Variante des Leseverstärkers aus 2 mit einer alternativen Anschlussstruktur der Transistoren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
5 zeigt eine Variante des Leseverstärkers aus 4 mit hinzugefügten Source-Widerständen zum Reduzieren des Rauschens und der Fehlanpassung der Transistoren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
6 zeigt einen Leseverstärker mit einem Transistor mit geringerer Größe für einen großen Spannungshub gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
7 zeigt eine Variante des Leseverstärkers aus 2 zum Ankoppeln eines Referenzspannungsgenerators an mehrere Corespannungsgeneratoren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
8 zeigt eine Variante des Leseverstärkers aus 3 zum Ankoppeln eines Referenzspannungsgenerators an mehrere Corespannungsgeneratoren gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Die Figuren, auf die hierin Bezug genommen wird, sind im Hinblick auf eine klare Darstellung ausgelegt und sind nicht notwendigerweise maßstabsgetreu. Elemente mit den gleichen Bezugszeichen in den 1, 2, 3, 4, 5, 6, 7 und 8 bezeichnen die Elemente, die eine ähnliche Struktur und Funktion besitzen.
Detaillierte Beschreibung
2 zeigt ein Schaltbild eines Leseverstärkers 200 mit einem großen Spannungshub gemäß einer Ausführungsform der vorliegenden Erfindung. Der Leseverstärker 200 umfasst einen Referenzspannungsgenerator 202 zum Erzeugen einer Referenzausgangsspannung V_REF, und umfasst ferner einen Coreausgangsspannungsgenerator 204 zum Erzeugen einer Coreausgangsspannung V_CORE.
Der Referenzspannungsgenerator 202 enthält eine Referenzeingangsstufe 206, die aus einem Referenzregeltransistor MRP1 aufgebaut ist, der mit einer Referenzzelle 208 gekoppelt ist, in der ein Referenzstrom I_R fließt. Eine Referenzbitspannung V_RBIT wird an einen Knoten zur Ankopplung eines Drains des ersten Referenz-PMOSFET (P-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistor) MRP1 und der Referenzzelle 208 erzeugt. Ein Source des ersten Referenz-PMOSFET MRP1 ist mit einer positiven Versorgungsspannung V_CC verbunden.
Der Referenzspannungsgenerator 202 umfasst ferner eine Referenzausgangsstufe 210, die mit der Referenzeingangsstufe 206 gekoppelt ist. Die Referenzausgangsstufe 210 ist aus einem zweiten Referenz-PMOSFET MRP2 und einem erste Referenz-NMOSFET (N-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistor) MRN1 aufgebaut. Der zweite Referenz-PMOSFET MRP2 hat ein Gate, das mit dem Gate des ersten Referenz-PMOSFET MRP1 gekoppelt ist, und besitzt ferner ein Source, das mit der positiven Versorgungsspannung V_CC verbunden ist. Ein Drain des zweiten Referenz-PMOSFET MRP2 ist mit einem Drain des ersten Referenz-NMOSFET MRN1 an einen Knoten zur Erzeugung der Referenzausgangsspannung V_REF verbunden.
Ein Gate und das Drain des ersten Referenz-NMOSFET MRN1 sind miteinander verbunden, und ein Source des ersten Referenz-NMOSFET MRN1 ist mit einer tiefen Versorgungsspannung, etwa einem Masseknoten verbunden. Der erste und der zweite Referenz-PMOSFET MRP1 und MRP2 und der erste Referenz-NMOSFET MRN1 sind so gestaltet, dass der Referenzstrom I_R in ihnen geführt wird.
Das Gate und das Drain des ersten Referenz-PMOSFET MRP1 sind mit einem Referenzrückkopplungsregel 212 verbunden, der die Referenzbitspannung V_RBIT stabilisiert. In der in 2 gezeigten beispielhaften Ausführungsform ist der Referenzrückkopplungsregler 212 ein Differenzverstärker mit einem zweiten, einem dritten, und einem vierten Referenz-NMOSFET MRN2, MRN3 und MRN4, und einem dritten und einem vierten Referenz-PMOSFET MRP3 und MRP4.
Die Source-Anschlüsse des dritten und des vierten Referenz-PMOSFET MRP3 und MRP4 sind mit der positiven Versorgungsspannung V_CC verbunden, und die Gates des dritten und des vierten Referenz-PMOSFETS sind mit einem Drain des zweiten Referenz-NMOSFET MRN2 verbunden, und ein Drain des vierten Referenz-PMOSFET MRP4 ist mit einem Drain des dritten Referenz-NMOSFET MRN3 verbunden. Das Gate und das Drain des vierten Referenz-PMOSFET MRP4 sind miteinander verbunden.
Die Drain-Anschlüsse des dritten Referenz-PMOSFET MRP3 und des zweiten Referenz-NMOSFET MRN2 sind mit dem Gate des ersten und des zweiten Referenz-PMOSFET MRP1 und MRP2 verbunden. An einem Gate des zweiten Referenz-NMOSFET MRN2 liegt eine Regelreferenzspannung VREG_REF an. Ein Gate des dritten Referenz-NMOSFET MRN3 ist mit der Referenzzelle 208 verbunden, so dass die Referenzbitspannung V_RBIT daran anliegt. Die Source-Anschlüsse des zweiten und des dritten Referenz-NMOSFET MRN2 und MRN3 sind zusammen mit dem Drain des vierten Referenz-NMOSFET MRN4 verbunden.
Am Gate des vierten Referenzreferenz-NMOSFET MRN4 liegt eine Vorspannung V_BIAS an, und das Source des vierten Referenz-NMOSFET MRN4 ist mit einer niedrigen Versorgungsspannung, etwa dem Masseknoten verbunden. Die Vorspannung V_BIAS am Gate des vierten Referenz-NMOSFET MRN4 legt den Voreinstellungsstrom durch die Referenz-MOSFETS MRP3, MRP4, MRN2 und MRN3 des Differenzverstärkers 212 fest. Des weiteren dient der Differenzverstärker 212 dazu, die Referenzbitspannung V_RBIT durch Rückkopplung zu stabilisieren.
Der Coreausgangsspannungsgenerator 204 enthält eine Coreeingangsstufe bzw. eine vordere Corestufe 216, die aus einem Verstärkerregeltransistor MCP1 aufgebaut ist, der mit einer Corezelle 218 verbunden ist, in der ein Corestrom I_R + Δi, in der ein Corestrom (I_R + Δi) fließt. Der Corestrom besitzt eine Coreabweichungskomponente Δi als Offset zu dem Referenzstrom I_R. Eine derartige Stromabweichungskomponente Δi hängt von den in der Corezelle 218 gespeicherten Bitdaten ab.
Die Corezelle 218 ist typischerweise ein Teil beispielsweise eines Speicherbauelements. Es wird eine Corebitspannung V_CBIT an dem Knoten, der zur Verbindung eines Drains des ersten Verstärker-PMOSFET MCP1 und der Corezelle 218 dient, erzeugt. Ein Source des ersten Verstärker-PMOSFET MCP1 ist mit einer positiven Versorgungsspannung V_CC verbunden.
Der Coreausgangsspannungsgenerator 204 umfasst ferner eine Coreausgangsstufe bzw. eine hintere Corestufe 220, die mit der eingangsseitigen Corestufe 216 verbunden ist. Die Coreausgangsstufe 220 ist aus einem zweiten Verstärker-PMOSFET MCP1 und einem ersten Verstärker-NMOSFET MCN1 aufgebaut. Der zweite Verstärker MCP2 weist ein Gate auf, das mit dem Gate des ersten Verstärker PMOSFET MCP1 verbunden ist, und weist ein Source auf, das mit der positiven Versorgungsspannung V_CC verbunden ist. Ein Drain des zweiten Verstärker-PMOSFET MCP2 ist mit einem Drain des ersten Verstärker-NMOSFET MCN1 und einem Knoten, der zum Erzeugen der Coreausgangsspannung V_CORE dient, verbunden.
Ein Gate und das Drain des ersten Verstärker-NMOSFET MCN1 sind miteinander verbunden, und das Source des ersten Verstärker NMOSFET MCN1 ist mit einer niedrigen Versorgungsspannung, etwa dem Masseknoten, verbunden. Der erste und der zweite Verstärker-MOSFET MCP1 und MCP2 und der erste Verstärker-NMOSFET MCN1 sind so angeschlossen, dass jeweils darin der Corestrom I_R + Δi darin fließt.
Das Gate und das Drain des ersten Verstärker-PMOSFET MCP1 sind mit einem Corerückkopplungsregler 222 verbunden, der die Corebitspannung V_CBIT stabilisiert. In der beispielhaften Ausführungsform der 2 ist der Corerückkopplungsregler 222 ein Differenzverstärker, der aus dem zweiten, dem dritten und dem vierten Verstärker-NMOSFET MCN2, MCN3 und MCN4 und dem dritten und dem vierten Verstärker-PMOSFET MCP3 und MCP4 aufgebaut ist.
Die Source-Anschlüsse des dritten und des vierten Verstärker-PMOSFET MCP3 und MCP4 sind mit der positiven Versorgungsspannung V_CC verbunden, und die Gates des dritten und des vierten Verstärker PMOSFET MCP3 und MCP4 sind miteinander verbunden. Das Drain des dritten Verstärker-PMOSFET MCP3 ist mit dem Drain des zweiten Verstärker-NMOSFET MCN2 verbunden, und ein Drain des vierten Verstärker-PMOSFET MCP4 ist mit einem Drain des dritten Verstärker-NMOSFET MCN3 verbunden. Das Gate und das Drain des vierten Verstärker-PMOSFET MCP4 sind miteinander verbunden.
Die Drainanschlüsse des dritten Verstärker-PMOSFET MCP3 und des zweiten Verstärker-NMOSFET MCN2 sind mit den Gates des ersten und des zweiten Verstärker-PMOSFET MCP1 und MCP2 verbunden. Ein Gate des zweiten Verstärker-NMOSFET MCN2 hat daran anliegend die Regelreferenzspannung VREG_REF. Ein Gate des dritten Verstärker-NMOSFET MCN3 ist mit der Corezelle 218 verbunden, so dass die Corebitspannung V_CBIT daran anliegt. Die Sourceanschlüsse des zweiten und des dritten Verstärker-NMOSFET MCN2 und MCN3 sind miteinander mit dem Drain des vierten Verstärker-NMOSFET MCN4 verbunden.
Das Gate des vierten Verstärker-NMOSFET MCN4 hat daran anliegend eine Vorspannung V_BIAS und das Source des vierten Verstärker-NMOSFET MCN4 ist mit einer tiefen Versorgungsspannung, etwa dem Masseknoten, verbunden. Die Vorspannung V_BIAS an dem Gate des vierten Verstärker-NMOSFET MCN4 legt den Voreinstellungsstrom durch die Core-MOSFETS MCP3, MCP4, MCN2 und MCN3 des Differenzverstärkers 222 fest. Ferner dient der Differenzverstärker 222 dazu, die Corebitspannung V_CBIT durch Rückkopplung zu stabilisieren.
Ferner umfasst der Leseverstärker 200 einen Komparator 230, der beispielsweise als Differenzverstärker eingerichtet ist. Der Komparator 230 besitzt einen positiven bzw. nichtinvertierenden Eingang, an dem die Referenzausgangsspannung V_REF angelegt wird, und weist einen negativen bzw. invertierenden Eingang auf, an dem die Coreausgangsspannung V_CORE angelegt wird. Der Komparator 230 erzeugt das Ausgangssignal Out durch Vergleichen der Coreausgangsspannung V_CORE mit der Referenzausgangsspannung V_REF. Der Logikzustand des Ausgangssignals Out kennzeichnet die in der Corezelle 218 gespeicherten Bitdaten.
In dieser Anordnung gemäß 2 ist zu beachten, dass die Coreeingangsstufe 218 keinen Widerstand in Reihe zu dem Spannungsregeltransistor MCP1 aufweist. Somit kann die Corebitspannung V_CBIT relativ nahe an der hohen Versorgungsspannung V_CC liegen, wobei der Spannungsregeltransistor MCP1 dennoch im Sättigungsbereich arbeitet. Ferner wird die Coreausgangsspannung V_CORE in der nachfolgenden Ausgangsstufe 220 erzeugt, die nicht direkt mit der Corezelle 218 verbunden ist. Somit ist die Coreausgangsspannung V_CORE nicht durch die Corebitspannung V_CBIT beschränkt, so dass die Coreausgangsspannung V_CORE einen höheren Spannungshub aufweist, wobei die MOSFETs MCP1 und MCN1 dennoch im Sättigungsbereich arbeiten. Ein derartiger größerer Spannungshub ist vorteilhaft für eine verbesserte Empfindlichkeit des Leseverstärkers 200.
In dem Leseverstärker 200 aus 2 gilt: ΔV = V_REF – V_CORE; und ΔV = Δi/g_ml, wobei g_ml die Transkonduktanz bzw. die Steilheit des ersten Referenz-NMOSFET und Verstärker-NMOSFETS MRN1 bzw. MCN1 ist.
Des weiteren besitzt der Leseverstärker 200 aus 2 ein großes Signal/Rauschen-Verhältnis für symmetrisches als auch asymmetrisches Rauschen auf der Versorgungsspannung in dem Referenzspannungsgenerator 202 und dem Coreausgangsspannungsgenerator 204. Ein symmetrisches Versorgungsspannungsrauschen bezeichnet ein Rauschen in der Leistungsversorgung, das im Wesentlichen in gleicher Weise in dem Referenzspannungsgenerator 202 und dem Coreausgangsspannungsgenerator 204 vorhanden ist. Eine nicht-symmetrisches Versorgungsspannungsrauschen bezeichnet ein Rauschen in der Versorgungsspannung, das in nicht gleicher Weise in dem Referenzspannungsgenerator 202 oder dem Coreausgangsspannungsgenerator 204 vorhanden ist.
Wenn in 2 ein symmetrisches oder nicht-symmetrisches Rauschen in der Versorgungsspannung V_CC des Referenzspannungsgenerators 202 vorhanden ist, tritt die Auswirkung dieses Rauschens an dem Source des zweiten Referenz-PMOSFET MRP2 auf. Ferner tritt eine ähnliche Wirkung des Rauschens an dem Gate des zweiten Referenz-PMOSFET MRP2 über den Referenzrückkopplungsregler 212 auf. Diese Auswirkungen an dem Source und dem Gate des zweiten Referenz-PMOSFET MRP2 löschen einander aus, so dass im Wesentlichen keine Wirkung auf die Referenzausgangsspannung V_REF auftritt.
Wenn ein symmetrisches oder nicht-symmetrisches Rauschen in der Versorgungsspannung V_CC des Coreausgangsspannungsgenerators 204 vorhanden ist, tritt die Wirkung dieses Rauschens an dem Source des zweiten Verstärker-PMOSFET MCP2 auf. Eine ähnliche Wirkung dieses Rauschens tritt auch an dem Gate des zweiten Verstärker-PMOSFET MCP2 über den Verstärkerrückkopplungsregler 222 auf. Diese Wirkungen an dem Source und an dem Gate des zweiten Verstärker-PMOSFET MCP2 löschen einander aus, so dass im Wesentlichen keine Auswirkung auf die Coreausgangsspannung V_CORE auftritt.
Gemäß 7 können die MOSFET des Referenzspannungsgenerators 202 in geeigneter Weise dimensioniert werden, so dass der Referenzspannungsgenerator 202 die Referenzausgangsspannung V_REF für mehrere Coreausgangsspannungsgeneratoren liefert. Gemäß 7 ist der zweite Referenz-PMOSFET MRP2 entsprechend einem W/L-(Breite zu Länge)Verhältnis dimensioniert, das N mal dem W/L-Verhältnis des ersten Referenz-PMOSFET MRP1 ist. Somit fließt ein Strom von N × I_R durch den zweiten Referenz-PMOSFET MRP2.
Ferner ist gemäß 7 die Referenzausgangsspannung V_REF des Referenzspannungsgenerators 202 mit einem entsprechenden nicht-invertierenden Eingang N Komparatoren 230_1, 230_2, ..., bis 230_N verbunden. Jeder der N Komparatoren 230_1, 230_2, ..., und 230_N besitzt einen entsprechenden invertierenden Eingang, der mit einem entsprechenden Coreausgangsspannungsgenerator 204_1, 204_2, ... und 204_N verbunden ist. Jeder Coreausgangsspannungsgenerator 204_1, 204_2, ..., und 204_N ist in ähnlicher Weise wie der Coreausgangsspannungsgenerator 204 aus 2 eingerichtet, um eine entsprechende Coreausgangsspannung V_{CORE_1}, V_{CORE_2}, ... und V_{CORE_N} zu erzeugen. Jeder der Komparatoren 230_1, 230_2, ... und 230_N vergleicht eine entsprechende Coreausgangsspannung V_{CORE_1}, V_{CORE_2}, ... und V_{CORE_N} mit der Referenzausgangsspannung V_REF, um ein entsprechendes Ausgangssignal Out1, Out2, ... und OutN zu erzeugen.
Auf diese Weise wird der Referenzspannungsgenerator 202 für die mehreren Coreausgangsspannungsgeneratoren 204_1, 204_2, ... und 204_N verwendet, um Platz in der integrierten Schaltung des Leseverstärkers 200 aus 7 einzusparen. Auf Grund des höheren Pegels des Stroms N × I_R, der durch den zweiten Referenz-PMOSFET MRP2 fließt, arbeitet der Leseverstärker 200 aus 7 mit höherer Geschwindigkeit.
3 zeigt ein Schaltbild eines Leseverstärkers 200a gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Elemente mit den gleichen Bezugszeichen in den 2 und 3 bezeichnen Elemente, die einen ähnlichen Aufbau und eine ähnliche Funktion aufweisen. Somit sind die Referenzeingangsstufen und Coreeingangsstufen 206 und 216 und der Referenzrückkopplungsregel und Corerückkopplungsregel 212 und 222 im Wesentlichen ähnlich in den 2 und 3.
Jedoch unterscheiden sich die Referenzausgangsstufe und Coreausgangsstufe 210a und 220a aus 3 von der Referenzausgangsstufe und Coreausgangsstufe 210 und 220 aus 2. Gemäß 3 ersetzen Referenz- und Verstärker-Vorspannungswiderstände RBR und RBC den ersten Referenz-NMOSFET und Verstärker-NMOSFET MRN1 und MCN1. Somit ist der Referenzvorspannungswiderstand RBR zwischen dem Drain des zweiten Referenz-PMOSFET MRP2 und dem Masseknoten angeschlossen, und der Verstärker-Vorspannungswiderstand RBC ist zwischen dem Drain des zweiten Verstärker-PMOSFET MPC2 und dem Masseknoten angeschlossen.
Der Leseverstärker 200a aus 3 funktioniert in ähnlicher Weise wie der Leseverstärker 200 aus 2. Wenn der Referenzvorspannungswiderstand RBR und der Verstärkervorspannungswiderstand RBC einen Widerstandswert von R aufweisen, dann gilt für den Leseverstärker 200a aus 3: ΔV = V_REF – V_CORE; und ΔV = Δi × R
Ähnlich zu dem Leseverstärker 200 aus 2 besitzt der Leseverstärker 200a aus 3 ein großes Signal/Rauschen-Verhältnis sowohl für symmetrisches als auch nicht-symmetrisches Rauschen in dem Referenzspannungsgenerator 202 und dem Coreausgangsspannungsgenerator 204. Gemäß 8 kann der Referenzspannungsgenerator 202 für die mehreren Coreausgangsspannungsgeneratoren 204_1, 204_2, ... und 204_N verwendet werden. In 8 ist jeder Coreausgangsspannungsgenerator 204_1, 204_2, ... und 204_N ähnlich wie der Coreausgangsspannungsgenerator 204 aus 3 eingerichtet.
Des weiteren ist der zweite Referenz-PMOSFET MRP2 gemäß einem W/L (Breite zu Länge) Verhältnis dimensioniert, das N mal dem W/L-Verhältnis des ersten Referenz-PMOSFET MRP1 entspricht. Ferner beträgt der Widerstandswert des Referenzvorspannungswiderstands RBR/N, wenn der Widerstandswert des Verstärkervorspannungswiderstandes RBC in jedem Coreausgangsspannungsgenerator 204_1, 204_2, ... und 204_N gleich R ist. Somit fließt ein Strom von N × I_R durch den zweiten Referenz-PMOSFET MRP2 in 8.
Auf diese Weise wird der Referenzspannungsgenerator 202 für die mehreren Ausgangsspannungsgeneratoren 204_1, 204_2, ... und 204_N verwendet, um in der integrierten Schaltung des Leseverstärkers 200a aus 8 Platz zu sparen. Da ein Strom mit dem höheren Pegel von N × I_R durch den zweiten Referenz-PMOSFET MRP2 fließt, arbeitet der Leseverstärker 200a aus 8 mit höherer Geschwindigkeit.
4 zeigt ein Schaltbild eines Leseverstärkers 200b gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Elemente mit den gleichen Bezugszeichen in den 2 und 4 bezeichnen Elemente mit ähnlichem Aufbau und ähnlicher Funktion. Somit sind die Referenzeingangsstufe und die Coreeingangsstufe 206 und 216 und die Referenzrückkopplungsregler und der Corerückkopplungsregler 212 und 222 in den 2 und 4 im Wesentlichen ähnlich zueinander.
Jedoch unterscheidet sich die Referenzausgangsstufe und die Coreausgangsstufe 210b und 220b aus 4 von der Referenzausgangsstufe und der Coreausgangsstufe 210 und 220 aus 2. Gemäß 4 ist die Referenzausgangsstufe V_REF der Referenzausgangsstufe 210b mit dem Gate des ersten Verstärker NMOSFET MCN1 der Coreausgangsstufe 220 verbunden. Des weiteren sind das Gate und das Drain des ersten Verstärker-NMOSFT MCN1 nicht miteinander verbunden.
Stattdessen sind das Drain des ersten Verstärker-NMOSFET MCN1 und das Drain des zweiten Verstärker-PMOSFET MCP2 zusammen mit einem Knoten verbunden, der die Coreausgangsspannung V_CORE in 4 erzeugt. Dieser Knoten ist mit dem invertierenden Eingang des Komparators 230 verbunden. Ähnlich zu dem Leseverstärker 200 aus 2 erzeugt auch der Leseverstärker 200b aus 4 ein Ausgangssignal Out an dem Ausgang des Komparators 230 mit einem logischen Zustand, der die in der Corezelle 218 gespeicherten Bitdaten kennzeichnet.
Es sei nun auch auf 4 verwiesen; die Coreeingangsstufe 216 besitzt keinen Widerstand in Reihe mit dem Spannungsregeltransistor MCP1. Somit kann die Corebitspannung V_CBIT relativ nahe an der hohen Versorgungsspannung V_CC liegen, wobei der Spannungsregeltransistor MCP1 dennoch im Sättigungsbereich arbeitet. Ferner wird die Coreausgangsspannung V_CORE in der nachfolgenden Ausgangsstufe 220 erzeugt, die nicht direkt mit der Corezelle 218 verbunden ist. Somit ist die Coreausgangsspannung V_CORE nicht durch die Corebitspannung V_CBIT beschränkt, so dass die Coreausgangsspannung V_CORE einen größeren Spannungshub aufweist, wobei die MOSFET's MCP1 und MCN1 dennoch im Sättigungsbereich arbeiten. Ein derartiger hoher Spannungshub ist vorteilhaft im Hinblick auf eine verbesserte Empfindlichkeit des Leseverstärkers 200b.
5 zeigt ein Schaltbild eines Leseverstärkers 200b gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die Elemente in den 4 und 5 mit den gleichen Bezugszeichen besitzen eine ähnliche Struktur und eine ähnliche Funktion. Somit sind die Referenzeingangsstufe und die Coreeingangsstufe 206 und 216 und der Referenzrückkopplungsregler und der Corerückkopplungsregler 212 und 222 in den 4 und 5 im Wesentlichen ähnlich zueinander.
Jedoch unterscheiden sich die Referenzausgangsstufe und die Coreausgangsstufe 210b und 220c der 5 von der Referenzausgangsstufe und der Coreausgangsstufe 210b und 220b aus 4. Gemäß 4 und 5 ist in dem Leseverstärker 200c aus 5 ein Referenzrauschimmunitätswiderstand RNR zwischen dem Source des ersten Referenz-NMOSFET MRN1 und dem Masseknoten 232 angeschlossen. Ferner ist in dem Leseverstärker 200c aus 5 ein Verstärkerrauschimmunitätswiderstand RNC zwischen dem Source des ersten Verstärker-NMOSFET MCN1 und dem Masseknoten 232 vorgesehen.
Das Vorsehen derartiger Widerstände RNR und RNC ist vorteilhaft, um ein Rauschen oder eine Fehlanpassungskomponete Δi' von Δi zu unterdrücken, die sich aus dem Rauschen an dem Masseknoten 223 oder einer Fehlanpassung zwischen dem NMOSFET MRN1 und MCN1 ergibt. Es sei beispielsweise angenommen, dass das Rauschen an dem Masseknoten 223 zu Spannungsauslenkungen von 20 Millivolt an dem Masseknoten 223 führt. Es sei ferner angenommen, dass die Transkonduktanz bzw. Steilheit g_ml der NMOSFETS MRN1 und MCN1 ungefähr 1 Milliampere/Volt beträgt. In diesem Falle beträgt die Rauschkomponente Δi' von einem derartigen Spannungssprung in dem Leseverstärker 200b aus 4: Δi' = g_ml × 20 Millivolt = 20 μA.
Im Gegensatz dazu wird für die Spannung an dem Masseknoten 223 in dem Leseverstärker 200c aus 5 die Rauschkomponente Δi' durch die Widerstände RNR und RNC wie folgt reduziert: Δi' ≈ 20 Millivolt/15 Kiloohm = 1,3 μA, wobei die Widerstände RNR und RNC jeweils einen Widerstandswert von 15 Kiloohm in 5 aufweisen, um ein Beispiel zu nennen. Somit verringern die Widerstände RNR und RNC die Auswirkung des Rauschens auf Δi in 5. Der Leseverstärker 200c aus 5 kann ebenfalls eingerichtet werden, indem der Masseknoten 223 eine Versorgungsspannungsquelle V_SS stattdessen repräsentiert, die auf tiefen Pegel liegt. In diesem Falle reduzieren die Widerstände RNR und RNC die Auswirkung des Rauschens in der niederpegeligen Versorgungsspannungsquelle V_SS in 5.
In ähnlicher Weise können die NMOSFET's MRN1 und MCN1 auf Grund von Prozessschwankungen eine Fehlanpassung aufweisen, so dass eine Differenz in der Schwellwertspannung ΔV_th erhalten wird, die beispielsweise 20 Millivolt beträgt. Die Fehlanpassungskomponente Δi' ist ähnlich, wie dies zuvor für die Spannungsabweichung beschrieben ist.
Somit reduzieren die Widerstände RNR und RNC die Auswirkung einer derartigen MOSFET-Fehlanpassung in Bezug auf Δi in 5. Ansonsten funktioniert der Leseverstärker 200c aus 5 in ähnlicher Weise wie der Leseverstärker 200b aus 4.
6 zeigt ein Schaltbild eines Leseverstärkers 300 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Elemente mit gleichen Bezugszeichen in den 2 und 6 bezeichnen Elemente mit ähnlichem Aufbau und ähnlicher Funktion. Daher sind der Referenzrückkopplungsregler 212 und der Corerückkopplungsfühler 222 in den 2 und 6 im Wesentlichen ähnlich.
Jedoch ist der Leseverstärker 300 aus 6 nicht mit vorderen Stufen und hinteren Stufen versehen. Stattdessen umfasst gemäß 6 der Referenzspannungsgenerator 202 mehrere Referenz-PMOSFETS MRP1 und MRP2 um gemeinsam den Referenzstrom I_R durch die Referenzzelle 208 zu führen. Somit ist die Summe der Ströme durch die Referenz-PMOSFETs MRP1 und MRP2 der Referenzstrom I_R durch die Referenzzelle 208. Der Referenzrückkopplungsregler 212 ist zwischen den Gates der Referenz-PMOSFETS MRP1 und MRP2 und der Referenzzelle 208 angeschlossen, um die Referenzbitspannung V_RBIT zu stabilisieren. Gemäß 6 umfasst der Coreausgangsspannungsgenerator 204 mehrerer Verstärker-PMOSFETs MCP1 und MPC2 zum gemeinsamen Führen des Corestroms (I_R + Δi) durch die Corezelle 218. Somit ist die Summe der Ströme durch die Verstärker-PMOSFETS MCP1 und MCP2 der Corestrom (I_R + Δi) durch die Corezelle 218.
Des weiteren sind die Gates der Referenz-PMOSFETs MRP1 und MRP2 miteinander verbunden, um die Referenzspannung V_REF zu erzeugen, die an den nicht-invertierenden Eingang des Komparators 230 und an das Gate des zweiten Verstärker-PMOSFET MCP2 angelegt ist. Der erste Verstärker-PMOSFET MCP1 ist ein ausgewählter Transistor der mehreren Verstärker-PMOSFETS MCP1 und MCP2 mit einem Gate zum Erzeugen der Coreausgangsspannung V_CORE, die an den invertierenden Eingang des Komparators 230 angelegt wird. Der Corerückkopplungsregler 222 ist zwischen dem Gate des ersten Verstärker-PMOSFET MCP1 und der Corezelle 218 angeschlossen, um die Corebitspannung V_CBIT zu stabilisieren.
In einer beispielhaften Ausführungsform der vorliegenden Erfindung wird das W/L-Verhältnis des ersten Referenz-PMOSFETS und des Verstärker-PMOSFET MRP1 und MCP1 in 6 zum Zwecke eines größeren Spannungshubs der Referenzspannung der Coreausgangsspannung V_REF und V_CORE minimiert. Die Gleichung für die Stromleitung durch einen MOSFET ist wie folgt: I = k(W/L)(V_GS – V_th)², wobei k eine Konstante ist, W/L das Verhältnis von Breite zu Länge ist, V_GS die Gate/Source-Spannung ist und V_th die Schwellwertspannung des MOSFETS ist. Wenn das W/L-Verhältnis des ersten Verstärker-PMOSFET MCP1 minimiert wird, ändert sich V_GS des ersten Verstärker-PMOSFET MCP1 bei Änderung des Corestromes (I_R + Δi) durch die Corezelle 218 wesentlich deutlicher. Eine derartige Änderung von V_GS des ersten Verstärker-PMOSFET MCP1 führt zu einem größeren Spannungshub der Coreausgangsspannung V_CORE für den Leseverstärker 300. Ein derartiger größerer Spannungshub ist vorteilhaft im Hinblick auf eine verbesserte Empfindlichkeit des Leseverstärkers 300.
Für den Leseverstärker 300 aus 6 gilt: ΔV = V_REF – V_CORE; und ΔV = Δi/g_ml, wobei g_ml die Transkonduktanz bzw. Steilheit des ersten Referenz-PMOSFETS und des Verstärker-PMOSFETS MRP1 und MCP1 ist.
Ähnlich zu dem Leseverstärker 200 aus 2 erzeugt auch der Leseverstärker 300 aus 6 ein Ausgangssignal Out an dem Ausgang des Komparators 230 mit einem Logikzustand, der die in der Corezelle 210 gespeicherten Bitdaten kennzeichnet. Gemäß 6 besitzen die mehreren Verstärker-PMOSFET MCP1 und MCP2 keinen Widerstand in Reihe, so dass die Corebitspannung V_CBIT relativ nahe an der hohen Versorgungsspannung V_CC liegen kann, wobei die mehreren Transistoren MCP1 und MCP2 dennoch im Sättigungsbereich arbeiten.
Die vorhergehende Beschreibung ist lediglich beispielhafter Natur und soll nicht einschränkend sein. Beispielsweise ist die vorliegende Erfindung für das Fühlen des Strompegels in der Corezelle 218 eines Speicherbauelements beschrieben. Jedoch kann die vorliegende Erfindung auch für das Erfassen des Strompegels verwendet werden, wenn die Corezelle 218 eine andere Art eines stromführenden Elements ist. Somit sind die Begriffe „Corestrom”, „Coreausgangsspannungsgenerator”, „Coreeingangsstufe”, „Coreausgangsstufe”, „Corerückkopplungsregel” und „Coreausgangsspannung”, wie sie hierin verwendet werden, zu verallgemeinern, um den Strompegel durch eine beliebige Art eines stromführenden Elements zu erfassen, wobei die Corezelle 218 eines Speicherbauelements lediglich ein einzelnes Beispiel ist.
Ferner ist die vorliegende Erfindung für spezielle Verbindungen der Transistoren in den beispielhaften Schaltungen der 2, 3, 4, 5, 6, 7 und 8 beschrieben. Die vorliegende Erfindung kann jedoch auch mit Varianten der speziellen Verbindungen der Drain-, Source- und Gate-Anschlüsse der Transistoren eingerichtet werden. Ferner sind etwaige Abmessungen oder Parameter, die hierin angegeben sind, lediglich beispielhafter Natur. Die vorliegende Erfindung ist lediglich so beschränkt, wie dies durch die folgenden Patentansprüche und deren Äquivalente angegeben ist.

Claims

Leseverstärker mit: einem Referenzspannungsgenerator (202) zum Erzeugen einer Referenzausgangsspannung; und einem Coreausgangsspannungsgenerator (204) zum Erzeugen einer Coreausgangsspannung (V_CORE), wobei der Coreausgangsspannungsgenerator umfasst: eine eingangsseitige Corestufe (216), die mit einem stromführenden Element (218) zum Umwandeln eines Stromes durch das stromführende Element in eine Corebitspannung verbunden ist; und eine ausgangsseitige Corestufe (220), die mit der eingangsseitigen Corestufe zum Umwandeln der Corebitspannung zu der Coreausgangsspannung mit einem größeren Spannungshub relativ zu der Corebitspannung verbunden ist, wobei die eingangsseitige Corestufe (216) umfasst: einen Verstärkerregeltransistor (MCP1) mit einem Drain, das mit dem stromführenden Element an einem Knoten verbunden ist, an dem die Corebitspannung erzeugt wird, und mit einem Source, das mit einer Versorgungsspannung gekoppelt ist; und wobei die ausgangsseitige Corestufe (220) umfasst: einen ersten Verstärkertransistor (MCP2) mit einem Gate, das mit dem Gate des Verstärkerregeltransistors verbunden ist, und mit einem Source, das mit der Versorgungsspannung gekoppelt ist; und einen zweiten Verstärkertransistor (MCN1) mit einem Drain, das mit dem Drain des ersten Verstärkertransistors gekoppelt ist, und mit einem Gate, das mit dem Drain zusammen mit einem Ausgangsknoten, an dem die Coreausgangsspannung erzeugt ist, verbunden ist.
Leseverstärker mit: einem Referenzspannungsgenerator (202) zum Erzeugen einer Referenzausgangsspannung; und einem Coreausgangsspannungsgenerator (204) zum Erzeugen einer Coreausgangsspannung (V_CORE), wobei der Coreausgangsspannungsgenerator umfasst: eine eingangsseitige Corestufe (216), die mit einem stromführenden Element (218) zum Umwandeln eines Stromes durch das stromführende Element in eine Corebitspannung verbunden ist; und eine ausgangsseitige Corestufe (220A), die mit der eingangsseitigen Corestufe zum Umwandeln der Corebitspannung zu der Coreausgangsspannung mit einem größeren Spannungshub relativ zu der Corebitspannung verbunden ist, wobei die eingangsseitige Corestufe (216) umfasst: einen Verstärkerregeltransistor (MCP1) mit einem Drain, das mit dem stromführenden Element an einem Knoten verbunden ist, an dem die Corebitspannung erzeugt wird, und mit einem Source, das mit einer Versorgungsspannung gekoppelt ist; und wobei die ausgangsseitige Corestufe (220A) umfasst: einen ersten Verstärkertransistor (MCP2) mit einem Gate, das mit dem Gate des Verstärkerregeltransistors verbunden ist, und mit einem Source, das mit der Versorgungsspannung gekoppelt ist; und einen Verstärkervorspannungswiderstand (RBC), der zwischen einem Drain des ersten Verstärkertransistors und einem Masseknoten angeschlossen ist.
Leseverstärker mit: einem Referenzspannungsgenerator (202) zum Erzeugen einer Referenzausgangsspannung; und einem Coreausgangsspannungsgenerator (204) zum Erzeugen einer Coreausgangsspannung (V_CORE), wobei der Coreausgangsspannungsgenerator umfasst: eine eingangsseitige Corestufe (216), die mit einem stromführenden Element (218) zum Umwandeln eines Stromes durch das stromführende Element in eine Corebitspannung verbunden ist; und eine ausgangsseitige Corestufe (220B), die mit der eingangsseitigen Corestufe zum Umwandeln der Corebitspannung zu der Coreausgangsspannung mit einem größeren Spannungshub relativ zu der Corebitspannung verbunden ist, wobei die eingangsseitige Corestufe (216) umfasst: einen Verstärkerregeltransistor (MCP1) mit einem Drain, das mit dem stromführenden Element an einem Knoten verbunden ist, an dem die Corebitspannung erzeugt wird, und mit einem Source, das mit einer Versorgungsspannung gekoppelt ist; und wobei die ausgangsseitige Corestufe (220B) umfasst: einen ersten Verstärkertransistor (MCP2) mit einem Gate, das mit dem Gate des Verstärkerregeltransistors verbunden ist, und mit einem Source, das mit der Versorgungsspannung gekoppelt ist; und einen zweiten Verstärkertransistor (MCN1) mit einem Gate, an dem die Referenzausgangsspannung angelegt wird, und mit einem Source, das mit einem Masseknoten verbunden ist, und mit einem Drain, das mit einem Drain des ersten Verstärkertransistors mit einem Ausgangsknoten, an dem die Coreausgangsspannung erzeugt ist, verbunden ist.
Leseverstärker mit: einem Referenzspannungsgenerator (202) zum Erzeugen einer Referenzausgangsspannung; und einem Coreausgangsspannungsgenerator (204) zum Erzeugen einer Coreausgangsspannung (V_CORE), wobei der Coreausgangsspannungsgenerator umfasst: eine eingangsseitige Corestufe (216), die mit einem stromführenden Element (218) zum Umwandeln eines Stromes durch das stromführende Element in eine Corebitspannung verbunden ist; und eine ausgangsseitige Corestufe (220C), die mit der eingangsseitigen Corestufe zum Umwandeln der Corebitspannung zu der Coreausgangsspannung mit einem größeren Spannungshub relativ zu der Corebitspannung verbunden ist, wobei die eingangsseitige Corestufe (216) umfasst: einen Verstärkerregeltransistor (MCP1) mit einem Drain, das mit dem stromführenden Element an einem Knoten verbunden ist, an dem die Corebitspannung erzeugt wird, und mit einem Source, das mit einer Versorgungsspannung gekoppelt ist; und wobei die ausgangsseitige Corestufe (220C) umfasst: einen ersten Verstärkertransistor (MCP2) mit einem Gate, das mit dem Gate des Verstärkerregeltransistors verbunden ist, und mit einem Source, das mit der Versorgungsspannung gekoppelt ist; und einen zweiten Verstärkertransistor (MCN1) mit einem Gate, an das die Referenzausgangsspannung angelegt wird, und mit einem Source, das mit einem Masseknoten über einen Verstärkerrauschimmunitätswiderstand (RNC) verbunden ist, und mit einem Drain, das mit einem Drain des ersten Verstärkertransistors an einem Ausgangsknoten mit der darin erzeugten Coreausgangsspannung verbunden ist.
Leseverstärker nach einem der Ansprüche 1 bis 4, wobei die eingangsseitige Corestufe (216) ferner umfasst: einen Corerückkopplungsregler (222), der mit einem Gate und dem Drain des Verstärkerregeltransistors zum Stabilisieren der Corebitspannung verbunden ist.
Leseverstärker (300) mit: einem Referenzspannungsgenerator (202) zum Erzeugen einer Referenzausgangsspannung; und einem Coreausgangsspannungsgenerator (204) zum Erzeugen einer Coreausgangsspannung, wobei der Coreausgangsspannungsgenerator umfasst: mehrere Verstärkertransistoren (MCP1, MCP2), wovon jeder einen Teil eines Corestromes durch ein stromführendes Element (218) führt; wobei ein Gate eines ausgewählten Transistors der Verstärkertransistoren die Coreausgangsspannung anliegen hat und wobei ein Gate eines anderen Transistors der Verstärkertransistoren die Referenzausgangsspannung anliegen hat.
Leseverstärker nach Anspruch 6, wobei das Breiten/Längen-(W/L)Verhältnis des ausgewählten Verstärkertransistors minimiert ist.
Leseverstärker nach Anspruch 6, wobei Drainanschlüsse der Verstärkertransistoren an einem Bitknoten miteinander verbunden sind, der daran erzeugt eine Corebitspannung aufweist, und wobei Source-Anschlüsse der Verstärkertransistoren mit einer Versorgungsspannung gekoppelt sind.
Leseverstärker nach einem der Ansprüche 1 bis 8, der ferner umfasst: einen Komparator (230) zum Erzeugen eines Ausgangssignals aus dem Vergleich der Referenzausgangsspannung mit der Coreausgangsspannung.