CN102044303A

CN102044303A - 只读存储器

Info

Publication number: CN102044303A
Application number: CN2009101971717A
Authority: CN
Inventors: 张超
Original assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Current assignee: Wuxi CSMC Semiconductor Co Ltd
Priority date: 2009-10-14
Filing date: 2009-10-14
Publication date: 2011-05-04

Abstract

本发明涉及一种只读存储器，该只读存储器的读出放大电路包括：控制电压电路；第一晶体管，用于根据该第一晶体管的源极电流控制该第一晶体管的栅极电压，该第一晶体管的源极接收该存储单元的位线电流；第二晶体管，用于根据该第二晶体管的源极或者漏极电流控制该第二晶体管的栅极电压，该第二晶体管的源极或者漏极接收该读出放大电路的参考电流；第一放大器，该第一放大器与该第一晶体管反馈连接；第二放大器，该第二放大器与该第二晶体管反馈连接；电压型比较器，用于比较该第一、第二晶体管的栅极电压，并输出该存储单元中存储的数据。本发明的只读存储器能够使存储单元的位线电压相对电源电压保持稳定、读出速度也相对稳定、功耗低。

Description

只读存储器

技术领域

本发明涉及一种只读存储器。

背景技术

一种典型的扁平单元结构掩膜只读存储器(Flat-Cell ROM)的电路结构如图1所示，该只读存储器10包括：读出放大电路(Sensing Amplifier)11、位线解码器(Bitline Decoder)12、字线解码及块选解码电路(Wordline&Bank Select Decoder)15、选择电路13、虚拟地解码器(Virtual Ground Decoder)14、以及存储单元(Core Cell)阵列，其中该存储单元是扁平单元结构。

请一并参阅图1、图2，图2是图1所示的读出放大电路11的内部电路示意图。该读出放大电路11包括第一、第二晶体管114、115、两个电压钳位电路116和一个电压型比较器113。其中，该第一晶体管114根据该电源VCC经位线(Bite Line，BL)111流进存储单元的电流控制该第一晶体管114的栅极电压，该第二晶体管115根据该电流源117产生的参考电流Iref控制该第二晶体管115的栅极电压。该两个电压钳位电路116用于使该第一、第二晶体管114、115的源极电压相对稳定。该电压型比较器113接收并比较该第一、第二晶体管114、115的栅极电压，从而该电压型比较器113的输出端112读出该存储单元中存储的数据。

由于从存储单元读出的电流控制该第一晶体管114的栅极电压，而该读出的电流的大小除了由存储区不同类型的存储单元决定外，主要是由加在存储器单元的位线111上的电压决定。现有很多产品都有宽电压工作的要求，如果电源电压VCC降到比较低的情况，位线111的电压也会跟着下降，流过位线111的电流就会变小，该只读存储器10读出性能就会下降，出现读取速度变慢，读取数据不稳定，甚至出现读取不到正确数据的状态。相反，如果电源电压VCC过高，就会造成该只读存储器10功耗的增大，甚至有可能因为位线111上的电压上升过高而造成漏电，读取不到正确的数据结果。

发明内容

本发明的目的在于提供一种能够使存储单元的位线电压相对电源电压保持稳定的只读存储器。

一种只读存储器，包括读出放大电路和多个存储单元，该读出放大电路用于读出存储在该存储单元中的数据，该读出放大电路包括：控制电压电路，用于产生该读出放大电路的参考电压的控制电压和该存储单元的位线电压的控制电压；第一晶体管，用于根据该第一晶体管的源极或者漏极电流控制该第一晶体管的栅极电压，该第一晶体管的源极或者漏极接收该存储单元的位线电流；第二晶体管，用于根据该第二晶体管的源极或者漏极电流控制该第二晶体管的栅极电压，该第二晶体管的源极或者漏极接收该读出放大电路的参考电流；第一放大器，该第一放大器与该第一晶体管反馈连接，用于根据该控制电压电路产生的控制电压控制该存储单元的位线电压；第二放大器，该第二放大器与该第二晶体管反馈连接，用于根据该控制电压电路产生的控制电压控制该读出放大电路的参考电压；电压型比较器，用于比较该第一、第二晶体管的栅极电压，并根据比较结果输出该存储单元中存储的数据。

本发明优选的一种技术方案，该第一晶体管的栅极连接该第一放大器的输出端和该电压型比较器，该第一晶体管的漏极接收电源电压，该第一晶体管的源极接收该存储单元的位线电流，该第一放大器的正输入端接收该存储单元的位线电压，该第一放大器的负输入端接收该控制电压电路产生的控制电压。

本发明优选的一种技术方案，该第二晶体管的栅极连接该第二放大器的输出端和该电压型比较器，该第二晶体管的漏极接收电源电压，该第二晶体管的源极接收该读出放大电路的参考电流，该第二放大器的正输入端接收该读出放大电路的参考电压，该第二放大器的负输入端接收该控制电压电路产生的控制电压。

本发明优选的一种技术方案，每一存储单元均包括用于数据存储的第三晶体管和用于产生参考电流的第四晶体管，该第三晶体管接收位线电压并产生位线电流，该第四晶体管接收该参考电压并产生参考电流。

本发明优选的一种技术方案，该第三晶体管存储的数据包括两种状态，若该第三晶体管为BN型MOS晶体管且无重参杂的P型离子注入，该第三晶体管存储的数据状态为1，若该第三晶体管为BN型MOS晶体管且被重参杂的P型离子注入，该第三晶体管存储的数据状态为0。

本发明优选的一种技术方案，该第四晶体管为BN型MOS晶体管且无重参杂的P型离子注入，该第四晶体管的存储的数据状态保持为1。

本发明优选的一种技术方案，该只读存储器还包括第一、第二块选译码线，每一存储单元还包括第五、第六晶体管，该第三晶体管的栅极连接该存储单元的字线，该第五晶体管的栅极连接该第一块选译码线，该第六晶体管的栅极连接该第二块选译码线，该第三晶体管的漏极依次通过该第五晶体管的源、漏极接收该存储单元的位线电压，该第三晶体管的源极依次通过该第六晶体管的漏、源极接地。

本发明优选的一种技术方案，该第五、第六晶体管为BN型MOS晶体管。

本发明优选的一种技术方案，每一存储单元还包括第七、第八晶体管，该第四晶体管的栅极连接该存储单元的字线，该第七晶体管的栅极连接该第一块选译码线，该第八晶体管的栅极连接该第二块选译码线，该第四晶体管的漏极依次通过该第七晶体管的源、漏极接收该读出放大电路的参考电压，该第四晶体管的源极依次通过该第八晶体管的漏、源极接地。

本发明优选的一种技术方案，该第七、第八晶体管为BN型MOS晶体管。

与现有技术相比，本发明的只读存储器的位线电压由该第一放大器与该第一晶体管进行控制，一旦该位线端口电压被稳定，该位线的电流就由该第三晶体管的电压电流转化特性所决定，所以一旦该字线选中的存储单元的类型被确定，该位线的电流也将被固定下来，而基本和电源电压无关。这样对于位线上的寄生电容充放电时间也被稳定，最后该只读存储器的读出速度也相对稳定。通过改变控制电压电路产生的控制电压，可以方便的来改变位线上的电压和该读出放大电路的参考电压，从而改变该位线上的电流大小，达到控制该只读存储器功耗的目的。

附图说明

图1是一种现有技术的只读存储器的电路结构示意图。

图2是图1所示的读出放大电路的内部电路示意图。

图3是本发明较佳实施方式的只读存储器的电路结构示意图。

图4是图3所示的读出放大电路的内部电路示意图。

图5是本发明的只读存储器的存储单元的简化示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明的只读存储器主要包括读出放大电路和多个存储单元，该读出放大电路用于读出存储在该存储单元中的数据，该读出放大电路包括：控制电压电路，用于产生该读出放大电路的参考电压的控制电压和该存储单元的位线电压的控制电压；第一晶体管，用于根据该第一晶体管的源极或者漏极电流控制该第一晶体管的栅极电压，该第一晶体管的源极或者漏极接收该存储单元的位线电流；第二晶体管，用于根据该第二晶体管的源极或者漏极电流控制该第二晶体管的栅极电压，该第二晶体管的源极或者漏极接收该读出放大电路的参考电流；第一放大器，该第一放大器与该第一晶体管反馈连接，用于根据该控制电压电路产生的控制电压控制该存储单元的位线电压；第二放大器，该第二放大器与该第二晶体管反馈连接，用于根据该控制电压电路产生的控制电压控制该读出放大电路的参考电压；电压型比较器，用于比较该第一、第二的栅极电压，并输出该存储单元中存储的数据。

图3是本发明较佳实施方式的只读存储器的电路结构示意图。该只读存储器20包括读出放大电路21、位线解码器22、字线解码及块选解码电路25、选择电路23、虚拟地解码器24以及由多个存储单元26组成的存储单元阵列。

该读出放大电路21用于读出存储单元26中的数据。该位线解码器22用于对该存储单元阵列的位线信号进行解码。该字线解码及块选解码电路25用于对该存储单元阵列的字线信号进行解码，并发出存储器块选择译码信号从而控制该选择电路23对该存储单元阵列的存储区域的选择。

请参阅图4，图4是图3所示的读出放大电路21的内部电路示意图。该读出放大电路21用于读出存储在该存储单元26中的数据，该读出放大电路21包括：控制电压电路216、第一晶体管212、第二晶体管213、第一放大器217、第二放大器219、电压型比较器211。优选的，第一、第二晶体管212、213为P型MOS管，该第一、第二晶体管212、213的工作状态为饱和区。

该第一晶体管212与该第一放大器217反馈连接，用于根据该控制电压电路216的输出端218产生的控制电压控制该存储单元26的位线电压。具体地，该第一晶体管212的栅极连接该第一放大器217的输出端和该电压型比较器211，该第一晶体管212的漏极连接电源VCC，该第一晶体管212的源极接收该存储单元26的位线201上的电压。该第一放大器217的正输入端连接该存储单元26的位线201，该第一放大器217的负输入端连接该控制电压电路216的输出端218。该第一晶体管212相当于电阻性负载，用于将流过该第一晶体管212的电流信号转变为电压信号，因此，当该第一晶体管212的源极电流变化时，其栅极电压相应地发生改变。

该第二晶体管213与该第二放大器219反馈连接，用于根据该控制电压电路216的输出端218产生的控制电压控制该读出放大电路21的参考电压。具体的，该第二晶体管213的栅极连接该电压型比较器211和该第二放大器219的输出端，该第二晶体管213的漏极连接该电源VCC，该第二晶体管213的源极接收该读出放大电路21的参考电压。该第二放大器219的正输入端203接收该读出放大电路21的参考电压，该第二放大器219的负输入端连接该控制电压电路216的输出端218。该第二晶体管213相当于电阻性负载，用于将流过该第二晶体管213的电流信号转变为电压信号，因此，当该第二晶体管213的源极电流变化时，其栅极电压相应地发生改变。该电压型比较器211用于接收并比较该第一、第二晶体管212、213的栅极电压，并根据比较结果输出该存储单元26中存储的数据。

请一并参阅图4、图5，图5是本发明的只读存储器20的存储单元26的简化示意图。其中，WL为与该存储单元26连接的一条字线，OS为第一块选译码线，ES为第二块选译码线。OS、ES均与该字线解码及块选解码电路25连接，用于选择该存储单元阵列中的特定的存储区域。

该存储单元26包括用于数据存储的第三晶体管263、用于产生参考电流的第四晶体管261以及用于实现存储区域块选功能的第五、第六、第七、第八晶体管270、278、271、279。该第三晶体管263为BN型MOS晶体管，若该第三晶体管263无重参杂的P型离子注入，则该第三晶体管263存储的数据状态为1，若该第三晶体管263被重参杂的P型离子注入，则该第三晶体管263存储的数据状态为0，从而实现不同的存储单元26存储不同的数据的目的。该第四晶体管261为BN型MOS晶体管且无重参杂的P型离子注入，该第四晶体管261储的数据状态保持为1。优选地，该第五、第六、第七、第八晶体管270、278、271、279为BN型MOS晶体管。

该第三晶体管263的栅极连接该字线WL，该第三晶体管263的漏极依次经过第五晶体管270的源、漏极连接该存储单元26的位线201的端口，该第三晶体管263的源极依次经过第六晶体管278的漏、源极接地。该第五晶体管270的栅极连接该第一块选译码线OS，该第六晶体管278的栅极连接该第二块选译码线ES。该第三晶体管263的源极与该第六晶体管278的漏极之间、该第三晶体管263的漏极与该第五晶体管270的源极之间均形成寄生电阻274，该寄生电阻274可以为集总的BN+寄生电阻。该第五晶体管270的漏极与地之间形成寄生电容272。

该第四晶体管261的栅极连接该字线WL，该第四晶体管261的漏极依次经过第七晶体管271的源、漏极接收该读出放大电路21的参考电压，该第四晶体管261的源极依次经过第八晶体管279的漏、源极接地。该第七晶体管261的栅极连接该第一块选译码线OS，该第八晶体管279的栅极连接该第二块选译码线ES。该第四晶体管261的源极与该第八晶体管279的漏极之间、该第四晶体管261的漏极与该第七晶体管271的源极之间均形成寄生电阻274，该寄生电阻274可以为集总的BN+寄生电阻。该第七晶体管271的漏极与地之间形成寄生电容272。

该只读存储器20的工作原理如下：

该第一、第二块选译码线OS、ES上的电压为高有效，这时该存储单元阵列对应的存储区域被选中。当该字线WL上的电压为高有效时，该位线201上是否有电流流过将由与该字线WL连接的存储单元26决定，即当该存储单元26中的第三晶体管263无重参杂的P型离子注入时，就会有电流流过该位线201，这样该存储单元26读出的数据为1。当该存储单元26中的第三晶体管263被重参杂的P型离子注入时，虽然该存储单元26被该字线WL选中，但该位线201中也只有很小的电流能流过，这样该存储单元26读出的数据位0。而被该字线WL选中的存储单元26中的第四晶体管261由于为BN型MOS晶体管且无重参杂的P型离子注入，所以一直会有电流流过，从而向该读出放大电路21提供参考电流Iref。

该存储单元26连接到该读出放大电路21的位线201上的电压，由于受该第一放大器217与该第一晶体管212形成的反馈回路的控制，该位线201上的电压被稳定在与该控制电压电路216的输出端218产生的控制电压相同的电压值上。而该读出放大电路21的参考电压，由于受该第二放大器219与该第二晶体管213形成的反馈回路的控制，该参考电压也被稳定在与该控制电压电路216的输出端218产生的控制电压相同的电压值上。该存储单元26的位线201上的电流信号经过该第一晶体管212转变为电压信号，该电压信号即该第一晶体管212的栅极电压。该读出放大电路21的参考电流信号Iref经该第二晶体管213转变为电压信号，该电压信号即该第二晶体管213的栅极电压。该电压型比较器211接收并比较该第一、第二晶体管212、213的栅极电压，并根据比较结果输出该存储单元26中存储的数据，从而使该读出放大电路21的输出端202读出该存储单元26中存储的数据。

与现有技术相比，本发明的只读存储器20的存储单元26的位线201的端口到电源地之间是由BN型MOS管和集总的BN+寄生电阻串联电路以及和位线201到地的寄生电容272并联而成，一旦该位线201端口电压被稳定，该位线201的电流就由该第三晶体管263的电压电流转化特性所决定，所以一旦该字线WL选中的存储单元26的类型被确定，该位线201的电流也将被固定下来，而基本和电源电压VCC无关。这样对于位线201上的寄生电容272充放电时间也被稳定，最后该只读存储器20的读出速度也相对稳定。通过改变该控制电压电路216的输出端218产生的控制电压，可以方便的改变位线201上的电压和该读出放大电路21的参考电压，从而改变该位线201上的电流大小，达到控制该只读存储器20功耗的目的。

本发明的只读存储器20的读出放大电路21的第一、第二晶体管212、213为P型MOS管，但并不限于该实施方式所述，该第一、第二晶体管212、213也可以为N型MOS管。当第一、第二晶体管212、213为N型MOS管时，该第一晶体管212的栅极连接该第一放大器217的输出端和该电压型比较器211，该第一晶体管212的漏极连接电源VCC，该第一晶体管212的源极接收该存储单元26的位线201上的电压。该第一放大器217的负输入端连接该存储单元26的位线201，该第一放大器217的正输入端连接该控制电压电路216的输出端218。该第一晶体管212相当于电阻性负载，用于将流过该第一晶体管212的电流信号转变为电压信号，因此，当该第一晶体管212的源极电流变化时，其栅极电压相应地发生改变。该第二晶体管213的栅极连接该第二放大器219的输出端和该电压型比较器211，该第二晶体管213的漏极连接该电源VCC，该第二晶体管213的源极接收该读出放大电路21的参考电压。该第二放大器219的负输入端接收该读出放大电路21的参考电压，该第二放大器219的正输入端连接该控制电压电路216的输出端218。该第二晶体管213相当于电阻性负载，用于将流过该第二晶体管213的电流信号转变为电压信号，因此，当该第二晶体管213的其源极电流变化时，其栅极电压相应地发生改变。

本发明的只读存储器20的读出放大电路21的电压型比较器211也可以通过镜像电流电路和一个电流型比较器实现，并不限于上述实施方式所述。

本发明的只读存储器20的每个存储单元26均提供一参考电流，也可以相邻的两个存储单元26提供一参考电流，或者相邻的四个存储单元26提供一参考电流，并不限于上述实施方式所述。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.一种只读存储器，包括读出放大电路和多个存储单元，该读出放大电路用于读出存储在该存储单元中的数据，其特征在于，该读出放大电路包括：

控制电压电路，用于产生该读出放大电路的参考电压的控制电压和该存储单元的位线电压的控制电压；

第一晶体管，用于根据该第一晶体管的源极或者漏极电流控制该第一晶体管的栅极电压，该第一晶体管的源极或者漏极接收该存储单元的位线电流；

第二晶体管，用于根据该第二晶体管的源极或者漏极电流控制该第二晶体管的栅极电压，该第二晶体管的源极或者漏极接收该读出放大电路的参考电流；

第一放大器，该第一放大器与该第一晶体管反馈连接，用于根据该控制电压电路产生的控制电压控制该存储单元的位线电压；

第二放大器，该第二放大器与该第二晶体管反馈连接，用于根据该控制电压电路产生的控制电压控制该读出放大电路的参考电压；

电压型比较器，用于比较该第一、第二晶体管的栅极电压，并根据比较结果输出该存储单元中存储的数据。

2.如权利要求1所述的只读存储器，其特征在于：该第一晶体管的栅极连接该第一放大器的输出端和该电压型比较器，该第一晶体管的漏极接收电源电压，该第一晶体管的源极接收该存储单元的位线电流，该第一放大器的正输入端接收该存储单元的位线电压，该第一放大器的负输入端接收该控制电压电路产生的控制电压。

3.如权利要求1所述的只读存储器，其特征在于：该第二晶体管的栅极连接该第二放大器的输出端和该电压型比较器，该第二晶体管的漏极接收电源电压，该第二晶体管的源极接收该读出放大电路的参考电流，该第二放大器的正输入端接收该读出放大电路的参考电压，该第二放大器的负输入端接收该控制电压电路产生的控制电压。

4.如权利要求1所述的只读存储器，其特征在于：每一存储单元均包括用于数据存储的第三晶体管和用于产生参考电流的第四晶体管，该第三晶体管接收位线电压并产生位线电流，该第四晶体管接收该参考电压并产生参考电流。

5.如权利要求4所述的只读存储器，其特征在于：该第三晶体管存储的数据包括两种状态，若该第三晶体管为BN型MOS晶体管且无重参杂的P型离子注入，该第三晶体管存储的数据状态为1，若该第三晶体管为BN型MOS晶体管且被重参杂的P型离子注入，该第三晶体管存储的数据状态为0。

6.如权利要求4所述的只读存储器，其特征在于：该第四晶体管为BN型MOS晶体管且无重参杂的P型离子注入，该第四晶体管的存储的数据状态保持为1。

7.如权利要求4所述的只读存储器，其特征在于：该只读存储器还包括第一、第二块选译码线，每一存储单元还包括第五、第六晶体管，该第三晶体管的栅极连接该存储单元的字线，该第五晶体管的栅极连接该第一块选译码线，该第六晶体管的栅极连接该第二块选译码线，该第三晶体管的漏极依次通过该第五晶体管的源、漏极接收该存储单元的位线电压，该第三晶体管的源极依次通过该第六晶体管的漏、源极接地。

8.如权利要求7所述的只读存储器，其特征在于：该第五、第六晶体管为BN型MOS晶体管。

9.如权利要求7所述的只读存储器，其特征在于：每一存储单元还包括第七、第八晶体管，该第四晶体管的栅极连接该存储单元的字线，该第七晶体管的栅极连接该第一块选译码线，该第八晶体管的栅极连接该第二块选译码线，该第四晶体管的漏极依次通过该第七晶体管的源、漏极接收该读出放大电路的参考电压，该第四晶体管的源极依次通过该第八晶体管的漏、源极接地。

10.如权利要求9所述的只读存储器，其特征在于：该第七、第八晶体管为BN型MOS晶体管。