KR100292896B1 - Pll지터측정방법과pll을가진집적회로 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 29
- 238000005070 sampling Methods 0.000 claims description 24
- 238000012360 testing method Methods 0.000 claims description 18
- 238000012546 transfer Methods 0.000 claims description 14
- 238000005259 measurement Methods 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000000691 measurement method Methods 0.000 abstract description 3
- 230000001934 delay Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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Abstract
Description
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- 내부클록신호를 발생시키기 위한 PLL 및 상기 PLL 의 내부클록신호의 지터를 측정하고 그 지터 정보를 외부로 출력하기 위한 PLL 측정용 기능회로를 구비한 집적회로에 사용되는 PLL 지터측정방법으로서,상기 집적회로로 입력신호를 보내는 단계;상기 입력신호를 상기 내부클록신호에 의해 샘플링되는 단계;상기 샘플링된 신호를 지연회로로 보내어 소정의 시간 주기동안 지연시키는 단계;상기 지연된 샘플링 신호를 출력신호로서 출력하는 단계;상기 PLL 의 내부클록신호의 지터 정보를, 상기 집적회로의 패키지를 제거하지 않고 상기 PLL 측정용 기능회로를 통해 상기 집적회로의 외부로 출력신호로서 추출하는 단계; 및상기 추출된 출력신호로부터 상기 PLL 의 지터를 측정하는 단계를 포함하는 것을 특징으로 하는 PLL 지터측정방법.
- 제 1 항에 있어서, 상기 PLL 의 내부클록신호의 지터는 기준 클록 신호로 동작하는 IC 테스터에 의해 측정되는 것을 특징으로 하는 PLL 지터측정방법.
- 내부클록신호를 발생시키기 위한 PLL; 및상기 PLL 의 내부클록신호의 지터를 측정하기 위한 기능을 가진 PLL 측정 기능 회로를 포함하는 집적회로로서,상기 PLL 측정 기능 회로는,상기 PLL 의 내부 클록 주파수의 지터를 측정하기 위한 입력 신호를 수신하기 위한 수신 수단;상기 입력 신호를 상기 내부클록신호로 샘플링하기 위한 샘플링 수단;상기 샘플링 수단으로부터 수신된 샘플링 신호를 소정의 시간 주기동안 지연시키는 지연수단; 및상기 샘플링된 신호를 집적회로의 외부로 출력신호로서 출력하기 위한 전송 수단을 포함하는 것을 특징으로 하는 집적회로.
- 제 3 항에 있어서, 상기 전송수단은 집적회로의 외부로 출력되는 전송신호 및 샘플링된 신호를 수신하고, 상기 전송신호 또는 샘플링된 신호를 집적회로의 외부로 선택적으로 출력하는 것을 특징으로 하는 집적회로.
- Rambus 표준에 근거한 반도체 회로를 가진 집적회로에 있어서,전송신호에 대한 클록신호를 발생시키기 위한 전송용 PLL 회로;수신 신호에 대한 내부클록신호를 발생시키기 위한 수신용 PLL 회로;집적회로의 외부로부터 테스트 신호를 수신하기 위한 입력단;상기 입력단으로부터 수신된 테스트 신호를 내부클록신호로 샘플링하고, 그 결과적인 신호를 샘플링된 신호로서 출력하기 위한 샘플링 회로;상기 샘플링 회로로부터 수신된 샘플링 신호 또는 상기 반도체 회로의 상기 전송 기능 회로의 출력신호를 선택적으로 출력하기 위한 출력단 및상기 샘플링 회로로부터 수신된 샘플링 신호를 소정의 시간 주기동안 지연시키기 위한 지연회로를 포함하는 것을 특징으로 하는 집적회로.
- 제 5 항에 있어서,상기 반도체 회로의 상기 전송 기능 회로의 출력신호와 상기 전송용 PLL 회로에 의해 발생된 클록신호를 결합하기 위한 출력부를 더 포함하는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 입력신호는 그 위상이 서서히 어긋나는 신호이고, 이 어긋나는 신호에 의해 상기 출력신호의 에러의 수를 카운트하는 것을 특징으로 하는 PLL 지터측정방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9075383A JP2950370B2 (ja) | 1997-03-27 | 1997-03-27 | Pllジッタ測定方法及び集積回路 |
JP97-75383 | 1997-03-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980080734A KR19980080734A (ko) | 1998-11-25 |
KR100292896B1 true KR100292896B1 (ko) | 2001-06-15 |
Family
ID=13574627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980010564A Expired - Fee Related KR100292896B1 (ko) | 1997-03-27 | 1998-03-26 | Pll지터측정방법과pll을가진집적회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6185510B1 (ko) |
JP (1) | JP2950370B2 (ko) |
KR (1) | KR100292896B1 (ko) |
DE (1) | DE19814190A1 (ko) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001127623A (ja) * | 1999-10-27 | 2001-05-11 | Matsushita Electric Ind Co Ltd | ジッタ検出回路 |
US6735538B1 (en) * | 2000-03-29 | 2004-05-11 | Advantest Corporation | Apparatus and method for measuring quality measure of phase noise waveform |
US6460001B1 (en) * | 2000-03-29 | 2002-10-01 | Advantest Corporation | Apparatus for and method of measuring a peak jitter |
US6441602B1 (en) * | 2000-09-26 | 2002-08-27 | International Business Machines Corporation | Method and apparatus for determining phase locked loop jitter |
JP4360802B2 (ja) * | 2000-12-11 | 2009-11-11 | 株式会社アドバンテスト | ジッタ量算出装置、及び試験装置 |
JP4295110B2 (ja) | 2001-11-09 | 2009-07-15 | パナソニック株式会社 | ディスプレイ装置、受信装置、及び、試験装置 |
TW567320B (en) * | 2002-03-05 | 2003-12-21 | Via Tech Inc | Testing circuit for embedded phase lock loop and its testing method |
KR100471006B1 (ko) * | 2002-07-24 | 2005-03-10 | 삼성전자주식회사 | 고속 데이터 출력 소자의 지터 측정 장치 및 토탈 지터측정방법 |
GB2393794B (en) * | 2002-10-01 | 2004-11-24 | Motorola Inc | Module, system and method for testing a phase locked loop |
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NL1023076C2 (nl) * | 2003-04-01 | 2004-10-04 | Iku Holding Montfoort Bv | Buitenspiegeleenheid en actuator. |
US6841985B1 (en) * | 2003-07-29 | 2005-01-11 | Hewlett-Packard Development Company, L.P. | Method and circuit for measuring on-chip, cycle-to-cycle clock jitter |
US6998889B2 (en) * | 2003-08-11 | 2006-02-14 | Rambus Inc. | Circuit, apparatus and method for obtaining a lock state value |
US7158899B2 (en) * | 2003-09-25 | 2007-01-02 | Logicvision, Inc. | Circuit and method for measuring jitter of high speed signals |
KR100597588B1 (ko) | 2003-10-02 | 2006-07-06 | 한국전자통신연구원 | 우선순위기반 능동 시험패킷을 이용한 노드간 경로특성측정방법 |
US7315574B2 (en) * | 2004-05-03 | 2008-01-01 | Dft Microsystems, Inc. | System and method for generating a jittered test signal |
JP4703535B2 (ja) | 2006-10-20 | 2011-06-15 | 株式会社東芝 | 半導体集積回路 |
JP4971777B2 (ja) * | 2006-12-20 | 2012-07-11 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP2008249529A (ja) | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | ジッタ判定回路およびジッタ判定方法 |
US7945404B2 (en) * | 2008-04-24 | 2011-05-17 | Faraday Technology Corp. | Clock jitter measurement circuit and integrated circuit having the same |
CN103999008B (zh) * | 2011-12-22 | 2016-08-24 | 英特尔公司 | 计算装置、平板计算设备和计算系统 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61151483A (ja) | 1984-12-25 | 1986-07-10 | Nec Corp | 半導体回路 |
JPS6211181A (ja) | 1985-07-08 | 1987-01-20 | Nec Corp | 大規模集積回路用テスタ− |
US5295079A (en) * | 1991-07-18 | 1994-03-15 | National Semiconductor Corporation | Digital testing techniques for very high frequency phase-locked loops |
US5485490A (en) * | 1992-05-28 | 1996-01-16 | Rambus, Inc. | Method and circuitry for clock synchronization |
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JP2671817B2 (ja) | 1994-08-26 | 1997-11-05 | 日本電気株式会社 | 半導体集積回路の検査方法 |
US5889435A (en) * | 1997-06-30 | 1999-03-30 | Sun Microsystems, Inc. | On-chip PLL phase and jitter self-test circuit |
-
1997
- 1997-03-27 JP JP9075383A patent/JP2950370B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-25 DE DE19814190A patent/DE19814190A1/de not_active Ceased
- 1998-03-25 US US09/047,444 patent/US6185510B1/en not_active Expired - Fee Related
- 1998-03-26 KR KR1019980010564A patent/KR100292896B1/ko not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2950370B2 (ja) | 1999-09-20 |
US6185510B1 (en) | 2001-02-06 |
KR19980080734A (ko) | 1998-11-25 |
JPH10267999A (ja) | 1998-10-09 |
DE19814190A1 (de) | 1998-10-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980326 |
|
PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19980326 Comment text: Request for Examination of Application |
|
PG1501 | Laying open of application | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20000228 Patent event code: PE09021S01D |
|
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20001228 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20010328 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20010328 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20040323 Start annual number: 4 End annual number: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20050309 Start annual number: 5 End annual number: 5 |
|
FPAY | Annual fee payment |
Payment date: 20060313 Year of fee payment: 6 |
|
PR1001 | Payment of annual fee |
Payment date: 20060313 Start annual number: 6 End annual number: 6 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |