KR930010778B1 - 데이타 전송회로 장해검지기 - Google Patents

Abstract

내용 없음.

Description

데이타 전송회로 장해검지기

제1도는 본 발명이 적용된 데이타 처리장치를 도시한 블록도.

제2도는 단일 방향의 전송회로를 시험하기 위한 데이타 전송회로 장해검지기를 도시한 블록도.

제3도는 n=2일때, 제2도의 데이타 전송회로 장해검지기의 동작을 도시한 타이밍도.

제4도는 쌍방향 전송회로를 시험하기 위한 데이타 전송회로 장해 검지기를 도시한 블록도.

제5도는 n=1일때, 제4도의 데이타 전송회로 장해검지기의 동작을 도시한 타이밍도.

제6도는 n=3일때, 제4도의 데이타 전송회로 장해검지기의 동작을 도시한 타이밍도.

본 발명은 데이타 전송회로를 시험하기 위한 데이타 전송회로 장해검지기에 관한 것이다. 데이타 전송회로란 일반적으로, 하나의 위치에서 입력 데이타신호를 받아서 다른 위치에서 실질적으로 동일한 출력 데이타신호를 재생하는 회로를 말한다. 데이타 전송회로는 데이타 처리시스템에 편재되어 있으며, 동일한 데이타 처리기기의 분리된 프린트 회로판사이의 개개의 데이타 처리기기사이 및 프린트회로기판상의 개개의 구성요소사이의 데이타전송에 사용된다.

데이타전송회로를 시험하는 통상의 방법은 데이타 전송회로를 거쳐서 주지의 시험용 신호를 송신하고 또한 이 시험용 본래의 위치로 되돌려서 루프시키고 또한 리턴 시험용 신호와 본래의 시험용 신호를 비교하는 것에 의해, 루프 시험을 실행하는 것이다. 이러한 목적을 위해 종래의 장치는 시험용 신호를 발생하여 비교하는 디바이스와 데이타 전송회로의 출력측을 통상의 출력선이나 루프백(loop-back)선중의 어느 한쪽의 접속하는 스위치를 포함한다. 데이타 전송시에 상기 스위치는 통상의 출력선 위치에 설정된다. 데이타 전송회로를 시험하기 위해서는 통상의 데이타 전송을 중단하고 스위치를 루프백 위치로 이동시킨 후, 루프백 선을 거쳐서 리턴되고 비교된 시험용 신호시퀀스를 데이타 전송회로를 거쳐서 송신해야한다.

따라서, 통상의 동작시에 데이타 전송회로를 시험하는 것이 불가능하므로, 시험을 실행하는 것이 불편하여 장해를 신속하게 검지할수 없다는 것이 종래의 장치가 안고 있는 문제점이다.

본 발명의 목적은 통상의 데이타 전송시에 데이타 전송을 중단하는 일없이 데이타 전송회로를 시험하는 데이타 전송회로 장해검지기를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명을 데이타신호의 전송시에 임의의 전송속도로 데이타 전송회로를 시험하는 데이타 전송회로 장해검지기에 있어서, 시험용 신호를 발생하는 시퀀스 발생회로, 시퀀스 발생회로에 결합되어 시험용 신호를 기억하는 기억회로, 시퀀스 발생회로와 데이타 전송회로에 결합되고, 시험용 신호와 데이타 신호를 다중화하는 멀티플렉서, 데이타 전송회로에 결합되고, 데이타 전송속도 보다 빠른 속도로 데이타 전송회로를 구동하는 타이밍 발생회로, 데이타 전송회로에 결합되고 데이타 전송회로로 부터의 출력신호를 디멀티플렉서하여 리턴 시험용 신호를 발생하는 디멀티플렉서, 기억회로와 디멀티플렉서에 결합되고, 리턴 시험용 신호와 기억회로에 기억된 시험용 신호를 비교하고, 리턴 시험용 신호와 시험용 신호가 일치하는가를 나타내는 최종신호를 발생하는 비교기를 포함하고, 타이밍 발생회로로 부터의 제1의 클럭신호가 상기 멀티플렉서와 시퀀스 발생회로 및 기억회로에 접속되고, 제2의 클럭신호가 상기 데이타 전송회로에 접속되며, 제3의 클럭신호가 상기 디멀티플렉서와 비교기에 접속되어 있고, 멀티플렉서내의 하이액티브 게이트의 입력단자에는 데이타신호가 접속되고, 로우 액티브 게이트의 입력단자에는 시험용 신호가 접속되고, 멀티플렉서내의 2개의 게이트의 제어단자에는 상기 제1의 클럭신호가 접속되고, 그의 출력단자는 상기 데이타 전송회로에 접속되어 있으며, 시퀀스 발생회로는 상기 제1의 클럭신호에 동기해서 시험용 신호를 생성하고, 기억회로는 상기 제1의 클럭신호에 동기해서 시험용 신호를 리드/라이트하고, 데이타 전송회로는 상기 제2의 클럭신호에 동기해서 동작하며, 또한 상기 디멀티플렉서내의 로우 액티브 게이트의 출력단자로 부터 출력데이타 신호가 출력되며 하이 액티브 게이트의 출력단자로 부터의 리턴신호가 출력되고, 디멀티플렉서내의 2개의 게이트의 입력단자에는 데이타 전송회로로 부터의 출력신호가 접속되고, 제어단자에는 상기 제3의 클럭신호가 접속되어 있으며, 비교기에는 상기 제3의 클럭신호에 동기해서 리턴신호와 기억회로로 로부터의 리드 데이타를 비교하는 것을 특징으로 한다.

이하, 본 발명의 실시예를 도면에 따라서 설명한다.

이하, 본 발명을 새로운 데이타 전송회로 장해 검지기에 따라서 설명한다. 첫째로, 제2도 및 제3도에 도신한 것은 단일 방향의 데이타 전송회로를 시험하는 것이다. 두번째로, 제4도, 제5도 및 제6도에 도시한 것은 쌍방향의 데이타전송회로를 시험하는 것이다.

제1도는 본 발명이 적용된 일반적인 형태의 장치를 도시한 블럭도이다. 제1의 데이타 처리장치(1)는 화살표로 나타낸 1쌍의 신호선(a,b)을 거쳐서 제2의 데이타 처리장치(3)와 데이타 전송을 실행한다. 이 제1의 데이타 처리장치(1)는 화살표로 나타낸 또 다른 신호선에 의해 서로 데이타 전송을 실행하고 있는 여러개의 프린트 회로기판을 포함한다. 각각의 신호선은, 예를들면 선입선출(first-in first-out) 시프트 레지스터를 포함하는 송신회로(7)에서 시작하여 마찬가지로 선입선출 시프트 레지스터를 포함하는 수신회로(9)에 종료한다. 본 발명의 목적은 여러개의 프린트 기판(5)사이 또는 제1의 데이타 처리장치(1)와 제2의 데이타 처리장치(3) 사이에서 데이타 전송을 중단하는 일 없이 송신 및 수신회로(7) 및 (9)를 시험하는 데 있다.

프린트기판(5)은 데이타 처리기능을 실행하기 위한 처리장치와 기억장치등이 구성요소를 포함한다. 도면에는 도시하지 않았지만, 이들 구성요소들은 본 발명을 사용하여 시험할수도 있는 부가적인 송신 및 수신회로에 의해 서로 데이타전송을 실행할수도 있다.

다음에 기술하는 제1의 데이타 전송회로 장해검지기는 단일방향으로 데이타를 이동하는 단일방향의 데이타 전송회로를 1초단 9600비트등과 같은 임의의 데이타 전송속도 f로 시험한다. 제1도에서, 데이타 전송회로는 1개의 송신회로(7) 또는 1개의 수신회로(9)로 구성되어도 좋다. 또, 데이타 전송회로는 특히 송신 및 수신회로가 동일한 프린트 회로기판상에 위치하고 있을때, 송신회로, 수신회로 및 이들을 상호 접속하는 신호선으로 구성되어도 좋다.

제2도에서, 데이타 전송회로(11)는 제1, 제2 및 제3의 클럭신호 C, E 및 G를 발생하는 타이밍 발생회로(13)에 결합되어 있다. 제1의 클럭신호 C는 데이타전송속도 f를 정의 정수 n으로 나눈 값과 동일한 주파수 f/n를 갖는다. 제2의 클럭신호 E는 주파수 2·f를 갖는다. 또, 제3의 클럭신호 G는 제1의 클럭신호와 동일한 주파수 f/n을 갖는다.

제1의 클럭신호 C는 f/n속도로 발생된 임의의 비트열을 포함하는 시험용 신호 B를 발생하는 시퀀스 발생회로(15)에 공급된다. 또한, 제1의 클럭신호 C는 시퀀스 발생회로에 결합되어 시험용 신호를 일시적으로 기억하는 기억회로(17)에 공급된다. 기억회로(17)가 1개의 시험용 비트를 동시에 기억하는데에만 필요하다면 단순한 래치회로를 포함하여도 좋다. 또한, 기억회로(17)가 1개 이상의 비트를 기억하는데 필요하다면, 선입선출 시프트 레지스터를 포함하여도 좋다.

또한, 제1의 클럭신호 C는 시퀀스 발생회로(15)와 데이타 전송회로(11)에 결합되어 데이타 전송회로(11)를 거쳐서 통과할 입력데이타 신호 A를 받는 멀티플렉서(19)에 공급된다. 멀티플렉서(19)는 입력데이타 신호 A와 시험용 신호 B를 데이타 전송회로(11)로 다중화하는 표준형 2 : 1멀티플렉서이다. 멀티플렉서(19)는 제1의 클럭신호 C가, 예를들면 로우상태에 있을때 입력데이타 신호 A를 선택하고, 제1의 클럭신호 C가 하이상태에 있을때 시험용 신호 B를 선택하고, 선택된 신호를 다중화신호 D로서 데이타 전송회로(11)에 전달한다.

제2의 클럭신호 E는 데이타 전송회로(11)에 공급되어 2·f의 전송속도로, 데이터 전송회로(11)를 구동한다. 따라서, 데이터 전송회로(11)는 0.5/f의 간격으로 다중화산호 D를 샘플링하고, 비트속도가 2·f인 출력신호 F를 생성한다.

제3의 클럭신호 G는 데이터 전송회로(11)에 결합되어 데이터 전송회로(11)로 부터의 출력신호 F를 디멀티플랙스하고, 출력데이타 신호 H와 리턴 시험용 신호 I를 생성하는 디멀티플렉서(21)에 공급된다. 제3의 클럭신호 G가, 예를들면 로우상태에 있을 때, 디멀티플렉서(21)는 출력신호 F를 출력데이타 신호선 H에 접속하고, 리턴 시험용 신호 I는 이전값을 그대로 유지한다. 제3의 클럭신호가 하이상태에 있을 때, 디멀티플렉서(21)는 출력신호 F를 리턴 시험용 신호선 I에 접속하고, 출력데이타 신호 H는 이전값을 그대로 유지한다.

또한, 제3의 클럭신호 G는 기억회로(17)와 디멀티플렉서(21)에 결합된 비교기(23)에도 공급된다. 비교기(23)는 제3의 클럭신호 G의 사이클마다 리턴 시험용 신호 I와 기억회로(17)에 기억된 시험용 신호를 비교하고, 리턴 시험용 신호와 기억된 시험용 신호가 일치하는가를 나타내는 최종신호를 발생한다.

다음에, 이 데이터 전송회로 장해검지기의 동작에 대해서 n=2인 경우를 설명한다. 예를들면, 데이터 전송속도가 1초당 9600비트인 경우, 제1 및 제3의 클럭신호는 4800㎐의 주파수를 갖고, 제2의 클럭신호는 19,200㎐의 주파수를 갖는다. 시퀸스 발생회로(15)는 1초당 4800비트 속도로 시험용 신호를 발생한다. 데이터 전송회로(11)는 제2의 클럭신호 E보다 1사이클 지연된 것으로서 도시된다. 기억회로(17)는 1개의 시험용 비트를 기억하는 래치회로라고 한다.

제3도에서, 입력 데이다신호 A는 비트열(1, 2, 3..)으로 이루어져 있고, 시험용 신호는 B는 비트열(a, b, c,....)으로 이루어져 있다. 제1의 클럭신호 C는 폭 0.5/f인 하이펄스로 이루어지는 펄스신호이다. 시퀸스 발생회로(15)는 제1의 클럭신호 C의 각 펄스의 하강에지에서 새로운 시험용 비트를 발생한다. 기억회로(17)는 제1의 클럭신호 C의 상승에지에서의 각각의 시험용 비트를 래치하고, J로 나타낸 출력신호를 발생한다.

멀티플렉서(19)는 제1의 클럭신호 C가 로우일때 입력데이타 신호 A를 선택하고, 제1의 클럭신호 C가 하이일때 시험용 신호를 선택하여 제3도에서 D로 나타낸 다중화신호를 생성한다. 데이타 전송회로(11)는 제2의 클럭신호 E의 상승에지마다 다중화신호 D를 샘플링하여 1클릭 사이클의 내부지연후에 출력신호 f로서 샘플링된 데이타를 생성한다.

제3의 클럭신호 G는 폭 0.5/f인 하이펄스로 이루어지는 제1의 클럭신호 C와 마찬가지의 펄스신호이지만, 제1의 클럭신호보다 위상지연된 펄스신호이다. 이 경우의 위상지연은 데이타 전송회로(11)의 샘플링 지연과 내부지연에 대해서 보상하는 제2의 클럭 E보다 1.5사이클 지연된 것이다. 디멀티플렉서(21)는 제3의 클럭신호 G에 따른 출력신호 F를 디멀티플렉서하고, 출력 데이타신호 H와 리턴 시험용 신호1를 생성한다.

비교기(23)는 제3의 클럭신호G의 하강에지에서 동작하고, 동시에 리턴 시험용 신호 I와 기억출력 J를 샘플링하여 비교하고, 이들이 일치하는가를 나타내는 최종신호를 출력한다. 이 최종신호는 도면에 도시하지는 않았지만, 리턴 시험용 신호 I와 기억출력 J가 일치하지 않을때 에러취급 동작을 초기화하는 회로에 공급할 수 있다.

상술한 시험동작은 통상의 데이타 전송과는 아무런 간섭작용이 없다. 따라서, 출력데이타 신호 H는 멀티플렉터(19), 디멀티플렉서(21) 및 그 밖의 시험용 회로가 제거되고 데이타 전송회로(11)가 통상에 속도 f로 클럭된 경우라 하더라도 상기와 동일하다. 따라서, 시험을 통상의 데이타 전송시에 일정하게 실행할수 있으므로, 장해가 발생하자 마자 이것을 검지할수 있어 데이타 전송회로의 신뢰성을 더욱 향상시킬 수 있다.

다음에, 한쪽방향으로 데이타를 전송하는 송신회로와 다른쪽 방향으로 데이타를 전송하는 수신회로를 갖는 쌍방향의 데이타 전송회로를 시험하기 위한 데이타전송회로 장해검지기에 대해서 기술한다. 데이타 전송회로는, 예를 들면 제1도에 도시한 제2의 데이타 처리장치(3)내에 송신회로(7)와 수신회로(9)를 포함하여도 좋다.

제4도에서, 송신회로(3)와 수신회로(33)는 제1,제2,제3,제4,제5,제6의 클럭신호 M,O,Q,T,V,X를 발생하는 타이밍 발생회로(35)에 접속되어 있다. 제1 및 제3의 클럭신호 M 및 Q는 주파수가 f/n/(f는 통상의 데이타 전송속도, n은 정의 정수)인 제2도에서의 제1 및 제3의 클럭신호와 마찬가지이다. 또, 제4 및 제6의 클럭신호 T 및 X도 주파수가 f/n이다. 제1, 제3, 제4 및 제6의 클럭신호는 모두 폭 0.5/f인 하이펄스로 이루어진 펄스신호이다. 제2 및 제5의 클럭신호 O 및 V는 주파수가 2·f이다.

제1의 클럭신호 M은 제2도에서의 시퀀스 발생회로(15), 기억회로(17) 및 멀티플렉서(19)와 유사한 시퀀스 발생회로(15), 기억회로(17) 및 제1의 멀티플렉서(37)에 공급된다. 제1의 멀티플렉서(37)는 입력 송신회로 K와 시퀀스 발생회로(15)로 부터의 시험용 신호 L을 수신하고, 제1의 클럭신호 M이 로우일때 입력 송신신호 K를 선택하고 또한 제1의 클럭신호 M이 하이일때 시험용 신호 L을 선택하는 것에 의해 이들을 송신회로(31)로 다중화하여 제1의 다중화신호 N을 생성한다.

제2의 클럭신호 O는 송신회로(31)에 공급되어 2·f의 전송회로로 송신회로(31)를 구동한다. 제1의 다중화신호 N에 의해, 송신회로(31)는 2·f의 비트속도로 출력신호 P를 생성한다.

제3의 클럭신호 Q는 송신회로(31)로 부터의 출력신호 P를 디멀티플렉스하여 출력 송신신호와 루프백 신호 R을 생성하는 제1의 디멀티플렉서(39)에 공급된다.

제4의 클럭신호 T는 제2의 멀티플렉서(41)에 공급된다. 제2의 멀티플렉서(41)의 입력 수신신호 S와 제1의 디멀티플렉서(39)로 부터의 루프백 신호 R을 수신하고, 제4의 클럭신호 T가 로우일때 입력 수신신호 S를 선택하고 또한 제4의 클럭신호 T가 하이일때 루프백 신호 R을 선택하는 것에 의해 이들을 수신회로(33)으로 다중화하여 제2의 다중화신호 U를 생성한다.

제5의 클럭신호 V는 수신회로(33)에 공급되어 2·f의 전송속도로 수신회로(33)를 구동한다. 제2의 다중화신호 U에 의해, 수신회로(33)는 2·f의 비트속도로 출력신호 W를 생성한다.

제6의 클럭신호 X는 수신회로(33)으로 부터의 출력 W를 디멀티플렉스하여 출력수신신호와 리턴 시험용 신호 Y를 생성하는 제2의 디멀티플렉서 (43)에 공급된다. 또, 제6의 클럭신호 X는 제2도의 비교기(23)와 마찬가지로 기억회로(17)로 부터의 출력 Z와 리턴 시험용 신호 Y를 비교하여 이들 2개의 신호가 일치하는가를 나타내는 최종신호를 발생하는 비교기(23)으로 공급된다.

이 데이타 전송회로 장해검지기의 동시에 대해서 n=1인 경우와 n=3인 경우를 설명한다. n=1인 경우를 제5도에 도시한다. 데이타 전송속도가 1초당 9600비트이면, 제1, 제3, 제4 및 제6의 클럭신호는 9600㎐의 주파수를 갖고, 제2 및 제5의 클럭신호는 19,200㎐의 주파수를 갖는다. 여기서, 기억회로(17)는, 예를 들면 직렬로 접속된 입력래치와 출력래치로 이루어지는 2단 시프트 레지스터이다. 송신회로(341)와 수신회로(33)는 내부지연이 없는 단순한 래치회로이다.

제5도에 도시한 바와같이, 입력 송신신호 K와 시험용 신호 L이 다중화되어 제1의 다중화신호 N이 생성된다. 기억회로(17)는 제1의 클럭신호 M의 상승에지에서 그의 입력 래치에 시험용 신호 L을 래치하고, 제1의 클럭신호 M의 하강에지에서 그의 출력 래치로 시험용 신호 L을 전달한다. 따라서, 기억회로(17)의 출력은 제5도에서 Z로 나타낸 바와 같다.

송신회로(31)는 제2의 클럭신호 0의 상승에지에서 제1의 다중화신호 N을 샘플링하고, 이 샘플링값은 즉시 송신회로(31)의 출력 P로 된다. 제1의 디멀티플렉서(39)는 제3의 클럭신호 Q를 사용하여 출력신호 P를 출력 송신신호(제5도에는 도시하지 않음)와 루프백 신호 R로 디멀티플렉스한다. 제2의 멀티플렉서(41)는 제4의 클럭신호 T에 따라서 입력 수신신호 S와 루프백 신호 R을 멀티플렉스하여 제2의 멀티플렉스 신호 U를 출력한다.

수신회로(33)는 제5도의 클럭신호 V의 상승에지에서 제2의 다중화신호 U를 샘플링하고, 이 샘플링값은 즉시 수신회로(33)의 출력 W로 된다. 제2의 디멀티플렉서(43)는 제6의 클럭신호 X를 사용하여 출력신호 w를 출력 수신신호(제5도에는 도시하지 않음)와 리턴 시험용 신호 Y로 디멀티플렉스한다.

비교기(23)는 리턴 시험용 신호 Y와 기억회로(17)로 부터의 출력 Z를 비교하는 것으로, 이 비교는 제6의 클럭신호 X의 하강에지에서 이루어진다. 리턴 시험용 신호 Y와 기억회로의 출력 Z가 일치되지 않았다는 것은 송신회로(31) 또는 수신회로(33)중의 어느 하나에 장해가 있는 것을 나타낸다.

이 시험동작은 어느 방향에서나 데이타 전송에는 무관하다. 따라서, 송신신호 및 수신신호 모두는 장해검지기가 없는 것과 같이 통관된다. n=3인 경우를 제6도에 도시한다. 데이타 전송속도가 1초당 9600비트이면, 제1, 제3, 제4 및 제6의 클럭신호는 3200㎐의 주파수를 갖고. 제2 및 제5의 클럭신호는 19,200㎐의 주파수를 갖는다. 기억회로(17)는 다시 2단 시프트 레지스터이고, 송신회로(31)와 수신회로(33)는 내부지연이 없는 단순한 래치회로이다.

제5도에 도시한 n=1인 경우와 제6도에 도시한 n=3인 경우 사이에는 2가지의 차이점이 있다. 하나에 차이점은 제6도에서 루프백 신호 R과 입력 수신신호 S의 위상 비정렬 및 샘플링 지연을 보상하기 위해 제3 및 제4의 클럭신호 Q 및 T의 위상이 오프셋되는 것이다. 다른 하나의 차이점은 제6도에서 기억회로(17)의 입력 및 출력 래치가 제1의 클럭신호 M의 상승에지에 의해 트리거되어 각각의 시험용 신호비트가 기억회로(17)의 입력래치에서 1개의 전체의 제1의 클럭사이클을 소비하고, 그후 출력래치에서 1개의 전체의 사이클을 소비한다는 것이다. 따라서, 기억회로(17)의 출력은 제6도에서 Z로 나타내어 진다.

이들 차이점 이외에, n=3인 경우에서는 n=1인 경우와 동일하게 동작하고, 비교기(23)는 제6도의 클럭신호 X의 하강에지에서 리턴 시험용 신호 Y와 기억출력 Z를 비교하는 것에 의해 장해를 검지한다. 그 밖의 설명은 생략한다. n=1인 경우에서는 통상의 데이타 전송에 간섭하지 않는다.

제4도의 송신회로(31)와 수신회로(33)는 내부 지연이 없는 단순한 래치회로로서 설명하였지만, 이들을 임의의 길이를 갖는 선입선출 시프트 레지스터로 구성하여도 좋으며, 따라서 기억회로(17)와 클럭신호의 위상관계가 수정된다.

멀티플렉서와 디멀티플렉서에 공급된 클럭신호는 안정되고 또한 동일한 주파수를 갖는 것으로서 설명했지만, 롱 선입선출 시프트 레지스터로 하면, 서로 다른 시간에 서로 다른 클럭주파수를 공급하는 것에 의해 버스트 클럭킹(burst clocking)을 이용할 수 있다. 긴 항목의 평균속도는 계속 동일해야 하지만, 멀티플렉서 및 디멀티플렉서의 버스트 속도는 달라도 좋다.

제3도, 제5도 및 제6도는 n=1,2 및 3인 경우에 대해서 도시하였지만, 적당한 기억회로(17)와 클럭신호사이의 적당한 위상관계를 가지면, n이 어떠한 정의 정수이더라도 좋은 것은 물론이다. 특히, 데이타 전송속도가 매우 크게 변화할때 데이타 전송회로의 동작을 시험하는데 저렴하고 저속인 시퀀스 발생회로(15)를 사용할 수 있다.

기억회로(17)를 제2도 및 제4도에서 각각의 구성요소의 하나로서 도시하였지만, 시퀀스 발생회로(15)나 비교기(23)중의 어느하나와 일체로 구성할수도 있다. 1비트 메모리는 비교기(23)에서 제1의 클럭신호에 의해 트리거된 입력래치로서 실현할 수 있다. 또, 시퀀스 발생회로(15)가 그의 출력회로로서 시프트 레지스터를 사용하면, 기억회로의 출력으로서 시프트 레지스터의 최종 비트위치를 사용하고, 시험신호로서 전단의 비트위치로 부터의 출력을 사용하는 것에 의해 다비트 기억회로(17)를 실현할수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (23)

1. 데이타신호의 전송시에 임의의 전송속도로 데이타 전송회로를 시험하는 데이타 전송회로 장해검지기에 있어서, 시험용 신호(B)를 발생하는 시퀀스 발생회로(15), 상기 시퀀스 발생회로에 결합되어 상기 시험용 신호(B)를 기억하는 기억회로(17), 상기 시퀀스 발생회로(15)와 상기 데이타 전송회로(11)에 결합되고, 상기 시험용 신호(B)와 상기 데이타 신호를 다중화하는 멀티플렉서(19), 상기 데이타 전송회로(11)에 결합되고, 상기 데이타 전송속도보다 빠른 속도로 상기 데이타 전송회로(11)를 구동하는 타이밍 발생회로(13), 상기 데이타 전송회로(11)에 결합되고, 상기 데이타 전송회로(11)로 부터의 출력신호(F)를 디멀티플렉서하여 리턴 시험용 신호(I)를 발생하는 디멀티플렉서(21), 상기 기억회로(17)와 상기 디멀티플렉서(21)에 결합되고, 상기 리턴 시험용 신호(I)와 상기 기억회로에 기억된 시험용 신호(J)를 비교하고, 상기 리턴 시험용 신호(I)와 상기 시험용 신호(J)가 일치하는가를 나타내는 최종신호를 발생하는 비교기(23)를 포함하고, 상기 타이밍 발생회로(13)으로 부터의 제1의 클럭신호(C)가 상기 멀티플렉서(19)와 시퀀스 발생회로(15), 기억회로(17)에 접속되고, 제2의 클럭신호(E)가 상기 데이타 전송회로(11)에 접속되며, 제3의 클럭신호(G)가 상기 디멀티플렉서(21)와 비교기(23)에 접속되어 있고, 상기 멀티플렉서(19)내의 하이액티브 게이트의 입력단자에는 데이타신호(A)가 접속되고, 로우 액티브 게이트의 입력단자에는 시험용 신호(B)가 접속되고, 상기 멀티플렉서(19)내의 2개의 게이트의 제어단자에는 상기 제1의 클럭신호(C)가 접속되고, 그의 출력단자는 상기 데이타 전송회로에 접속되어 있으며, 상기 시퀀스 발생회로는 상기 제1의 클럭신호(C)에 동기해서 시험용 신호(B)를 생성하고, 상기 기억회로(17)는 상기 제1의 클럭신호(C)에 동기해서 시험용 신호(B)를 리드/라이트하고, 상기 데이타 전송회로(11)는 상기 제2의 클럭신호(E)에 동기해서 동작하며, 또한 상기 디멀티플렉서(19)내의 로우 액티브 게이트의 출력단자로 부터 출력데이타 신호(D)가 출력되며, 하이 액티브 게이트의 출력단자로 부터의 리턴신호가 출력되고, 상기 디멀티플렉서(21)내의 2개의 게이트의 입력단자에는 상기 데이타 전송회로(11)로 부터의 출력신호(F)가 접속되고, 제어단자에는 상기 제3의 클럭신호(G)가 접속되어 있으며, 상기 비교기(23)는 상기 제3의 클럭신호(G)에 동기해서 리턴신호(I)와 기억회로(17)로 로부터의 리드 데이타(J)를 비교하는 것을 특징으로 하는 데이타 전송회로 장해 검지기.
2. 제1항에 있어서, 상기 타이밍 발생회로(13)는 상기 데이타 전송속도를 정의 정수로 나눈 값과 동일한 주파수로 제1의 클럭신호(C)를 상기 시퀀스 발생회로(15), 상기 기억회로(17) 및 상기 멀티플렉서(19)에 공급하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
3. 제2항에 있어서, 상기 제1의 클럭신호(C)는 0.5를 상기 데이타 전송속도로 나눈 값과 동일한 폭의 펄스를 갖는 펄스신호인 것을 특징으로 하는 데이타 전송회로 장해검지기.
4. 제3항에 있어서, 상기 멀티플렉서(19)는 상기 데이타 전송회로(11)로 다중화하기 위해, 상기 제1의 클럭신호(C)의 상기 펄스기간 동안 상기 시험용 신호(B)를 선택하고, 다른 시간에 상기 데이타 신호(A)를 선택하는 것을 특징으로 하는 데이타 전송회로 장해 검지기.
5. 제2항에 있어서, 상기 타이밍 발생회로(13)는 상기 데이타 전송속도의 2배의 주파수로 상기 데이타 전송회로(11)에 의해 제2의 클럭신호(E)를 공급하여 상기 데이타 전송속도의 2배로 상기 데이타 전송회로(11)를 구동하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
6. 제2항에 있어서, 상기 타이밍 발생회로(13)는 상기 디멀티플렉서(21)와 상기 비교기(23)에 제3의 클럭신호(G)를 공급하고, 상기 제3의 클럭신호(G)의 주파수는 상기 제1의 클럭신호(C)의 주파수와 동일한 것을 특징으로 하는 데이타 전송회로 장해검지기.
7. 제6항에 있어서, 상기 제3의 클럭신호(G)는 0.5를 상기 데이타 전송속도로 나눈 값과 동일한 폭의 펄스를 갖는 펄스신호인 것을 특징으로 하는 데이타 전송회로 장해검지기.
8. 제7항에 있어서, 상기 디멀티플렉서(21)는 상기 데이타 전송회로(11)로 부터의 상기 출력신호(F)를 상기 제3의 클럭신호(G)의 상기 펄스기간동안 상기 리턴 시험용 신호(I)로 디멀티플렉스하고, 다른 시간에 출력 데이타신호(H)로 디멀티플렉스 하며, 상기 디멀티플렉서(21)에 있어서, 상기 출력 데이타신호(H)는 상기 데이타 전송회로(11)로 부터의 데이타(A)를 상기 제3의 클럭신호가 로우인 동작은 그대로 통과시키고, 하이인 동안은 전회의 값을 유지하며, 상기 리턴 신호(I)는 상기 데이타 전송회로(11)로 부터의 데이타(F)를 상기 제3의 클럭신호(G)의 하강에서 래치하여 생성하고, 상기 비교기(23)는 상기 리턴신호(I)와 상기 제1의 클럭신호(C)의 상승에서 상기 기억회로(17)로 부터 리드한 신호(J)를 상기 제3의 클럭신호(G)의 하강에서 비교하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
9. 송신신호(K)와 수신신호(S)의 송신 및 수신시에 임의의 데이타 전송속도로 송신회로(31)와 수신회로(33)를 시험하는 데이타 전송회로 장해검지기에 있어서, 상기 송신회로(31)와 상기 수신회로(33)에 결합되어 상기 데이타 전송속도보다 빠른 속도로 상기 송신회로(31)와 상기 수신회로(33)를 구동하는 타이밍 발생회로(35), 시험용 신호(L)를 발생하는 시퀀스 발생회로(15), 상기 시퀀스 발생회로(15)에 결합되어 상기 시험용 신호(L)를 기억하는 기억회로(17), 상기 시퀀스 발생회로(15)와 상기 송신회로(31)에 결합되어 상기 송신회로(31)로 상기 시험용 신호(L)와 상기 송신신호(K)를 다중화하는 제1의 멀티플렉서(37), 상기 송신회로(31)에 결합되고, 상기 송신회로(31)로 부터의 출력신호(P)를 디멀티플렉스하여 루프백 시험용 신호(R)를 발생하는 제1의 디멀티플렉서(39), 상기 제1의 멀티플렉서(39)와 상기 수신회로(33)에 결합되어 상기 루프백 시험용 신호(R)와 상기 수신신호(S)를 상기 수신신호(33)로 다중화하는 제2의 멀티플렉서(41), 상기 수신회로(33)에 결합되고, 상기 수신회로(33)로 부터의 출력신호(W)를 디멀티플렉스하여 리턴 시험용 신호(Y)를 발생하는 제2의 디멀티플렉서(43), 상기 기억회로(17)와 상기 제2의 디멀티플렉서(43)에 결합되고, 상기 리턴 시험용 신호(Y)와 상기 기억회로(17)에 기억된 시험용 신호(L)를 비교하고, 상기 리턴 시험용 신호(Y)와 상기 시험용 신호(L)가 일치하는가를 나타내는 최종신호를 발생하는 비교기(23)를 포함하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
10. 제9항에 있어서, 상기 타이밍 발생회로(35)는 상기 데이타 전송속도를 정의 정수로 나눈 값과 동일한 주파수로 제1의 클럭신호(M)를 상기 시퀀스 발생회로(15), 상기 기억회로(17) 및 상기 제1의 멀티플렉서(37)에 공급하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
11. 제10항에 있어서, 상기 제1의 클럭신호(M)는 0.5를 상기 데이타 전송속도를 나눈 값과 동일한 폭의 펄스를 갖는 펄스 신호인 것을 특징으로 하는 데이타 전송회로 장해검지기.
12. 제11항에 있어서, 상기 멀티플렉서는 상기 데이타 전송회로로 다중화하기 위해 상기 제1의 클럭신호(M)의 상기 펄스기간 동안 상기 시험용 신호를 선택하고, 다른 시간에 상기 송신신호를 선택하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
13. 제10항에 있어서, 상기 타이밍 발생회로(35)는 상기 데이타 전송속도의 2배의 주파수로 상기 송신회로(31)에 제2의 클럭신호(0)를 공급하여 상기 데이타 전송속도의 2배로 상기 송신회로(31)를 구동하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
14. 제10항에 있어서, 상기 타이밍 발생회로(35)는 상기 제1의 디멀티플렉서(39)에 제3의 클럭신호(Q)를 공급하고, 상기 제3의 클럭신호(Q)의 주파수는 상기 제1의 클럭신호(M)의 주파수와 동일한 것을 특징으로 하는 데이타 전송회로 장해검지기.
15. 제14항에 있어서, 상기 제3의 클럭신호(Q)는 0.5를 상기 데이타 전송속도를 나눈 값과 동일한 폭의 펄스를 갖는 펄스신호인 것을 특징으로 하는 데이타 전송회로 장해검지기.
16. 제15항에 있어서, 상기 제1의 디멀티플렉서(39)는 상기 송신회로(31)로 부터의 상기 출력신호(P)를 상기 제3의 클럭신호(Q)의 상기 펄스기간동안 상기 루프백 신호(R)로 디멀티플렉스하고, 다른 시간에 출력송신신호로 디멀티플렉스하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
17. 제10항에 있어서, 상기 타이밍 발생회로(35)는 상기 제2의 멀티플렉서(41)에 제4의 클럭신호(T)를 공급하고, 상기 제4의 클럭신호(T)의 주파수는 상기 제1의 클럭신호(M)의 주파수와 동일한 것을 특징으로 하는 데이타 전송회로 장해검지기.
18. 제17항에 있어서, 상기 제4의 클럭신호(T)는 0.5를 상기 데이타 전송속도로 나눈 값과 동일한 폭의 펄스를 갖는 펄스신호인 것을 특징으로 하는 데이타 전송회로 장해검지기.
19. 제18항에 있어서, 상기 제2의 멀티플렉서(41)는 상기 송신회로(33)로 다중화하기 위해 상기 제4의 클럭신호(T)의 상기 펄스기간동안 상기 루프백 신호(R)를 선택하고, 다른 기간에 상기 수신신호(S)를 선택하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
20. 제10항에 있어서, 상기 타이밍 발생회로(35)는 상기 데이타 전송속도의 2배의 주파수로 상기 수신회로(33)에 제5의 클럭신호(V)를 공급하여 상기 데이타 전송속도의 2배로 상기 수신회로(33)를 구동하는 것을 특징으로 하는 데이타 전송회로 장해검지기.
21. 제10항에 있어서, 상기 타이밍 발생회로(35)는 상기 제2의 디멀티플렉서(43)와 상기 비교기(23)에 제6의 클럭신호(X)를 공급하고, 상기 제6의 클럭신호(X)의 주파수는 상기 제1의 클럭신호(M)의 주파수와 동일한 것을 특징으로 하는 데이타 전송회로 장해검지기.
22. 제21항에 있어서, 상기 제6의 클럭신호(X)는 0.5를 상기 데이타 전송속도로 나눈 값과 동일한 폭의 펄스를 갖는 펄스신호인 것을 특징으로 하는 데이타 전송회로 장해검지기.
23. 제22항에 있어서, 상기 제2의 디멀티플렉서(43)는 상기 수신회로(33)로 부터의 상기 출력신호(W)를 상기 제6의 클럭신호(X)의 상기 펄스기간 동안 상기 리턴 시험용 신호(Y)로 디멀티플렉스하고, 다른 시간에 출력 수신신호로 디멀티플렉서하는 것을 특징으로 하는 데이타 전송회로 장해검지기.

Images