JP2763557B2 - ハードウェアソータユニット - Google Patents
ハードウェアソータユニットInfo
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Description
この発明は、メモリ中のレコードを指定の順序に並べ
る処理を行なうハードウェアソータのRAS機能を含むハ
ードウェアソータユニットに関するものである。
る処理を行なうハードウェアソータのRAS機能を含むハ
ードウェアソータユニットに関するものである。
第７図は、例えば1986年９月26日付の電子通信学会技
術研究報告（信学技報Vo1.68.No.170）,CPSY−26に記載
された技術のハードウェアソータを示す概略構成図、第
８図はそれの実装構成図である。 図において、１はTTL・SSI/MSIで基板１枚に実装され
たソートプロセッサPi（ｉ＝１〜ｎ）で、全体が18段
（ｎ＝18）のソートプロセッサPiで構成されている。２
はこれらソートプロセッサ間をパイプライン（制御クロ
ックに同期してデータが連続して流れる状態）で結合す
るデータフロー、３は各ソートプロセッサPi用のローカ
ルメモリMi（ｉ＝１〜ｎ）で、１段から12段までのソー
トプロセッサP1〜P12のローカルメモリM1〜M12はRAMと
してソートプロセッサと同じ基板に実装され、13段目以
降のローカルメモリはソートプロセッサとは別の基板に
実装されている。そして、各ローカルメモリMiの記憶容
量は、例えばソートコードの設計長が23B（バイト）と
すると、M1＝32B、M2＝32B×２＝64B、M3＝32B×22＝12
8B、・・・、M17＝32B×216≒2MB、M18＝32B×217≒4MB
と段数ｉの増加とともにMiでは2i-1倍に増加している。
図中メモリ基板の斜線はメモリ部を示している。 ４はこれらソートプロセッサ及びローカルメモリから
なるソータユニットでソータ駆動装置５とともに29枚の
基板からなるソータシステムを構成している。６はソー
タ駆動装置５から各ソートプロセッサ１へのコントロー
ルライン、７は外部メモリからローカルメモリ３へアク
セスするための外部メモリバスである。 次に動作について説明する。今Ｎ（＝2n）個のコード
のソートを行なうものとする。第８図の場合はｎ＝18
で、Ｎ＝262144≒250000個のレコードのソートが可能で
ある。このＮ個レコードからなるデータが連続してデー
タフロー２を流れて最初のレコードからソートプロセッ
サP1に直列に入力される。 最初のソートプロセッサP1では１番目のレコードがロ
ーカルメモリM1にロードされ、このロードされたレコー
ドと次に入力する２番目のレコードのソートが行なわ
れ、そのソートされた２レコード長１ストリングのデー
タが次のソートプロセッサP2に順次出力される。ソート
プロセッサP2では最初に入力された１番目、２番目のコ
ードをソートしたストリングがローカルメモリM2にロー
ドされ、このロードされたストリングと次に入力する３
番目、４番目のレコードをソートした２番目のストリン
グのソートが行なわれ、そのソートされた４レコード長
１ストリングのデータが次のソートプロセッサP3に出力
される。このようにソートプロセッサP2では２レコード
長の２ストリングソートが、ソートプロセッサP3では４
レコード長の２ストリングのソートが、ソートプロセッ
サPiでは2i-1レコード長の２ストリングのソートがデー
タフロー２の流れとともに行なわれ、ｎ番目、即ち18番
目のソートプロセッサP18では131072レコード長の２ス
トリングのソートが行なわれ、最終出力として262144
（＝Ｎ）レコード長のソートされたデータが得られる。
術研究報告（信学技報Vo1.68.No.170）,CPSY−26に記載
された技術のハードウェアソータを示す概略構成図、第
８図はそれの実装構成図である。 図において、１はTTL・SSI/MSIで基板１枚に実装され
たソートプロセッサPi（ｉ＝１〜ｎ）で、全体が18段
（ｎ＝18）のソートプロセッサPiで構成されている。２
はこれらソートプロセッサ間をパイプライン（制御クロ
ックに同期してデータが連続して流れる状態）で結合す
るデータフロー、３は各ソートプロセッサPi用のローカ
ルメモリMi（ｉ＝１〜ｎ）で、１段から12段までのソー
トプロセッサP1〜P12のローカルメモリM1〜M12はRAMと
してソートプロセッサと同じ基板に実装され、13段目以
降のローカルメモリはソートプロセッサとは別の基板に
実装されている。そして、各ローカルメモリMiの記憶容
量は、例えばソートコードの設計長が23B（バイト）と
すると、M1＝32B、M2＝32B×２＝64B、M3＝32B×22＝12
8B、・・・、M17＝32B×216≒2MB、M18＝32B×217≒4MB
と段数ｉの増加とともにMiでは2i-1倍に増加している。
図中メモリ基板の斜線はメモリ部を示している。 ４はこれらソートプロセッサ及びローカルメモリから
なるソータユニットでソータ駆動装置５とともに29枚の
基板からなるソータシステムを構成している。６はソー
タ駆動装置５から各ソートプロセッサ１へのコントロー
ルライン、７は外部メモリからローカルメモリ３へアク
セスするための外部メモリバスである。 次に動作について説明する。今Ｎ（＝2n）個のコード
のソートを行なうものとする。第８図の場合はｎ＝18
で、Ｎ＝262144≒250000個のレコードのソートが可能で
ある。このＮ個レコードからなるデータが連続してデー
タフロー２を流れて最初のレコードからソートプロセッ
サP1に直列に入力される。 最初のソートプロセッサP1では１番目のレコードがロ
ーカルメモリM1にロードされ、このロードされたレコー
ドと次に入力する２番目のレコードのソートが行なわ
れ、そのソートされた２レコード長１ストリングのデー
タが次のソートプロセッサP2に順次出力される。ソート
プロセッサP2では最初に入力された１番目、２番目のコ
ードをソートしたストリングがローカルメモリM2にロー
ドされ、このロードされたストリングと次に入力する３
番目、４番目のレコードをソートした２番目のストリン
グのソートが行なわれ、そのソートされた４レコード長
１ストリングのデータが次のソートプロセッサP3に出力
される。このようにソートプロセッサP2では２レコード
長の２ストリングソートが、ソートプロセッサP3では４
レコード長の２ストリングのソートが、ソートプロセッ
サPiでは2i-1レコード長の２ストリングのソートがデー
タフロー２の流れとともに行なわれ、ｎ番目、即ち18番
目のソートプロセッサP18では131072レコード長の２ス
トリングのソートが行なわれ、最終出力として262144
（＝Ｎ）レコード長のソートされたデータが得られる。
ところで、このようなハードウェアソータユニットに
おけるソートプロセッサはLSI化されるのが一般的であ
り、LSI化されたソートプロセッサに何らかの障害が発
生した場合、従来のソート処理方式では次のような問題
点があった。即ち、従来のソート処理方式は、ソートプ
ロセッサのパイプライン結合の連続性のため、エラーの
種類と性質とがソートプロセッサの段数に比例して増加
し、上位機構へのエラー報告の処理が複雑化するという
問題点があり、また、一次元線型結合されたパイプライ
ン並列処理であるため、途中段のソートプロセッサの故
障が以降の段でのソート処理を不可能にするという問題
点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、上位機構へのエラー報告処理を簡単化し、
また、途中段のソートプロセッサが故障してもソート処
理を実行できるハードウェアソータユニットを提供する
ことを目的とする。
おけるソートプロセッサはLSI化されるのが一般的であ
り、LSI化されたソートプロセッサに何らかの障害が発
生した場合、従来のソート処理方式では次のような問題
点があった。即ち、従来のソート処理方式は、ソートプ
ロセッサのパイプライン結合の連続性のため、エラーの
種類と性質とがソートプロセッサの段数に比例して増加
し、上位機構へのエラー報告の処理が複雑化するという
問題点があり、また、一次元線型結合されたパイプライ
ン並列処理であるため、途中段のソートプロセッサの故
障が以降の段でのソート処理を不可能にするという問題
点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、上位機構へのエラー報告処理を簡単化し、
また、途中段のソートプロセッサが故障してもソート処
理を実行できるハードウェアソータユニットを提供する
ことを目的とする。
この発明に係るハードウェアソータユニットは、同一
のｎ個のソートプロセッサPi（ｉ＝１〜ｎ）が直列にパ
イプライン結合され、上記各ソートプロセッサPiに記憶
容量が少なくとも2i-1レコード長のローカルメモリMi
（ｉ＝１〜ｎ）を接続してなるハードウェアソータユニ
ットにおいて、ソート処理継続が不可能な障害をソート
プロセッサが検出したときは、直ちに全段のソートプレ
セッサでのソート処理を中断させ、ソート処理再開始時
からは上記障害を有する段のソートプロセッサを素通り
して次段のソートプロセッサへ処理を移し、ソート処理
を継続実行させるものである。
のｎ個のソートプロセッサPi（ｉ＝１〜ｎ）が直列にパ
イプライン結合され、上記各ソートプロセッサPiに記憶
容量が少なくとも2i-1レコード長のローカルメモリMi
（ｉ＝１〜ｎ）を接続してなるハードウェアソータユニ
ットにおいて、ソート処理継続が不可能な障害をソート
プロセッサが検出したときは、直ちに全段のソートプレ
セッサでのソート処理を中断させ、ソート処理再開始時
からは上記障害を有する段のソートプロセッサを素通り
して次段のソートプロセッサへ処理を移し、ソート処理
を継続実行させるものである。
このハードウェアソータユニットにおいて、例えばソ
ートプロセッサPjがソート処理継続が不可能な障害を検
出したとき、直ちに全段のソートプロセッサを中断さ
せ、ソート処理再開始時からは上記障害を有するソート
プロセッサPjを素通りして次段のソートプロセッサPj＋
１へ処理を移すことにより、Pj＋１はPjと同一であり、
かつローカルメモリはMj＋１＞Mjなる関係があるため次
段のソートプロセッサにて処理が可能となり、ソート処
理が継続実行される。
ートプロセッサPjがソート処理継続が不可能な障害を検
出したとき、直ちに全段のソートプロセッサを中断さ
せ、ソート処理再開始時からは上記障害を有するソート
プロセッサPjを素通りして次段のソートプロセッサPj＋
１へ処理を移すことにより、Pj＋１はPjと同一であり、
かつローカルメモリはMj＋１＞Mjなる関係があるため次
段のソートプロセッサにて処理が可能となり、ソート処
理が継続実行される。
第１図はこの発明の一実施例に係るハードウェアソー
タユニットを説明するためのソートプロセッサ内部のエ
ラー処理系を示すブロック図である。各ソートプロセッ
サの接続状態を示す第７図におけるソートプロセッサ１
の内部において発生したエラーを分類して記憶し、障害
の要因に応じてエラーの種類を変えて発生させソートプ
ロセッサ１の上位機構に通知する回路を示したものであ
る。第１図において、８はソートプロセッサをリセット
させるRESET信号（以下リセット信号と称す）、９はエ
ラーレジスタの内容であるSTATUS信号（以下ステータス
信号と称す）、10はソート処理継続が不可能を意味する
ERROR1信号（以下エラー１信号と称す）、11はソート処
理継続可能なエラーを意味するERROR0信号（以下エラー
０信号と称す）、12は全ソートプロセッサを一時停止さ
せるHALT信号（以下ホルト信号と称す）、13は特定のソ
ートプロセッサを指定するSELECT信号（以下セレクト信
号と称す）、14はステータス信号９を読み出すためのス
トローブ信号であるREAD信号（以下リード信号と称
す）、15は4to1セレクタ、16は8to1セレクタ、17はエラ
ーステータスレジスタ、18はエラーアドレスレジスタ、
19は５ビットカウンタである。なお、エラーの検知手段
は一般的なECCとパリティビットによるため図示してい
ない。 第２図はこの実施例によるハードウェアソータユニッ
トの全体構成を示すブロック図であり、特にパイプライ
ン結合したソートプロセッサとその上位機構との接続状
態を示す。第２図において、20は初段のソートプロセッ
サ、21は２段目のソートプロセッサ、22は第ｎ段目のソ
ートプロセッサ、23は上位機構であるソータドライバ、
24は数ビット幅のソートプロセッサ選択信号26をデコー
ドして各ソートプロセッサ20〜22を指定するデコーダ、
25は被ソート処理レコードが通るデータバス、30はトラ
イステート及びオープンコレクタ出力に対しレベル安定
のために付加したプルアップ抵抗であり、27〜29は信号
26のデコーダ出力で、各ソートプロセッサの選択信号で
ある。また、31はソータドライバ23から各ソートプロセ
ッサ20〜22に共通に信号８、12、14等の信号を同期して
伝達するための基準クロック信号である。 次に動作について説明する。第１図及び第２図におい
て、ソートプロセッサ内部では障害が検出されると、基
本クロック信号31のサイクルの末尾タイミングでエラー
１信号10またはエラー０信号11を有意にドライブする。
上位機構であるソータドライバ23はエラー１信号10が報
告されると直ちにホルト信号12を有意とし、ソートプロ
セッサの動作を停止させる。また、エラー０信号11が報
告されると、上位機構であるソータドライバ23は、ソー
タユニットのソート処理が完了するまで待ってから初め
て、ホルト信号12を有意にし、ソートプロセッサを停止
させる。ここで、特定のソートプロセッサを指定するこ
とによりセレクト信号13が有意になり、ホルト信号12と
セレクト信号13とが同時に有意になると、障害情報ビッ
トセレクタである4to1セレクタ15の出力はステータス信
号９に接続される。これにより第２図で示すように複数
のソートプロセッサ20〜22が１本のステータス信号９に
マルチドロップ形に接続されることになり、セレクト信
号を順次１段から後段へ切り替えて行くと、各段ごとの
ステータス信号９を取り出すことができる。 上記機構であるソータドライバ23は、停止したソート
プロセッサのレジスタ17、18からリード信号14に同期し
て障害情報をビットシリアルに読み取る。このビット情
報はリード信号14を１回送出する毎に障害情報内容が１
ビットづつ切替わる。また、上記手順はソートプロセッ
サ20〜22の全ｎ段に対して繰り返され、この操作は障害
報告がなされたソートプロセッサに対しては、レジスタ
17、18の全ビットを読み出すまで行い、障害情報を含ま
ない場合は、エラーステータスビットのみを読み出し、
ECC誤り発生・ローカルメモリアドレスの読み出しは行
なわない。第３図および第４図はこれらの障害情報をビ
ット対応で表した図であり、左端の先頭ビットによって
ローカルメモリの不正アドレス発生の可否を判断し、以
下同様に各々のビット毎に意味付けされている。図３は
何らかのエラーによる不正アドレスへのアクセスを示す
ものでエラーレジスタの全ビットにわたり「１」が立っ
た状態を示している。図４はECC訂正不能、ECC訂正可能
等のローカルメモリ３に関するエラーを示しており、ビ
ット31からビット24までの８ビットは第１図のエラース
テータスレジスタ17の内容として8to1セレクタ16及び4t
o1セレクタ15を通ってステータス信号９として出力され
る。また、第４図のビット23からビット０の24ビットは
第１図のエラーアドレスレジスタ18の内容として３個接
続された8to1セレクタ16により24ビット幅のアドレスデ
ータが出力される。 第５図はこの実施例においてソータドライバがエラー
内容を読み取る手順を示したフローチャートである。ソ
ート処理継続が不可能な障害であるソート継続不可能エ
ラー発生を検出すると（ステップS1）、ホルト信号12を
有意にして全段のソートプロセッサの処理を停止し（ス
テップS2）、ｉ＝１、ｊ＝１になるように初期値設定を
行なう（ステップS3）。そして、ステータス信号９が有
意であるかどうかを確認し（ステップS4）、有意であれ
ば、セルクト信号13を有意にし対象ソートプロセッサPi
を特定し（ステップS5）、ストローブ信号（リード信
号）14を送る（ステップS6）。その後、ステータス信号
９を読み取りエラー情報を確認・記憶し（ステップS
7）、ｊをｊ＋１にインクリメントする（ステップS
9）。ステップS4においてステータス信号９が無意なら
ば、ローカルメモリアクセス時の不正アドレスの発生と
判断し（ステップS8）、ステップS9へ移る。 次にエラーレジスタの全ビット数ＮとＪとを比較し
（ステップS10）、Ｊ≦ＮのときはステップS6へ戻り、
Ｊ＞Ｎのときはｉをｉ＋１にインクリメントし（ステッ
プS11）、ソートプレセッサの全段数Ｍとｉとを比較し
（ステップS12）、ｉ≦ＭのときはステップS4へ戻り、
ｉ＞Ｍのときはリセット信号８を全ソートプロセッサに
対して送り、プロセッサ内の障害情報をクリアする（ス
テップS13）。その後、ソート処理を再開する（ステッ
プS14）。 第６図はこの実施例において故障段のバイパス制御の
ためのフラグ生成の手順を示すフローチャートである。
全段のソートプロセッサでのソート処理を再開し（ステ
ップN1）、ソート継続不能エラーが発生すると（ステッ
プN2）、前述した第５図のフローを実行する（ステップ
N3）。そしてソート処理再開後の今回のエラーと前回発
生のエラーとの内容を比較し（ステップN4）、一致すれ
ば固定故障段と判断し、故障段バイパスの初期化を行な
うための初期化制御ワードの設定を行ない（ステップN
5）、特定段バイパスのソート処理の再開を行なう（ス
テップN6）。 次に全体的な動作を説明する。第５図の流れに従っ
て、上位機構であるソータドライバ23ではソータユニッ
ト（ソートプロセッサおよびローカルメモリを含むユニ
ット）のエラー内容の読取りを行い、エラー内容は対応
するソートプロセッサPiに対応して記憶され、全プロセ
ッサに対してエラー内容の報告が終了すると、ソータユ
ニットの全段に対してリセット信号８が入り、再度ソー
ト処理を再開するが、その後、ソート継続不能エラーが
発生すると、再び第５図の流れに従い全段でのソート処
理を再開し、もし前回のエラー内容と一致すれば固定故
障と見なし、該当ソートプロセッサPjでは何らソート処
理を実行させない為のフラグを立てた初期化制御ワード
を設定し、ソート処理を再実行する。即ち、初期化制御
ワードはソートプロセッサPiに於て、１ビット右シフト
してソートプロセッサPi＋１へ渡す構成とすることで、
例えば第３段のみバイパスさせるには初期化制御ワード
を0004（Ｈ）とし、５段のみバイパスさせるには0010
（Ｈ）とし、17段のみをバイパスさせるには、２バイト
幅の初期化制御ワードの17から32段まで対応できる部分
で0001（Ｈ）と設定し、また、第１〜４段を連続バイパ
スさせ第５段からソートを開始するには初期化制御ワー
ドを000F（Ｈ）と設定すれば、右端ビットのLSBビット
からソートプロセッサPiは読み取り１ビットづつシフト
してビットが立っているか否かで、自段でのソート処理
可否を各ソートプロセッサPiは判断するという方式、つ
まりビットが立っていれば（ビット＝１）自段では何ら
ソート処理を行わず、次段へ渡し、ビットが立っていな
ければ（ビット＝０）自段でソート処理を行い、次段へ
渡すという方式で故障段バイパス機構を構成している。 このように上記実施例のソータユニットは、その上位
機構であるソータドライバとの間にソータユニットで発
生する障害の通知と、その内容報告のための５本の信
号、即ち、図１におけるクロック信号８、ステータス信
号９、ホルト信号12、セレクト信号13、リードストロー
ブ信号14のそれぞれを有し、また、被ソートレコードの
先頭を意味する初期化制御ワード中の特定ワードがパイ
プライン結合で繁がれたソートプロセッサ間を次段へ渡
る毎に１ビットづつシフトされ、ソータユニットから障
害の報告を受けたソータドライバがエラー解析後に固定
故障と判断したソートプロセッサPjに対しては、ｊ段を
バイパスする様にソータユニットへの入力レコードの初
期化制御ワード中の特定ワードを設定することで、ソー
タユニットのソートプロセッサPj−１段のソート処理後
はソートプロセッサPjを素通りしてソートプロセッサPj
＋１段でソート処理を継続させる固定故障段バイパス機
構を採用したものである。 すなわち、障害情報収集のための５本の入出力信号ビ
ンを各々が備えたソートプロセッサPi（ｉ＝１〜ｎ）を
直列にパイプライン結合し、各々のソートプロセッサか
ら２本のオープンドレイン出力のエラー信号を各々互い
にワイヤードオア結合することで、ソータドライバに対
しソータユニットのエラー発生報告を行い、さらに各ソ
ートプロセッサからトライステート出力でエラーステー
タス信号をソータドライバに対し全段からのバス結合で
繁ぎ、ソータドライバから各段のエラーステータスリー
ドに従ってその内容を報告し、ソータドライバで故障と
判定された段は再開始時に前段から次段へソートデータ
を何ら加工せずにバイパスすることで、ソート処理を継
続させることができる。 従って、上記実施例によれば、ソートプロセッサをパ
イプライン結合により構成したハードウェアソータユニ
ットにおけるエラー処理系を、エラーの内容により直ち
にエラー解析を要するものとそうでないものに二分し、
各々の場合にソートプロセッサのエラーレジスタを適宜
読み取ることで、簡単にしかも一般性を失うことなくエ
ラー処理を実現でき、エラー解析が上位機構で簡単に行
なえる。一方ソートプロセッサ自体或はローカルメモリ
の一部が固定故障に陥った場合、故障対象段をバイパス
してソート処理を実施できるという柔軟な構造をもち、
故障箇所のデバイスを取り替える必要がなく、ハードウ
ェアソータユニット全体のRAS機能拡張に効果がある。 なお、上記実施例では、ソート処理継続が不可能な障
害要因としてローカルメモリECCのマルチエラー、入力
データのパリティエラー、制御マイクロのパリティエラ
ー、フラグの順序誤り及びローカルメモリへの不正アド
レス（アドレスオーバー）エラー等があるが、ソートプ
ロセッサ内のレジスタ群を二重系にしたり、データバス
にパリティビットを付加する等、RAS機能を拡張しても
よい。また、エラーアドレス機構をローカルメモリの不
正アドレス及びECC誤り発生のローカルメモリアドレス
に限らず、内レジスタのアドレスに拡張してもよい。 また、故障段バイパス機能は、ソートプロセッサの固
定故障に限らず、ローカルメモリの固定故障に対しても
効果があり、システムIPL時にシステム診断の一部とし
て実施すれば上記実施例と同様の効果を奏する。
タユニットを説明するためのソートプロセッサ内部のエ
ラー処理系を示すブロック図である。各ソートプロセッ
サの接続状態を示す第７図におけるソートプロセッサ１
の内部において発生したエラーを分類して記憶し、障害
の要因に応じてエラーの種類を変えて発生させソートプ
ロセッサ１の上位機構に通知する回路を示したものであ
る。第１図において、８はソートプロセッサをリセット
させるRESET信号（以下リセット信号と称す）、９はエ
ラーレジスタの内容であるSTATUS信号（以下ステータス
信号と称す）、10はソート処理継続が不可能を意味する
ERROR1信号（以下エラー１信号と称す）、11はソート処
理継続可能なエラーを意味するERROR0信号（以下エラー
０信号と称す）、12は全ソートプロセッサを一時停止さ
せるHALT信号（以下ホルト信号と称す）、13は特定のソ
ートプロセッサを指定するSELECT信号（以下セレクト信
号と称す）、14はステータス信号９を読み出すためのス
トローブ信号であるREAD信号（以下リード信号と称
す）、15は4to1セレクタ、16は8to1セレクタ、17はエラ
ーステータスレジスタ、18はエラーアドレスレジスタ、
19は５ビットカウンタである。なお、エラーの検知手段
は一般的なECCとパリティビットによるため図示してい
ない。 第２図はこの実施例によるハードウェアソータユニッ
トの全体構成を示すブロック図であり、特にパイプライ
ン結合したソートプロセッサとその上位機構との接続状
態を示す。第２図において、20は初段のソートプロセッ
サ、21は２段目のソートプロセッサ、22は第ｎ段目のソ
ートプロセッサ、23は上位機構であるソータドライバ、
24は数ビット幅のソートプロセッサ選択信号26をデコー
ドして各ソートプロセッサ20〜22を指定するデコーダ、
25は被ソート処理レコードが通るデータバス、30はトラ
イステート及びオープンコレクタ出力に対しレベル安定
のために付加したプルアップ抵抗であり、27〜29は信号
26のデコーダ出力で、各ソートプロセッサの選択信号で
ある。また、31はソータドライバ23から各ソートプロセ
ッサ20〜22に共通に信号８、12、14等の信号を同期して
伝達するための基準クロック信号である。 次に動作について説明する。第１図及び第２図におい
て、ソートプロセッサ内部では障害が検出されると、基
本クロック信号31のサイクルの末尾タイミングでエラー
１信号10またはエラー０信号11を有意にドライブする。
上位機構であるソータドライバ23はエラー１信号10が報
告されると直ちにホルト信号12を有意とし、ソートプロ
セッサの動作を停止させる。また、エラー０信号11が報
告されると、上位機構であるソータドライバ23は、ソー
タユニットのソート処理が完了するまで待ってから初め
て、ホルト信号12を有意にし、ソートプロセッサを停止
させる。ここで、特定のソートプロセッサを指定するこ
とによりセレクト信号13が有意になり、ホルト信号12と
セレクト信号13とが同時に有意になると、障害情報ビッ
トセレクタである4to1セレクタ15の出力はステータス信
号９に接続される。これにより第２図で示すように複数
のソートプロセッサ20〜22が１本のステータス信号９に
マルチドロップ形に接続されることになり、セレクト信
号を順次１段から後段へ切り替えて行くと、各段ごとの
ステータス信号９を取り出すことができる。 上記機構であるソータドライバ23は、停止したソート
プロセッサのレジスタ17、18からリード信号14に同期し
て障害情報をビットシリアルに読み取る。このビット情
報はリード信号14を１回送出する毎に障害情報内容が１
ビットづつ切替わる。また、上記手順はソートプロセッ
サ20〜22の全ｎ段に対して繰り返され、この操作は障害
報告がなされたソートプロセッサに対しては、レジスタ
17、18の全ビットを読み出すまで行い、障害情報を含ま
ない場合は、エラーステータスビットのみを読み出し、
ECC誤り発生・ローカルメモリアドレスの読み出しは行
なわない。第３図および第４図はこれらの障害情報をビ
ット対応で表した図であり、左端の先頭ビットによって
ローカルメモリの不正アドレス発生の可否を判断し、以
下同様に各々のビット毎に意味付けされている。図３は
何らかのエラーによる不正アドレスへのアクセスを示す
ものでエラーレジスタの全ビットにわたり「１」が立っ
た状態を示している。図４はECC訂正不能、ECC訂正可能
等のローカルメモリ３に関するエラーを示しており、ビ
ット31からビット24までの８ビットは第１図のエラース
テータスレジスタ17の内容として8to1セレクタ16及び4t
o1セレクタ15を通ってステータス信号９として出力され
る。また、第４図のビット23からビット０の24ビットは
第１図のエラーアドレスレジスタ18の内容として３個接
続された8to1セレクタ16により24ビット幅のアドレスデ
ータが出力される。 第５図はこの実施例においてソータドライバがエラー
内容を読み取る手順を示したフローチャートである。ソ
ート処理継続が不可能な障害であるソート継続不可能エ
ラー発生を検出すると（ステップS1）、ホルト信号12を
有意にして全段のソートプロセッサの処理を停止し（ス
テップS2）、ｉ＝１、ｊ＝１になるように初期値設定を
行なう（ステップS3）。そして、ステータス信号９が有
意であるかどうかを確認し（ステップS4）、有意であれ
ば、セルクト信号13を有意にし対象ソートプロセッサPi
を特定し（ステップS5）、ストローブ信号（リード信
号）14を送る（ステップS6）。その後、ステータス信号
９を読み取りエラー情報を確認・記憶し（ステップS
7）、ｊをｊ＋１にインクリメントする（ステップS
9）。ステップS4においてステータス信号９が無意なら
ば、ローカルメモリアクセス時の不正アドレスの発生と
判断し（ステップS8）、ステップS9へ移る。 次にエラーレジスタの全ビット数ＮとＪとを比較し
（ステップS10）、Ｊ≦ＮのときはステップS6へ戻り、
Ｊ＞Ｎのときはｉをｉ＋１にインクリメントし（ステッ
プS11）、ソートプレセッサの全段数Ｍとｉとを比較し
（ステップS12）、ｉ≦ＭのときはステップS4へ戻り、
ｉ＞Ｍのときはリセット信号８を全ソートプロセッサに
対して送り、プロセッサ内の障害情報をクリアする（ス
テップS13）。その後、ソート処理を再開する（ステッ
プS14）。 第６図はこの実施例において故障段のバイパス制御の
ためのフラグ生成の手順を示すフローチャートである。
全段のソートプロセッサでのソート処理を再開し（ステ
ップN1）、ソート継続不能エラーが発生すると（ステッ
プN2）、前述した第５図のフローを実行する（ステップ
N3）。そしてソート処理再開後の今回のエラーと前回発
生のエラーとの内容を比較し（ステップN4）、一致すれ
ば固定故障段と判断し、故障段バイパスの初期化を行な
うための初期化制御ワードの設定を行ない（ステップN
5）、特定段バイパスのソート処理の再開を行なう（ス
テップN6）。 次に全体的な動作を説明する。第５図の流れに従っ
て、上位機構であるソータドライバ23ではソータユニッ
ト（ソートプロセッサおよびローカルメモリを含むユニ
ット）のエラー内容の読取りを行い、エラー内容は対応
するソートプロセッサPiに対応して記憶され、全プロセ
ッサに対してエラー内容の報告が終了すると、ソータユ
ニットの全段に対してリセット信号８が入り、再度ソー
ト処理を再開するが、その後、ソート継続不能エラーが
発生すると、再び第５図の流れに従い全段でのソート処
理を再開し、もし前回のエラー内容と一致すれば固定故
障と見なし、該当ソートプロセッサPjでは何らソート処
理を実行させない為のフラグを立てた初期化制御ワード
を設定し、ソート処理を再実行する。即ち、初期化制御
ワードはソートプロセッサPiに於て、１ビット右シフト
してソートプロセッサPi＋１へ渡す構成とすることで、
例えば第３段のみバイパスさせるには初期化制御ワード
を0004（Ｈ）とし、５段のみバイパスさせるには0010
（Ｈ）とし、17段のみをバイパスさせるには、２バイト
幅の初期化制御ワードの17から32段まで対応できる部分
で0001（Ｈ）と設定し、また、第１〜４段を連続バイパ
スさせ第５段からソートを開始するには初期化制御ワー
ドを000F（Ｈ）と設定すれば、右端ビットのLSBビット
からソートプロセッサPiは読み取り１ビットづつシフト
してビットが立っているか否かで、自段でのソート処理
可否を各ソートプロセッサPiは判断するという方式、つ
まりビットが立っていれば（ビット＝１）自段では何ら
ソート処理を行わず、次段へ渡し、ビットが立っていな
ければ（ビット＝０）自段でソート処理を行い、次段へ
渡すという方式で故障段バイパス機構を構成している。 このように上記実施例のソータユニットは、その上位
機構であるソータドライバとの間にソータユニットで発
生する障害の通知と、その内容報告のための５本の信
号、即ち、図１におけるクロック信号８、ステータス信
号９、ホルト信号12、セレクト信号13、リードストロー
ブ信号14のそれぞれを有し、また、被ソートレコードの
先頭を意味する初期化制御ワード中の特定ワードがパイ
プライン結合で繁がれたソートプロセッサ間を次段へ渡
る毎に１ビットづつシフトされ、ソータユニットから障
害の報告を受けたソータドライバがエラー解析後に固定
故障と判断したソートプロセッサPjに対しては、ｊ段を
バイパスする様にソータユニットへの入力レコードの初
期化制御ワード中の特定ワードを設定することで、ソー
タユニットのソートプロセッサPj−１段のソート処理後
はソートプロセッサPjを素通りしてソートプロセッサPj
＋１段でソート処理を継続させる固定故障段バイパス機
構を採用したものである。 すなわち、障害情報収集のための５本の入出力信号ビ
ンを各々が備えたソートプロセッサPi（ｉ＝１〜ｎ）を
直列にパイプライン結合し、各々のソートプロセッサか
ら２本のオープンドレイン出力のエラー信号を各々互い
にワイヤードオア結合することで、ソータドライバに対
しソータユニットのエラー発生報告を行い、さらに各ソ
ートプロセッサからトライステート出力でエラーステー
タス信号をソータドライバに対し全段からのバス結合で
繁ぎ、ソータドライバから各段のエラーステータスリー
ドに従ってその内容を報告し、ソータドライバで故障と
判定された段は再開始時に前段から次段へソートデータ
を何ら加工せずにバイパスすることで、ソート処理を継
続させることができる。 従って、上記実施例によれば、ソートプロセッサをパ
イプライン結合により構成したハードウェアソータユニ
ットにおけるエラー処理系を、エラーの内容により直ち
にエラー解析を要するものとそうでないものに二分し、
各々の場合にソートプロセッサのエラーレジスタを適宜
読み取ることで、簡単にしかも一般性を失うことなくエ
ラー処理を実現でき、エラー解析が上位機構で簡単に行
なえる。一方ソートプロセッサ自体或はローカルメモリ
の一部が固定故障に陥った場合、故障対象段をバイパス
してソート処理を実施できるという柔軟な構造をもち、
故障箇所のデバイスを取り替える必要がなく、ハードウ
ェアソータユニット全体のRAS機能拡張に効果がある。 なお、上記実施例では、ソート処理継続が不可能な障
害要因としてローカルメモリECCのマルチエラー、入力
データのパリティエラー、制御マイクロのパリティエラ
ー、フラグの順序誤り及びローカルメモリへの不正アド
レス（アドレスオーバー）エラー等があるが、ソートプ
ロセッサ内のレジスタ群を二重系にしたり、データバス
にパリティビットを付加する等、RAS機能を拡張しても
よい。また、エラーアドレス機構をローカルメモリの不
正アドレス及びECC誤り発生のローカルメモリアドレス
に限らず、内レジスタのアドレスに拡張してもよい。 また、故障段バイパス機能は、ソートプロセッサの固
定故障に限らず、ローカルメモリの固定故障に対しても
効果があり、システムIPL時にシステム診断の一部とし
て実施すれば上記実施例と同様の効果を奏する。
以上のように本発明によれば、ソート処理継続が不可
能な障害をソートプロセッサが検出したときは、直ちに
全段のソートプロセッサでのソート処理を中断させ、ソ
ート処理再開始時からは上記障害を有する段のソートプ
ロセッサを素通りして次段のソートプロセッサへ処理を
移し、ソート処理を継続実行させるようにしたので、途
中段のソートプロセッサが故障してもソート処理を実行
できるという効果が得られる。
能な障害をソートプロセッサが検出したときは、直ちに
全段のソートプロセッサでのソート処理を中断させ、ソ
ート処理再開始時からは上記障害を有する段のソートプ
ロセッサを素通りして次段のソートプロセッサへ処理を
移し、ソート処理を継続実行させるようにしたので、途
中段のソートプロセッサが故障してもソート処理を実行
できるという効果が得られる。
第１図はこの発明の一実施例のハードウェアソータユニ
ットによるソートプロセッサ内のエラー処理系を示すブ
ロック図、第２図はこの実施例においてソートプロセッ
サをｎ個線型に結合させ上位機構との接続を示すハード
ウェアソータの構成ブロック図、第３図はこの実施例に
おいてローカルメモリのアクセス時に不正アドレスを発
生させた時の信号の内容を示す図、第４図はこの実施例
において不正アドレス発生時以外の信号の内容を示す
図、第５図はこの実施例において上位機構が実施するソ
ータユニットのエラー報告後のエラー内容読み取り手順
を示すフローチャート、第６図はこの実施例において故
障段スキップ制御のためのフラグ生成手順を示すフロー
チャート、第７図はこの実施例及び従来例におけるハー
ドウェアソータユニットを示す概略構成ブロック図、第
８図は第７図のハードウェアソータユニットの実装構成
図である。 20〜22,P1〜P5……ソートプロセッサ、23……ソータド
ライバ（上位機構）、M1〜M5……ローカルメモリ、17…
…エラーステータスレジスタ、18……エラーアドレスレ
ジスタ。
ットによるソートプロセッサ内のエラー処理系を示すブ
ロック図、第２図はこの実施例においてソートプロセッ
サをｎ個線型に結合させ上位機構との接続を示すハード
ウェアソータの構成ブロック図、第３図はこの実施例に
おいてローカルメモリのアクセス時に不正アドレスを発
生させた時の信号の内容を示す図、第４図はこの実施例
において不正アドレス発生時以外の信号の内容を示す
図、第５図はこの実施例において上位機構が実施するソ
ータユニットのエラー報告後のエラー内容読み取り手順
を示すフローチャート、第６図はこの実施例において故
障段スキップ制御のためのフラグ生成手順を示すフロー
チャート、第７図はこの実施例及び従来例におけるハー
ドウェアソータユニットを示す概略構成ブロック図、第
８図は第７図のハードウェアソータユニットの実装構成
図である。 20〜22,P1〜P5……ソートプロセッサ、23……ソータド
ライバ（上位機構）、M1〜M5……ローカルメモリ、17…
…エラーステータスレジスタ、18……エラーアドレスレ
ジスタ。
フロントページの続き (56)参考文献 特開 平１−177125（ＪＰ，Ａ) 特開 昭63−149726（ＪＰ，Ａ) 特開 平１−297723（ＪＰ，Ａ) 特開 平２−129727（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/24 G06F 9/38 G06F 11/20
Claims (1)
- 【請求項１】同一のｎ個のソートプロセッサPi（ｉ＝１
〜ｎ）が直列にパイプライン結合され、上記各ソートプ
ロセッサPiに記憶容量が少なくとも2i-1レコード長のロ
ーカルメモリMi（ｉ＝１〜ｎ）を接続してなるハードウ
ェアソータユニットにおいて、ソート処理継続が不可能
な障害をソートプロセッサが検出したときは、直ちに全
段のソートプロセッサでのソート処理を中断させ、ソー
ト処理再開始時からは上記障害を有する段のソートプロ
セッサを素通りして次段のソートプロセッサへ処理を移
し、ソート処理を継続実行させることを特徴とするハー
ドウェアソータユニット。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28471788A JP2763557B2 (ja) | 1988-11-10 | 1988-11-10 | ハードウェアソータユニット |
| KR1019890015522A KR930001056B1 (ko) | 1988-11-10 | 1989-10-27 | 하드웨어 소터유니트 및 그의 에러수집방법 |
| FR8914790A FR2638866B1 (fr) | 1988-11-10 | 1989-11-10 | Procede de collecte d'erreurs pour dispositif de tri |
| DE3937389A DE3937389A1 (de) | 1988-11-10 | 1989-11-10 | Fehlererfassungsverfahren fuer ein sortiersystem |
| GB8925495A GB2226169B (en) | 1988-11-10 | 1989-11-10 | Error control method for sorter system |
| US07/435,026 US5101408A (en) | 1988-11-10 | 1989-11-13 | Error collection method for sorter system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28471788A JP2763557B2 (ja) | 1988-11-10 | 1988-11-10 | ハードウェアソータユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02129719A JPH02129719A (ja) | 1990-05-17 |
| JP2763557B2 true JP2763557B2 (ja) | 1998-06-11 |
Family
ID=17682069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28471788A Expired - Lifetime JP2763557B2 (ja) | 1988-11-10 | 1988-11-10 | ハードウェアソータユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763557B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100834301B1 (ko) * | 2000-12-20 | 2008-06-02 | 소니 가부시끼 가이샤 | 전자기기 및 전자기기의 기동 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06242925A (ja) * | 1993-02-15 | 1994-09-02 | Mitsubishi Electric Corp | ソート処理装置 |
-
1988
- 1988-11-10 JP JP28471788A patent/JP2763557B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100834301B1 (ko) * | 2000-12-20 | 2008-06-02 | 소니 가부시끼 가이샤 | 전자기기 및 전자기기의 기동 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02129719A (ja) | 1990-05-17 |
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