JPS58107964A - 誤り訂正回路接続回路装置 - Google Patents

誤り訂正回路接続回路装置

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JPS58107964A
JPS58107964A JP57208715A JP20871582A JPS58107964A JP S58107964 A JPS58107964 A JP S58107964A JP 57208715 A JP57208715 A JP 57208715A JP 20871582 A JP20871582 A JP 20871582A JP S58107964 A JPS58107964 A JP S58107964A
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error
memory
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circuit
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ロ−レンス・ジヨン・ハ−ズ
ア−サ−・ウイラ−ド・クライブ
ペドロ・アイヴアン・ペレツ−メンデツ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は処理装置と、メモリーと、処理装置をメモリー
に接続するアドレスバスと制御パスと、メモリーからの
出力データパスと処理装置への入力データバスを含むデ
ータバスと、誤り訂正回路とを含む処理システムにおけ
る誤り訂正回路を接続するための回路装置に関する〇 発明の背景 従来技術の誤り訂正回路では、データをメモリーから読
み出すごとに、これらのデータはメモリーと処理装置の
間に直列に接続された誤り訂正回路を通過している。こ
の誤シ訂正回路はデータが処理装置に与えられる前にデ
ータを確認して訂正する。誤りチックと訂正のこの方法
によって、メモリー読み出しを実行するのに要する時間
に伝播遅延を追加する。メモリー読み出し動作に誤り検
査なしで３　２　０　ｎｓ　　のマイクロサイクルが必
要であるとすれば、誤り訂正回路の誤り横歪動作で、各
々のメモリー読１み出し動作の約１８係の典型的々伝播
遅延が加わることになる。この製画゛の問題は、誤り訂
正が実除に必要であるのは希であるのにもかかわらず各
々のメモリー読み出し動作でこの伝播遅延全党けること
になるということである。
発明の概要 本発明に従えば、回路装置は誤り表示信号を含むメモリ
ーワードに応動する誤り訂正回路を含み、回路装置は誤
り表示信号に応動して接続制御信号を発生し誤りを含む
メモリーワードを除去する誤り回復回路を含み、回路装
置は接続制御信号に応動して誤り訂正回路を出力データ
バスと入力データハスの間に接続しもし接続制御信号が
存在しなければ出力データハスは入力データバスに接続
されて誤り訂正回路はそれに接続されるようにするよう
な回路装置によって、この問題が解決される。
本発明の誤り訂正回路はメモリーから読、み出される誤
りのないデータに対してはこの伝播遅延の問題を取り除
き、一方水久誤りが検出されたときには完全な直列の誤
り訂正を行なう。これはこの誤り訂正回路のスイッチ憬
能によって実現される。メモリー説み出しの動作が実行
されたとき、メモリーワードはあたかも誤りがないもの
として処理装置の入力バスに与えられ、一方これと同時
に、ブリッジのようにバスに接続された誤り訂正回路に
よって誤りの検萱が行なわれる。もしこのメモリーワー
ドに含まれたデータが正しけ扛ば（７） 誤り訂正は不要であり、従来技術の直列誤り訂正に関す
る伝播遅延は除去される。
誤り削正回路によってデータの誤りが検出されたときに
は、誤り訂正回路はメモリー誤り（Ｍ　Ｅ　Ｒ）信号を
発生してデータの誤りを表示し、次のマイクロサイクル
の間に処理装―に対してＰＪ（ＥＲ倍信号伝送する。処
理装置は誤りを含むデータを受信したことになるがら、
このデータを処理するとそのときの正しい処理装置のデ
ータに妨害を与えることになるかもしれない。従ってＭ
ＥＲ信号は処理装置のクロック信号がデータレジスタと
状態レジスタをストローブするのを防止し、これによっ
て処理装置の動作全中断する。処理装置は次に誤り回復
ルーチンに分岐し、ここで誤り訂正と誤り状態の動作が
実行される。誤り訂正回路はデータを訂正し訂正された
データをラッチする。処理装置は晒詩的に瞑り訂正回路
を直列モードにスイッチし、誤り訂正回路から訂正され
たデータを読み、次に誤り訂（８） 正回路とブリッジモードに戻す。もし永久誤りが検出さ
れたならば、誤り訂正回路は直列モードに保持され、こ
の場会は各データ伝送が遅れることになる。
従来技術の回路例の説明 第１図は従来技術の直列誤り訂正回路における処理装置
１０１、誤り訂正回路１０２、メモリー１０３を接続す
るのに必要な回路を示している。処理装置１０１は制御
バスＣＢＵＳとアドレスバスＡＢＵＳを通して処理装置
１０１からメモリー１０３に所望の制御信号とメモリー
アドレスを与えることによって、メモリーからデータを
読み出すためにメモリー１０３にアドレスを与える。誤
シ訂正符号を含む要求されたメモリーワードはメモリー
１０３から読み出され読み出しデータバス（ＲＤＢ＞ｋ
経由して誤り訂正回路１０２に与えられる。誤シ訂正回
路１０２は通常の誤シ検査装置である。誤り訂正回路１
０２はそれがデータを確認している間処理装置１０１に
対するデータの転送を遅らせ、もし必要なら検出された
データ誤りを訂正する。もし誤りが検出されれば、誤り
訂正回路はデータを訂正するだけでなく、メモリー誤り
信号を発生して、この信号をリードＭＥＲに与え、これ
によって処理装置１０１に対して誤り記録の目的でこの
情報ビットを与える。確認あるいは訂正されたデータは
次に誤り訂正回路１０２によって入力データバス（ＩＤ
Ｂ）にラッチされ、ここからこのデータは処理装置１０
１に読み込まれる。
処理装置１０１は誤り訂正回路１０２によって実効的に
誤りの発生から絶縁されている。
処理装置１０１が受信する誤＃）表示はリードＭＥＲ上
のメモリー誤り信号だけであり、この信号は処理装置１
０１によって保守の目的で使用される。ここでは処理装
置１０１の基本的な構造について説明するのが有用であ
る。
第２図は第１図に示された通常のマイクロプログラム可
能な処理装置１０１の関連するマイクロレベルの構造を
示している。処理装置１０１はコード化された砧今によ
って駆動され、この命令はデータと共に典型的にはメモ
リー１０３に記憶されている。これらのコード化された
命令は処理装置１０１が実行すべき機能すなわち動作を
指定するコードピットである命令コード（オプコード）
を含んでいる。これらのコードは処理袋［１０１によっ
て入力データバスＩＤＢを経由してその命令デコーダ２
０１に与えられる。命令デコーダ２０１は受信された命
令の命令コードをマイクロプログラムの入口の点のアド
レスに翻訳する。このマイクロプログラムは命令コード
によって指定された機能または動作を実行する。入口の
点のアドレスはシーケンサ分岐入力（ＳＢＩ）バスを通
してシーケンサ２０２に与えられる。シーケンサ２０２
はこれらの入口の点のアドレスを使用して制＄１ストア
アドレス（Ｃ８Ａ）バスヲ触由して制御メモリー２０３
を順次に参照するのに使用される。
制御メモリー２０３はマイクロ命令を出力し、これは制
御メモリー出力（ＣＮｉＯ）バスを通してサイクルごと
にマイクロ命令（ＭＩＲ）レジスタ２０４に格納される
。これらのマイクロ命令はシーケンサ機能制御（ＳＦＣ
）バスを経由してシーケンサ２０２の機能入力を、ＡＬ
Ｕ機能制御（ＡＬＵＣ）バスｆ：経由して算術論理ユニ
ット（ＡＬＵ）２０５’ｅ、７２ト選択（ＴＳ）バスを
経由して条件マルチプレクサ（ＣＭＯＸ）２０６のテス
ト選択入力を制御し、またこの他にこの散開には本質的
で々い他の制御機能を制御する。これらの装置はこれら
の制御入力信号に応動して、マイクロ命令レジスタ２０
４に記憶されたマイクロ命令によって示される動作を実
行する。テスト選択信号はシーケンサテスト選択（ＳＴ
ＳＩ）信号リード全経由して条件マルチプレクサ２０６
から与えられ、この信号は処理装置の中で（必要なとき
に）強制的に条件分岐を実行するようシーケンサ２０２
　’ｋｍ作する。
これらの上述した機成要素は当業者には周知であシ、本
発明の理解を単に助けるためにブロック図の形式で図示
されている。第２図には示されていないが処理装置１０
１に存在する多くの制御、タイミングおよびデータリー
ドが存在することは明らかである。
本発明の実施例の説明 第３図は本発明において、処理装置３０１、メモリー３
０３および誤シ訂正回路３０２を相互接続するに要する
回路を示している。並列誤り訂正モードで動作している
ときには、処理装置３０１は制御バスＣ，Ｂ　ＯＳとア
ドレスバスｐ、　Ｂ　ＯＳ　２通してメモリー３０３を
アドレスする。メモリー３０３から読み出された誤り訂
正符号を営む要求されたメモリーワードは誤シ訂正回路
３０２に与えられる。誤り訂正符号ビットのない要求さ
れたメモリーワードは読み出しデータバス（ＲＤＢ）’
ｋｍ由して亜列絖み出しゲート３０４に与えられる。誤
り訂正回路３０２はメモリーワードに誤りがないかどう
かをチェックし、同時にデータは入力データバス（ＩＤ
Ｂ）’ｃ経由して並列読み出しゲート３０４全通して処
理装置３０１に与えられる。
もしデータ誤りが検出されると、誤り訂正回路３０２は
リードＭＥＲを通してメモリー誤シ信号を処理装置３０
１に送り、データを訂正し、訂正されたデータをラッチ
する。処理装置３０１はリードＭＥＲ上の信号に応動し
て、誤り回復ルーチンに分岐し、瞬時的に直／並列モー
ド制御リード（ＳＰＭＣ）を動作し、訂正されたデータ
を誤り訂正回路３０２の出力バスＥＤＢから、直列読み
出しゲート３０５を経由して入力データバス（ＩＤＥ）
を通して処理装置３０１に読み込ませる。訂正されたデ
ータが処理装置３０１に読み込まれた後では、制御リー
ドＳＰＭＣは消勢され、回路はブリッジ式にデータの監
視全再開する。
処理装置３０１の誤り診断ルーチンが永久誤り条件を診
断したときにはハード誤りアラ−ムが付勢される。この
アラームが生ずると、処理装置３０１は直／並列モード
制御（ＳＰＭＣ）信号リードを付勢されたままにする。
リードＳＰＭＣ上の信号は並列読み出しゲート３０４を
消勢し、直列読み出しゲート３０５’ｉ付努する。ＳＰ
ＭＣ信号は本発明の誤シ訂正回路を直列誤り訂正モード
にスイッチする。メモリー３０３から読み出されたすべ
てのデータは、このときには読み出しデータバスＲＤＢ
ｉ経由して、訂正のために誤り訂正回路に与えられる。
誤り訂正回路３０２はデータを確認し、訂正し、ラッチ
する。次にデータは入力データバスＩＤＥを経由して、
誤り訂正回路３０２から処理装置３０１に読み出される
。本実施例の誤シ訂正回路は永久誤シの原因が修理され
、アラームがリセットされるまで厘列誤シ訂正モードの
ままとなっている。
一処理装置３０１− 不発明の誤り訂正回路３０２は直列あるいは並列（ブリ
ッジ）モードで接説できるから、処理装置３０１はシス
テムの能率を最大化するように回路構成を制御しなけれ
ばならない。
この制御機能を実現するために、第２図の５基本的処理
装置のアーキテクチャは第４図に図示されるように拡張
される。
第４図は第２図に示されたマイクロプログラム可能な処
理装置３０１の関連するマイクロレベルのアーキテクチ
ャを図示している。
処理装置１０１と同様に、処理装置３０１は符号化され
た命令によって駆動されるが、命令は典型的には、これ
はデータと共にメモリー３０３に記憶されている。これ
らの符号化された命令は処理装置３０１が実行すべき機
能すなわち動作を指示する符号ビットである命令コード
を含んでいる。これらの命令コードは処理装置３０３に
よって入力データバスｘＤＢ’２ｍ由してその命令デコ
ーダ４０１に与えられる。命令デコーダ４０１は受信さ
れた命令の命令コードをマイクロプログラムの入口の点
のアドレスに翻訳し、そのマイクロプログラムが命令コ
ードによって指定された機能すなわち動作を実行する。
入口の点のアドレスはシーケンサ分岐入力（ＳＤＩ）バ
スを通してシーケンサ４０２に与えられる。シーケンサ
４０２は制御メモリーアドレス（ＣＭＡ　）バスを経由
して制御メモリー４０３のアドレスを順次に参照するの
に使用される。
ＣＭＡバスはｉ！た回復ルーチンレジスタからの戻り（
ＲＲＲＲ）に接続されている。制御メモリー４０３の出
力は制御メモリー出力（ＣＭＯ）バスを通して、サイク
ルごとにマイクロ命令レジスタ（ＭＩＲ）４０５に格納
されてラッチされる。これらのマイクロ命令は機能制御
入力バス（ＰＣＩ）を通して機能マルチプレクサ（ＦＭ
ＵＸ）４０６の機能入力を、ＡＬＵ機能制御バス（ＡＬ
ＵＣ）ｔ−通して算術論理ユニット（ＡＬＵ）４０７の
機能入力を、テスト選択（ＴＳ）バスを通して条件マル
チプレクサ（ＣＭＵＸ）４０８のテスト選択入力を制御
する。これらの装置はこ扛らの機能入力信号に応動して
マイクロ詰合レジスタ４０５に記憶されたマイクロ命令
によって指示された動作を実行する。機能信号は機能マ
ルチプレクサ４０６から機能選択（ＦＳ）ハスを経由し
てシーケンサ４０２に゛与えられる。テスト選択信号は
シーケンサテスト選択（ＳＴＳ　）信号リードを経由し
て条件マルチプレクサ４０８からシーをンサ４０２に与
えられ、この信号が（必要なときに）処理装置の中でシ
ーケンサ４０２を動作して強制的に分岐を生じさせる。
回復ルーチンアドレスレジスタ（ＲＲＡＲ）４０９は回
復マイクロルーチンアドレスのアドレスを含んでいる。
回復ルーチンからの戻りアドレスレジスタ（ＲＲＲＲ）
４０４は中断されたマイクロ命令のアドレス（制御メモ
リー４０３によってアドレスされるマイクロ命令）を含
んでいる。ゲートクロック信号（ＧＣ８）が算術論理ユ
ニット４ｏ７、回復ルーチンからの戻りレジスタ４０４
および外部データ・状態レジスタ（図示せず）をストロ
ーブするためには、クロックゲート４１０は信号ＭＥＲ
と回復ルーチンレジスタからの戻り付勢ストロービング
（ＥＲＳ）が共に真となっていることを要求する。
−誤り回復動作− 説明の目的のために、マイクロサイクルＭＣ１の間にメ
モリーの読み出しが実行され、訪１み出されたデータが
誤りを含んでいるものと仮定しよう。次のマイクロサイ
クル（ＭＣ２）のはじめの１００　ｎｓ　　の間に、誤
シ訂正回路３０２を検出し、訂正されたデータをラッチ
し、リードＭＥＲ上にメモリー誤り信号を発生する。
メモリー誤り信号はクロックゲート４１０を消勢する。
ゲートクロック信号リード（ＧＣ８）は偽状態に保たれ
、マイクロ命令レジスタ４０５、算術論理ユニット４０
７、回復ルーチンからの戻りレジスタ４０４および外部
データ・状態レジスタをストローブしない。回復ルーチ
ンからの戻りレジスタ４０４はストローブされないから
、マイクロサイクルＭＣ２の間に実行されつつあったマ
イクロ命令のアドレスは回復ルーチンからの戻シレジス
タ４０４の中に留することになる。誤り回復ルーチンが
完了したときはこのマイクロ命令を杓実行しなければな
らないために、このアドレスが保持されるのである。
リードＭＥＲ上のメモリー誤シ信号は強制的にシステム
を以下に説明するような誤り回復マイクロルーチンに分
岐させる。
１、ＭＥＲ信号はマイクロ命令レジスタ４０５からシー
ケンサ４０２へのマイクロ詰合しジスタ分岐アドレス出
カ（リードＭＢＡ　）４消努する。回復ルーチンアドレ
スはリードＲＲＡ全通してＳＢＩバスを経由して回復ル
ーチンアドレスレジスタ４０９からシーケンサ４０２に
伝送される。
２、ＭＥＲ信号は機能マルチプレクサ４０６のＦＳ出力
會強制的に機能コードの出力とし、シーケンサ４０２に
対してＳＢＩバスを通して回復ルーチンアドレスレジス
タ４０９に記憶されたアドレスを使用して回復ルーチン
に対してただちに分岐するように指示する。
３　回復マイクロルーチンはＳＰＭＣ（第３図参照）を
起動して頁列読み出しゲート３０５を付勢する。誤り訂
正回路３０２の出力バスからのラッチされたデータが付
勢されて入力データハスＩＤＥを経由して処理装置３０
１のデータ入力に与えられる。
４、訂正されたデータが入力されたとき、誤りが水久誤
シであったかどうか′ｆ：判定するためにファームウェ
アによって診断が行なわれる。もし永久誤シの状態が検
出されなければ、処理装置３０１によってリードＳＰＭ
Ｃから接続制御信号全除去することによってシステムは
元の並列誤り訂正モードに戻る。
この元の構成への戻りの一部として、回復マイクロルー
チンの最後のマイクロ命令は回復ルーチンからの戻シレ
ジスタ４０４に含まれだアドレスへの無条件分岐となっ
ておシ、このアドレスが中断さｎ、たマイクロ＃合を示
すようになっている。マイクロ命令中の制憫１ビット（
ＥＲＯ）はマイクロ命令レジスタ４０５からのＭ　Ｂ　
Ａ出力を消勢し、回復ルーチンからの戻りレジスタ４０
４がらシーケンサ４０２のＳＢＩ入力への回復ルーチン
からの戻シアドレス出力（リードＲＲ，ＲＡ）を付勢す
る。このときマイクロ命令レジスタ４０５は再実行され
る中断されたマイクロ命令を含んでいる。
一水久誤りの直列誤）訂正モード− 先の説明からメモリー読み出しデータ誤シを訂正するた
めには、いくつかのマイクロサイクルが心安であること
は明らかである。典型的な低誤シ率の楊仕を取扱ってい
るときには、このよ、うな追加のオーバヘッドのマイク
ロサイクルがあっても、それによる性能の低下は無視で
きる。しかし、永久誤りの場合には、各々のデータ誤シ
の訂正に必要な追加のマイクロサイクルによって、シス
テムの性能は大幅に低下する。永久誤りの場付のこのよ
うな性能の低下を緩不日するために、永久誤りが検出さ
れたときには（追加の詳細な説明は第３図の詳細な説明
を参照）、並列誤り訂正回路はｗ列誤シ訂正モードにス
イッチされるように設計されている。
診断ルーチンが永久誤１ｒ検出したときには、システム
は永久誤シの条件を指示するために通常の警報回路を起
動する。処理装置は先に鰭１明した並列読み出しゲート
３０４を消勢しており、直列読、み出しゲート３０５を
付勢しているが（第３図参照）、リードＳ　ＰＭＣ上の
接続制御信号を保持することによって、これらのゲート
をこのモードに保狩する。これは誤り訂正回路をｍ列誤
り訂正モードに保持する。この警報信号は永久誤シの原
因が訂正されてしまうまでアクティブ状態に保たれる。
さらに、直列誤り訂正モードがアクティブとなっている
間は、診断ルーチンは消勢される。上述した診断ルーチ
ンは、多数の周知の評価の内の任意のものでよい。これ
らにはシステムの性能評価のための誤りの頻度の監視を
含んでいる。
以上本発明の特定の実施例を説明したが、添付特許請求
の範囲を逸脱することなく、種種の構成上の詳細を考案
することができ、これらは意図されている。ここに示す
要約あるいは開始そのものに含まれていることに本発明
を限定するものではない。以上説明した構成は本発明の
原理の応用を単に例示するものにすぎない。通常は本発
明の精神と範囲を逸脱することなく当業者には他の多く
の構成を工夫することができる。
【図面の簡単な説明】
第１図は従来技術の典型的な直列誤り訂正回路の従来の
回路の実施例のブロック図；第２図は通常の処理装置の
マイクロレベルのアーキテクチャを示すブロック図； 第３図は本実施例における亜／直列誤り訂（２３） 正回路を実現する回路図； 第４図は本実施例における。！／ｉｌｌ［列誤り訂正回
路をサポートする処理装置のマイクロレベルのアーキテ
クチャ全示すブロック図である。 〔主要部分の符号の説明〕 処理装置・・・３０９ メモリー・・・３０３ アドレスバス・・・ＡＢＵＳ 制御パス・・・ＣＢＵＳ 誤り訂正回路・・・３０２ 誤り回復回路・・・４００ 接続制御信号・・・Ｓ　ＰＭＣ 出力データパス・・・ＲＤＢ 入力データパス・・・ＩＤＢ 並列読み出しゲート・・・３０４ 直列読み出しゲート・・・３０５

Claims (1)

  1. 【特許請求の範囲】 １　処理装置と、 メモリーと、 処理装置をメモリーに接続するアドレスと制御パスと、 メモリーからの出力データバスと処理装置への入力デー
    タバスを會むデータバスと誤り訂正回路とを含む 処理システムにおける誤シ訂正回路を接続する回路装置
    において、 誤り訂正回路は誤りを含むメモリーワードに応動して誤
    り指示信号を発生し、 回路装置は 誤り指示信号に応動して接続制御信号を発生し、誤りを
    営むメモリーワードを除去する誤シ回復回路と、 接続制御信号に応動して出力データバスと入力データバ
    スの間に誤り訂正回路を接続し、もし接続制御信号が存
    在しなければ、出力データハスは入力データバスに１ｉ
    １Ｅされ、それに誤り訂正回路が接続されるようにする
    回路装置と を含むことを特徴とする誤り訂正回路接続回路装置。 ２、特許請求の範囲第１項に記載の回路装置において、 回路装置はさらに出力データバスと入力データバスの間
    に接続された並列研、み出しゲートとを含み、 接続制御信号の第１の状態に応動して出力データバスと
    入力データバスを相互接続する ことを特徴とする誤シ訂正回路接続回路装置。 ３　特、ｖＩ−請求の範囲第１虫に記載の回路装置にお
    いて、 回路装置にさらに 誤シ訂正回路の出力に接続された厘列膀。 み出しゲ・−トを含み、接続制御信号の第２の状態に応
    動して出力データパスと入力データバスの間に誤り訂正
    回路を接続することを特徴とする誤り訂正回路接続装置
    。 ４、特許請求の範囲第３項に記載の回路装−二において
    、処理装置は 該誤り表示が所定の頻度で発生することに応動して、該
    誤り訂正手段に対して接続制御信号を連続的に与えるス
    レショルド手段を含むことを％像とする誤り訂正回路接
    続装置。 ５、処理装置″がメモリーと接続さｎたシステムにおけ
    る誤りを訂正する方法において、メモリーと処理装置の
    間を転送される各データワードをブリッジの形で監視し
    てデータ中の誤りを検出し、 データワードのひとつに誤りが検出されたときにはいつ
    でも、誤り訂正回路をメモリーと処理装置の間に直列に
    接続するよう（３） 切替えて該データワード中の誤りを訂正する ことを特徴とする誤り訂正法。 ６、特許請求の範囲第５項に記載の方法において、監視
    段階はさらに、 データワード中に誤シが検出されたときにはいつでもメ
    モリー誤り信号を発生し、誤り回復プロセスを起動する
    ために処理装置に対してメモリー誤り信号を与える段階
    を含むことを特徴とする誤り訂正法。 ７、特許請求の範囲第６項に記載の方法において、該切
    替段階はさらに、 メモリー誤シが発生したときには誤りを含むデータワー
    ドの処理を中断する段階を含むことを特徴とする誤り訂
    正法。 ８、特許請求の範囲第７項に記載の方法において、該切
    替段階はさらに、 誤り訂正回路から訂正されたデータを取り出し、 び中断段階が生じたときに実行中であつ（４） た動作を、訂正されたデータワードを使って再実行する 段階を含むことを特徴とする誤り訂正法。 ９、特許請求の範囲第８項に記載の方法において、該切
    替段階はさらに、 訂正されたデータが受信されたときには誤り訂正回路を
    ブリッジ接続モードに回復することを特徴とする誤り訂
    正法。
JP57208715A 1981-12-02 1982-11-30 誤り訂正回路接続回路装置 Pending JPS58107964A (ja)

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US06/326,828 US4456996A (en) 1981-12-02 1981-12-02 Parallel/series error correction circuit
US326828 1981-12-02

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JP57208715A Pending JPS58107964A (ja) 1981-12-02 1982-11-30 誤り訂正回路接続回路装置

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EP0080785A2 (en) 1983-06-08
US4456996A (en) 1984-06-26
GB2112975A (en) 1983-07-27

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