JPS60103469A - 半導体記憶装置の冗長部 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にバイト単位でデー
タを読み出すパイ｝　＋ｔｙ成の半導体記憶装置におけ
る不良メモリセル救済用の冗長部に関する。

〔発明の技術的背景〕

半導体メモリ集積回路の集積度は年々向上しておシ、最
近では２５６キロビ　トのダイ丈ミ７り型ランダムアク
セスメモリｌ．　ＤＲＡＭノとか６　４　ｋＢのスタテ
ィック（　Ｓ　）　Ｗ　ＲＡＭが製品化されつつある。

このように集４ｒｔ　Ｗが向上しメモリ容量が大きくな
るにつれて、その製造初Ｊυ」における歩留シの低さが
問題となシ、その対策としてメモリに冗長部を設けてお
く冗長構成技術が導入されるようになってきた。この技
術は、同−チップ上に機能的に必要な容ｈｋの正規メモ
リセルの他に余分な予備メモリセルを具備し、正規メモ
リセル内で１セル乃至数セルの不良が発生した場合にそ
れらの不良セルを前記予備セルに置き換えることによっ
て、チップを救済するものであり、これにより歩留りは
大幅に向上する。冗長構成を実際に採用する場合には、
セルを１個づつ置き換えることは不可能であるので、適
当数の予備の行または予備の列を具備し、正規メモリセ
ルにおける不良セルを含む行または列の単位で前記予備
行または予備列と置換するようにしている。この置換の
だめに、前記不良セルを含む行または列のアドレスの指
定時に、この行または列を救済するために割り当てるべ
き予侃ｉ行または予備列のアドレスを指定するように予
備行デコーダまだは予備列デコーダの入力をプログラム
する必賛があり、このプログラムのためにヒユーズ素子
を電気的にあるいは、レーザ光によって溶断するなどの
方法が採られる。

第１図は、上述したような電気的にヒエーズを溶断する
方式を用いた場合の冗長構成の一例を示しておシ、第２
図は第１図のゾログラノ・エレメントにＮチャンネルｂ
ｉｏｓ　（絶縁ケ゛−ト型）トランジスタを用いた構成
の一例を示している。

第１図において、アドレス信号Ａ。＋　ＮＯ−Ａｎ　１
１ｎは正規デコーダト・・とプログラムエレメント２・
・・に加えられる。このプログラムエレメント２・・・
の各出力信号は予備行イネーブル信号と共に予備行デコ
ーダ３に加えられる。この予備行デコーダ３のデコード
出力はメモリセルアレイ４における予備行５の行線に加
えられる。このような予備行デコーダ３および予備行５
は複数組設けられており、各組の予備行デコーダ３のデ
コード出力信号はノアゲート６に加えられ、このノアゲ
ート６の出力はインバータ７により反転されて正規デコ
ーダ用ディスエーブル信号として前記正規デコーダト・
・に加えられる。正規デコーダト・・のデコード出力は
前記メモリセルアレイ４における正規行８・・・の行線
に加えられる。

一方、第２図は前記プログラムエレメント２・・・のう
ちの１　ＯＮを取９出して示しておシ、桐。

Ａｉはアドレス化号入カである。ここで、２１〜２５は
それぞれエンハンスメント型のＭＯＳ　）ランジスタ、
２６および２７はディグレージョン型のＭＯＳ　トラン
ジスタ、２８はインバータ、２９はヒユーズ素子である
。トランジスタ２１．２２の各一端は対応してアドレス
信号Ａｉ　、Ａｉが加えられ、各他端は共通接続されて
出力端となっている。トランジスタ２６は、ドレインが
グログラム電淵Ｖｐに接続され、ダート・ソース相互が
接続され、ソースはトランジスタ２．９．２４（Ｑ各ド
レインおよびトランジスタ２５のダートに接続されてい
る。」二記トランジスタ２３のダートはプログラム４Ｍ
号が加えられ、ソースは接地されておシ、トランジスタ
２４のｒ−）はアドレス信号ηが加えられ、ソースは接
地されている。前記トランジスタ２５は、ソースが接地
され、ドレイ／がヒユーズ素子２９の一端およびトラン
ジスタ２７のドレイン、前記トランジスタ２２のダート
に接続されると共にインバータ２８全介して前記トラン
ジスタ２１のデートに接続されている。上記トランジス
タ２７０ケ°−ト・ソースは相互接続さり、て接地され
ており、ヒユーズｆ子２９の他端は電源〜。。に接続さ
れる。

上記プログラムエレメントにおいては、プログラム信号
によってヒユーズ素子２９の溶断の可否を制御し、この
ヒユーズ素子２９が＃肋されているかいないかに応じて
アドレス１ｎ号Ａ、またはＡ、を選択導出することによ
ってプログラム會？」なうものである。つまシ、ヒユー
ズ素子２９がｆｊ断さｔしていない状態では、ヒユーズ
素子２９を通じてｖ’ｔｌｆ位（高レベル）がトランジ
スタ２２のダートおよびインバータ２８に加えられてい
る。

したがって、このときトランジスタ２２はオン、インバ
ータ２８の低レベル出力によりトランジスタ２１はオフ
になっており、アドレス”Ｉｌｊ号Ａ、が選択導出され
る。これに対して、ヒユーズ素子２９が溶断されている
状態では、トランジスタ２２のダートおよびインバータ
２８に低レベルが加わるので、トランジスタ２２はオフ
、インバータ２８の高レベル出力によ、ｂトランジスタ
２１はオンになっておシ、アドレス信号Ａ１が選択非出
される・また、ヒユーズ素子２９ｆ：溶断する場合には
、プログラム１８゛号を低レベルにすると共にアドレス
１バ号Ａ、　（ｉ）低レベルにしてトランジスタ２３゜
２４ｆ共にオフにする。これにより、トランジスタ２５
はダートにトランジスタ２６を通じて茜レベルが加えら
れてオンになるので、ヒユーズ素子２９は大電流が流れ
て溶断する。

ｉｉｌ記＠１図の冗長構成において、不良セルがない場
合には予（Ｗｉｔ行イネ−ゾル４Ｎ号は高レベルに保た
れてぶ・す、各組の予備デコーダ３・・・の出力は低レ
ベル、ノアダート６の出方は高レベル、インバータ７の
出力は低レベルとなシ、正規デコーダト・・のみが動作
可能になる。不良セルがあった」場合には、この不良セ
ルを含む不良行の゛アドレス令：ｆログラムエレメント
２・・・のヒユーズ素子のＭ断の有無によってプログラ
ムし、さらに″Ｊ−備行回行イネーブル１４号も低レベ
ルにプログラムして各組の予備デコーダ３・・・を動作
可能状態にする。したがって、不良行が選択された場合
に、その救済に割ｇ当てられた予備行デコーダ３の出力
が高レベルになってこの高レベル出力が加えられる予備
行６が選択されるが、前記ノアゲート６の出力は低レベ
ル、インバータ７の出力は高レベルになり、正規デコー
ダト・・は全て非選択状態になる。

なお、予備列の冗長構成についても上述した予備行の冗
長構成に準じて設けることが可能であり、これらの冗長
構成はそのプロセス、メモリセルアレイの）やターンな
どから考慮して予備行、予習列のどららかまたは両方が
設けられる。

し背景技術の問題点〕 ところで、上述したような冗長（１゛ｑ成は、ビット単
位でデータを読み出すビット構成のメモリには１ｉｊ単
に組み込むことがｔ’Ｊ　７４＠である。しかし、）々
イト単位でデータをｉ抗み出すバイト４Ｎ成のメモリに
上記冗長構成を組み込もうとすると、１本または数本の
予備列を複数の入出力煉１１」１で切シ換え接続しなけ
れはならず、このことは技術的に大変困難であるばかシ
が読み出し、書き込みの速成に、ｌＵｉ影贋を与えると
いう問題がある。

一方、パイ）＃＋’？／ｉのメモリにおいて、パイ゛ｌ
・を構成する各ビット毎に予備列を持たせることによっ
て冗長’ｊ：ｌ成を組み込もうとすると、各ビットに１
列づつ予十ハノ列を付加するとしても最低限ビット数だ
け予備列が必！（４ビツトの場合は４本、８ビツトの場
合は８本）となり、メモリのチップ面積の増加率が大き
くな９、全体として＄−簡シか悪くなるという間；但が
ある。

〔発明の目的」 本発りｊは土６己の旬ｊ１１１に鑑みてなされたもので
、簡単な］１゛懺にょシ予備列を便りことなく予１＃ｉ
ｔ行のみで予ΦＮ５列の効果をも兼ね飼えると共にナツ
ツ面積の増加率が小さくて済み、しかもアクセスタイム
に悪影響を与えない半尋体記憶装置の冗長部をＪに供す
るものである。

〔発明の概要〕

ｊｉｌｌＪち、本発明の半４体記憶装置？イの冗長部は
、バイト単位でガータを読み出すバイト４Ｎ成の牛導体
記憶装置における列方向に俵数区分に分割されてそれぞ
れ独立に行方向が選択さｔ］、る複数　。

個のメモリセルアレイにそれぞれ設りられた不良行救済
用の予備行と、この複数個のメモリセルアレイにおける
各予備行にそれぞれ対応して設けられ、各予備行ヶ独立
に選択１−るためのプログラム可能な予備行デコーダと
、前記複数個のメモリスルアレイに対応して設けられ、
対応するメモリセルアレイにおけるプログラムされた予
備行デコーダからの信号に基いて対応するメモリセルア
レイにおける正規行デコーダの全てを非遣択状態にする
正規行デコーダディスエーブル信号発生回路とを具備す
ること全特徴とするものである。

〔発明の実施例〕

以下、図面？参照して本発明の一実施例全詳細に説明す
る。

第３図は８キロワード×８ビツトのバイト構成のＳＲＡ
Ｍの一部を示しておシ、メモリセルアレイは行方向およ
び列方向にそれぞれ２５６セルづつ配置されて列方向に
２分割、りまシ左右に２分割されている。このように分
割された左右のメモリセルアレイ３１．３２は、それぞ
れバイトを構成する８ビ２．トに対応して１６セル単位
で８分割され、それぞれ列方向の中心に正規行デコーダ
３３．３４が配置されており、この正規行デコーダ、？
　３　、　Ｊ　４は左右のメモリセルアレイ３１．３２
の正規メモリセル群に対してそれぞれ独立にも行の選択
を行なうものである〇列デコーダ３５は、アドレスバッ
ファ３６からのアドレス信号Ａ［１ｌＡＩＪｌ〜Ａ、、
Ａ、をデコードし、前記メモリセルアレイ３１．３２の
列方向に８分割された各区分における１６列のうちの１
列を選択する。つまり左右のメモリセルアレイ３１．３
２に対してそれぞれ８列づつ選択する。

仁の左右それぞれ８列づつの列線（各列剥３７はそれぞ
れ２本のビット線Ｂ、Ｂで１却になっている）は、それ
ぞれアドレスバッファ３８からのアドレス１Ｆ４号Ａ４
．Ａ４に対応してダート制御される。２組のトランスフ
ァゲート３９．４０によって左右のどちらか一方が選択
される。なお、第３図では図示を簡略化するためにトラ
ンスファダート３９．４０として第５ビツト目用のもの
を代表的に示している。

一方、前記左右のメモリセルアレイ３１．３２は、それ
ぞれ正規行デコーダ３３．３４によシ選択される正規行
のほかにたとえは２行づつの予備行４１．４２．４３．
４４を備えている。

上記左右の正規行デコーダ３３．３４は、アドレスバッ
ファ３８からのアドレス信号Ａ４．Ａ４によってどちら
か一力が選択されると共に同時に加えられるアドレス信
号Ａ５．Ａ５〜Ａ、２．τ１２ニよって正規行の行選択
を行なう。また、前記左右のメモリセルアレイ３１．３
２における各２行の予備行４１．４２．４３．４４をそ
れぞれ独立に選択するための計４個の予備行デコーダ４
５゜４６．４１．４８が設けられている。このうち左の
メモリセルアレイ３１用の予備行デコーダ４５゜４６は
、アドレスバッファ３８からのアドレス信号ｘ４によシ
選択されると共に同時に加えられるアドレス信号Ａ５．
Ａ５〜Ａ１２１ＡＩ　２によって予備行４１．４２を各
対応して選択する。また、右のメモリセルアレイ３２用
の予備行デコーダ４７゜４８はアドレスバッファ３８か
らのアドレス信号Ａ４により選択されると共に同時に加
えられるアドレス信号Ａ５　ｇ　Ａ５〜Δ１２１Ａ１２
によって予備行４３．４４を各対応して選択する。そし
て、前記予備行デコーダ４５．４６および４７　、４８
のデコード出力は各対応して正規デコーダディスエーブ
ル仙゛号発生回路４９．５０に加えられ、このディスエ
ーブル信号発生回路４９．５０の出力は各対応して左右
の正規行デコーダ３３゜３４に供給される。

第４図は、上記予備行デコーダ４５．４６．４７．４１
１および正規ディスエーブル信号発生回路４９．５０を
取り出してそれぞれ代表的に１個分の具体的な回路例を
示している。予備行デコーダ４５は、レーザ光溶断形の
ヒ、１．−ズ素子５１・・・を有するプログラム可能な
構成となっている。即ち、ノア匣ｖデコーダ都５２にお
いて、Ｎチャンネルエンハンスメン）Ｗ）ジンジスタＴ
１〜Ｔ１７のうちＴ１−Ｔ１６の各ダートは対応して各
１個のヒユーズ素子６ノの一端に接続され、このヒユー
ズ素子５１・・・の各他端はアドレス信号Ａ５・１５〜
ＡＩ　２　、ａ、　２が導かれ、残シの１個のトランジ
スタＴ１７のｆ−トにはアドレス信号Ａ４が加えられる
。また、上記トランジスタＴ１〜Ｔ１６の各ｆ−）は、
それぞれダート°ンース相互が接続されたＮチャンネル
ディグレージョン型トランジスタＴ１′〜Ｔ１６′を介
して接地されている。このトランジスタＴ１′〜Ｔ１６
′はそれぞれ１１、流が数μＡ程度流れる程度の大きさ
のものである。そして、上記ノア型デコーダ部６２のデ
コード出力はバッファ回路５３を通じて予備行４１に加
えられる。また、正規行デコーダディスエーブル信号発
生回路４９は、予備行デコ・−ダ４５．４６それぞれの
ノア型デコーダ部５２からデコード出力が加えられるノ
アゲート５４と、このノアゲート５４の出力を反転して
前記正規行デコーダ３３に加えるイ／パータ５５とから
なる。

ここで、第４図の回路の動作を説明しておく。

予備行デコーダ４５がプログラムされていない場合には
、アドレス信号Ａ５１’Ａ５〜１１２１Ａ１２（Ｄいず
ｉｔかによってトランジスタＴ１〜Ｔｔ６のいずれかが
オンになシ、デコード出力は低レベルになシ、予備行４
）の選択は行なわれない。これに対して、ヒユーズ素子
５１・・・の一部が溶断され所定のアドレス信号−号Ａ
５．Ａ５〜Ａ、　２１ＡＩ　２および心によりトランジ
スタ１゛１〜Ｔ１７が全てオフになるようにプログラム
されている場合には、所定のアドレス信号入力によりデ
コード出力は尚レベルになシ、予備行４１の選択が行な
われる。

正規行ｒコーダディスエープル信号発生回路４９は、予
備行デコーダ４５．４６からのデコード出力が全て低レ
ベルの場合には出力が低レベルとなり、上記デコード出
力のいずれか１つが高レベルの場合には高レベルの正規
行デコーダディスエーブル信号を発生する。このディス
ニーモル化号１よ正規行デコーダ３３におけるノア型デ
コーダ部の駆動トランジスタ（図示せず）のグ６一トに
加えられる。

次に、前記第３図に示したメモリにおける動作を説明す
る。たとえば左のメモリセルアレイ３１に不良セルが１
個発生した場合、その不良セルの行方向のアドレスを予
備行７ｊ　：Ｉ−ダ４５゜４６のいずれか一方、たとえ
ば４６にプログラムする。これにより、上記不良セルに
接続された正規行デコーダの選択に４□゛して上記予備
行デコーダ４５が選択され、この予備行デコーダ４５に
おけるノア型デコー・ダ部のデコード出力が高レベルに
なり、正規行デコーダディスエーブル信号が高レベルに
なり、左のメモリセルアレイ３１における全ての正規行
デコーダが非選択状態になる。したがって、予備行デコ
ーダ４５のみが選択されることになり、前記不良セルの
ある行は上記予備行デコーダ４５により選択される予備
行４１により置換されたことになる。同様に、左のメモ
リセルアレイ３１において上記とは別の不良行がある場
合に予備行デコーダ４６のプログラムｒｃよりて予ａＩ
Ｉ行４２に置換することができ、さらに右のメモリセル
アレイ３２にオイて２行１での不良行を予備行デコーダ
４７゜４８のプログラムによって予備行４３．４４に置
換することができる。

即ち、上記メモリの冗長構成によれは、左右のメモリセ
ルアレイ３１．３２においてそれぞれ独立に２行までの
不良行を救済することが可能である。したがうて、左右
のメモリセルアレイに不良セルが属する割合が５分５分
であると仮定した場合、左右それぞれ独立な２行の救済
が可能である。こりことは、従来のバイトｈ′僅成のメ
モリにおいて左右のメモリセルアレイに共ｉ＋ｉ＋な２
行の予備行を持たせる場合には２行までしか救済できな
いのに比べて最高４行までの救済が”Ｊ’　ｎｉ：でＩ
ｋ）υ、１．５倍以上の救済効果があることになる。従
って、上記冗長構成は、左右のメモリセルアレイ３１．
３２でそれぞれ独立に選択される予備行のみで予備列の
救済効＊ｉ有するので、パイＦ　ｋ　４４？成する各ピ
ヴトに予備列を使用する場合に比べて救済効果は劣るが
、回路構成は非常に簡単でを・υ、チップ面積の増加率
は小さくて済む。また、チップザイズは辿常は行方向に
短かく列方向に長いので、列方向に予備列を入れる場合
に比べて行方向に予備行を入れる本実施例の冗長構成は
チップ面積の渭加率が小さくて済む。また、上記冗長構
成は、健来例の説明で述べたような複数の人出方間で予
備列を切り換える構成におりるようなアクセスタイムに
患影響金与えるという問題も生じない。

なお、上記実施例の予備行デコーダ４５゜４６．４’１
．４８は、レーデ光溶断型のヒユーズ素子５ノ・・・に
よシブログラムを行なう構成を示したが、他のプログラ
ム素子を有する構成でもよく、たとえば第１図、第２１
金参照して前述し、たような電気的溶断型のヒユーズ素
子を有するグログラムエレメント金用いてもよい。

また、メモリセルアレイは、上記火砲例の２分割に限ら
ずさらに細分化することもＤｆ能でおるが、各分割区分
毎に行デコーダ全必要とすることを考慮すると２分割の
揚台は構成がｆｉｆｉ単である利点がある。

また、本発明はＤＲＡＭ　、　ＳＲＡＭ　Ｋ眠らず、プ
ログラマブルリードオンリメ七り（ｐ　ｔｔｏ八りにも
進出可能である。

〔づｆｉ明の効果」 上述したように本発明の半導体記憶装置氏の冗長部によ
−１．は、列方向に分割された各区分のメモリセルアレ
イに各区分で独立に予備行ケ選択し得るようにした簡単
な４１・ｊ成によって・予備列と を設けることが等価となシ、救済効果が高くなると共に
チップ間積の増加率は小さくて済み、しかも゛ｒクセス
タイムに悪影響を与えないなどの利点がある。

【図面の簡単な説明】

ｔＲ１図は十η′ｈ体メモリの冗長構成の一例を示す構
成説明図、第２図をま第１図のプログラムエレメントを
１個取り出して具体例を示す回路図、第３図は本発明Ｖ
（係る半導体記憶装置直の冗長部の一実施例を示すｆｉ
Ｉｊ成説明図、第４図は第３図の予備行デコーダおよび
正規行デコーダデづスエープルイ５号発生回路を取り出
してその−ｎＩＩを具体的に示す回路図で−ある。 ３１．３２・・・メモリセルアレイ、３３　、３４・・
・正規行デコーダ、４１〜４４・・・予備行、４５〜４
８・・・予備行デコーダ、４９．５０・・・正規行デコ
ーダディスエーブル１８号孔生回路。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図 ２ 第３図 １−一

Claims (2)

【特許請求の範囲】
1. （１）バイト単位でデータを読み出すバイト構成の半導
   体記憶装置における列方向に複数区分に分割されてそれ
   ぞれ独立に行方向が選択される複数個のメモリセルアレ
   イにそれぞれ設けられた不良行救済用の予備行と、この
   複数個のメモリセルアレイにおける各予備行にそれぞれ
   対応して設けられ、各予備行を独立に選択するためのゾ
   ログラム可能な予備行デコーダと、前記複数個のメモリ
   セルアレイに対応して設けられ、対応するメモリセルア
   レイにおけるプログラムされた予備行デコーダからの信
   号に基いて対応するメモリセルアレイにおける正規行デ
   コーダの全てを非選択状態にする正規行デコーダディス
   エーブル信号発生回路とを具備することを特徴とする半
   導体記憶装置の冗長部。
2. （２）前記複数区分に分割された＆数個のメモリセルア
   レイは、２分割された２個のメモリセルアレイであるこ
   とを特徴とする特許 の範囲第１項記載の半導体記憶装置の冗長部。