JPS5975497A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5975497A JPS5975497A JP57184574A JP18457482A JPS5975497A JP S5975497 A JPS5975497 A JP S5975497A JP 57184574 A JP57184574 A JP 57184574A JP 18457482 A JP18457482 A JP 18457482A JP S5975497 A JPS5975497 A JP S5975497A
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- JP
- Japan
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- data line
- address
- defective
- circuit
- redundant
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関する。
従来より、半導体記憶装置においては、その製品歩留り
を向上させるために、欠陥ヒツト救済方式を利用するこ
とが考えられている。
を向上させるために、欠陥ヒツト救済方式を利用するこ
とが考えられている。
欠陥ビット救済方式を採用するために、例えは×１ビッ
ト構成（ｌビットのデータを書込み又は読み出す）の半
導体記憶装置には、メモリアレイ内の不良アドレスを記
憶する適当な記憶手段及びそのアドレス比較回路、並び
に冗長回路（予備メモリアレイ）のような付加回路が設
けられる。
ト構成（ｌビットのデータを書込み又は読み出す）の半
導体記憶装置には、メモリアレイ内の不良アドレスを記
憶する適当な記憶手段及びそのアドレス比較回路、並び
に冗長回路（予備メモリアレイ）のような付加回路が設
けられる。
ところが、バイト（×８ビット）構成の半導体記憶装置
においては、８個（マノｔｌのメ七りアレイから構成さ
れ、カラムアドレスデコーダがデータ線方向の対して密
集して形成されので、不良データ線を冗長用データ線に
切り替える場合、冗長用デコーダを設けることが非現実
的となる。
においては、８個（マノｔｌのメ七りアレイから構成さ
れ、カラムアドレスデコーダがデータ線方向の対して密
集して形成されので、不良データ線を冗長用データ線に
切り替える場合、冗長用デコーダを設けることが非現実
的となる。
したがって、レーザー光線による微細加工技術により、
不良データ線から冗長データ線へ配線そのものを切り替
えるようにしている。
不良データ線から冗長データ線へ配線そのものを切り替
えるようにしている。
このように、レーザー光線による配線の切り替えには、
そのための高価な設備が必要となっ゛ｃ１半導体記憶装
置のコストを高（するとともに、テスト効率が悪くなる
。
そのための高価な設備が必要となっ゛ｃ１半導体記憶装
置のコストを高（するとともに、テスト効率が悪くなる
。
この発明の目的は、コストの低減を図った半導体記憶装
置を提供することにある。
置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともにｉｌｌ！Ｉに説明する
。
。
第１図には、この発明の一実施例のＭＯＳスタティック
型ＲＡＭ （ランダム アクセス メモリ）のブロック
図が示されている。
型ＲＡＭ （ランダム アクセス メモリ）のブロック
図が示されている。
同図は、特に制限されないが、出力が８ビツトのＳ
ＲＡＭｊｌｊＭＩ回路（以下、Ｉ Ｃト称１’ル） （
７）内部構成を示している。
ＲＡＭｊｌｊＭＩ回路（以下、Ｉ Ｃト称１’ル） （
７）内部構成を示している。
この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２′）に分
けて配置されている。
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２′）に分
けて配置されている。
そして、各メモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２に
おい０１８本の相補データ線対が一組とされ、同図にお
いては縦方向に向かうよ）形成されている。
おい０１８本の相補データ線対が一組とされ、同図にお
いては縦方向に向かうよ）形成されている。
すなわち、従来のようにメモリアレイを８ブロツク （
マット）に分けて構成するのではなく、８ビツトのデー
タは、同一のメモリアレイ内の互いに隣合う８本の相補
データ線対に対して、Ｉ −Ｌｌのアドレスが割り当て
られ、同図では横方向に順に配置される。
マット）に分けて構成するのではなく、８ビツトのデー
タは、同一のメモリアレイ内の互いに隣合う８本の相補
データ線対に対して、Ｉ −Ｌｌのアドレスが割り当て
られ、同図では横方向に順に配置される。
一方、ロウ系アドレス選択線（ワード線）は、上記各メ
モリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対して共通に
横方向に向かうよう形成され、同図では縦方向に順に配
置される。
モリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対して共通に
横方向に向かうよう形成され、同図では縦方向に順に配
置される。
上記相補データ線対は、カラムスイッチＣ−８Ｗｌ、（
、−３Ｗ２を介して８本の共通相補データ線対に選択的
に接続される。同図おいては、上記共通相補データ線対
は横方向に走っている。
、−３Ｗ２を介して８本の共通相補データ線対に選択的
に接続される。同図おいては、上記共通相補データ線対
は横方向に走っている。
ロウアドレスバッファＲ−ＡＤＢは、外部端子からのｍ
ビットのアドレス信号ＲＡＤを受け、内部相補アドレス
信号−、ｉＱ〜ａｍを形成して、ロウアドレスデコーダ
、ドライバＲ−ＤＣＲ，ＤＲＶに送出する。
ビットのアドレス信号ＲＡＤを受け、内部相補アドレス
信号−、ｉＱ〜ａｍを形成して、ロウアドレスデコーダ
、ドライバＲ−ＤＣＲ，ＤＲＶに送出する。
ロウアドレスデコーダ、ドライバＲ−Ｄ ＣＲ。
ＤＲＶは、上記アドレス信号ｌＯ〜ａｍに従って１本の
ワード線を選択する。
ワード線を選択する。
カラムアドレスバッファＣ−ＡＤＢは、外部端子からの
ｎビットのアドレス信号ＣＡＤを受け、内部相補アドレ
ス信号−２エＯ〜１ｎを形成して、カラムアドレスデコ
ーダＣ−ＤＣ，Ｒに送出する。
ｎビットのアドレス信号ＣＡＤを受け、内部相補アドレ
ス信号−２エＯ〜１ｎを形成して、カラムアドレスデコ
ーダＣ−ＤＣ，Ｒに送出する。
カラムアドレスデコーダＣ−Ｄ ＣＲは、上記アドレス
信号！０〜ａｎに従って８本の相補データ線対を選択す
る選択信号を形成する。
信号！０〜ａｎに従って８本の相補データ線対を選択す
る選択信号を形成する。
カラムスイッチＣ−３ＷＩ、Ｃ−３Ｗ２は、上記選択信
号を受け、上記８本の相補データ線対を対応する８本の
共通相補データ対に接続する。
号を受け、上記８本の相補データ線対を対応する８本の
共通相補データ対に接続する。
なお、同図では、上記相補データ線対及び共通相補デー
タ線対は、１本の線により現している。
タ線対は、１本の線により現している。
入出力回路Ｉ１０は、読み出しのためのセンスアンプ、
メインアンプ及びデータ出力バッファと、書込みのため
のデータ入カバソファとにより構成され”ζいる。
メインアンプ及びデータ出力バッファと、書込みのため
のデータ入カバソファとにより構成され”ζいる。
内部制御信号発生回路ＴＧは、２つのり（部制御信号Ｃ
丁（チノブセレク（−信号）、’ＷＥ（ライｉイネーブ
ル信号）を受けＣ、ロウテコータ制御信号、センスアン
プ制御信号、書込み制御信号、データ人カバソファ制御
信吟等を送出する。
丁（チノブセレク（−信号）、’ＷＥ（ライｉイネーブ
ル信号）を受けＣ、ロウテコータ制御信号、センスアン
プ制御信号、書込み制御信号、データ人カバソファ制御
信吟等を送出する。
この実施例では、上記メモリアレイＭ−Ａ ＲＹ１、Ｍ
−ＡＲＡＹ２に冗長用のメモリアレイＲ−ＡＲＹ１．Ｒ
−ＡＲＹ２がそれぞれ設けられている。＋Ｌ、て、不良
アドレス信号を記憶するアドレス記憶手段と、この不良
アドレス信号とデータ線選択アドレス信号とを比較して
記憶された不良アドレスが選択されたことを検出するカ
ラムアドレス比較回路とからなるアドレスコンベアＡＣ
が設けられる。
−ＡＲＡＹ２に冗長用のメモリアレイＲ−ＡＲＹ１．Ｒ
−ＡＲＹ２がそれぞれ設けられている。＋Ｌ、て、不良
アドレス信号を記憶するアドレス記憶手段と、この不良
アドレス信号とデータ線選択アドレス信号とを比較して
記憶された不良アドレスが選択されたことを検出するカ
ラムアドレス比較回路とからなるアドレスコンベアＡＣ
が設けられる。
このアドレスコンベアＡＣは、不良アドレスの選択を検
出して、不良データ線の選択動作を禁止するとともに、
上記冗長用データ線選択動作に切り替える。
出して、不良データ線の選択動作を禁止するとともに、
上記冗長用データ線選択動作に切り替える。
第２図には、上記アドレスコンベアＡＣの〜実施例の回
路図が示されている。
路図が示されている。
上記１組のアドレスコンベアは、アドレス信号のビット
数（ｎ）に応じた数だけの不良アドレスの記憶回路及び
アドレス比較回路と、１つのイネーブル回路とにより構
成される。
数（ｎ）に応じた数だけの不良アドレスの記憶回路及び
アドレス比較回路と、１つのイネーブル回路とにより構
成される。
同図には、代表として示された１つの不良アドレス、の
記憶回路及びアドレス比較回路と、１つのイネーブル回
路とが示されている。
記憶回路及びアドレス比較回路と、１つのイネーブル回
路とが示されている。
端子Ｐ１〜Ｐ４は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子ＰＩ、Ｐ３には電源電圧ＶＣＣが与えら
れ、端子Ｐ２．Ｐ４には回路の接地電位が与えられる。
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子ＰＩ、Ｐ３には電源電圧ＶＣＣが与えら
れ、端子Ｐ２．Ｐ４には回路の接地電位が与えられる。
」１記イネーブル回路は、次の各回路素子により構成さ
れる。
れる。
負荷ＭＯＳＦＥＴＱ２と駆動ＭＯ３ＦＥＴＱＩとはイン
バータを構成し、負荷ＭＯ３ＦＥＴＱ２のドレイン、ゲ
ルトは、端子Ｐ３に接続される。
バータを構成し、負荷ＭＯ３ＦＥＴＱ２のドレイン、ゲ
ルトは、端子Ｐ３に接続される。
このインバータの出力は、、ヒユーズＦ】を溶断させる
駆動ＭＯ３ＦＥＴＱ３のケ−トに接続される。
駆動ＭＯ３ＦＥＴＱ３のケ−トに接続される。
ごのＭＯＳＦＥＴＱ３のドレインと端子Ｐ」との間にヒ
ユーズＦ１が設けられ、そのソースは端子Ｐ２に接続さ
れる。また、）ＥＭＯ３ＦＥＴＱＩのゲートは、端子Ｐ
４に接続される。上記端子Ｐ４と電源電圧Ｖｃｃの間に
は抵抗Ｒ１が設けられている。」１記ヒユーズＦ１は、
特に制限されないが、ポリシリコンによっ°Ｃ構成され
ζいる。所定の不良アドレスを書込むときに、端子ＰＩ
、Ｐ３には電源電圧Ｖｃｃが与えられ、端子Ｐ２．Ｐ４
には回路の接地電位が与えられるのでヒユーズＦｌを溶
断させる駆動ＭＯ３ＦＥＴＱ３がオンしζ、自動的にヒ
ユーズＦ１を溶断させる。
ユーズＦ１が設けられ、そのソースは端子Ｐ２に接続さ
れる。また、）ＥＭＯ３ＦＥＴＱＩのゲートは、端子Ｐ
４に接続される。上記端子Ｐ４と電源電圧Ｖｃｃの間に
は抵抗Ｒ１が設けられている。」１記ヒユーズＦ１は、
特に制限されないが、ポリシリコンによっ°Ｃ構成され
ζいる。所定の不良アドレスを書込むときに、端子ＰＩ
、Ｐ３には電源電圧Ｖｃｃが与えられ、端子Ｐ２．Ｐ４
には回路の接地電位が与えられるのでヒユーズＦｌを溶
断させる駆動ＭＯ３ＦＥＴＱ３がオンしζ、自動的にヒ
ユーズＦ１を溶断させる。
このヒユーズＦ１が溶断しているか否かを判別するため
に、次のＣＭＯＳインバータ及びランチ回路が設けられ
ている。
に、次のＣＭＯＳインバータ及びランチ回路が設けられ
ている。
ｐチャンネルＭＯ３ＦＥＴＱ７．Ｏ８と、ｎチャンネル
ＭＯ３ＦＥＴＱ９．ＱＩＯとはＣＭＯＳナンドケート回
路を構成する。ｐチャンネルＭ−Ｏ３ＦＥＴＱＩ ｌ、
Ｑｌ ２と、ｎチャンネルＭＯＳＦＥＴＱＩ ３．Ｑｌ
４とはＣＭＯＳナント−ケ−ト回路を構成する。これ
ら２つのナンドケート回路の出力と一方の人力とが互い
に交差結線されることによりラッチ回路が構成される。
ＭＯ３ＦＥＴＱ９．ＱＩＯとはＣＭＯＳナンドケート回
路を構成する。ｐチャンネルＭ−Ｏ３ＦＥＴＱＩ ｌ、
Ｑｌ ２と、ｎチャンネルＭＯＳＦＥＴＱＩ ３．Ｑｌ
４とはＣＭＯＳナント−ケ−ト回路を構成する。これ
ら２つのナンドケート回路の出力と一方の人力とが互い
に交差結線されることによりラッチ回路が構成される。
上記ＭＯ３ＦＥＴＱ３のドレイン出力は、ｐ−ｆ：。
ヤンネルＭＯ３ＦＥＴＱ５とｎチャンネルＭＯ３ＦＥＴ
Ｑ６とで構成されたＣＭＯＳインバータの入力と上記ラ
ンチ回路を構成する一方のナントゲートの他方の入力で
あるＭＯＳＦＥＴＱ７．Ｑ９のゲートに伝えられる。そ
して、」二記ＣＭＯＳインバータの出力は、上記ラッチ
回路を構成する他方のナントゲートの他方の入力である
ＭＯＳＦＥＴＱ１２．Ｏ１４のゲートと上記駆動ＭＯ３
ＦＥＴＱ３に並列形態とされたＭＯＳＦＥＴＱ４のケー
トに伝えられる。
Ｑ６とで構成されたＣＭＯＳインバータの入力と上記ラ
ンチ回路を構成する一方のナントゲートの他方の入力で
あるＭＯＳＦＥＴＱ７．Ｑ９のゲートに伝えられる。そ
して、」二記ＣＭＯＳインバータの出力は、上記ラッチ
回路を構成する他方のナントゲートの他方の入力である
ＭＯＳＦＥＴＱ１２．Ｏ１４のゲートと上記駆動ＭＯ３
ＦＥＴＱ３に並列形態とされたＭＯＳＦＥＴＱ４のケー
トに伝えられる。
そして、上記他方のナンドゲー トの出力がｐチャンネ
ルＭｏ Ｓ Ｆ ＥＴＱ １５とｎチャンネルＭＯ３Ｆ
Ｅ、ＴＱ１６とで構成されたＣＭＯＳインバータを通し
′ζイネーブル信号φｋが出力される。
ルＭｏ Ｓ Ｆ ＥＴＱ １５とｎチャンネルＭＯ３Ｆ
Ｅ、ＴＱ１６とで構成されたＣＭＯＳインバータを通し
′ζイネーブル信号φｋが出力される。
不良アドレスの記憶回路及びアドレス比較回路は、次の
各回路素子によって構成される。
各回路素子によって構成される。
不良アドレスの記憶回路は、上記イネーブル回路と同様
なＭＯ５ＦＥ’ｌ’Ｑ］７ないしＯ１９及びヒユーズＦ
２と、例えばアドレス信号ａＯを受け、上記駆動ＭＯ３
ＦＥＴＱ１Ｂに並列形態とされたＭＯＳＦＥＴＱ２０と
により構成される。
なＭＯ５ＦＥ’ｌ’Ｑ］７ないしＯ１９及びヒユーズＦ
２と、例えばアドレス信号ａＯを受け、上記駆動ＭＯ３
ＦＥＴＱ１Ｂに並列形態とされたＭＯＳＦＥＴＱ２０と
により構成される。
所定の不良アドレスを書込むときに、上記同様に端子Ｐ
１．Ｐ３には電源電圧Ｖｃｃ、が与えられ、端子Ｐ２．
Ｐ４には回路の接地電位が与えられる。
１．Ｐ３には電源電圧Ｖｃｃ、が与えられ、端子Ｐ２．
Ｐ４には回路の接地電位が与えられる。
そして、不良アドレス信号ａＯを受けるＭＯ３ＦＥＴＱ
２０が設けられており、書込むべき不良アドレス信号ａ
ＯがハイレベルならＭＯ３ＦＰ、”ｌ”Ｑ２０がオンす
るので、上記駆動Ｍｏ５ＦＥＴＱ１９をオフさせてヒユ
ーズＦ２を溶断させない、ロウレベルならＭＯ３ＦＥＴ
Ｑ２０がオフするので上記駆動ＭＯ３ＦＥＴＱ１９をオ
ンさせてヒユーズＦ２を溶断させる。
２０が設けられており、書込むべき不良アドレス信号ａ
ＯがハイレベルならＭＯ３ＦＰ、”ｌ”Ｑ２０がオンす
るので、上記駆動Ｍｏ５ＦＥＴＱ１９をオフさせてヒユ
ーズＦ２を溶断させない、ロウレベルならＭＯ３ＦＥＴ
Ｑ２０がオフするので上記駆動ＭＯ３ＦＥＴＱ１９をオ
ンさせてヒユーズＦ２を溶断させる。
そして、このヒユーズＦ２が溶断しているが否かを判別
するために、上記同様なＣＭＯＳインバータ及びラッチ
回路が設けられている。ｐチャンネルＭＯ３ＦＥＴＱ２
２．ｎチ十ンネルＱ２３がＣＭＯＳインバータを構成し
、ｐチャンネルＭＯ３ＦＥＴＱ２４．Ｑ２５及びＱ２８
．Ｑ２９と、ｎチャンネルＭＯ３ＦＥＴＱ２６．Ｑ２７
及びＱ３０、Ｑ３１がＣＭＯＳランチ回路を構成する。
するために、上記同様なＣＭＯＳインバータ及びラッチ
回路が設けられている。ｐチャンネルＭＯ３ＦＥＴＱ２
２．ｎチ十ンネルＱ２３がＣＭＯＳインバータを構成し
、ｐチャンネルＭＯ３ＦＥＴＱ２４．Ｑ２５及びＱ２８
．Ｑ２９と、ｎチャンネルＭＯ３ＦＥＴＱ２６．Ｑ２７
及びＱ３０、Ｑ３１がＣＭＯＳランチ回路を構成する。
アドレス比較回路は、直列形態とされたｐチャンネルＭ
Ｏ３ＦＥＴＱ３２．Ｑ３３とｎチャンネルＭＯ３ＦＥＴ
Ｑ３４．Ｑ３５及び直列形態とされたｐチャン攪ルＭＯ
５ＦＥＴＱ３６．、Ｑ３７とｎチャンネルＭＯ３ＦＥＴ
Ｑ３８．Ｑ３９と、ＣＭＯＳインバータｒＶ２とにより
構成される。
Ｏ３ＦＥＴＱ３２．Ｑ３３とｎチャンネルＭＯ３ＦＥＴ
Ｑ３４．Ｑ３５及び直列形態とされたｐチャン攪ルＭＯ
５ＦＥＴＱ３６．、Ｑ３７とｎチャンネルＭＯ３ＦＥＴ
Ｑ３８．Ｑ３９と、ＣＭＯＳインバータｒＶ２とにより
構成される。
上記ＭＯ３ＦＥＴＱ３３．Ｑ３４のゲートには、上記ア
ドレス信号ａＯが印加され、これと対応するＭＯ５ＦＥ
ＴＱ３７．Ｑ３８のゲートには、上記アドレス信号ａＯ
がインバータＴＶ２により反１、転されて印加される。
ドレス信号ａＯが印加され、これと対応するＭＯ５ＦＥ
ＴＱ３７．Ｑ３８のゲートには、上記アドレス信号ａＯ
がインバータＴＶ２により反１、転されて印加される。
また、ＣＭＯＳランチ回路により判別された不良アドレ
ス信号ａＯ，ａｏが上記ＭＱＳＦＥＴＱ３２．Ｑ３９及
びＱ３５．Ｑ３６のように、ｐチャンネルＭＯ３ＦＥＴ
とｎチャンネルＭＯ３ＦＥＴに対して交差して印加され
る。
ス信号ａＯ，ａｏが上記ＭＱＳＦＥＴＱ３２．Ｑ３９及
びＱ３５．Ｑ３６のように、ｐチャンネルＭＯ３ＦＥＴ
とｎチャンネルＭＯ３ＦＥＴに対して交差して印加され
る。
今、不良アドレスとして、アドレス信号ａＯをハイレベ
ル（論理１）を記憶させた場合、ヒユーズＦ２は溶断さ
れないので、ＣＭＯＳランチ回路の出力ａＱはハイレベ
ル、ａＯは１ｚつし・ベルとなっζいる。したがって、
ｎチャンネルＭ ＯＳ Ｔ？ＥＴＱ３８とｐチャンネル
ＭＯ３ＦＥＴＱ３６とがオンしている。
ル（論理１）を記憶させた場合、ヒユーズＦ２は溶断さ
れないので、ＣＭＯＳランチ回路の出力ａＱはハイレベ
ル、ａＯは１ｚつし・ベルとなっζいる。したがって、
ｎチャンネルＭ ＯＳ Ｔ？ＥＴＱ３８とｐチャンネル
ＭＯ３ＦＥＴＱ３６とがオンしている。
そして、メモリアクセスにより入力されたアドレス信号
ａＯがロウレベルならｐチャンネルＭＯ３ＦＥＴＱ３３
をオンさせ、インパークＩＶ２で反転されたａＯのハイ
レベルによりｎヂャンネルＭＯ３ＦＥＴＱ３．８をオン
させる。
ａＯがロウレベルならｐチャンネルＭＯ３ＦＥＴＱ３３
をオンさせ、インパークＩＶ２で反転されたａＯのハイ
レベルによりｎヂャンネルＭＯ３ＦＥＴＱ３．８をオン
させる。
このように、両アドレス信号が不一致のときには、上記
オンしているｎチャンネルＭ ＯＳ Ｆ ［−、ＴＱ３
８．Ｑ３９とにより出力ａｃＱをロウレベル（論理Ｏ）
にする。
オンしているｎチャンネルＭ ＯＳ Ｆ ［−、ＴＱ３
８．Ｑ３９とにより出力ａｃＱをロウレベル（論理Ｏ）
にする。
一方、メモリアクセスにより入力されたアドレス信号ａ
ＱがハイレベルならｎチャンネルＭＯ３ＦＥＴＱ３４を
オンさせ、インバータＩＶ２で反転されたａＯのロウレ
ベルによりｐチャンネルＭＯ３ＦＥＴＱ３７をオンさせ
る。
ＱがハイレベルならｎチャンネルＭＯ３ＦＥＴＱ３４を
オンさせ、インバータＩＶ２で反転されたａＯのロウレ
ベルによりｐチャンネルＭＯ３ＦＥＴＱ３７をオンさせ
る。
このように、両アドレス信号が一致しているときには、
上記オンしているｐチャンネルＭＯ３ＦＥＴＱ３６．Ｑ
３７とにより出力ａｃＱをハイレベル（論理１）にする
。
上記オンしているｐチャンネルＭＯ３ＦＥＴＱ３６．Ｑ
３７とにより出力ａｃＱをハイレベル（論理１）にする
。
アドレス信号の全ビットについて、上記ハイし・べ／！
／（論理１）の一致出力ａｃＱｘａｃｎと、イネーブル
信号φにの論理ｌとが得られたとき、論理和回路（図示
せず）の出力により、冗長メモリアレイに切り換える信
号が形成される。
／（論理１）の一致出力ａｃＱｘａｃｎと、イネーブル
信号φにの論理ｌとが得られたとき、論理和回路（図示
せず）の出力により、冗長メモリアレイに切り換える信
号が形成される。
なお、イネーブル信号φには、不良メモリアレイの選択
を禁止するため、カラムアドレスデコーダＣ−ＤＣＲＩ
、Ｃ−ＤＣＲ２の選択動作をを禁止するためにもちいら
れる。
を禁止するため、カラムアドレスデコーダＣ−ＤＣＲＩ
、Ｃ−ＤＣＲ２の選択動作をを禁止するためにもちいら
れる。
また、イネーブル信号φには、その論理Ｏ出力により上
記冗長メモリアレイへの切り換え信号を禁止する。これ
は、不良メモリアレイが無いときでも、ａｃＱ〜ａｃｎ
を全て論理１とする′ｒドし・ス指定に対して上記冗長
メモリアレイへの切り換えを禁止する。
記冗長メモリアレイへの切り換え信号を禁止する。これ
は、不良メモリアレイが無いときでも、ａｃＱ〜ａｃｎ
を全て論理１とする′ｒドし・ス指定に対して上記冗長
メモリアレイへの切り換えを禁止する。
この実施例では、上記′ｒドレスコンベアＡＣが実質的
なアドレス選択動作を行うことを利用して上記論理和回
路の出力を第１図に示すように冗長用の相補データ線対
選択信号として用いている。
なアドレス選択動作を行うことを利用して上記論理和回
路の出力を第１図に示すように冗長用の相補データ線対
選択信号として用いている。
この実施例では、冗長用メモリアレイへ−の切り替えを
ヒユーズ手段を用いて行うごうができるので、テスト効
率及びコスト低減を図る。二とができる。
ヒユーズ手段を用いて行うごうができるので、テスト効
率及びコスト低減を図る。二とができる。
また、互いに隣接する複数のワード線を１つの論理ゲー
ト回路で構成されたアドレスデコーダ回路で選択するの
で複数のワード線の配列ピッチと、上記比較的大きな面
積を有する横方向の配列間隔（ピッチ）とを２段に分割
することなく合わせることができ、ＩＣチップ内で無駄
な空白部分が生じない。
ト回路で構成されたアドレスデコーダ回路で選択するの
で複数のワード線の配列ピッチと、上記比較的大きな面
積を有する横方向の配列間隔（ピッチ）とを２段に分割
することなく合わせることができ、ＩＣチップ内で無駄
な空白部分が生じない。
この発明は、前記実施例に限定されない。
上記冗長用メモリアレイは、ワード線方向についても設
けるものであってもよい。
けるものであってもよい。
この発明は、前記スタティック型ＲＡＭの他、複数ビッ
トのデータを読み出し又は書込み／読み出しを行うＲＯ
Ｍ、ＲＡＭに広く利用することができる。
トのデータを読み出し又は書込み／読み出しを行うＲＯ
Ｍ、ＲＡＭに広く利用することができる。
第１図は、この発明の一実施例を示すブロック図、
第２図は、そのアドレスコンベｒの一実施例を示す回路
図である。
図である。
Claims (1)
- 【特許請求の範囲】 １、メモリアレイを構成し、１のアドレスが割当られ、
互いに隣接する複数のデータ線と、上記複数のデータ線
を同時に対応する共通データ線に結合させるカラムスイ
ッチと、上記カラムスイッチを選択するカラムアドレス
デコーダとを含み並列形態に複数ビットのデータの読み
出し又はこれとともに書込みを行う半導体記憶装置にお
い′ζ、上記同様な構成の冗長用データ線を含む冗長用
メモリアレイと、このデータ線を上記同様に共通データ
線に結合させる冗長データ線選択回路と、不良アドレス
信号を記憶するアドレス記憶手段ど、この不良アドレス
信号とデータ線選択アドレス信号とを比較して記憶され
た不良アドレスが選択されたことを検出するカラムアド
レス比較回路とを設け、このアドレス比較回路の検出出
力により、上記不良データ線の選択動作を禁止し゛Ｃ１
上記冗長デ、−タ線選択回路を動作させるようにするこ
とを特徴とする半導体記憶装置。 ２、上記不良アドレス信号を記憶するアト°レス記憶手
段は、半導体集積回路に形成されたヒユーズ手段をｎｌ
ｌＦｒさせるか否かにより、不良アドレス信号の書込み
及び記憶を行うものであることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。 ３、上記ヒユーズ手段は、ポリシリコン層により形成さ
れるものであることを特徴とする特許請求の範囲第２項
記載の半導体記憶装置。 ４、上−記複数のビットは、８ビットであることを特徴
とする特許請求のＷＮＪＪ第１．ｆ６２又は第３項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184574A JPS5975497A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184574A JPS5975497A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975497A true JPS5975497A (ja) | 1984-04-28 |
| JPH0241839B2 JPH0241839B2 (ja) | 1990-09-19 |
Family
ID=16155582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184574A Granted JPS5975497A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135700A (ja) * | 1983-01-21 | 1984-08-03 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60103469A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置の冗長部 |
| JPH0568834U (ja) * | 1992-12-28 | 1993-09-17 | 岐阜プラスチック工業株式会社 | 折り畳みコンテナ |
-
1982
- 1982-10-22 JP JP57184574A patent/JPS5975497A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135700A (ja) * | 1983-01-21 | 1984-08-03 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60103469A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置の冗長部 |
| JPH0568834U (ja) * | 1992-12-28 | 1993-09-17 | 岐阜プラスチック工業株式会社 | 折り畳みコンテナ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241839B2 (ja) | 1990-09-19 |
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