JPH0241839B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関する。

従来より、半導体記憶装置においては、その製
造歩留りを向上させるために、欠陥ビツト救済方
式を利用することが考えられている。

欠陥ビツト救済方式を採用するために、例えば
×１ビツト構成（１ビツトのデータを書込み又は
読み出す）の半導体記憶装置には、メモリアレイ
内の不良アドレスを記憶する適当な記憶手段及び
そのアドレス比較回路、並びに冗長回路（予備メ
モリアレイ）のような付加回路が設けられる。

ところが、バイト（×８ビツト）構成の半導体
記憶装置においては、８個（マツト）のメモリア
レイから構成され、カラムアドレスデコーダがデ
ータ線方向の対して密集して形成されので、不良
データ線を冗長用データ線に切り替える場合、冗
長用デコーダを設けることが非現実的となる。

したがつて、レーザー光線による微細加工技術
により、不良データ線から冗長データ線へ配線そ
のものを切り替えるようにしている。

このように、レーザー光線による配線の切り替
えには、そのための高価な設備が必要となつて、
半導体記憶装置のコストを高くするとともに、テ
スト効率が悪くなる。

この発明の目的は、コストの低減を図つた半導
体記憶装置を提供することにある。

この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。

以下、この発明を実施例とともに詳細に説明す
る。

第１図には、この発明の一実施例のMOSスタ
テイツク型RAM（ランダム アクセス メモリ）
のブロツク図が示されている。

同図は、特に制限されないが、出力が８ビツト
のＳ−RAM集積回路（以下、ICと称する）の内
部構成を示している。

この実施例では、特に制限されないが、メモリ
アレイは、Ｍ−ARY１，Ｍ−ARY２のように左
右２つに分けて配置されている。

そして、各メモリアレイＭ−ARY１，Ｍ−
ARY２において、８本の相補データ線対が一組
とされ、同図においては縦方向に向かうよう形成
されている。

すなわち、従来のようにメモリアレイを８ブロ
ツク（マツト）に分けて構成するのではなく、８
ビツトのデータは、同一のメモリアレイ内の互い
に隣合う８本の相補データ線対に対して、１つの
アドレスが割り当てられ、同図では横方向に順に
配置される。

一方、ロウ系アドレス選択線（ワード線）は、
上記各メモリアレイＭ−ARY１，Ｍ−ARY２に
対して共通に横方向に向かうよう形成され、同図
では縦方向に順に配置される。

上記相補データ線対は、カラムスイツチＣ−
SW１，Ｃ−SW２を介して８本の共通相補デー
タ線対に選択的に接続される。同図おいては、上
記共通相補データ線対は横方向に走つている。

ロウアドレスバツフアＲ−ADBは、外部端子
からのｍビツトのアドレス信号RADを受け、内
部相補アドレス信号ａ０〜ａｍを形成して、ロウ
アドレスデコーダ、ドライバＲ−DCR，DRVに
送出する。

ロウアドレスデコーダ、ドライバＲ−DCR，
DRVは、上記アドレス信号ａ０〜ａｍに従つて
１本のワード線を選択する。

カラムアドレスバツフアＣ−ADBは、外部端
子からのｎビツトのアドレス信号CADを受け、
内部相補アドレス信号ａ０〜ａｎを形成して、カ
ラムアドレスデコーダＣ−DCRに送出する。

カラムアドレスデコーダＣ−DCRは、上記ア
ドレス信号ａ０〜ａｎに従つて８本の相補データ
線対を選択する選択信号を形成する。

カラムスイツチＣ−SW１，Ｃ−SW２は、上
記選択信号を受け、上記８本の相補データ線対を
対応する８本の共通粗補データ対に接続する。

なお、同図では、上記相補データ線対及び共通
相補データ線対は、１本の線により現している。

入出力回路Ｉ／Ｏは、読み出しのためのセンス
アンプ、メインアンプ及びデータ出力バツフア
と、書込みのためのデータ入力バツフアとにより
構成されている。

内部制御信号発生回路TGは、２つの外部制御
信号（チツプセレクト信号）、（ライトイ
ネーブル信号）を受けて、ロウデコーダ制御信
号、センスアンプ制御信号、書込み制御信号、デ
ータ入力バツフア制御信号等を送出する。

この実施例では、上記メモリアレイＭ−ARY
１，Ｍ−ARAY２に冗長用のメモリアレイＲ−
ARY１，Ｒ−ARY２がそれぞれ設けられてい
る。そして、不良アドレス信号を記憶するアドレ
ス記憶手段と、この不良アドレス信号とデータ線
選択アドレス信号とを比較して記憶された不良ア
ドレスが選択されたことを検出するカラムアドレ
ス比較回路とからなるアドレスコンペアACが設
けられる。

このアドレスコンペアACは、不良アドレスの
選択を検出して、不良データ線の選択動作を禁止
するとともに、上記冗長用データ線選択動作に切
り替える。

第２図には、上記アドレスコンペアACの一実
施例の回路図が示されている。

上記１組のアドレスコンペアは、アドレス信号
のビツト数（ｎ）に応じた数だけの不良アドレス
の記憶回路及びアドレス比較回路と、１つのイネ
ーブル回路とにより構成される。

同図には、代表として示された１つの不良アド
レスの記憶回路及びアドレス比較回路と、１つの
イネーブル回路とが示されている。

端子Ｐ１〜Ｐ４は、不良アドレスを書込むため
のプログラム用電圧供給端子であり、所定の不良
アドレスを書込むときに、端子Ｐ１，Ｐ３には電
源電圧Vccが与えられ、端子Ｐ２，Ｐ４には回路
の接地電位が与えられる。

上記イネーブル回路は、次の各回路素子により
構成される。

負荷MOSFETQ２と駆動MOSFETQ１とはイ
ンバータを構成し、負荷MOSFETQ２のドレイ
ン、ゲートは、端子Ｐ３に接続される。このイン
バータの出力は、ヒユーズＦ１を溶断させる駆動
MOSFETQ３のゲートに接続される。この
MOSFETQ３のドレインと端子Ｐ１との間にヒ
ユーズＦ１が設けられ、そのソースは端子Ｐ２に
接続される。また、上記MOSFETQ１のゲート
は、端子Ｐ４に接続される。上記端子Ｐ４と電源
電圧Vccの間には抵抗Ｒ１が設けられている。上
記ヒユーズＦ１は、特に制限されないが、ポリシ
リコンによつて構成されている。所定の不良アド
レスを書込むときに、端子Ｐ１，Ｐ３には電源電
圧Vccが与えられ、端子Ｐ２，Ｐ４には回路の接
地電位が与えられるのでヒユーズＦ１を溶断させ
る駆動MOSFETQ３がオンして、自動的にヒユ
ーズＦ１を溶断させる。

このヒユーズＦ１が溶断しているか否かを判別
するために、次のCMOSインバータ及びラツチ
回路が設けられている。

ＰチヤンネルMOSFETQ７，Ｑ８と、ｎチヤ
ンネルMOSFETQ９，Ｑ１０とはCMOSナンド
ゲート回路を構成する。ｐチヤンネル
MOSFETQ１１，Ｑ１２と、ｎチヤンネル
MOSFETQ１３，Ｑ１４とはCMOSナンドケー
ト回路を構成する。これら２つのナンドゲート回
路の出力と一方の入力とが互いに交差結線される
ことによりラツチ回路が構成される。

上記MOSFETQ３のドレイン出力は、ｐチヤ
ンネルMOSFETQ５とｎチヤンネルMOSFETQ
６とで構成されたCMOSインバータの入力と上
記ラツチ回路を構成する一方のナンドゲートの他
方の入力であるMOSFETQ７，Ｑ９のゲートに
伝えられる。そして、上記CMOSインバータの
出力は、上記ラツチ回路を構成する他方のナンド
ゲートの他方の入力であるMOSFETQ１２，Ｑ
１４のゲートと上記駆動MOSFETQ３に並列形
態とされたMOSFETQ４のゲートに伝えられる。

そして、上記他方のナンドゲートの出力がｐチ
ヤンネルMOSFETQ１５とｎチヤンネル
MOSFETQ１６とで構成されたCMOSインバー
タを通してイネーブル信号φkが出力される。

不良アドレスの記憶回路及びアドレス比較回路
は、次の各回路素子によつて構成される。

不良アドレスの記憶回路は、上記イネーブル回
路と同様なMOSFETQ１７ないしＱ１９及びヒ
ユーズＦ２と、例えばアドレス信号ａ０を受け、
上記駆動MOSFETQ１８に並列形態とされた
MOSFETQ２０とにより構成される。

所定の不良アドレスを書込むときに、上記同様
に端子Ｐ１，Ｐ３には電源電圧Vccが与えられ、
端子Ｐ２，Ｐ４には回路の接地電位が与えられ
る。そして、不良アドレス信号ａ０を受ける
MOSFETQ２０が設けられており、書込むべき
不良アドレス信号ａ０がハイレベルなら
MOSFETQ２０がオンするので、上記駆動
MOSFETQ１９をオフさせてヒユーズＦ２を溶
断させない、ロウレベルならMOSFETQ２０が
オフするので、上記駆動MOSFETQ１９をオン
させてヒユーズＦ２を溶断させる。

そして、このヒユーズＦ２が溶断しているか否
かを判別するために、上記同様なCMOSインバ
ータ及びラツチ回路が設けられている。ｐチヤン
ネルMOSFETQ２２、ｎチヤンネルＱ２３が
CMOSインバータを構成し、ｐチヤンネル
MOSFETQ２４，Ｑ２５及びＱ２８，Ｑ２９と、
ｎチヤンネルMOSFETQ２６，Ｑ２７及びＱ３
０，Ｑ３１がCMOSラツチ回路を構成する。

アドレス比較回路は、直列形態とされたｐチヤ
ンネルMOSFETQ３２，Ｑ３３とｎチヤンネル
MOSFETQ３４，Ｑ３５及び直列形態とされた
ｐチヤンネルMOSFETQ３６，Ｑ３７とｎチヤ
ンネルMOSFETQ３８，Ｑ３９と、CMOSイン
バータIV２とにより構成される。

上記MOSFETQ３３，Ｑ３４のゲートには、
上記アドレス信号ａ０が印加され、これと対応す
るMOSFETQ３７，Ｑ３８のゲートには、上記
アドレス信号ａ０がインバータIV２により反転
されて印加される。また、CMOSラツチ回路に
より判別された不良アドレス信号ａ０，ａ０が上
記MOSFETQ３２，Ｑ３９及びＱ３５，Ｑ３６
のように、ｐチヤンネルMOSFETとｎチヤンネ
ルMOSFETに対して交差して印加される。

今、不良アドレスとして、アドレス信号ａ０を
ハイレベル（論理１）を記憶させた場合、ヒユー
ズＦ２は溶断されないので、CMOSラツチ回路
の出力ａ０はハイレベル、ａ０はロウレベルとな
つている。したがつて、ｎチヤンネル
MOSFETQ３８とｐチヤンネルMOSFETQ３６
とがオンしている。

そして、メモリアクセスにより入力されたアド
レス信号ａ０がロウレベルならｐチヤンネル
MOSFETQ３３をオンさせ、インバータIV２で
反転されたａ０のハイレベルによりｎチヤンネル
MOSFETQ３８をオンさせる。

このように、両アドレス信号が不一致のときに
は、上記オンしているｎチヤンネルMOSFETQ
３８，Ｑ３９とにより出力ac０をロウレベル
（論理０）にする。

一方、メモリアクセスにより入力されたアドレ
ス信号ａ０がハイレベルならｎチヤンネル
MOSFETQ３４をオンさせ、インバータIV２で
反転されたａ０のロウレベルによりｐチヤンネル
MOSFETQ３７をオンさせる。

このように、両アドレス信号が一致していると
きには、上記オンしているｐチヤンネル
MOSFETQ３６，Ｑ３７とにより出力ac０をハ
イレベル（論理１）にする。

アドレス信号の全ビツトについて、上記ハイレ
ベル（論理１）の一致出力ac０〜aonと、イネー
ブル信号φkの論理１とが得られたとき、論理和
回路（図示せず）の出力により、冗長メモリアレ
イに切り換える信号が形成される。

なお、イネーブル信号φkは、不良メモリアレ
イの選択を禁止するため、カラムアドレスデコー
ダＣ−DCR１，Ｃ−DCR２の選択動作をを禁止
するためにもちいられる。

また、イネーブル信号φkは、その論理０出力
により上記冗長メモリアレイへの切り換え信号を
禁止する。これは、不良メモリアレイが無いとき
でも、ac０〜acnを全て論理１とするアドレス指
定に対して上記冗長メモリアレイへの切り換えを
禁止する。

この実施例では、上記アドレスコンペアACが
実質的なアドレス選択動作を行うことを利用して
上記論理和回路の出力を第１図に示すように冗長
用の相補データ線対選択信号として用いている。

この実施例では、冗長用メモリアレイへの切り
替えをヒユーズ手段を用いて行うことができるの
で、テスト効率及びコスト低減を図ることができ
る。

また、互いに隣接する複数のワード線を１つの
論理ゲート回路で構成されたアドレスデコーダ回
路で選択するので複数のワード線の配列ピツチ
と、上記比較的大きな面積を有する横方向の配列
間隔（ピツチ）とを２段に分割することなく合わ
せることができ、ICチツプ内で無駄な空白部分
が生じない。

この発明は、前記実施例に限定されない。

上記冗長用メモリアレイは、ワード線方向につ
いても設けるものであつてもよい。

この発明は、前記スタテイツク型RAMの他、
複数ビツトのデータを読み出し又は書込み／読み
出しを行うROM，RAMに広く利用することが
できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロツク
図、第２図は、そのアドレスコンペアの一実施例
を示す回路図である。 Ｍ−ARY１，MARY２……メモリアレイ、Ｒ
−ARY１，Ｒ−ARY２……冗長用メモリアレ
イ、Ｒ−ADB……ロウアドレスバツフア、Ｃ−
ADB……カラムアドレスバツフア、Ｒ−DCR，
DRV……ロウアドレスデコーダ、ドライバ、Ｃ
−DCR１，Ｃ−DCR２……カラムアドレスデコ
ーダ、Ｉ／Ｏ……入出力回路、TG……内部制御
信号発生回路、AC……アドレスコンペア。

Claims (1)

1. 【特許請求の範囲】 １ 並列形態に複数ビツトのデータの読み出しお
   よび書込みを行う半導体記憶装置において、メモ
   リアレイを構成し１つのアドレスが割当てられ互
   いに隣接する複数のデータ線と、上記複数のデー
   タ線を同時に対応する共通データ線に結合させる
   カラムスイツチと、上記カラムスイツチを選択す
   るカラムデコーダと、冗長用データ線を含む冗長
   用メモリアレイと、該冗長用データ線を上記共通
   データ線に結合させる冗長データ線選択回路と、
   不良アドレスを記憶するアドレス記憶手段と、上
   記不良アドレスとデータ線選択アドレスとを比較
   して記憶された不良アドレスが選択されたことを
   検出するアドレス比較回路とを設け、該アドレス
   比較回路の出力により不良データ線の選択動作を
   禁止して、上記冗長データ線選択回路を動作させ
   ることを特徴とする半導体記憶装置。 ２ 上記冗長用メモリアレイは、１つのアドレス
   が割当てられ互いに隣接する複数の冗長用データ
   線からなり、該複数のデータ線を同時に対応する
   共通データ線に結合させることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ３ 上記不良アドレスを記憶するアドレス記憶手
   段は、半導体集積回路に形成されたヒユーズ手段
   を溶断させるか否かにより、不良アドレスの書込
   み及び記憶を行うものであることを特徴とする特
   許請求の範囲第１項乃至第２項記載の半導体記憶
   装置。 ４ 上記ヒユーズ手段は、ポリシリコン層により
   形成されるものであることを特徴とする特許請求
   の範囲第３項記載の半導体記憶装置。 ５ 上記複数のビツトは、８ビツトであることを
   特徴とする特許請求の範囲第１項乃至第４項記載
   の半導体記憶装置。