TW499682B - Circuit and method for a multiplexed redundancy scheme in a memory device - Google Patents

Circuit and method for a multiplexed redundancy scheme in a memory device Download PDF

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Timothy B Cowles
Victor Wong
James S Cullum
Jeffrey P Wright
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Description

499682 _案號89117886 年&月日 修正_ WTO 一~ 五、發明說明（1) »_ -----—1 發明領域 本發明之發明領域係有關於記憶體裝置，尤其是與在使 用冗餘記憶體單元之記憶體裝置中替代具缺陷的記憶體單 元的電路及方法相關。 發明背景 一種基本上的半導體記憶體裝置包含一記憶體單元陣 列，此陣列包含多個配置成列及行的多個記憶體單元。在 陣列中的記憶體單元基本上如果需要的話在記憶體裝置送 到客戶前，必需加以測試及維修。在記憶體裝置測試期 間，具有缺陷的任何記憶體單元將以一冗餘記憶體單元替 代。整個包含缺陷記憶體單元的列及行基本上分別以冗餘 的列及行替代。例如，作用替代包含缺陷記憶體單元的一 列，規劃列位址解碼器以將冗餘列對映到包含缺陷記憶體 單元的列位址，且使得存取到包含缺陷記憶體單元的列不 動作。因此，當一外部電路從偵測的列位址讀取數據或寫 入數據時，列位址解碼器不動作該缺陷列，而是動作冗餘 列，使得該數據到傳送到對應之冗餘列内的定址記憶體單 元。 傳統在形成記憶體裝置之晶粒的數個熔絲排線中之一項 内使用打開特定的熔絲組合，或關閉反熔絲的組合。傳統 上使用的熔絲包含多晶矽熔絲，其可應用雷射修剪方式打 開，而且包含雪崩型熔絲及電容型反熔絲。在一陣列中給 定的列或行包含一具缺陷的記憶體單元，可將該具缺陷的 記憶體單元之位址規劃入熔絲排線中。一比較電路控制各
O:\66\66125-910613.ptc 第5頁 499682 厂 _案號89117886 竹年石月，β多 修正_' 五、發明說明（2) 二」 進入的位址以決定進入的位址是否匹配熔絲排線中規劃之 位址中的任何位址。如果決定該比較電路匹配，其輸出一 匹配信號予列或行解碼器。在回應時，該列或行解碼器存 取適當的冗餘列或行，且不理會主記憶體陣列中具具有的 列或行。 雖然顯示對於記憶體裝置而言具有更多的冗餘記憶體較 有利，但是冗餘記憶體單元的列及行@需要存取冗餘列及 列的比較電路佔據記憶體裝置之晶粒上相當的空間。基本， 上比較電路使用多個互斥的OR閘，其需要比邏輯閘還要多 的區域，如使用NAND及NOR閘。對於各熔絲排線需要至少 一比較電路。另一方面，減少冗餘列或行數目可具有數目 充足的冗餘列及行以維修記憶體裝置。 將冗餘記憶體元件的數目減少將加重該問題，係因此主 記憶體陣列分為數個次陣列。傳統的記憶體裝置分記憶體 單元的主陣列成為次陣列使得記憶體中只有一部份需要在 給定的存取中賦能。此導致功率中相當的減少。但是，該 問題為在各次陣列内，可用於維修次陣列之缺陷冗餘列及 行的缺陷記憶體單元的冗餘列及行數受到相當的限制。相 關的冗餘列及行可以只用於維修特定次陣列或次陣列群中 之缺陷記憶體單元。如果在次陣列中的缺陷記憶體單元比 為次陣列中可使用之冗餘記憶體維修者，則必需去除該整 | 個記憶體裝置。 因此，必需增加記憶體裝置中的維修能力，其方式為具 有冗餘記憶體替代具缺陷的記憶體單元，而使得在記憶體
O:\66\66125-910613.ptc 第6頁 4 9 9 6 δ 2» ι_案號89117886 βΛ年名月日j 修正_ 五、發明§兄明（3) 裝置中冗餘記憶體的增加量達到最小。 發明概述 一種具有分為多個記憶體次陣列的記憶體單元陣列之記 憶體裝置對映到一記憶體次陣列中的未使用之冗餘記憶 體，以在另一記憶體次陣列中維修具缺陷的記憶體，以增 加記憶體的維修能力而不增加冗餘列或行的數目。各次陣 列的冗餘記憶體數目受到限制。當用於一記憶體次陣列之 為數受限制的冗餘記憶體用盡時，該記憶體裝置仍可加以 維修，其方式為將另一記憶體次陣列中未使用的冗餘記憶 體對映到具缺陷之記憶體單元中的位址。該共用未使用之 冗餘記憶體的次陣列經一對應的隔離電路耦合到I /0線。 一控制電路耦合到隔離電路，以視需要耦合冗餘記憶體到 適當的冗餘，且簡化使用一記憶體次陣列的冗餘記憶體以 維修另一記憶體次陣列之具缺陷記憶體的能力。將替代作 業對於其餘的記憶體裝置透明化。 圖式之簡單說明 圖1為依據本發明實施例之記憶體裝置一部份的方塊 圖。 圖2為在本發明實施例中可使用之隔離電路一部份的示 意圖。 圖3為包含圖1所示之多個記憶體裝置之電腦系統的方塊 本發明之詳細說明： 圖1為本發明之記憶體裝置1 0的實施例。如上所述，當
O:\66\66125-910613.ptc 第7頁 案號 89117886 3 修正 ^ 五、發明說明（4) ~mJu 499682 由一冗餘列或行維修的缺陷數超過在記憶體次陣列中可用 數時，則無法維修傳統的記憶體裝置。但是，不似習知技 術中的記憶體裝置，當與第一記憶體次陣列相關之冗餘列 或行數已用盡時，記憶體裝置1 〇可替代來自因一記憶體次 陣列的不使用的冗餘列或行以維修第一記憶體次陣列。因 此，記憶體裝置1 0的維修開關的增加，而不必增加各次陣 列中冗餘的列或行數目。 圖1示具有兩記憶體次陣列1 2 a及1 2 b的記憶體裝置1 0。 各記憶體次陣列12a，12b包含主記憶體部位14a，14b及一 冗餘記憶體部位。該冗餘記憶體部位更進一步分成冗餘列 記憶體1 6 a，1 6 b及冗餘行記憶體1 8 a，1 8 b。如上所述，使鲁 用冗餘的列1 6 a，1 6 b及行1 8 a，1 8 b以維修在主記憶體部位 1 4 a，1 4 b中的缺陷記憶體單元。定位在各記憶體次陣列 1 2 a，1 2 b内之冗餘列1 6 a，1 6 b及行1 8 a，1 8 b受到限制。 與各次陣列1 2a，1 2b相關的為一列熔絲排線24a，24b及 一列位址解碼器2 6 a，2 6 b，及一行熔絲排線3 0 a，3 0 b，及 一行位址解碼器3 2a，3 2b，各行及列熔絲排線包含一組可 程式裝置，用於對應記憶體次陣列中可使用的冗餘列及 行。次陣列1 2 a，1 2 b的行耦合到感測放大器3 4 a，3 4 b中對 應的數目。感測放大器3 4 a，3 4 b放大來自對應次陣列的行 數據，且其輪出耦合對應的行解碼器3 2 a，3 2 b。主記憶體 g 部位14a的行經感測放大器34a及行解碼器32a到i/o線5〇 中。同樣地，主記憶體部位1 4b的行經感測放大器34b及行 解碼器3 2 b耦合到I / 〇線5 2。熟習本技術者將了解到I / 〇線
O:\66\66125-910613.ptc 第8頁 499682 _ _案號89117886 ?1 年么月〇曰 修正___ 五、發明說明（5) 5 0，5 2可為I / 〇線的互補時，或者單邊I / 〇線。 至此記憶體裝置1 0的說明與傳統記憶體裝置的說明類 型。但是，記憶體裝置1 0包含除了在傳統記憶體裝置1 0以 外的電路，一次陣列中的冗餘記憶體可與另一次陣列共 用。記憶體裝置10更進一步包含一耦合行解碼器32a，32b 及I/O線50，52之間的隔離電路40a，40b。各隔離電路 40a，40b耦合到I/O線50，52，且視需要耦合將冗餘行記 憶體1 8 a，1 8 b到任一 I / 0線5 0，5 2。記憶體1 0也包含一控 制電路44，此電路耦合以接收分別來自行熔絲排線3〇a， 3 0 b的隔離信號I S Ο A及I SO B。控制電路4 4更進一步熔絲排 線以提供致能信號E N A B L E A及E N A B L E B以動作或禁止隔離電 路4 0 a，4 0 b以控制那一 I / 0線5 0，5 2將耦合到一選擇的冗 餘行記憶體1 8 a，1 8 b。 如此將於下文中加以說明者，雖然I / 〇線5 〇主要與次陣 列1 2 a相關，且I / 0線5 2主要與次陣列丨2 b相關，經隔離電 路4 0a，4 0b耦合冗餘行記憶體1 8a，18b到各I/O線50， 5 2 ’以簡化使用一次陣列的冗餘記憶體，以維修在另一項 中的缺陷記憶體。 當I / 0線搞合到特定次陣列之主記憶體裝置的行時，則 稱一 I /0線主要與一特定的記憶體次陣列相關。，如圖i所 示’ I/O線50主要與次陣列14相關，比照上，當近接已對 映一定位在另一記憶體次陣列内的冗餘記憶體時，則 冗餘記憶體單元將搞合的I/O線稱為主要為直他憶體 次陣列相關。一丨/0線可主要與數個記憶體；陣列相關。
499682 _案號 89117886 五、發明說明（6)
曰 修正 但是，在一給定的時間時，熟習本技術者須了解I /0線可 接收來自唯一個次陣列的數據，或向該次陣列傳送數據。 在圖1所示的記憶體裝置1 0中，同時存取次陣列1 2 a及 1 2 b，因此各次陣列1 2 a，1 2b提供一數據字元中的一位 元。兩次陣列1 2 a及1 2 b同時接收列及行位址。由近接次陣 列1 2 a之記憶體單元儲存的數據位元提供予主要與次陣列 1 2b相關的I/O線52。同時，由在次陣列1 2a中對應記憶體 單元儲存的數據位元提供予I /0線5 0。但是，熟習本技術 者須了解本發明的某些或所有的原理可應用到不同時存取 之次陣列1 2 a，1 2 b的記憶體裝置中。 如上所述，在記憶體裝置1 0的測試期間，冗餘記憶體對 映缺陷記憶體單元中的一位址。在測試期間，起初由與記 憶體次陣列1 2 a或1 2 b相關的冗餘記憶體取代缺陷記憶體單 元，其中該次陣列中定位缺陷。但是，如果決定在次陣列 中必需維修所有缺陷記憶體單元的冗餘記憶體超過定位在 次陣列中冗餘行的記憶體時，則在另一記憶體次陣列中定 位的不使用冗餘記憶體可對映到任何其他缺陷記憶體單元 的位址。由規劃缺陷記憶體單元的位址而將不使用的冗餘 記憶體對映到與具有該不使用冗餘記憶體之次陣列相關的 熔絲排線2 4，3 0中。另外，可規劃熔絲排線將使得冗餘記 憶體對映到適當的次陣列中。可經由規劃與各冗餘記憶體 相關的額外熔絲而完成此作業，以指示冗餘記憶體可對映 到次陣列内的一位置，或到另一次陣列中的位置。 操作時，一由列位址鎖存器（圖中沒有顯示）提供進入的
O:\66\66125-910613.ptc 第10頁 499682 案號 89117886 曰 修正 五、發明說明（7) 丨——------------—— 列位址到歹J熔絲排線24a，24b中，各列熔絲排線2 4a及2 4b 比較進入的行位址與在列熔絲排線2 4 a，2 4 b中規劃的列位 址。冗餘位址為主記憶體1 4 a，1 4 b的列位址，其中該主記 憶體已為記憶體的冗餘所取代。如果列炼絲排線2 4 a，2 4 b 沒有偵測列匹配時，則列位址解碣器2 6 a及2 6 b將存取到對 應邊列位址的記憶體中的各列，其中該列位址為在主記憶 體裝置14a，14b中的列位址所提供。如果，進入的列位址 匹配規劃之冗餘列位址中之一項時，則由偵測到位址匹配 的溶絲排線24a ’ 24b產生一MATCH信號，且提供予相關的 列解碼器26a，26b。回應時，相關的列位址解碼器26a或 2 6b存取對映端現在列位址的冗餘列，且不理會在次陣列 之主記憶體裝置中的缺陷列。 當存取記憶體之一列時，所有與該列相關的記憶體單元 在次陣列中動作，則儲存在這些記憶體單元中的數據位元 將由記憶體次陣列12a，12b中的感測放大器343，34b放 =。，後基於一進入的行位址選擇與存取列相關之記憶體 早元中之一項。 /多重行位址鎖存器（圖中沒有顯示）提供進入的行位址予 二iftf3〇a ’ 3〇b。當例如列炫絲排線24a，24b時，行 ί i! ί V30b比較進入的“ &沒有與任何規劃的冗 ί Γ ’則對應該進入列位址的列可被存取。由 在現在列及行位址之夺5 ϋ夕二π & & β 匕 L一卜& 父又點之兄憶體單元儲存的數據位元 經行解碼器3 2 a ’ 3 2 b编合盘々p鱼, a D祸σ興久陣列相關的I / 0線。 田’、熔絲排線3 0 a，3 0 b的位址匹配規劃之冗餘位址
499682 案號 8911788fi 五、發明說明（8)
中之一項時，對應的熔絲排線產生^代11信號，且提 信號予對應的行解碼器323或3213。行熔絲排線3〇8及3心也 分別提供隔離信號ISOA，ISOB予控制電路44。如上所述， 各冗餘行具有一組規劃的熔絲，以規劃位址，且該位^定 位在次陣列内，或在另一基本上具有指定予次陣^群的次 陣列中。當次陣列12a的規劃冗餘行對映到次陣列12b時， 由行熔絲排線30a產生的ISOA將相當的高。同樣地，當次 陣列1 2b的規劃之冗餘行對映到次陣列丨2 a時，貝ιΠ s〇f信^號 將相當的高。否則，ISOA及ISOB信號在存取操作仍相^ & 低0 基於MATCH信號，行解碼器選擇具有預定位址的冗餘 行，其中該位址匹配現在的行位址。控制電路44動作次陣 列的隔離電路4 0 a，4 0 b，其中基於從行熔絲排線3 〇 a，3 0 b 接收之ISOA及I SOB的狀態，定位冗餘記憶體行其中該熔絲 排線偵測匹配位址。如果冗餘行對映次陣列1 2 a中的缺陷 位置，則冗餘記憶體行經隔離電路40 a或4 Ob耦合I/O線 5 0，如果該冗餘行對映到次陣列1 2 b中的缺陷位置，則耦 合I /0線52。
例如，假設在記憶體次陣列1 2 b中定位的記憶體單元之 缺陷行經由使用定位在次陣列1 2 a的冗餘行維修。更進一 步假設在讀取操作期間，現在存取記憶體單元的缺陷行。 起初，如上所述存取對應狀態列位址之記憶體列’其中該 現在的列位址由列熔絲排線2 6a及2 6b所接收。在次陣列 1 2 a及1 2 b中，所有與選擇之列相關的記憶體單元動作，而
O:\66\66125-910613.ptc 第12頁 ^9682 —^__案號89117886 .年J月ί3日 修正__ 五、發明說明（9) : t : 且具有由使用之感測放大器34a及34b所放大的對應數據。 ，後將次陣列1 2b中記憶體單元的缺陷行的行位址提供予 =炫絲排線3 0 a及3 0 b。行溶絲排威3 0 a偵測現在的行位址 是否匹配規劃之位址中的一位址，且對於行解碼器3 2 a產 生一MATCH信號。行熔絲排線3〇a也提供一高ISOA信號予控 制電路44。由從熔絲排線3〇a提供的ISOA信號高時指示在 剛試期間已規劃記憶體裝置以將定位在次陣列1 2 a的冗餘 行對映到定位在次陣列1 2 b之記憶體單元的缺陷行的位 址。 行解碼器32a接收來自行熔絲排線30 a的MATCH信號，且 選擇對映到次陣列1 2 b之缺陷位置的記憶體冗餘行。行解 碼器3 2 a也選擇在讀取操作之正常期間中選擇之記憶體 行。即行解碼器3 2 a必需選擇一般存取以提供來自次陣列 1 2 a的數據位元的行，及已對映到次陣列丨2 b中定位的缺陷 記憶體單元。 為了回應從行熔絲排線3 0 a中接收的高I S Ο A，熔絲排線 44產生一 ENABLE信號以動作隔離電路4〇a，以將選擇的行 記憶體耦合到I / 0線5 2，即I / 0線主要與次陣列1 2 b相關。 選擇出，且對應到用於次陣列1 2 a之現在行位址的行由行 解碼器3 2 a耦合到I / 0線5 0 ’即主要與次陣列1 2 a相關的I / 〇 線。因此，即對於其餘的記憶體裝置可完全知道在次陣列 1 2 a中之記憶體的冗餘行已對映到次陣列1 2 b中的缺陷位 置。 ' 雖然已應用讀取操作說明記憶體裝置的操作，同樣地也
499682 Γ= 修正 —案號 89117886 五、發明說明（10) 可以由於寫入操作。即次陣列丨2 a中的冗餘行可經由隔離 電路4 0a耦合到I/O線52，且同樣地，正常的存取行也同時 經行解碼器32a耦合到I/O線5 0。 圖2示一隔離電路4 0的實施例，該電路可以使用在圖1 中。一冗餘行記憶體1 8 a的感測放大器7 0 a經行解碼器3 2 a 的冗餘行開關7 4a及兩開關8 〇 a及8 2 a耦合到I / 〇線5 0及5 2， 同樣地’冗餘行記憶體1 8 b的感測放大器7 0 b經行解碼器 3 2b的冗餘行開關74t)，及開關8 〇b及8 2b耦合I / 0線50， « 5 2 °熟習本技術者須了解，感測放大器7 〇 &及7 〇b表示多個 以同方式接收I/O線5〇，52之冗餘行記憶體18a及18b的感 測放大器。開關8 0 a，8 0 b及8 2 a，8 2 b具有輕合控制電路4 4 的控制端’使得控制電路4 4可視需要耦合冗餘行到I / 〇線 5 〇或5 2 ’此端視是否特定的冗餘行已對映到同一次陣列的 一位置，或對映到另一次陣列的位置而定。 現在回到上例子，其中次陣列丨2 a的冗餘行已對映到次 陣列12b的缺陷位置，當行解碼器32a產生一RCSELA信號以 回應從行熔絲排線3〇a接收一MATCH時，則該冗餘行開關 7 4a動作。控制電路44然後產生ENABLEB信號，以回應從行 炫絲排線3 0 a接收到I s 0 Α信號，且動作開關8 2 a，8 2 b，以 麵合感測放大器7 〇 a到I / 0線5 2，即主要與記憶體次陣列 12b相關的I/O線。雖然已由enaBLEB信號動作的開關82b， 則因為冗餘行開關7 4 b已不動作，所以感測放大器7 0 b將耦 合到I /0線5 2。 當位在次陣列1 2a之冗餘行記憶體已對映到同一次陣列
O:\66\66125-910613.ptc 第14頁 499682 修正 曰 案號 89117886 五、發明說明（11) 1 2 a的位址時，再度由行解碼器3 2 a動作冗餘行開關7 4 a， 以回應接收到MATCH信號。但是，控制電路44將產生一 ENABLEA信號，而非ENABLEB信號，考量規劃行炫絲排線 3 0 a以使付當特定位址已被彳貞測到時，可維持I $ 〇 a信號。 圖3所示為包含多個之記憶體裝置106a —c的電腦系&1〇〇 之例子。電腦系統1 0 0包含一具有處理器匯流排1 〇 4的處理 器1 0 2，該匯流排1 〇 4經一記憶體控制器丨〇 8及系統記憶體 匯流排1 13耦合到3個記憶體裝置106a_c。該電腦系統1〇〇 也包含一或多個輸入裝置11〇，如鍵墊或滑鼠，且經一匯 流排橋1 1 2及擴充匯流排1 1 4耦合到處理器1 〇 2中，如工業 標準架構（π I S Aπ )匯流排或周邊組件互連結（，，p c丨”）匯流” 排。輸入裝置1 1 0相關操作員或電子位址輸入數據予電腦 系統100。一或多個輸入裝置12〇耦合處理器1〇2到顯示器 或由處理器102產生的輸出數據。該輸出裝置12〇經擴充匯 流排’匯流排橋1 1 2及處理器匯流排1 〇 4而連接至處理器 1 〇 2。輸出裝置1 1 4的例子包含印表機及一視訊顯示單元。 一或多個數據儲存裝置1 2 8經處理器匯流排1 〇 4，匯流排橋 1 0 2及擴充匯流排1丨4耦合到處理器丨丨2以將數據儲存在儲 存；I貝（圖中 >又有顯示）中，或從該介質接收數據。儲存裝 ^12 8及儲存介質的例子包含固定的碟驅動軟碟驅動器， 帶捲卡匣’及光碟唯讀記憶體驅動器。 操作時，處理器1 0 2經處理器匯流排丨〇 4傳送一數據傳送 命令予記憶體控制器1 〇 8，然後再經系統記憶體匯流排丨2 3 經由傳迗記憶體裝置丨〇 6 a — c的控制及位址資訊而與記憶體
第15頁 O:\66\66125-910613.ptc 499682 __案號 89117886 I· 气f 年厶 月（歹日_修正_ ' 五、發明說明（12) : \ / 、............二:…’，_」 ' 裝置1 0 6 a - c通訊。在記憶體控制器丨〇 8及記憶體裝置 1 0 6a-c之間經由系統記憶體匯流排丨丨3的數據匯流排部位 而耦合。在讀取操作期間，數據從記憶體匯流排1 1 3上的 記憶體裝置1 0 6 a- c向記憶體控制器1 〇 8傳送，然後在處理 器匯流排104上向處理器1〇2傳送。處理器102在處理器匯 流排1 04上傳送寫入的數據予記憶體控制器1 〇 8，然後此控 制器在系統記憶體匯流排1 1 3上傳送寫入數據予記憶體裝 置1 0 6 a- c。雖然所有的記憶體裝置1 〇 6 a - c已耦合至系統記 憶體匯流排11 3中相同的導體，一次只有一後1 〇6a-c讀取 或寫入數據，因此防止在記憶體匯流排1 1 3上的匯流排的 爭論。電腦系統1 0 0也包含多個其他的組件及信號線，為 了簡化起見，這些已從圖3中省略。 雖然文中已應較佳實施例說明本發明，但嫺熟本技術者 需了解可對上述實施例加以更改及變更，而不偏離本發明 的精神及觀點。例如，已說明記憶體裝置1 0具有耦合到各 記憶體次陣列12a，12b的I/O線50，52。但是，耦合到各 次陣列1 2 a，1 2 b之I / 0線的數目以增加，使得各次陣列 12a，12b中多於一行可在各存取循環中存取。而且，已說 明記憶體裝置1 0具有兩個記憶體次陣列1 2a，1 2b，其可共 用冗餘記憶體。但是，可共用未使用之冗餘記憶體的記憶 體次陣列之數目包含記憶體次陣列的任何的數目，而不限 制為兩個。因此，本發明只要下列元件符號表申請專利範 圍所限制。
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_案號89117886 ; f厶年：6月丨3曰 修正 圖式簡單說明 | ..…_二」 圖式元件符號說明 10 記憶體裝 置 12a,12b 記憶體次 陣列 14a,14b 主記憶體 部分 16a,16b 冗餘列記 憶體 18a,18b 冗餘行記憶體 24a, 24b 列熔絲排線 2 6 a, 2 6b 列位址解碼器 3 0 a, 3 0 b 行溶絲排線 32a, 32b 行位址解碼器 34a, 34b 感測放大 器 40a,40b 隔離電路 44 控制電路 50, 52 I / 0線 70a，70b 感測放大 器 74a,74b 冗餘行開 關 80a,80b, 82a,82b 開關 100 電腦糸統 102 處理器 104 處理器匯 流牌 108 記憶體控制器 110 輸入裝置 112 匯流排橋 113 記憶體匯 流排 114 擴充匯流 排 第17頁 O:\66\66125-910613.ptc ；1：499682 _案號 89117886 圖式簡單說明 .ϋ 曰 修正
106a, 106b, 106c 記憶體裝置 120 輸出裝置 128 數據儲存裝置
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Claims (1)

  1. 499682 _案號 89117886 \ %f ^ Ά ___ · 六、申請專利範圍 ( 卜列 1 . 一種具有記憶體單元陣列的半導體記憶體裝置，其中 該記憶體單元分為多個以列及行之形態配置的記憶體單元 次陣列，各次陣列具有為數受到限制而以列及行方式配置 的相關冗餘記憶體單元，且主要用於在對應的次陣列内維 修缺陷記憶體單元，該半導體記憶體裝置包含： 一 I / 0 線； 耦合到I / 0線的對應開關，各開關具有一控制端；以 及 耦合到各開關的控制電路，該控制電路適於耦合該多 個次陣列中選擇之一項的冗餘區域中的記憶體單元到該 I / 0線，此時存取該多個次陣列中另一次陣列的記憶體單 ¥ 元。 2.如申請專利範圍第1項之記憶體裝置，其中尚包含 一耦合到多個次陣列中選擇之一項的冗餘列解碼器， 該冗餘列解碼器適於存取該多個次陣列中選擇之一項的記 憶體單元的冗餘列；以及 一耦合到冗餘列解碼器及耦合以接收列位址的列熔絲 排線，該列熔絲排線具有規劃的元件，規劃這些元件使具 有記憶體單元之冗餘列對映的列位址。 3 .如申請專利範圍第1項之記憶體裝置，其中尚包含 一 I禺合到多個次陣列中選擇之一項的冗餘行解碼器，g 該冗餘行解碼器適於存取該多個次陣列中選擇之一項的記 胃 憶體單元的冗餘行；以及 一耦合到冗餘行解碼器及耦合以接收行位址的行熔絲
    O:\66\66125-910613.ptc 第19頁 499682 _案號89117886 f厂年么月f3日 修正__ 六、申請專利範圍 丨 : 排線，該行熔絲排線具有規劃的元件，規劃這些元件使具 有記憶體單元之冗餘行對映的行位址。 4. 如申請專利範圍第1項之記憶體裝置，其中該控制電 路適於耦合多個次陣列之選擇一項中的冗餘記憶體單元到 I / 0線，此時正存取之多個次陣列中另一次陣列的記憶體 單元具有缺陷，且多個次陣列中另一次陣列的冗餘記憶體 單元的預定限制已耗盡。 5. 如申請專利範圍第1項之記憶體裝置，其中該I / 0線包 含一 I / 0線的互補對。 6 . —種具有記憶體單元陣列的半導體記憶體裝置，該記 憶體單元分為以列及行方式的記憶體單元的次陣列，該半 導體記憶體裝置包含： 經對應開關耦合到I / 0線的記憶體單元之第一及第二 次陣列，各次陣列尚包含預定數目的冗餘記憶體單元，定 位冗餘記憶體單元於與對應次陣列相關的冗餘記憶體區域 中，該冗餘記憶體單元主要用於取代對應之次陣列中的缺 陷記憶體單元；以及 一控制電路，耦合此控制電路到對應的開關中，以在 第一次陣列之記憶體單元已存取時，耦合第二次陣列之冗 餘區域的記憶體單元到I / 0線中。 7.如申請專利範圍第6項之記憶體裝置，其中該控制電 路適於耦合第二次陣列的冗餘記憶體單元到I / 0線中，此 時正.存取之第一次陣列的記憶體單元具有缺陷，且第一次 陣列之冗餘記憶體單元的預定數目已耗竭。
    O:\66\66125-910613.ptc 第20頁 499682 _案號89117886 ? /年6月R曰 修正___ 六、申請專利範圍 ：、:..i 8 .如申請專利範圍第6項之記憶體裝置，其中該控制電 路適於耦合第二次陣列的冗餘記憶體單元到I / 0線中，此 時正存取之第一次陣列的記憶體單元具有缺陷，且第一次 陣列之冗餘記憶體單元的預定數目已耗竭，且配置在冗餘 記憶體的冗餘記憶體單元於記憶體單元的冗餘列及行中。 9 .如申請專利範圍第6項之記憶體裝置，其中當正存取 第一次陣列的記憶體單元具有缺陷，則預定數目第一次陣 列之冗餘記憶體單元已耗竭時，則該控制電路適於耦合第 二次陣列的冗餘記憶體單元到I / 0線中，且配置在冗餘記 憶體中冗餘記憶體單元於記憶體單元的冗餘列及行中，冗 餘列替代在具有缺陷之記憶體單元之對應次陣列中的一 列，且冗餘行取代具有缺陷之記憶體單元的對應次陣列。 1 0 .如申請專利範圍第6項之記憶體裝置，其中尚包含： 分別耦合該第一及第二次陣列的第一及第二冗餘列解 碼器，以存取對應次陣列之冗餘記憶體單元的各列，該第 一及第二冗餘列解碼器更進一步搞合該控制電路以視需要 存取冗餘記憶體單元的各列；以及 分別耦合到該第一及第二冗餘列解碼器的第一及第二 列熔絲排線，各熔絲排線具有可熔斷裝置以用於該冗餘記 憶體之各列對映的規劃之列位址。 1 1.如申請專利範圍第6項之記憶體裝置，其中尚包含： 分別耦合該第一及第二次陣列的第一及第二冗餘列行 解碼器，以存取對應次陣列之冗餘記憶體單元的各行，該 第一及第二冗餘行解碼器更進一步耦合該控制電路以視需
    O:\66\66125-910613.ptc 第21頁 499682 _案號89117886 丨7丨年士月曰 修正__ 六、申請專利範圍 ： .、: 要存取冗餘記憶體單元的各行；以及 分別耦合到該第一及第二冗餘行解碼器的第一及第二 列熔絲排線，各熔絲排線具有可熔斷裝置以用於該冗餘記 憶體之各行對映的規劃之行位址。 1 2 .如申請專利範圍第6項之記憶體裝置，其中該I / 0線 包含互補的I / 0線對。 1 3 . —種半導體記憶體裝置，包含 第一記憶體單元的第一及第二次陣列，各次陣列具有 主要記憶體單元，及數目預定的冗餘記憶體單元，配置該 記憶體單元成為字元線的列，及位元線的行； 第一及第二I/O線，各I/O線主要與記憶體單元的對應 次陣列相關； 多個在位元線及第一及第二I / 0線之間耦合的開關， 各多個開關中的各開關具有一控制端； 一耦合到冗餘列及行解碼器的控制電路，且更進一步 耦合多個開關中各開關的控制端，該控制電路存取第二次 陣列中的冗餘記憶體單元，且當該第一次陣列的主記憶體 單元正被存取時，耦合該存取的冗餘記憶體單元到主要與 該第一次陣列相關的I / 0線。 1 4.如申請專利範圍第1 3項之記憶體裝置，其中尚包含 第一及第二冗餘列位址解碼器，其耦合對應的次陣列 以存取對應次陣列中的冗餘記憶體單元之列；以及 分別耦合該第一及第二冗餘列位址解碼列的第一及第 二列熔絲排線，規劃各列熔絲排線的位址為對應之次陣列
    O:\66\66125-910613.ptc 第22頁 499682 案號 89117886 ο 年年f 曰 修正 六、申請專利範圍 的冗餘記憶體單元各列所對映者。 1 5.如申請專利範圍第1 3項之記憶體裝置，其中尚包含 第一及第二冗餘行位址解碼器，其耦合對應的次陣列 以存取對應次陣列中的冗餘記憶體單元之行；以及 分別耦合該第一及第二冗餘列位址解碼列的第一及第 二列熔絲排線，規劃各行熔絲排線的位址為對應之次陣列 的冗餘記憶體單元各行所對映者。 1 6.如申請專利範圍第1 3項之記憶體裝置，其中該第一 及第二I / 0線包含互補的I / 0線。 1 7 · —種電腦系統，包含： 具有一處理器匯流排的處理器； 一輸入裝置，耦合此裝置到該處理器中，且此裝置適 於允許數據進入該電腦系統； 一耦合到該處理器的輸出裝置，此裝置適於允許數據 從該電腦系統中輸出；以及 一經該處理器匯流排耦合到處理器的記憶體裝置，該 記憶體裝置具有一記憶體單元陣列，分割此陣列成為多個 記憶體單元的陣列，配置該次陣列成為各列及行，該記憶 體裝置包含： 經由對應的開關_合到一 I / 0線的第一及第二記憶 體單元次陣列，各次陣列更進一步具有一數目預定的冗餘 記憶體單元，這些記憶體單元定位在與對應次陣列中相關 的冗餘記憶體區域，該冗餘記憶體單元主要用於替代在對 應次陣列中的缺陷記憶體單元；以及
    O:\66\66125-910613.ptc 第23頁 499682 案號 89117886 Π/ /3 曰 修正 六、申請專利範圍 L 一搞合對應開關的 體單元正存取時，將第二 元耦合端I / 〇線。 1 8 .如申請專利範圍第1 取之第一次陣列的記憶體 一次陣列的冗餘控制電路 該第二次陣列的冗餘記憶 1 9.如申請專利範圍第1 取之第一次陣列的記憶體 一次陣列的冗餘控制電路 該第二次陣列的冗餘記憶 冗餘記憶體中的冗餘記憶 及行。 2 0 .如申請專利範圍第1 取之第一次陣列的記憶體 一次陣列的冗餘控制電路 該第二次陣列的冗餘記憶 冗餘記憶體中的冗餘記憶 及行，該冗餘列替代對應 一缺陷的記憶體單元，且 元的對應次陣列。 2 1 .如申請專利範圍第1 分別耦合該第一及第 碼器，以存取對應次陣列 控制電路，當第一次陣列的記憶 次陣列的冗餘區域中的記憶體單 7項之電腦系統，其中當該正存 單元具有缺陷，且數目預定之第 已耗竭時，該控制電路適於耦合 體單元到I / 0線中。 7項之電腦系統，其中當該正存 單元具有缺陷，且數目預定之第 已耗竭時，該控制電路適於耦合 體單元到I / 0線中，而且配置該 體單元成為記憶體單元的冗餘列 7項之電腦系統，其中當該正存 單元具有缺陷，且數目預定之第 已耗竭時，該控制電路適於耦合 體單元到I / 0線中，而且配置該 體單元成為記憶體單元的冗餘列 次陣列中的一列，該次陣列具有 冗餘行替代具有一缺陷記憶體單 7項之電腦系統，其中尚包含： 二次陣列的第一及第二冗餘列解 之冗餘記憶體單元的各列，該第
    O:\66\66125-910613.ptc 第24頁 499682 _案號89117886 ，/年厶月G日 修正__ 六、申請專利範圍 … 一及第二冗餘列解碼器更進一步耦合該控制電路以視需要 存取冗餘記憶體單元的各列；以及 分別耦合到該第一及第二冗餘列解碼器的第一及第二 列熔絲排線，各熔絲排線具有可熔斷裝置以用於該冗餘記 憶體之各列對映的規劃之列位址。 2 2 .如申請專利範圍第1 7項之電腦系統，其中尚包含 分別耦合該第一及第二次陣列的第一及第二冗餘列行 解碼器，以存取對應次陣列之冗餘記憶體單元的各行，該 第一及第二冗餘行解碼器更進一步耦合該控制電路以視需 要存取冗餘記憶體單元的各行；以及 分別耦合到該第一及第二冗餘行解碼器的第一及第二 列熔絲排線，各熔絲排線具有可熔斷裝置以用於該冗餘記 憶體之各行對映的規劃之行位址。 2 3 .如申請專利範圍第1 7項之電腦系統，其中該I / 0線包 含一互補的I / 0線對。 2 4. —種在具有記憶體單元陣列的半導體記憶體裝置中 替代具缺陷之記憶體單元的方法，該陣列分成形成列及行 配置的記憶體單元次陣列，各次陣列具有數目預定而與該 對應次陣列相關的冗餘記憶體單元，該方法包含下列步 驟： 當存取第二記憶體單元次陣列的一缺陷的記憶體單元 時，存取一第一記憶體單元次陣列的冗餘記憶體單元。 2 5 .如申請專利範圍第2 4項之方法，其中尚包含將第一 記憶體單元次陣列的冗餘記憶體單元耦合到與主要與第二
    O:\66\66125-910613.ptc 第25頁 499682 _案號89117886 年6月曰 修正__ 六、申請專利範圍 記憶體單元次陣列相關的一I /0線。 26. 如申請專利範圍第25項之方法，其中耦合之步驟包 含將主要與第二記憶體單元次陣列相關的I / 〇線及記憶體 單元之間耦合的開關予以關閉。 27. 如申請專利範圍第25項之方法，其中該I/O線包含 I / 0線的互補對。 2 8. —種維修一半導體記憶體裝置的方法，該記憶體裝 置具有記憶體單元陣列，此記憶體單元陣列分成形成列及 行配置的記憶體單元次陣列，各次陣列具有數目預定而與 對應次陣列相關的冗餘記憶體單元，以替代對應次陣列中 的缺陷記憶體單元，該方法包含下列步驟： 將位在第一記憶體單元次陣列中的缺陷記憶體單元的 位址對映至與第二記憶體單元次陣列相關的冗餘記憶體單 元。 2 9 .如申請專利範圍第2 8項之方法，其中尚包含將第一 記憶體單元次陣列的冗餘記憶體單元耦合到與主要與第二 記憶體單元次陣列相關的一 I / 0線。 30.如申請專利範圍第29項之方法，其中耦合之步驟包 含將主要與第二記憶體單元次陣列相關的I / 0線及記憶體 單元之間耦合的開關予以關閉。 3 1 .如申請專利範圍第2 9項之方法，其中該I /0線包含 I / 0線的互補對。 3 2 . —種維修一半導體記憶體裝置的方法，該記憶體裝 置具有記憶體單元陣列，此記憶體單元陣列分成形成列及
    O:\66\66125-910613.ptc 第26頁 499682 _案號 89117886 年/月(3曰 修正_* 六、申請專利範圍 ϋ ί 行配置的記憶體單元次陣列，各次陣列具有數目預定而與 對應次陣列相關的冗餘記憶體單元，以替代對應次陣列中 的缺陷記憶體單元，該方法包含下列步驟： 在多個記憶體單元次陣列之間共用在一記憶體單元次 陣列中的冗餘記憶體單元。 3 3 .如申請專利範圍第3 2項之方法，其中尚包含將第一 記憶體單元次陣列的冗餘記憶體單元耦合到與主要與第二 記憶體單元次陣列相關的一 I / 0線。 3 4.如申請專利範圍第3 3項之方法，其中耦合之步驟包 含將主要與多個記憶體單元次陣列相關的I / 0線及記憶體 單元之間耦合的開關予以關閉。 ¥ 3 5 .如申請專利範圍第3 3項之方法，其中該I /0線包含 I / 0線的互補對。
    O:\66\66125-910613.ptc 第27頁
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