TWI737832B - 直接接合的原生互連及主動基本晶粒 - Google Patents

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TWI737832B
TWI737832B TW106134538A TW106134538A TWI737832B TW I737832 B TWI737832 B TW I737832B TW 106134538 A TW106134538 A TW 106134538A TW 106134538 A TW106134538 A TW 106134538A TW I737832 B TWI737832 B TW I737832B
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史蒂芬Ｌ 泰格
少武 黃
威廉Ｃ 普蘭茲
大衛 艾德華 費席
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美商塞爾席斯公司
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Abstract

本發明提供了直接接合的原生互連及主動基本晶粒。在微電子架構中，主動晶粒或小晶片透過它們的核心級導體連接到主動基本晶粒。這些原生互連提供了短的數據路徑，其可以屏棄標準介面的費用。當原生互連耦合在適合的位置時，系統將重新分佈路由保存。基本晶粒可以包含客製邏輯元件，其允許所附接的晶粒提供存儲功能。所述架構可以將操作在不同電壓下的各種製程節點的不同互連類型和小晶片連接。所述基本晶粒可以具有用於驅動的狀態元件。所述基本晶粒上的功能塊接收來自不同小晶片的原生信號並且與所有附接的小晶片通信。所述小晶片可以共享所述基本晶粒的處理和記憶資源。最小化路由阻塞，則提高了信號品質和時序。所述系統可以雙倍或四倍數據速率操作。所述架構促進ASIC、ASSP和FPGA IC和神經網絡，減少了佔用空間和功率要求。

Description

直接接合的原生互連及主動基本晶粒
本發明相關於直接接合的原生互連及主動基本晶粒。
相關申請案
本申請專利案主張由Delacruz於2011年10月7日提交的名稱為“原生晶粒間互連(Native Inter-die Interconnect)”的美國臨時專利申請案第62/405,833號的優先權，其全部內容透過引用而併入本文。
在微電子系統中，電子電路在諸如矽的半導體材料的晶圓上製造。具有電子電路的晶圓可以接合到一個或多個其它晶圓、接合到單獨晶粒、或者所述晶圓本身經切割成數個晶粒，每個晶粒包含一份電路。具有功能整合電路的每個晶粒稱為微晶片或“晶片”。當來自功能庫的特定功能被分配給單獨晶片時，或者當透過較小晶片的集合來模擬大的單體晶片時，這些較小晶片或具有特定功能或專有功能的晶片可以被稱為“小晶片(chiplet)”。如本文所使用的，小晶片通常意味著在單個晶粒上的完整的子系統IP核心(智慧財產核心)、可重複使用的邏輯單元。可以使用小晶片庫來提供常規或者已確立的IP塊功能。
常規地，微晶片和小晶片需要標準介面來相互通信和相互作用，並且具有組成微電子裝置的更大的微電子佈局。這種標準介面被預期在工業中使用且被認為是理所當然的。業內人士認為，需要輸入和輸出(I/O)的每個邏輯塊將透過包括至少一些I/O協定的標準介面操作。標準介面可以正式定義為：“兩個系統或系統的多個部分之間的互連點(例如在處理器和外圍設備之間)，所有物理、電氣和邏輯參數根據預定值且在其他方面共同使用。介面可以根據製造商、業界或國際使用的標準進行分類。處理器的I/O通道可以被歸類為標準介面，因為它們對於所有這種類型的處理器是通用的，或者是對於多於一種類型的外部裝置是通用的，但是它們可能是製造商特有的。一些介面事實上是業界標準且可用於連接來自不同供應商的設備。其他介面透過貿易協會或國際委員會或聯盟內的協定進行標準化”(計算機字典(Dictionary of Computing)2004，最初由牛津大學出版社(Oxford University Press)2004出版)。
標準介面和I/O協定提供了良好表徵的輸出，其具有足夠大的驅動器以為各種輸出負載供電且提供其他益處，例如具有靜電放電(ESD)保護的電壓校平和緩衝輸入。這些優點的折衷是，給定微晶片的特定邏輯或“核心IP”產生的原生信號必須進行調整、修改和通常被路由，以適應標準介面的兼容性。標準介面又使得多個獨立晶片能夠按照標準化協定以標準化方式彼此“對話”，因為介面具有標準接腳輸出幾何、人為串列化、標準電壓、標準時序等等以使能通用的兼容性。但是，小晶片和最終的3D堆疊式IC結構通常更大、更複雜、更昂貴、產生更多的熱量並且需要比為了支 持其板載標準介面和I/O協定更大的功耗。
提供了直接接合的原生互連和主動基本晶粒。原生互連是直接在晶粒的原生導體和第二晶粒的導體之間形成的金屬至金屬接合，從而屏棄標準介面的複雜性和開銷的需求。晶粒的原生導體是電導體，其具有對所述晶粒的原始或原生信號的電性存取，可操作在特定晶粒的核心功能邏輯的位準處，而不須為了與其他晶粒介接的目的而顯著地修改信號。
在微電子架構中，主動晶粒或小晶片透過其核心級導體連接到主動基本晶粒。這些原生互連提供了短的數據路徑，可以屏棄標準介面的開銷。當原生互連在適當的位置耦合在一起時，系統可以節省重新分佈路由。主動基本晶粒可以包含客製邏輯元件，其允許連接的晶粒提供庫存功能。
主動基本晶粒可以適應多種互連類型，並且可以調節來自各種製程節點和不同操作電壓的小晶片。主動基本晶粒可以利用其自己的狀態元件進行信號驅動，或者可以使用在連接的小晶片之上的狀態元件在跨晶粒邊界上進行驅動。主動基本晶粒從多個不同的小晶片接收原生核心側信號，並且能夠實現主動基本晶粒的功能元件與附加的小晶片之間的雙向通信。主動基本晶粒可以大大減小佔用空間的尺寸和面積，並可以降低功率需求，特別是針對大型硬的小晶片。當需要時，主動基本晶粒可以整合中繼器單元以實現更長的路由，並且利用數據傳輸方案來提高信號品質、改善時序且提供原生高速介面。小晶片可以共享基本晶粒的處理和記憶資源。路由阻塞係最小的，因為小晶片上的某些電路元件可以定向及/或與基 本晶粒上的電路元件對準，從而改善信號品質和時序。所述系統可以選擇以雙倍數據速率(DDR)或四倍數據速率(QDR)運行。所述架構促進ASIC、ASSP和FPGA積體電路和大型神經網絡，同時減少佔用空間和功耗需求。
本發明內容不意圖標識所要求保護的主題的關鍵或基本特徵，也不意圖用來幫助限制所要求保護的主題的範圍。
100‧‧‧常規微電子封裝/常規封裝
102‧‧‧常規小晶片/小晶片
104‧‧‧常規插入器
106‧‧‧微電子封裝/改進封裝
108‧‧‧主動基本晶粒/底部晶圓/層
108’‧‧‧主動基本晶粒
108”‧‧‧主動基本晶粒
110‧‧‧中央處理單元(CPU)核心/小晶片/功能塊/部件
112‧‧‧常規標準介面/標準介面
200‧‧‧常規單塊積體電路佈局/常規單塊IC/單體一體式晶粒
202‧‧‧功能塊/塊
204‧‧‧功能塊/塊/小晶片
206‧‧‧功能塊/塊/小晶片
208‧‧‧數據路徑
210‧‧‧原生互連
302‧‧‧半導體晶圓/上部晶圓/層
304‧‧‧半導體晶圓/上部晶圓/層
306‧‧‧半導體晶圓/上部晶圓/層
308‧‧‧堆疊
310‧‧‧微電子裝置/堆疊
402‧‧‧微電子裝置
404‧‧‧小晶片
406‧‧‧微電子裝置
408‧‧‧經堆疊小晶片
410‧‧‧未堆疊小晶片
412‧‧‧微電子裝置
414‧‧‧小晶片
416‧‧‧小晶片
418‧‧‧微電子裝置
420‧‧‧小晶片
422‧‧‧微電子裝置
424‧‧‧小晶片
426‧‧‧微電子裝置
428‧‧‧小晶片
430‧‧‧微電子裝置
432‧‧‧小晶片
434‧‧‧小晶片
436‧‧‧小晶片
438‧‧‧微電子裝置
440‧‧‧小晶片
442‧‧‧小晶片
444‧‧‧微電子裝置
446‧‧‧微電子裝置
448‧‧‧小晶片
450‧‧‧小晶片
452‧‧‧小晶片
454‧‧‧微電子裝置
456‧‧‧基板
458‧‧‧小晶片
460‧‧‧小晶片
462‧‧‧微電子裝置
464‧‧‧小晶片
466‧‧‧小晶片
468‧‧‧微電子裝置
470‧‧‧小晶片堆疊
472‧‧‧微電子裝置
474‧‧‧小晶片
476‧‧‧常規標準介面
478‧‧‧小晶片
480‧‧‧微電子裝置
482‧‧‧小晶片
483‧‧‧小晶片
484‧‧‧微電子裝置
485‧‧‧小晶片
486‧‧‧微電子裝置
487‧‧‧小晶片
488‧‧‧小晶片
490‧‧‧微電子裝置
491‧‧‧主動晶粒
492‧‧‧微電子裝置
493‧‧‧主動晶粒
494‧‧‧微電子裝置
495‧‧‧主動晶粒
496‧‧‧重新分佈層(RDL)特徵
497‧‧‧直通矽晶穿孔(TSV)
498‧‧‧微電子裝置
499‧‧‧主動晶粒
502‧‧‧微電子裝置/積體電路封裝/積體電路/微晶片系統
504‧‧‧原生導體/原生核心側互連
504’‧‧‧原生導體
504”‧‧‧原生導體
506‧‧‧小晶片/晶粒
508‧‧‧小晶片/晶粒
510‧‧‧小晶片/晶粒
512‧‧‧功能塊/塊
514‧‧‧狀態元件
516‧‧‧傳導接觸點
600‧‧‧核心IP單元
602‧‧‧原生核心側互連襯墊/襯墊/互連
604‧‧‧陣列
606‧‧‧互補襯墊/襯墊
700‧‧‧微電子封裝
702‧‧‧電壓調節器
704‧‧‧電壓調節器
706‧‧‧小晶片
708‧‧‧小晶片
710‧‧‧電壓域/域
800‧‧‧微電子封裝
802‧‧‧電壓調節器
804‧‧‧電壓調節器
806‧‧‧電壓調節器
808‧‧‧電壓調節器
810‧‧‧電壓調節器
900‧‧‧微電子封裝
902‧‧‧時鐘
904‧‧‧板載通信網絡
906‧‧‧匯流排
1000‧‧‧微電子封裝
1002‧‧‧協商引擎
1100‧‧‧微電子裝置
1102‧‧‧小晶片/處理元件
1200‧‧‧方法
1202‧‧‧方塊
1204‧‧‧方塊
1206‧‧‧方塊
1300‧‧‧方法
1302‧‧‧方塊
1304‧‧‧方塊
1306‧‧‧方塊
1400‧‧‧方法
1402‧‧‧方塊
1404‧‧‧方塊
1406‧‧‧方塊
1500‧‧‧方法
1502‧‧‧方塊
1504‧‧‧方塊
x403‧‧‧主動晶粒
x404‧‧‧微電子裝置
x406‧‧‧主動晶粒
x408‧‧‧主動晶粒
x410‧‧‧小晶片
x412‧‧‧小晶片
x414‧‧‧微電子裝置
x416‧‧‧小晶片
x418‧‧‧小晶片
x420‧‧‧小晶片
x422‧‧‧小晶片
以下將參考附圖描述本發明公開的某些實施例，其中相同的附圖標記表示相同的元件。然而，應當理解的是，附圖示出了本文描述的各種實施方案，並不意味著限制本文所述的各種技術的範圍。
圖1是常規微晶片的四個側面中的每一側上的常規標準介面的示例圖。
圖2是具有各種功能塊的常規單塊積體電路佈局圖。
圖3是示出在第一晶圓上的晶粒的原生導體與第二晶圓上的主動基本晶粒的導體之間的直接接合的示例性晶圓至晶圓(W2W)製造以經由W2W接合製程製造原生介面的示意圖。
圖4提供了併入原生互連和主動基本晶粒的微電子裝置的各種示例性配置的示意圖。
圖5是包括在示例性微電子裝置內的示例性主動基本晶粒的示意圖。
圖6是示例性小晶片的示例性核心IP單元的示意圖。
圖7是具有電壓調節區域的示例性主動基本晶粒的示意圖。
圖8是具有一對一電壓調節器的示例性主動基本晶粒的示 意圖。
圖9是包括用於時序和同步處理步驟和數據傳輸的時鐘的示例性主動基本晶粒的示意圖。
圖10是具有協商引擎或無序引擎的示例性主動基本晶粒的示意圖。
圖11是使用示例性主動基本晶粒的示例性神經網絡實施例的示意圖。
圖12是製造包括原生互連的微電子裝置的示例性方法的流程示意圖。
圖13是提供用於半導體小晶片的微晶片架構的示例性方法1300的流程示意圖，其中多個小晶片的原生核心側導體連接到主動基本晶粒。
圖14是提供用於半導體小晶片的微晶片架構的示例性方法1400的流程示意圖，其中調節電壓以適應不同的小晶片。
圖15是用於半導體小晶片的微晶片架構的示例性方法的流程示意圖，使用在連接的小晶片中的狀態元件以用於主動基本晶粒中的信號驅動。
概觀
本發明公開描述了示例性直接接合的原生互連和主動基本晶粒。一個示例性的微電子裝置具有帶著直接接合到一個或多個其它晶粒的核心側導體之晶粒，從而提供“原生互連”，其在實施中可以提供晶粒之間 的唯一介面。原生互連可以使電子電路穿越不同的晶粒並且跨越多個不同晶粒之間的晶粒邊界，但沒用標準介面且在經由到原生核心側導體的直接接合連接所經過的跨晶粒邊界處沒有輸入/輸出協定。
如本文所使用的“標準介面”符合在上述先前技術章節中給出的字典定義，並且更簡要地意味著“添加到晶粒的核心邏輯實際特性或功能性之附加硬體、軟體、路由、邏輯、連接或表面積以便符合用於與晶粒外部的其他部件或信號進行介接、連接或通信的產業或聯盟規範。“本文所用的”直接接合“是指直接接觸金屬至金屬接合、氧化接合或在兩種金屬之間的熔合，例如直接接觸的兩個銅導體之間的具有至少部分晶格凝聚之銅至銅(Cu-Cu)金屬接合。這種直接接合可以透過混合接合技術提供，例如下面要描述的DBI®(直接接合互連)技術和其它金屬接合技術(Invensas Bonding Technologies,Inc.，Xperi Corporation company，位於加利福尼亞州聖荷西)。這裡使用的“核心”和“核心側”是指在特定晶粒的功能邏輯處存在的位置、信號及/或位準，而不是在聯盟所定義的附加標準介面的位置、信號及/或位準。因此，如果信號在特定晶片的核心功能邏輯位準處是可操作的而無某些修改(例如除了由特定電路固有地提供之外的額外的串列化、增加的ESD保護)，那麼信號是原始或“原生(native)”，所述信號具有非串列化的數據路徑，可以透過簡單的鎖存器、正反器或線來跨越晶粒耦合，沒有施加輸入/輸出(I/O)協定等等。然而，原生信號可以經歷電位偏移或電壓調節以用於異質晶圓製造(heterogeneous foundry)起源的晶粒之間的適配，並且仍然是本文所使用的原生信號。這裡使用的“主動”(主動基本晶粒)符合半導體領域的主動意涵，與“被動”相反。主動部件包括諸如電晶體的電 晶體邏輯和放大部件。另一方面，被動部件不會將淨能量引入電路，並且除了從連接到被動電路的其他電路獲得的功率之外不使用原本電源。雖然本文提出的技術通常是指主動晶粒，但是這些技術可以被應用於被動裝置並且享有相同或相似的益處。
晶粒的“原生導體”是電導體，其具有對晶粒的原始或原生信號的電性存取，如上所述，原生信號是在特定晶粒的核心功能邏輯的位準處可操作的信號，沒有對信號進行明顯的修改以便與其它晶粒進行介接。
用於傳導來自晶粒的核心側的這樣原生信號之原生互連可以提供通過兩個或多個跨晶粒邊界設置的連續電路，而不需要放大或修改原生信號，除了根據需要容納來自不同製造製程的晶粒。從信號的角度來看，一個晶粒的IP核心的原生信號經由直接接合原生互連而直接傳遞到其它晶粒，無需對原生信號進行修改或對原生信號進行可忽略的修改，從而屏棄標準介接和聯盟強制的輸入/輸出協定。
值得注意的是，可以無介接和沒有輸入/輸出協定來橫越或跨越晶粒邊界處理的這種不間斷電路可以使用在來自異質晶圓製造節點的不同晶粒或以不兼容製造的晶粒之間造成的原生互連所完成。因此，示例性電路可以橫越在直接接合到在第二晶圓製造節點處製造的第二晶粒之第一晶圓製造節點處製造的第一晶粒之間的晶粒邊界來處理，而沒有其它介接或者例如只有鎖定或電位偏移以均衡晶粒之間的電壓。在一實施方案中，經由直接接合原生互連設置在多個晶粒之間的電路可以在主動基本晶粒和專用小晶片晶粒之間處理或在產生直接接合的晶圓至晶圓(W2W)製程的每一側上的晶粒(包括主動基本晶粒)之間處理，其中所述W2W直接 接合中的至少一些涉及在所述W2W接合的至少一側上的晶粒的原生導體。
在一實施方案中，利用半導體小晶片的微電子系統可以更小、更快、更節能的方式再現各種架構，例如ASIC、ASSP和FPGA。如上所述，小晶片是個完整的子系統IP核心(智慧財產核心)，例如，在單個晶粒上的可重複使用的邏輯單元。
原生互連可以在晶粒至晶粒或晶粒至晶圓直接接合期間製造，所述晶粒至晶粒或晶粒至晶圓直接接合在第一晶粒(例如主動晶粒或小晶片)和第二晶粒(可以是主動基本晶粒)之間產生原生互連。原生互連還可以透過在晶圓至晶圓(W2W)製程期間例如在一個晶圓上的主動基本晶粒和其它晶圓上的其它主動晶粒層之間的直接結合來製造。一個或多個晶粒可以半導體材料實現，然而其它材料(例如玻璃、氧化物或聚合物)也可以適合於給定的設計而實施。
圖1示出了在常規插入器104上有多個常規小晶片102的常規微電子封裝100與本文所述的在主動基本晶粒108上呈現的示例性微電子封裝106的示例比較。示例性微電子封裝106提供比常規封裝100小得多的物理封裝和顯著改良。常規小晶片102包含例如被常規標準介面112包圍的CPU核心110。較小的改進封裝106包含相同的CPU核心110，其例如直接連接到主動基本晶粒108而無需常規標準介面112的存在。較小的改進封裝106不僅更小，而且更有效、更容易製造並且具有比對照常規封裝100更低的功率需求，並且此外提供額外的好處。
在圖1中，常規標準介面112可以位於常規微晶片或小晶片102(例如中央處理單元(CPU)核心110)的四個側面中的每一側上。標 準介面112成本高昂。在圖1中很明顯顯示標準介面112顯著地增加了示例性CPU核心的佔用空間面積。如果CPU核心110的尺寸為3×5mm，則作為具有標準介面112的小晶片110的CPU核心110的尺寸可以為4×6mm。有時，包含標準介面112有效地使給定小晶片的佔用空間面積變成兩倍。標準介面112還在CPU核心110本身的原生邏輯元件上描繪出顯著的額外功率。例如，在標準介面112中所需的線路驅動器必須能夠驅動可能潛在地連接的大量未知輸出負載，這取決於未知的使用。由於標準介面112必須能夠普遍適應大量未知的輸出負載，所以常規標準介面112典型處理驅動器容量的“過度(overkill)”和必須供電的其他能力，但對小晶片實際使用而言可能是不必要的。
標準介面112還需要從核心IP的原生互連到標準介面112的顯著額外路由，以便原生信號首先到達標準介面112。因此，數據路徑更長、固有地更不可靠，並且在大型晶片佈局的拐角幾何處經常有擁塞。為了滿足與標準介面112的兼容性，原生信號經常被諸如反相器、中繼器、驅動器、狀態機、計時器和電壓調節器之類的附加部件緩衝、處理和摻雜(adulterate)，這些附加部件為了標準介面112的緣故而添加到晶粒。由於標準介面的遺留襯墊尺寸和線間距相對較大，所以一些常規方案透過經由SerDes塊或其他介面將高度並列的原生信號多工或串列，以便能夠經由考慮晶粒之間的常規大間距限制之有限數量的接腳外接(offboard)信號，進而增加了更多的複雜性。因此，除了提高電源需求和要求額外的佈局區之外，標準介面112可能是I/O本身的麻煩瓶頸。
圖2示出了具有各種功能塊110和202和204和206...等的 常規單塊積體電路佈局200，與本文在另一部分圖2中描述的具有耦合到主動基本晶粒108之相同的功能塊110和202和204和206之示例性微電子封裝106。功能塊或僅僅“塊”可以由介面和實施方式構成。示例塊包括乘法器、算術邏輯單元(ALU)、指令解碼器、數位信號處理器(DSP)等等。
功能塊202已經被併入到主動基本晶粒108中。在常規單塊IC 200的二維(2D)平面佈置中，很明顯的是塊204和206中的一些必須具有在居間塊周圍或下面路由的數據路徑208，以便彼此通信或與第三塊202通信。常規超大型積體電路(VLSI)設計通常由於晶片上的大型硬IP塊而存在顯著的阻塞。對於大型處理器，大部分晶片上信號必須繞著大型中央皮質(cortex)，導致較大的塊周圍迂迴的高流量密度。在許多平面佈置中，兩個塊之間的最短路徑可能是圍繞居間塊的長路徑。這些相對較長的距離因為平面配置佈局的關係電路部件彼此之間變得更加遠離也可能引入反複使用部件(例如附加緩衝器、反相器、電壓調節器、中繼器、驅動器等)的需求，更不用說所述本身額外路由。
示例性微電子封裝106具有經由小晶片110和204和206的原生互連210耦接到主動基本晶粒108的功能塊110和204和206。主動基本晶粒108將功能塊202併入至主動基本晶粒108中作為設計的目的部分。示例性主動基本晶粒108可以被設計成將相關功能塊202放置在相連接的小晶片110的原生互連210附近。這導致在非常短的數據路徑上的部件110和202之間的直接路由，所述非常短的數據路徑具有與小晶片本身的原生互連210的尺寸匹敵的微米數量級長度。
圖3是示出在第一晶圓上的晶粒的原生導體和第二晶圓上 的主動基本晶粒的導體之間的直接接合的示例性晶片至晶片(W2W)製造示意圖，以經由W2W接合製程(例如稱為混合接合或DBI)製造原生互連。原生導體可以設置在由絕緣材料定義的表面上、之下或下方，所述絕緣材料可以將一個或多個原生導體與包括其它原生導體的其它傳導特徵分開。所述絕緣材料可以被拋光以形成用於接合和電互連的介面。一個晶粒或晶圓的絕緣材料當與另一晶粒或晶圓(例如具有相應的絕緣和導體介面的晶粒或晶圓)接觸時可以有利地形成機械接合。所述導體可以同時或隨後融合在一起，例如，透過提高到足以引起所述導體膨脹的溫度，使得相對的導體被壓在一起以形成連續的電連接。
具有原生互連及/或主動基本晶粒108(例如以下圖4中所示的一些裝置)的優點的示例性微電子裝置可以由兩個或更多個半導體晶圓302和304和306製造，其中所述兩個或更多個半導體晶圓被對齊、接合到堆疊308中並且被切割成包含原生互連及/或主動基本晶粒108的3D IC。在實施方案中，每個晶圓可以在接合之前或之後變薄以增強通過層和層之間的信號傳輸。底部晶圓108可以具有主動基本晶粒108，而上部晶圓302和304和306可以具有其它主動晶粒，以直接接合到主動基本晶粒108以及經由直接接合原生互連彼此接合。切割產生示例性微電子裝置310的範例。在一些情況下，基本晶粒及/或晶圓可以半導體、氧化物、玻璃或其它材料實現。通常在本文中將使用以半導體材料形成的主動裝置的實現方式以用於簡便的探討。
導致原生互連的層302和304和306和108之間的垂直連接透過諸如DBI的直接接合製程來實現，但是也可以在接合之前將其它常規 垂直連接建立到晶圓中，或者在接合後創建在堆疊310中。例如，直通半導體穿孔(本文中的TSV)可以可選地穿過主動層之間及/或主動層與外部接合襯墊之間的矽或其它半導體基板。通常，TSV、TOV(直通氧化物穿孔)或TGV(直通玻璃穿孔)例如可以通過晶圓材料或示例性主動基本晶粒108的其它材料互連，以將一側連接到另一側。
在一實施方案中，可以在異質晶圓上執行直接接合製程，因為不是藉由異質整合來停止創建原生互連。信號傳播速度和功率密度前景也受到直接接合的原生互連以及在使用原生互連處缺乏標準介面的大大幫助。通常，給定晶粒使用的功率的高達三分之一是因為其線路所致，原生互連大大地減少了電路中導體的長度，從而大大降低給定晶粒的功率需求。
原生互連允許原生信號傳遞到外接相應晶粒，同時保持功耗位準，如同原生信號一直保持在小晶片上一樣。原生互連的較短的“線路”或傳導路徑也藉由產生較小的寄生電容來降低功耗。降低整體功耗也例如減少了熱量的產生、延長了電池壽命並且總體上降低了操作成本。
圖4示出了併入主動基本晶粒108的微電子裝置的各種示例配置。一些示例性配置示出了晶粒至晶粒或晶粒至晶圓直接接合的結果，其在第一晶粒(諸如小晶片206)和第二晶粒(諸如主動基本晶粒108)之間創建原生互連。其它配置示出了藉由在晶圓至晶圓(W2W)製程的直接接合在主動基本晶粒108與其他主動晶粒的IP核心邏輯元件之間所製造的原生互連。圖4所示的配置是直接接合的原生互連和主動基本晶粒的例子。所示的示例並不意味著提供一組詳盡的配置。許多其他配置是可能的。兩個主動晶粒藉由它們各自的原生導體及/或藉由一個或多個原生互連連接， 且此兩個主動晶粒不一定是面對面配置。例如主動基本晶粒和另一主動晶粒(例如小晶片)之兩個主動晶粒可以面朝上或面朝下。示例性原生互連不一定是在面對面的晶粒之間，而主動晶粒也可以例如是面對面或背對背。
示例性微電子裝置402包括在晶粒至晶粒或晶粒至晶圓製程中直接接合到示例性主動基本晶粒108的小晶片404。
示例性微電子裝置406包括各種高度的經堆疊小晶片408和未堆疊小晶片410，所述經堆疊小晶片408和未堆疊小晶片410以晶粒至晶粒或晶粒至晶圓製程直接接合到示例性主動基本晶粒108。
示例性微電子裝置412包括例如微米尺寸的非常小的小晶片414以及以晶粒至晶粒或晶粒至晶圓製程直接接合到示例性主動基本晶粒108的相對較大的小晶片416的混合。
示例性微電子裝置418例如包括0.25×0.25微米尺寸的非常小的小晶片420，其以晶粒至晶粒或晶粒至晶圓製程直接接合到示例性主動基本晶粒108。
示例性微電子裝置422例如包括微米尺寸的非常小的小晶片424，其直接接合到與示例性小晶片424相同尺寸或佔用空間的示例性主動基本晶粒108。
示例性微電子裝置426包括大型巨大小晶片(large mega-chiplet)428，其直接接合到與小晶片428相同尺寸或佔用空間的示例性主動基本晶粒108。通常不要求小晶片尺寸，但是實際上通常具有為主動基本晶粒108尺寸的倍數或分數之給定小晶片尺寸。
示例性微電子裝置430包括小晶片432和434和436，其以 堆疊方式直接接合到與小晶片432和434和436相同尺寸或佔用空間的示例性主動基本晶粒108。使用主動基本晶粒108來承載一個或多個記憶體控制器之微電子裝置430的此示例性配置例如可用於製造或模擬各種類型的高頻寬記憶體模組，例如DDR4 SDRAM、DDR5 SDRAM、高頻寬記憶體(HBM)、混合記憶體立方體(HMC)等。
示例性微電子裝置438包括示例性小晶片440和442，其直接接合到在兩個主側上具有連接導體的示例性主動基本晶粒108的相對側。
示例性微電子裝置444包括設置在多個平面中的示例性主動基本晶粒108，所述示例性主動基本晶粒108具有直接接合到示例性主動基本晶粒108的多個側面的示例性小晶片。
示例性微電子裝置446包括多個示例性主動基本晶粒108和108’和108”，其彼此接合且接合到相應示例性小晶片448和450和452。
示例性微電子裝置454包括嵌入基板456中的示例性主動基本晶粒108。嵌入式示例性主動基本晶粒108在相對側上具有傳導接點，並且比直接接合到示例性主動基本晶粒108的小晶片458和460還小。
示例性微電子裝置462包括嵌入示例性小晶片464中的示例性主動基本晶粒108。具有嵌入式主動基本晶粒108的示例性小晶片464直接地直接接合到另一小晶片466，並且還經由嵌入式主動基本晶粒108接合。
示例性微電子裝置468包括示例性垂直主動基本晶粒108，其直接接合到接合至基板456的小晶片堆疊470中的小晶片的側壁。
示例性微電子裝置472包括示例性主動基本晶粒108，其直接接合到小晶片474並且還容納常規標準介面476以連接小晶片478。
示例性微電子裝置480包括示例性小晶片482和483，其具有在小晶片482和483的兩個相對側上的原生互連，以直接接合到多個主動基本晶粒108和108’。
示例性微電子裝置484包括示例性小晶片482和483和485，其具有在小晶片482和483和485的兩個相對側上的原生互連，以直接接合到多個主動基本晶粒108和108’並且在多個主動基本晶粒108和108’之間形成小晶片483和485的堆疊。
示例性微電子裝置486包括嵌入在示例性主動基本晶粒108中的示例性小晶片487和488。
示例性微電子裝置490包括以晶圓至晶圓(W2W)製造直接接合到主動基本晶粒108的示例性主動晶粒491。
示例性微電子裝置492包括示例性主動晶粒493，其在相應晶圓變薄以製造薄的微電子裝置492之後以晶圓至晶圓(W2W)製造逐一地且堆疊地直接接合到主動基本晶粒108。變薄的晶圓(例如低至3μm)除了由薄化晶圓所提供的尺寸減小之外，還提供了在直接接合之後信號傳遞更容易和更有效的路由。
示例性微電子裝置494包括以晶圓至晶圓(W2W)製造逐一地且堆疊地直接接合到主動基本晶粒108的示例性主動晶粒495。微電子裝置494也包括重新分佈層(RDL)特徵496和一個或多個直通矽晶穿孔(TSV)497。
示例性微電子裝置498包括示例性雙側主動基本晶粒108，其具有在主動基本晶粒108的兩側上的主動部件和相應導體，以及在雙側 主動基本晶粒108的兩側上以晶圓至晶圓(W2W)製造建立的主動晶粒499和x403。
示例性微電子裝置x404包括以晶圓至晶圓(W2W)製造直接接合到主動基本晶粒108的一側的示例性主動晶粒x406和x408，且具有直接接合到主動基本晶粒108的相對側之小晶片x410和x412。
示例性微電子裝置x414包括背對背或經堆疊的主動基本晶粒108和108’，其具有接合及/或直接接合至每個相應主動基本晶粒108或108’之背對背主動基本晶粒108和108’的主動部件。背對背主動基本晶粒108和108’的可用側面可以具有直接接合到相應小晶片x416和x418及小晶片x420和x422的堆疊的原生互連，或者可以經由晶圓至晶圓(W2W)製造直接接合到其它主動晶粒。
圖5示出了包括在示例性微電子裝置502(例如積體電路封裝502)內的示例性主動基本晶粒108。在一實施方案中，晶粒(例如示例性小晶片506和508和510等)的原生導體504直接連接到主動基本晶粒108，而不是連接到常規部件，例如工業標準介面112、常規互連層或常規將小晶片和晶粒連接到封裝中的被動插入器。原生導體504可以是以核心側與IP核心電接觸的原生互連、接點、線路、線或襯墊，並且因此與給定小晶片506的原生信號通信耦合。小晶片506的一些原生導體504可以由製造商方便地製成，即，小晶片506可以特別為給定的主動基本晶粒108製造。小晶片506的原生導體504與主動基本晶粒108之間的這種連接可以代替和消除微電子裝置502中的工業標準介面112的需求，從而提供了許多益處。
藉由利用具有直接連接到主動基本晶粒108的原生互連(504)的小晶片506，諸如微處理器系統的示例性系統可以在多個可配置部件之間分配。例如，可以通過主動基本晶粒108上的電路和塊來提供某些功能，特別是系統的更客製或保密的部分。諸如系統的更常規或較少客製部分之某些其他功能可以通過次要晶粒(小晶片506和508和510...等)上的電路和塊來提供，特別是當次要晶粒明顯小於主動基本晶粒108時。小晶片506和508和510...等可以在主動基本晶粒108上的一個或多個位置處對準和介接，以與主動基本晶粒108的相關部分緊密互連。
作為示例性配置，某些記憶體IP核心可以與處理器核心或者與執行引擎大致對齊，以允許最小的跡線長度和最大速度。諸如鎖相迴路(PLL)、記憶體等的較平凡和標準化的核心可以從主動基本晶粒108移開，從而釋放主動基本晶粒108上的空間。這種區隔也可以允許主動基本晶粒108和各種IP核心晶粒以不同的半導體製程節點產生，並且全部在相同的示例性微電子裝置502內以不同電壓運行。
在一實施方案中，主動基本晶粒108可以第一製程節點形成，例如5nm。次要晶粒506和508和510...等可以更成熟或常規的節點形成，例如250nm。如果主動基本晶粒108和次要晶粒506和508和510...等都採用精細間距互連技術，例如下面要描述的DBI®(直接接合互連)混合技術，那麼這些可以相互連接，儘管底層晶片具有不同製程節點參數(Ziptronix,Inc.，Xperi Corporation company，位於加利福尼亞州聖荷西)。這種晶粒間互連能力大大簡化了所需的路由，特別是與常規的一體式(all-in-one)微處理器晶粒相比。利用多個晶粒和小晶片506可以節省製造 成本，因為主動基本晶粒108和次要晶粒506和508和510...等可能以比單體一體式晶粒200的成本明顯低得多的成本生產，並且具有更小的尺寸、更好的性能和更低的功率需求。
示例主動基本晶粒
在一實施方案中，主動基本晶粒108是矽或其它半導體晶粒，並且可以扮演類似基板的角色，物理地支撐較小的小晶片506和508和510...等。在一些實施方案中，主動基本晶粒108可以比連接的小晶片小。在一些情況下，主動基本晶粒108可以由諸如聚合物的基板材料製成且具有嵌入的半導體晶粒，或者主動基本晶粒108可以主要是矽或半導體且由於各種原因而存在其他材料。主動基本晶粒108包含主動電路和功能塊512，其給予特定積體電路502它的功能識別。特定微晶片系統附近的客製係在主動基本晶粒108中或上，而小晶片506通常是標準的、完善的或普遍存在的單元，通常包含專有IP塊。
示例性主動基本晶粒108可以在一開始就與常規被動插入器區別開，例如，所述常規被動插入器具有通常將2.5D組裝件中的各種晶粒的常規標準介面112連接起來之一層或多層被動傳導線。主動基本晶粒108可以最小驅動距離直接連接到邏輯元件，而常規被動晶粒會具有太多的轉接和攪合。儘管與被動插入器不同，但是在一實施例中的示例性主動基本晶粒108可以將被動插入器的所有特徵與本文所述的主動基本晶粒108的特徵附加地一起合併。
進一步區分主動基本晶粒108與常規被動插入器，主動基本晶粒108可以包括一個或多個狀態元件514，其通常僅在常規晶片內常規地 連接塊的板載(onboard)單個晶粒上，但是主動基本晶粒108主動地使用這些相同的狀態元件將來自一個晶粒或小晶片506的信號連接到另一晶粒或小晶片。主動基本晶粒108還可以在一個或多個小晶片506和508和510...等上添補狀態元件，以便在主動基本晶粒108上驅動。
經添補的狀態元件514可以是單個狀態元件，或者可以是捆綁在一起的多個狀態元件，例如反相器和中繼器，以及諸如緩衝器、驅動器、轉接器、狀態機、電壓調節器、時序部件等。然而，在實施方案中，這些示例性元件可以僅駐留在主動基本晶粒108上，而不是像常規技術中那樣駐留在小晶片506和508和510上。因此，主動基本晶粒108可以具有自身的板載狀態元件514和其他支撐部件，以協調和連接不同的晶粒和小晶片到工作微晶片系統中，但是根據實施方式，也可以利用現有的狀態元件，例如驅動器、反相器、轉發器等，其係板載在附接到主動基本晶粒108的晶粒和小晶片上。
在實施方案中，主動基本晶粒108可以具有也用鎖存器(latches)而不是正反器(flip-flops)替代狀態機的設計，以增強性能和效率，並且降低功率需求，如下文進一步描述。
主動基本晶粒108使用小晶片506和508和510...等並且將它們通信地連接在一起，而不是依賴於單體積體電路設計。此外，由主動基本晶粒108和給定小晶片506的原生導體504之間的互連形成的數據路徑的長度可以是短的，例如短至1um或更小。因此，主動基本晶粒108能夠直接從不同的小晶片接收原生信號，並且能夠在不同的晶粒和小晶片之間自由地連接和調整這些原生信號，從而可以將所述信號直接傳送到大的 IP塊上方、下方或通過大的IP塊，這在常規大型晶片或處理器中常常會構成主要阻塞。
主動基本晶粒108內的電路和塊512被佈局和客製以提供附近特定微電子裝置502或系統且將小晶片506和508和510...等的IP塊整合到微電子裝置502中。
主動基本晶粒108可以被設計成代替連接至常規標準介面112的每個小晶片506而在每個小晶片上的其原生位置處與小晶片506的原生導體504進行電接觸。消除常規標準介面112消除了各種不必要的開銷。消除了顯著的開銷，因為小晶片506和508和510...等的原生信號可以在原生互連504的非常短的數據路徑上直接且以未摻雜的狀態傳遞到主動基本晶粒108，所述非常短的數據路徑通常由比小晶片506和508和510...等的各自原生導體504和504’和504”和主動基本晶粒108之間的個別傳導接觸點516稍多一點來組成。短數據路徑和消除用以常規地修改原生信號以適合於標準介面112的硬體將提供許多益處。從封裝502移除標準介面112去除數據處理複雜性的整個階層，並且提供與主動基本晶粒108介接的短數據路徑提供簡化的多米諾效應。
一旦小晶片506的原生信號傳送到主動基本晶粒108，小晶片506的原生信號可以通信地耦合到功能塊512或通信地耦合到在與給定小晶片506的原生導體504互連處或附近的位置處的在主動基本晶粒108中形成的其它部件。每個主動基本晶粒108可以被客製成具有電路和功能塊的有效位置，以用於與附接的小晶片506和508和510...等的原生導體504介接。每個小晶片506的原生信號又在主動基本晶粒108內被有效地路由 且視需要修改而到主動基本晶粒108內的其他功能塊512，並且可以經由它們各自的原生導體504與主動基本晶粒108接觸而顯著地路由到其它晶粒或小晶片508和510...等。
因此，主動基本晶粒108可以消除工業標準介面112的特徵性設計的互連佈置、襯墊佈局和間距需求。示例性主動基本晶粒108可以節省大量不必要的重新分佈路由，因為無論原生導體504本來為給定的小晶片坐落何處，小晶片506直接連接到主動基本晶粒108而導致最小驅動距離。
主動基本晶粒108可以適配在相同的主動基本晶粒108上的多種互連類型，提供比常規工業中可用的更多的靈活性。在提供客製架構以實現主動基本晶粒108的功能元件和現成小晶片506和508和510...等之間的雙向通信時，主動基本晶粒108還利用電壓調節來適應電壓差和解決不同的小晶片和部件之間的電壓位準。
使用示例性主動基本晶粒108可以顯著地減小封裝502的尺寸和面積，並且降低功率需求，特別是當模擬大型硬IP晶片時。如果需要，例如主動基本晶粒108可以整合用於較長路線的中繼器單元。示例性主動基本晶粒108還可以利用數據傳輸方案來提高信號品質、改善時序且提供原生高速介面。
示例性小晶片技術
通常，小晶片是可以包括在2.5D或3D組裝件中的晶粒，但是不在此堆疊的底部上。小晶片506可以各種矽晶圓製造(製程)節點製造，例如250nm、180nm...28nm、22nm、5nm等，以及可能表現出不同 的操作電壓的各種特點(HPP、HPC、HPC+等)。電壓差可能不匹配晶粒，並且具有通常意圖在補救這些操作電壓的差異之常規標準介面112。
矽IP供應商投入大量努力來特徵化和驗證用於晶圓製造節點和特點的每個組合之特定IP，所述IP供應商意圖製造在小晶片506中可用的所述特定IP。所述特徵化在不同的晶圓製造製程條件、電壓和溫度的空間上執行。
每個額外的IP變異是顯著的財務負荷和潛在的機會損失。然而，一旦對IP進行了特徵化和驗證，IP供應商將保證其性能，除非對此IP進行了修改。一旦進行了修改，特徵化數據將不再有效，而且IP供應商不再保證IP及其小晶片實施的性能。
在各種實施方案中，小晶片506和508和510...等可以具有它們的原生核心側互連，但是可以被製造成不包括常規標準介面112。在實施方案中，每個小晶片506可以具有最小電路以便將信號衰減到最小閾值，以防止損壞電路。給定的小晶片506還可以具有由整個微晶片系統502的主動基本晶粒108所添補的電壓調節器或狀態元件。
在實施方案中，示例性小晶片510具有可以與多個功能元件通信的多個獨立功能和多個埠。示例性小晶片510可以具有在其獨立的板載功能之間的通信路徑。在一實施方案中，小晶片510可以是具有兩個或更多個可獨立定址記憶塊的記憶體裝置。主動基本晶粒108可以與這種示例性小晶片510的原生信號介接且利用這些特徵。
示例性互連
常規地，為了廣泛的商業利用，常規小晶片通常包括經證實 的矽IP塊。這些通常包括至少一個標準介面112，並且晶粒尺寸和功率增長以容納這些標準介面112，這些標準介面112通常不為IP塊優化。對於類似處理器晶片的較大系統，標準介面112可能需要在功能處理器塊的外圍處或超出功能處理器塊的外圍的所述處理器的所有側面上。此外，可能需要從處理器核心的每個邊緣到標準介面112的相對漫長的路由。如果處理器的尺寸為3×5mm，並且每個標準介面112為2mm長，則邊緣3mm長的路由通常需要減少成2mm長的介面，並且邊緣5mm長的路由通常需要被佈線到一個或兩個2mm長的標準介面112，所有這些標準介面都對路由長度、壅塞度和電力需求有影響。
在一實施方案中，使用主動基本晶粒108的示例性原生互連直接與已經原生存在於小晶片506上的原生核心側互連504耦合。原生互連旨在當原生導體坐落在小晶片506上時、由製造商置放時使用原生導體504的固有原生位置。通過添補小晶片506和508和510...等的原生互連，代替常規標準介面112，主動基本晶粒108旨在再現和改進諸如ASIC、ASSP和FPGA之類的各種結構。
可以通過各種不同的技術來製造主動基本晶粒108和小晶片506和508和510的原生導體504或其他主動晶粒之間的互連。給定晶粒內的信號間距可以在0.1至5.0微米的間距範圍內。原生導體504可以具有大約3微米的間距，因此，接合技術必須能夠以小襯墊表面為目標且將要接合的導體彼此充分對準，以滿足導電的最小重疊要求。可以使用各種用於精細間距接合的技術，例如銅擴散接合，其中通常在壓力和升高的溫度下在發生金屬擴散接合的同時彼此擠壓精細間距處的兩個銅導體。可以 在間距允許的情況下使用諸如焊料的汞齊。銅奈米顆粒技術和混合互連技術也可用於互連。在某些情況下可以使用線路。在一些情況下可以使用另一示例性互連技術，如在2016年9月6日提交的題為“3D-Joining of Microelectronic Components with Conductively Self-Adjustable Anisotropic Matrix”的美國專利申請第15/257,427號中所描述，所述專利申請案全部內容透過引用併入本文，其中傳導奈米管或線路的各向異性矩陣自動地自我調整以在兩個表面彼此不能完全對準的導體之間進行連接，並且在待接合的所述表面上的導體之間沒有重疊的情況下不進行連接。
在實施方案中，應用DBI®(直接接合互連)混合接合技術。DBI接合目前可用於3D和2.5D積體電路組裝件中的精細間距接合，並且可以應用於將小晶片506和508和510...等的原生導體504連接到主動基本晶粒108(Ziptronix,Inc.，Xperi Corporation company，位於加利福尼亞州聖荷西)。參見例如美國專利第7,485,968號，其全部內容透過引用併入本文。DBI接合技術已經以2um的互連間距進行了論證。以晶圓至晶圓方法的DBI接合技術也被論證可以低至1.6um的間距，而沒有以拾取和置放(P&P)操作(拾取和置放表面安裝技術機器)的這種個別的晶粒間距限制。使用DBI技術，用DBI金屬化層代替凸塊下金屬化(UBM)、底部填充和微凸塊。在室溫下開始晶粒級黏合，然後在低溫下進行批量退火。也可以在某些情況下使用ZiBond®直接黏合(Ziptronix,Inc.，Xperi Corporation company，位於加利福尼亞州聖荷西)。
圖6示出了示例性小晶片506的示例性核心IP單元600。(未按比例圖示)陣列604中的原生核心側互連襯墊602提供原生導體504，以 接合到在主動基本晶粒108上的互補襯墊606。跨越介面製成的DBI接合或互連僅透過示例操作的拾取和置放(P&P)階段的小晶片位置的準確性而可擴展和限制，所述介面的一側上具有原生導體504且在另一側上具有互補襯墊606或主動基本晶粒108的接點。例如，如果所述P&P可以處理1um的置放精準度，並且襯墊重疊要求是50%，也就是說，每個襯墊602的50%必須在x和y軸兩者中重疊互補襯墊606，則以2x2um襯墊602對於這些或其它原生導體504來說，最小襯墊間距應該大於3um。如果兩個x和y軸係以最大允許每軸50%偏移(未對準)，這允許襯墊602的25%或四分之一與互補襯墊606重疊。
利用DBI接合和其它技術的互連602的這種精細間距接合能夠以對矽證實的IP以及小晶片核心IP單元600的原生間距、位置和幾何襯墊配置最小或沒有變化的方式使主動基本晶粒108的襯墊606或接點與小晶片506的原生導體504(核心側互連襯墊602)之間互連。大多數核心側互連當前處於3um間距，並且可以在陣列604中執行DBI接合。在一實施方案中，可以在小陣列604中使用較大的間距，例如以12um間距的四行襯墊602或原生導體504。這意味著至所述陣列604的傳導路由會比連接到常規標準介面112所需的路由短至少一數量級。原生互連602處於足夠的間距，它們可以足夠的數量存在以消除輸出的常規串列化進而適應標準介面112的有限接腳數。這也消除了潛在因素的負荷，並且由於不需要緩衝器或整個人造介面結構，所以消除了必須對常規串列化進行的供電。
主動基本晶粒中的電壓適配
主動基本晶粒108可以提供電壓適應性，以用於與可能具有 彼此變化的操作電壓之不同小晶片506和508和510...等耦合。例如，半節點28nm小晶片可以在0.9至1.1伏特的電壓範圍內操作，而5nm小晶片可以在0.6至0.85伏特下操作，而沒有電壓範圍重疊。為了適應這些電壓差，主動基本晶粒108還可以藉由將在主動基本晶粒108中各自獨立管理的更大數量的獨立功率域賦能，來提供比常規電壓位準措施更好的電壓控制。例如，這個可以允許CPU核心以提高的電壓和頻率運行，以滿足大量的計算負載，而其他核心也會以較低的電壓和頻率執行較低優先碼，以節省功率。增加電壓轉換的一個或多個階段也可以提高功率效率。主動基本晶粒108可以多種方式提供這種適應性電壓位準。圖7示出了具有主動基本晶粒108和電壓調節器702和704的示例性微電子封裝700。在一實施方案中，主動基本晶粒108具有專用於每組小晶片506和508和510...等(“晶片組(chipset)”)的緊湊型電壓調節器，產生所述晶片組的相應電壓域710。也就是說，不同的晶片組各自共享整合在主動基本晶粒108中的專用電壓調節器702或704。電壓調節器702提供1.2伏特的電位至包括在域710中的小晶片506和508和510之所述晶片組。電壓調節器704提供1.0伏特的電位至包括在域712中的小晶片706和708之所述晶片組。在實施方案中，這些電壓調節器702和704可以是被動的。
圖8示出了具有主動基本晶粒108和多個電壓調節器802和804和806和808和810的示例性微電子封裝800。在此實施方案中，單個電壓調節器被放置在每個小晶片506和508和510及706和708的I/O介面附近的主動基本晶粒108中。這種每個小晶片一個(one-per-die)方案確保每個小晶片506和508和510和706和708具有其所需的電壓位準，並 且所述方案可以改善功率完整性。由於電壓調節器802和804和806和808和808和810更靠近它們各自的晶粒，所以存在較少的寄生效應且因而更少的IR下降和減低。
在另一實施方案中，主動基本晶粒108具有增速傳動(overdrive)或低速傳動(underdrive)小晶片506和508和510和706和708的電壓控制能力。增速傳動或低速傳動實現了用於電壓層級的足夠的電壓重疊，或使得能夠在具有不同操作電壓的晶粒之間更好地操作。
因此，示例性主動基本晶粒108可以藉由提供用於各種小晶片的一對一電壓調節器或者藉由具有用於在主動基本晶粒108上的一組小晶片的不同電壓域，來調節各種不同半導體製造技術的各種不同操作電壓處的小晶片506和508和510。
時序和優先順序
圖9示出了具有主動基本晶粒108的示例性微電子封裝900，其包括用於時序和同步處理步驟和數據傳輸的時鐘902。示例性主動基本晶粒108可以在主動基本晶粒108中提供全局或區域時脈信號，其還可以用於與小晶片506的時序和同步交互作用。所述時脈信號被增強以同步數據傳輸，其利用與小晶片506和508和510...等的原生互連的短數據路徑以及最小化路由阻塞的優點，從而提高性能。根據實施方案，主動基本晶粒108可以具有本身內部或外部的時鐘902，並且在各種實施方案中可以包括各種通信通道方案、板載通信網絡904或匯流排906或多個匯流排。
圖10示出了具有主動基本晶粒108和示例性協商引擎1002或無序引擎的示例性微電子封裝1000。示例性主動基本晶粒108和協商引 擎1002可以藉由決定主動基本晶粒108中的哪些功能塊具有與小晶片506和508和510...等的單向或雙向通信的當前優先順序來提高性能。主動基本晶粒108還可以決定在針對給定指令的執行引擎和功能塊之間的優先順序，所述執行引擎和功能塊皆在主動基本晶粒108中且相對於小晶片506和508和510...等。在通信和優先方面，主動基本晶粒108具有大的IP塊駐留在小晶片506中的優點，從而減輕許多路由阻塞。這可以使數據流量從佈局的脊柱移動，從而改善時序。軟邏輯元件也可以在更大的區域上改良，消除通常用於重設時序和重啟信號的減輕電路。
在RTL設計期間，應用於主動基本晶粒108的設計的邏輯合成可以在需要更長的數據路由的情況下放置中繼器單元。觸發(flop)狀態機可以用適當進一步提高效率的鎖存器替代。可以根據需要在設計期間使用諸如時序閉合工具的合成工具來插入中繼器和轉接器，以用於更長的通道長度。合成工具還可以模擬微晶片系統502、執行重設時序和電壓層位準偏移並且可以將反相節點插入到設計中以關閉時序路徑。
因為藉由將大的IP塊移動到小晶片506來減少阻塞，所以主動基本晶粒108通常具有比對照的常規佈局更少的轉發器。而且，由於在小晶片506的原生互連504和主動基本晶粒108之間直接且非常短的互連，存在較短的路徑延遲。或者，對狀態驅動器和階層式等級應用的電子設計自動化可關閉小晶片時序。
在一實施方案中，藉由採用雙倍數據速率(DDR)數據傳輸協定，在板載時脈信號的上升和下降邊緣傳送數據，主動基本晶粒108達到性能提高。在另一實施方案中，主動基本晶粒108可以使用在每時鐘 週期執行四個數據傳輸的四倍數據速率(QDR)。
主動基本晶粒108還可以利用其他用於加速性能的裝置，例如協商引擎1002或無序引擎來在執行引擎之間發起數據和指令。
神經網絡實施例
圖11示出了使用示例性主動基本晶粒108的微電子裝置1100的示例性神經網絡實施例。常規地，用於配置神經網絡的架構可以包括許多大型常規通用處理器，其具有藉由程式化去設置神經網絡典範所添補的常規硬體的核心。
然而，為了建立用於圖像分析、機器視覺、計算機視覺或各種形式的人造智能的神經元或常規神經網絡的3D體積，常規大型處理器的添補和佈局變得麻煩並且最終導致任務失敗，或者提供了無效的解決方案，因為大型處理器並沒有真正優化發展神經網絡架構的色彩微差和更大的神經元佈局。
圖11中的主動基本晶粒108提供用於成長更大和更複雜的神經網絡拓撲的理想媒介。首先，主動基本晶粒108可以擴增到大尺寸，並且可以包含給定的神經網絡架構所需的支持元件的有利反複使用。接下來，常規網絡設計的大型單體常規處理器可以由一個或多個大領域的可反複且非常小的處理元件代替，每個處理元件呈現在耦合到主動基本晶粒108的小晶片1102中，以用於非常有效和無負擔處理來自這些處理元件1102中的每一個的原生信號。主動基本晶粒108還可以包括全局同步時鐘902，以跨越提供處理元件的多個小晶片1102領域來協調時序。時鐘902可以針對非常大的神經網絡配置而使主動基本晶粒108擴增。
比起常規地在通用CPU晶片上施加神經網絡示例，具有附接的處理元件小晶片1102的主動基本晶粒108的物理架構可以更好地呈現神經網絡和生物腦系統模型的神經元和突觸，其中常規地在通用CPU晶片上施加神經網絡示例不能達到呈現發展神經元架構的任務，並且最終可能不具有需要呈現生物神經網絡或執行更高的人造智能的電晶體總數。
流程共享
示例性主動基本晶粒108為晶粒或小晶片506和508和510...等之間的共享處理提供了獨特的機會。主動基本晶粒108可以配備時間借用(time-borrowing)能力以節省電力、減少延遲且減少佔用空間面積。在一實施方案中，主動基本晶粒108可以賦能其中主動基本晶粒108的給定功能元件可以與多個小晶片506和508和510...等通信且可以在多個其他功能元件之間協商特定通信的優先順序的架構。值得注意的是，主動基本晶粒108可以在各種技術的小晶片(例如在不同晶圓製造製程節點下製造的小晶片)之間共享主動基本晶粒108中的處理和資源。
主動基本晶粒108可以使各種技術的小晶片能夠共享一個或多個公共記憶體，而每個處理器常規地都具有其自己的專用耦合記憶體。主動基本晶粒108可以允許外部記憶體作為具有處理共享的嵌入式記憶體使用。在這種配置中，記憶體存取不需要每次通過記憶體介面(例如原生互連504至附接的小晶片506和508和510...等的DBI接合)進行，而是記憶體存取可以直接通過主動基本晶粒配置。此外，修復能力得到提高，因為某些處理可以被配置成後備的並且藉由在後備塊內具有在給定晶粒上一個塊而與可能故障的另一個共享修復功能來提高堆疊的良率。這種能力 是由於經由DBI製程可用的互連數量、在兩側上和跨越介面的相鄰塊的接近度以及在常規佈置中所需要的大部分路由的消除而至少部分提升。
示例性方法
圖12示出了製造具有原生互連的微電子裝置的示例性方法1200。示例性方法1200的操作以個別方塊顯示。
在方塊1202，第一晶粒的原生核心側導體被直接接合到第二晶粒的導體，以在所述第一晶粒和所述第二晶粒之間形成原生互連。
在方塊1204，所述第一晶粒的電路經由跨越所述第一晶粒和所述第二晶粒之間的晶粒邊界之原生互連延伸，所述電路穿過所述原生互連。
在方塊1206，所述第一晶粒的IP核心的原生信號經由穿過所述原生互連的所述電路在所述第一晶粒的核心和所述第二晶粒的至少一功能塊之間傳遞。
由示例性方法1200提供的原生互連可以提供在所述第一晶粒和所述第二晶粒之間的唯一介面，而所述原生互連屏棄標準介面幾何和輸入/輸出協定。所述第一晶粒可以由第一製造製程節點製造，所述第二晶粒由不同的第二製造製程節點製造。穿過所述原生互連的所述電路在通過所述原生互連傳遞原生信號時，屏棄所述第一晶粒和所述第二晶粒之間的介面協定和輸入/輸出協定。
示例性方法1200還可以包括穿過多個晶粒的多個晶粒邊界之所述多個晶粒的直接接合原生核心側導體，以形成多個原生互連，並且經由所述多個原生互連穿過所述多個晶粒邊界而架設所述電路。所述多個 原生互連提供所述多個晶粒之間的介面，以及所述介面屏棄所述多個晶粒之間的介面協定和輸入/輸出協定。
示例性方法1200可以在所述第一晶粒的功能塊和所述多個晶粒的一個或多個其他晶粒的一個或多個功能塊之間經由一個或多個所述原生互連傳遞所述原生信號，同時屏棄所述多個晶粒之間的所述介面協定和輸入/輸出協定。可以在所述第一晶粒的核心和所述第二晶粒的至少一個功能塊之間經由穿過所述原生互連的電路來未經修改地傳遞所述原生信號。
所述原生信號可以在所述第一晶粒的核心與所述第二晶粒的至少一個功能塊之間經由穿過所述原生互連的電路進行位準偏移，所述位準偏移調節所述第一晶粒和所述第二晶粒之間的操作電壓差。
示例性方法1200可以晶圓至晶圓(W2W)接合製程來實現，例如，其中所述第一晶粒位於第一晶圓上，所述第二晶粒位於第二晶圓上，並且其中W2W接合製程包括將所述第一晶粒的原生核心側導體與所述第二晶粒的導體直接接合，以在所述第一晶粒和所述第二晶粒之間形成原生互連，所述原生互連延伸了穿過所述第一晶粒和所述第二晶粒之間的晶粒邊界的一個或多個電路，所述一個或多個電路穿過所述一個或多個原生互連，所述原生互連提供各個晶粒之間的介面，所述介面屏棄各個晶粒之間的介面協定以及輸入/輸出協定。所述第一晶圓和所述第二晶圓由異質晶圓製造節點製造，或者所述第一晶粒和所述第二晶粒由不兼容的製造製程製造。在一實施方案中，示例性方法1200可以直接接合在所述第一晶圓和所述第二晶圓的某些部分之間的所述原生核心側導體，以使所述原生互 連用於傳遞所述原生信號，但在所述晶圓的其它部分上創建其他介面或標準介面以用於在由W2W製程產生的微電子裝置中傳遞放大的信號。
所述第一晶粒或所述第二晶粒可以是主動基本晶粒。所述第一晶粒也可以是包括IP邏輯核心的小晶片，並且所述第二晶粒包括主動基本晶粒。在一些情況下，所述小晶片的尺寸可以例如從0.25×0.25微米至高達與所述主動基本晶粒相同的尺寸。示例性方法1200可將主動基本晶粒和多個小晶片以堆疊方式或具有多層的3D堆疊IC結構來堆疊，其中在堆疊方式或3D堆疊IC結構中的每一層被直接接合，以形成在不同層的晶粒之間的原生互連。
圖13示出了提供用於半導體小晶片的微晶片架構的示例性方法1300。在流程圖中，方法1300的操作以個別方塊顯示。
在方塊1302，多個小晶片的原生核心側導體連接到主動基本晶粒。與所述主動基本晶粒耦合的原生互連避免了對通常在小晶片上的工業標準介面的需要。
在方塊1304，來自所述多個小晶片中的每個小晶片的原生信號在所述主動基本晶粒中的一個或多個功能塊處接收。
在方塊1306，使雙向通信在至少一個跨晶粒邊界上的所述主動基本晶粒中的至少一功能塊和所述多個小晶片之間通行。
圖14示出了提供用於半導體小晶片的微晶片架構的另一示例性方法1400，其包括調整電壓以適應不同的小晶片。在流程圖中，方法1400的操作以個別方塊顯示。
在方塊1402，選擇小晶片以連接到主動基本晶粒。
在方塊1404，使用選自由直接接合互連(DBI)金屬化層、銅至銅擴散接合、用傳導奈米管的連接、金屬至金屬接觸和混合互連組成的群組之連接將所述多個小晶片的原生核心側導體不同地連接到所述主動基本晶粒。
在方塊1406處，調節電壓以使來自不同半導體製程節點的小晶片及/或具有不同操作電壓的小晶片經由所述小晶片的相應原生互連而適應所述主動基本晶粒。
圖15示出了提供用於半導體小晶片的微晶片架構另一示例性方法1500，其使用在連接的小晶片中的狀態元件以用於主動基本晶粒中信號驅動。在流程圖中，方法1500的操作以個別方塊顯示。
在方塊1502，多個小晶片的原生核心側導體連接到主動基本晶粒。
在方塊1504，所述多個小晶片的一個或多個小晶片中的狀態元件藉由主動基本晶粒而被使用，以用於在所述主動基本晶粒與所述一個或多個小晶片之間的跨晶粒邊界上驅動信號。所述跨晶粒邊界可能只有1um厚或甚至更小。
在前面的描述和附圖中，已經闡述了特定的術語和附圖符號以提供對所揭露的實施例的透徹理解。在一些情況下，術語和符號可以暗示實施這些實施例不必要的特定細節。例如，特定的尺寸、數量、材料類型、製造步驟等中的任何一個可以不同於上述替代實施例中所描述的那些。用語“耦合”在本文中用於表示直接連接以及透過一個或多個中間電路或結構的連接。用語“示例性”、“實施例”和“實施方案”用於表示範例，而不是 偏好或要求。此外，用語“可以”和“可能”可互換使用來表示可選的(允許的)發明標的。任一用語的缺失不應被解釋為意味著需要給定的特徵或技術。
在不脫離本發明公開的較廣泛的精神和範圍的情況下，可以對本文給出的實施例進行各種修改和改變。例如，任何實施例的特徵或態樣可以與任何其他實施例組合使用，或者代替對應特徵或態樣。因此，說明書和附圖被認為是說明性的而不是限制性的。
儘管本發明的揭示內容已經針對有限數量的實施例進行了說明，但是本領域技術人士在受益於本文公開的情況下將會理解給定描述的可能許多修改和變化。所附申請專利範圍意圖涵蓋落入本發明公開的真實精神和範圍內的這些修改和變化。
108‧‧‧主動基本晶粒/底部晶圓/層
502‧‧‧微電子裝置/積體電路封裝/積體電路/微晶片系統
504‧‧‧原生導體/原生核心側互連
504’‧‧‧原生導體
504”‧‧‧原生導體
506‧‧‧小晶片/晶粒
508‧‧‧小晶片/晶粒
510‧‧‧小晶片/晶粒
512‧‧‧功能塊/塊
514‧‧‧狀態元件
516‧‧‧傳導接觸點

Claims (88)

  1. 一種製造包括原生互連的微電子裝置的方法，包括：將第一晶粒的原生核心側導體與第二晶粒的導體直接接合以在所述第一晶粒和所述第二晶粒之間形成原生互連，所述原生互連將所述第一晶粒的電路延伸越過所述第一晶粒和所述第二晶粒的晶粒邊界，所述電路穿過所述原生互連；以及將在所述第一晶粒的核心與所述第二晶粒的至少一個功能塊之間的原生信號經由穿過所述原生互連的所述電路傳遞。
  2. 根據請求項1所述的方法，其中所述原生互連的實例提供所述第一晶粒和所述第二晶粒之間的唯一介面；以及其中所述原生互連屏棄標準介面幾何和輸入/輸出協定。
  3. 根據請求項1所述的方法，其中所述第一晶粒和所述第二晶粒都經由包括所述原生互連之各自的原生導體彼此連接。
  4. 根據請求項1所述的方法，其中所述第一晶粒由第一製造製程節點製造，所述第二晶粒由不同的第二製造製程節點製造。
  5. 根據請求項1所述的方法，其中當將所述原生信號經過所述原生互連傳遞時，穿過所述原生互連的所述電路屏棄所述第一晶粒和所述第二晶粒之間的介面協定和輸入/輸出協定。
  6. 根據請求項1所述的方法，進一步包括執行至少跨越所述第一晶粒和所述第二晶粒之單個功能塊，其中所述第一晶粒和所述第二晶粒相鄰並且經由介面彼此通信。
  7. 根據請求項6所述的方法，其中所述介面包括原生互連。
  8. 根據請求項6所述的方法，其中所述介面橫跨所述第一晶粒和所述第二晶粒。
  9. 根據請求項6所述的方法，其中所述介面存在相對於所述單個功能塊的其餘部分的另一分隔晶粒上。
  10. 根據請求項1所述的方法，其中，當所述第一晶粒和所述第二晶粒面對面、面對背或背對背時，所述原生互連提供在所述第一晶粒和所述第二晶粒之間的介面。
  11. 根據請求項1所述的方法，進一步包括：將跨越多個晶粒的多個晶粒邊界之所述多個晶粒的原生核心側導體直接結合，以在所述多個晶粒之間形成多個原生互連；以及透過所述多個原生互連將所述電路橫越所述多個晶粒邊界，所述多個原生互連提供所述多個晶粒之間的介面，所述介面屏棄在所述多個晶粒之間的介面協定和輸入/輸出協定。
  12. 根據請求項11所述的方法，進一步包括在所述多個晶粒中的所述第一晶粒的功能塊與所述多個晶粒中的一個或多個其它晶粒的一個或多個功能塊之間經由所述原生互連中的一個或多個傳遞所述原生信號，而屏棄在所述多個晶粒之間的介面協定和輸入/輸出協定。
  13. 根據請求項1所述的方法，進一步包括在所述第一晶粒的所述核心和所述第二晶粒的所述至少一個功能塊之間經由穿過所述原生互連的所述電路傳遞未修改的所述原生信號。
  14. 根據請求項1所述的方法，進一步包括將在所述第一晶粒的所述核心與所述第二晶粒的所述至少一個功能塊之間的所述原生信號經由穿過 所述原生互連的所述電路而位準偏移，所述位準偏移適應在所述第一晶粒和所述第二晶粒之間的操作電壓的差異。
  15. 根據請求項1所述的方法，進一步包括執行晶圓至晶圓(W2W)接合製程，其中所述第一晶粒位於第一晶圓上，並且所述第二晶粒位於第二晶圓上；以及其中所述晶圓至晶圓接合製程包括將所述第一晶粒的所述原生核心側導體與所述第二晶粒的導體直接接合，以在所述第一晶粒和所述第二晶粒之間形成原生互連，所述原生互連將一個或多個電路延伸穿越在所述第一晶粒和所述第二晶粒之間的晶粒邊界，所述一個或多個電路穿過所述一個或多個原生互連，所述原生互連提供了在各個晶粒之間的介面，所述介面屏棄所述各個晶粒之間的介面協定以及輸入/輸出協定。
  16. 根據請求項15所述的方法，其中所述第一晶圓和所述第二晶圓由異質晶圓製造節點製造，或者所述第一晶粒和所述第二晶粒由不兼容的製造製程製造。
  17. 根據請求項15所述的方法，進一步包括將在所述第一晶圓的一些部分和所述第二晶圓之間的所述原生核心側導體直接接合，以使所述原生互連用於傳遞所述原生信號；以及在所述晶圓的其他部分上建立其他介面或標準介面，用於在由所述晶圓至晶圓製程所產生的微電子裝置中傳遞放大的信號。
  18. 根據請求項1所述的方法，其中所述第一晶粒或所述第二晶粒包括主動基本晶粒。
  19. 根據請求項18所述的方法，進一步包括將至少一個直通半導體穿孔(TSV)、至少一個直通氧化物穿孔(TOV)或至少一個直通玻璃穿孔(TGV)併入到所述主動基本晶粒中，以將導電路徑從所述主動基本晶粒的第一側延伸到所述主動基本晶粒的第二側。
  20. 根據請求項1所述的方法，其中所述第一晶粒包括含有IP邏輯核心的小晶片，並且所述第二晶粒包括主動基本晶粒。
  21. 根據請求項20所述的方法，其中所述小晶片的尺寸是從0.25×0.25微米上至所述主動基本晶粒的尺寸的範圍中。
  22. 根據請求項20所述的方法，進一步包括將多個小晶片直接接合到所述主動基本晶粒以形成各自的原生互連；以及使雙向通信在所述主動基本晶粒中的至少一個功能塊和所述多個小晶片之間通行。
  23. 根據請求項20所述的方法，進一步包括將所述主動基本晶粒和所述多個小晶片堆疊成具有多個層的堆疊結構或3D堆疊IC結構，其中所述堆疊結構或所述3D堆疊IC結構中的每個層被直接接合，以在不同層的晶粒之間製造所述原生互連。
  24. 一種微電子裝置，包括：第一主動晶粒，具有多個原生核心側導體；第二主動晶粒，具有設置成與所述第一主動晶粒的所述原生核心側導體直接接合的多個導體；原生互連，每個原生互連包括在所述第一主動晶粒的所述原生核心側導體中的一個原生核心側導體與所述第二主動晶粒的所述導體中 的一個導體之間的直接接合；以及至少一個電路，其經由穿越在所述第一主動晶粒和所述第二主動晶粒之間的晶粒邊界之所述原生互連而延伸。
  25. 根據請求項24所述的微電子裝置，其中所述至少一個電路被配置為經由從所述第一主動晶粒的IP核心到所述第二主動晶粒的至少一個功能塊之所述原生互連的一個或多個實例來傳遞所述原生信號；其中所述原生互連被配置為提供在所述第一主動晶粒和所述第二主動晶粒之間的介面；以及其中當在所述第一主動晶粒和所述第二主動晶粒之間傳遞所述原生信號時，所述介面能夠在沒有介面協定和輸入/輸出協定的情況下操作。
  26. 根據請求項24所述的微電子裝置，其中所述第一主動晶粒和所述第二主動晶粒都經由包括所述原生互連之各自的原生導體彼此連接。
  27. 根據請求項24所述的微電子裝置，進一步包括跨越至少所述第一主動晶粒和所述第二主動晶粒而被執行的單個功能塊，其中所述第一主動晶粒和所述第二主動晶粒為相鄰的並且能夠經由介面彼此通信。
  28. 根據請求項27所述的微電子裝置，其中所述介面包括原生互連。
  29. 根據請求項27所述的微電子裝置，其中所述介面橫跨所述第一晶粒和所述第二晶粒。
  30. 根據請求項27所述的微電子裝置，其中所述介面存在相對於所述單個功能塊的其餘部分的另一分隔晶粒上。
  31. 根據請求項24所述的微電子裝置，其中當所述第一主動晶粒和所述第 二主動晶粒面對面、面對背或背對背時，所述原生互連提供在所述第一主動晶粒和所述第二主動晶粒之間的介面。
  32. 根據請求項24所述的微電子裝置，其中所述第一主動晶粒由第一製造製程節點製成，並且所述第二主動晶粒由不同的第二製造製程節點製成。
  33. 根據請求項24所述的微電子裝置，進一步包括多個原生互連，其跨越多個主動晶粒的多個晶粒邊界；所述至少一個電路，其經由所述多個原生互連橫跨所述多個主動晶粒的所述多個晶粒邊界，所述多個原生互連提供在所述多個主動晶粒之間的介面，所述原生互連屏棄在所述多個主動晶粒之間的介面協定和輸入/輸出協定。
  34. 根據請求項24所述的微電子裝置，其中所述第一主動晶粒的所述原生核心側導體和所述第二主動晶粒的所述導體以晶圓至晶圓(W2W)製造製程直接接合。
  35. 根據請求項34所述的微電子裝置，其中所述第一晶圓和所述第二晶圓由異質晶圓製造節點製造，或者所述第一主動晶粒和所述第二主動晶粒由不兼容的製造製程所製成。
  36. 根據請求項34所述的微電子裝置，進一步包括透過所述晶圓至晶圓(W2W)製造製程在所述微電子裝置中產生的介面的混合，所述介面的混合包括所述原生互連以及包括標準介面或使用輸入/輸出協定的其他介面。
  37. 根據請求項24所述的微電子裝置，進一步包括在所述主動晶粒的至少 一個主動晶粒中之至少一個直通半導體穿孔(TSV)、至少一個直通氧化物穿孔(TOV)或至少一個直通玻璃穿孔(TGV)，以將導電路徑從所述至少一個主動晶粒的第一側延伸到所述至少一個主動晶粒的第二側。
  38. 根據請求項24所述的微電子裝置，其中所述第一主動晶粒或所述第二主動晶粒包括主動基本晶粒。
  39. 根據請求項24所述的微電子裝置，其中所述第一主動晶粒包括含有IP邏輯核心的小晶片，並且所述第二主動晶粒包括主動基本晶粒。
  40. 根據請求項39所述的微電子裝置，其中所述小晶片的尺寸是從0.25×0.25微米上至所述主動基本晶粒的尺寸的範圍中。
  41. 一種為半導體小晶片提供微晶片架構的方法，包括：將多個小晶片中的每個小晶片的原生核心側導體連接到主動基本晶粒，以在所述多個小晶片和所述主動基本晶粒之間形成各自的原生互連；以及經由所述原生互連中的至少一個原生互連而在所述多個小晶片中的至少一個晶片的IP核心與所述主動基本晶粒的至少一個功能塊之間設置電路。
  42. 根據請求項41所述的方法，進一步包括僅使用所述原生互連來代替標準介面而將所述多個小晶片與所述主動基本晶粒介接，所述原生互連屏棄在所述主動基本晶粒與所述多個小晶片中的每個小晶片之間的輸入/輸出協定。
  43. 根據請求項41所述的方法，進一步包括：在所述主動基本晶粒中的一 個或多個功能塊處接收來自所述多個小晶片中的至少一個小晶片的IP核心之原生信號；以及使雙向通信在所述主動基本晶粒中的至少一個功能塊與所述多個小晶片之間通行。
  44. 根據請求項41所述的方法，其中每個小晶片的所述原生核心側導體進一步包括製造期間在每個小晶片上所述原生核心側導體的原生位置；以及進一步包括在所述原生核心側導體的所述原生位置處將每個小晶片的所述原生核心側導體連接到所述主動基本晶粒，以減小驅動距離。
  45. 根據請求項41所述的方法，其進一步包含經由各自的原生互連將來自不同半導體製程節點的小晶片或具有不同操作電壓的小晶片連接到所述主動基本晶粒。
  46. 根據請求項41所述的方法，其中將所述多個小晶片中的每個小晶片的所述原生核心側導體連接到所述主動基本晶粒之所述原生互連係選自由直接接合互連(DBI)金屬化層、混合互連、銅至銅擴散接合、以傳導奈米管製成的連接以及金屬至金屬電接觸組成的群組。
  47. 根據請求項46所述的方法，其中所述原生互連包括大約1微米(μm)或更小的數據路徑長度。
  48. 根據請求項41所述的方法，其進一步包含將小晶片連接到所述主動基本晶粒，所述小晶片僅由核心側互連製造且不具有工業標準介面。
  49. 根據請求項41所述的方法，其進一步包括針對給定操作、處理步驟或數據傳輸，協商經由所述原生互連與所述多個小晶片進行通信的所述 主動基本晶粒中的多個功能塊之間的優先順序。
  50. 根據請求項41所述的方法，其進一步包括共享所述多個小晶片之中的所述主動基本晶粒的資源，其中所述共享係選自由以下組成的群組：共享在連接到所述主動基本晶粒的所述多個小晶片之間的所述主動基本晶粒中的處理資源、共享在連接到所述主動基本晶粒的所述多個小晶片之間的所述主動基本晶粒中的記憶體資源以及在連接到所述主動基本晶粒的所述多個小晶片之間的時間借用。
  51. 根據請求項41所述的方法，其進一步包含將一個或多個狀態元件添加到所述主動基本晶粒，以用於經由所述主動基本晶粒在所述主動基本晶粒的功能塊與所述多個小晶片之間通信所述原生信號。
  52. 根據請求項41所述的方法，其進一步包括調節在所述主動基本晶粒中的電壓以適應來自不同半導體製程節點或不同操作電壓的小晶片。
  53. 根據請求項41所述的方法，其進一步包括利用所述小晶片中的一個小晶片上的狀態元件而在所述主動基本晶粒中執行驅動。
  54. 根據請求項41所述的方法，其進一步包含在所述主動基本晶粒中併入時脈信號及雙倍數據速率(DDR)數據傳輸協定或四倍數據速率(QDR)數據傳輸協定。
  55. 根據請求項41所述的方法，其進一步包括在所述主動基本晶粒中增加中繼器單元以用於超過長度閾值的數據路由。
  56. 一種壓縮積體電路的方法，包括：決定具體實現所述積體電路的功能塊的晶粒或小晶片上的原生導體的位置，所述原生導體包括核心級互連； 將主動基本晶粒耦合到在所述位置處的所述原生導體；以及將所述晶粒或所述小晶片的原生信號通信地耦合到在所述位置處的所述主動基本晶粒中所形成的功能塊。
  57. 根據請求項56所述的方法，其進一步包含經由所述其他晶粒或小晶片的各自核心級互連，將所述主動基本晶粒內的所述原生信號路由到與所述主動基本晶粒接觸的其他晶粒或小晶片。
  58. 根據請求項56所述的方法，其進一步包含經由各自多個不同互連類型的多個小晶片而將所述多個小晶片通信地耦合到所述主動基本晶粒。
  59. 根據請求項56所述的方法，其進一步包含在所述主動基本晶粒中的至少一個電壓調節器，或者使部件低速傳動或使部件增速傳動以將具有不同操作電壓位準的小晶片適配到所述主動基本晶粒。
  60. 根據請求項56所述的方法，其進一步包含利用所述小晶片中或所述主動基本晶粒中的狀態元件來驅動所述主動基本晶粒中的所述原生信號。
  61. 一種折疊積體電路的平面佈置以減小所述積體電路的尺寸的方法，包括：將所述積體電路的至少一些區塊劃分成各自的小晶片；將所述積體電路的剩餘區塊和伺服劃分成主動基本晶粒的位置；以及將所述小晶片的原生導體通信地耦合到所述主動基本晶粒以減少在所述小晶片之間的平面佈置距離或縮短平面佈置數據路徑。
  62. 根據請求項61所述的方法，其中所述積體電路的2D平面佈置被折疊 成所述積體電路的3D平面佈置，以消除圍繞居間的第三區塊的第一區塊與第二區塊之間的數據路徑的路由。
  63. 一種在積體電路中形成區塊介面的方法，包括：將計算功能劃分為單獨的小晶片或者獲得各自具體實現特定計算功能或IP塊的商業小晶片；決定每個小晶片上的原生導體的位置；將所述小晶片的所述原生導體直接連接到主動基本晶粒的功能塊，而避免標準介面；以及將每個小晶片的原生信號通信地耦合到在各自的所述位置處形成在所述主動基本晶粒中的至少一個功能塊。
  64. 根據請求項63所述的方法，其進一步包含經由其他小晶片的各自原生導體將所述原生信號路由至接觸所述主動基本晶粒的其他小晶片，而避免標準介面。
  65. 一種微電子系統，包括：基本晶粒；小晶片；連接，在所述小晶片的原生核心側導體與在所述小晶片上的所述原生核心側導體位置處的所述基本晶粒之間；以及至少一個功能塊，在所述基本晶粒上以接收來自所述小晶片的原生信號並且與所述小晶片進行雙向通信。
  66. 根據請求項65所述的微電子系統，其進一步包括連接到在每個小晶片的各自原生核心側導體處的所述基本晶粒的多個小晶片；以及 其中所述小晶片係來自不同的半導體製程節點或具有不同的操作電壓。
  67. 根據請求項65所述的微電子系統，其中，所述小晶片的所述原生核心側導體和所述基本晶粒之間的所述連接是選自由直接接合互連(DBI)金屬化層、混合互連、銅至銅擴散接合、用傳導奈米管的連接以及金屬至金屬電接觸所組成的群組。
  68. 根據請求項65所述的微電子系統，其中所述連接包括長度約1微米(μm)的數據路徑。
  69. 根據請求項68所述的微電子系統，其中所述連接將所述小晶片的原生核心側信號從所述小晶片傳遞到所述基本晶粒。
  70. 根據請求項65所述的微電子系統，其進一步包括連接到在每個小晶片的各自原生核心側導體處的所述基本晶粒的多個小晶片；所述基本晶粒的多個功能塊；以及其中所述基本晶粒的多個功能塊中的每一個可以與附接到所述基本晶粒的所述多個小晶片中的每個小晶片通信。
  71. 根據請求項70所述的微電子系統，其中，所述基本晶粒的所述多個功能塊協商用於與所述多個小晶片中的一個或多個小晶片進行通信的優先順序。
  72. 根據請求項70所述的微電子系統，其中，所述多個小晶片共享在所述多個小晶片之間的所述基本晶粒的資源，其中，所述共享係選自由共享在連接到所述基本晶粒的所述多個小晶片之間的所述基本晶粒中的處理資源、共享在連接到所述基本晶粒的所述多個小晶片之間的所述 主動基本晶粒中的記憶體資源以及在連接到所述基本晶粒的所述多個小晶片之間的時間借用所組成的群組。
  73. 根據請求項70所述的微電子系統，其進一步包括在所述基本晶粒中的一個或多個狀態元件，以用於經由所述基本晶粒在所述基本晶粒的功能塊和所述多個小晶片之間傳遞原生信號。
  74. 根據請求項70所述的微電子系統，其進一步包括在所述基本晶粒中的電壓調節器，以將來自不同半導體製程節點或不同操作電壓的小晶片適配到所述基本晶粒。
  75. 根據請求項70所述的微電子系統，其進一步包括與所述基本晶粒相關聯的時鐘，以生成用於所述基本晶粒中的每時脈週期的雙倍數據速率(DDR)數據傳輸或四倍數據速率(QDR)數據傳輸的時脈信號。
  76. 根據請求項70所述的微電子系統，其進一步包括在所述基本晶粒中的中繼器單元，以用於超過長度閾值的數據路由。
  77. 根據請求項70所述的微電子系統，其中所述多個小晶片包括至少一場或一組神經網絡的小型處理元件。
  78. 根據請求項70所述的微電子系統，其進一步包括ASIC、ASSP或FPGA積體電路架構。
  79. 根據請求項70所述的微電子系統，其中所述多個小晶片中的至少一個包括具有多個獨立功能元件和多個埠的晶粒，所述多個埠中的每一個埠與所述基本晶粒的多個功能元件通信。
  80. 根據請求項79所述的微電子系統，其進一步包括在所述多個獨立功能之間的通信路徑。
  81. 根據請求項79所述的微電子系統，其中具有多個獨立功能元件的所述多個小晶片中的至少一者進一步包括具有兩個或更多個獨立可定址記憶區塊的記憶體裝置。
  82. 一種微電子系統，包括：基本部件，包括第一微電子裝置，其包括用於執行與微電子系統相關聯的第一功能的第一IP核心，所述基本部件具有多個信號線和接點，所述接點的間距小於所述信號線的間距的50倍；以及一個或多個第二微電子裝置，其直接接合到所述第一微電子裝置且與所述第一微電子裝置電性介接，所述一個或多個第二微電子裝置包括用於執行與微電子系統相關聯的至少一個第二功能的第二IP核心，所述第二功能不同於所述第一功能，所述一個或多個第二微電子部件具有多個信號線和接點，所述接點的間距小於所述信號線的間距的50倍。
  83. 根據請求項82所述的微電子系統，其中所述第一IP核心係以製程節點形成，所述製程節點不同於用來形成所述第二IP核心的製程節點。
  84. 根據請求項82所述的微電子系統，其中所述第一和第二微電子部件的所述接點的間距小於所述第一和第二微電子部件的所述信號線的間距的20倍。
  85. 根據請求項82所述的微電子系統，其中所述第一和第二微電子部件的所述接點的間距小於所述第一和第二微電子部件的所述信號線的間距的10倍。
  86. 一種形成微電子系統的方法，包括： 提供執行與所述微電子系統相關聯的第一功能之第一半導體晶粒電路，所述第一半導體晶粒具有多個信號線和接點，所述接點的間距小於所述信號線的間距的112倍；提供執行與所述微電子系統相關聯的第二功能之第二半導體晶粒電路，所述第二半導體晶粒具有多個信號線和接點，所述接點的間距小於所述信號線的間距的112倍；將所述第一半導體晶粒的所述接點與所述第二半導體晶粒的所述接點對準；將所述第一晶粒的表面接合到所述第二晶粒的表面；以及將所述第一半導體晶粒的所述接點電連接至所述第二半導體晶粒的接點。
  87. 根據請求項86所述的形成微電子系統的方法，其中所述第一和第二微電子晶粒的所述接點的間距小於所述第一和第二微電子晶粒的所述信號線的間距的20倍。
  88. 根據請求項86所述的形成微電子系統的方法，其中所述第一和第二微電子晶粒的所述接點的間距具有小於所述第一和第二微電子晶粒的所述信號線的間距的10倍。
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Application Number Title Priority Date Filing Date
TW106134538A TWI737832B (zh) 2016-10-07 2017-10-06 直接接合的原生互連及主動基本晶粒

Country Status (5)

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US (4) US10522352B2 (zh)
KR (4) KR102393946B1 (zh)
CN (1) CN110088897A (zh)
TW (1) TWI737832B (zh)
WO (1) WO2018067719A2 (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
KR102393946B1 (ko) 2016-10-07 2022-05-03 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10719762B2 (en) * 2017-08-03 2020-07-21 Xcelsis Corporation Three dimensional chip structure implementing machine trained network
CA3088034A1 (en) 2018-01-23 2019-08-01 Lumiense Photonics Inc. Method of manufacturing of advanced three-dimensional semiconductor structures and structures produced therefrom
US10910344B2 (en) * 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US10700046B2 (en) * 2018-08-07 2020-06-30 Bae Systems Information And Electronic Systems Integration Inc. Multi-chip hybrid system-in-package for providing interoperability and other enhanced features to high complexity integrated circuits
US11139283B2 (en) * 2018-12-22 2021-10-05 Xcelsis Corporation Abstracted NAND logic in stacks
US10727215B1 (en) 2019-01-30 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device with logic signal routing through a memory die and methods of making the same
US10909652B2 (en) 2019-03-15 2021-02-02 Intel Corporation Enabling product SKUs based on chiplet configurations
US20200294182A1 (en) * 2019-03-15 2020-09-17 Intel Corporation On chip dense memory for temporal buffering
US10803548B2 (en) 2019-03-15 2020-10-13 Intel Corporation Disaggregation of SOC architecture
US11562982B2 (en) * 2019-04-29 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
US11264361B2 (en) * 2019-06-05 2022-03-01 Invensas Corporation Network on layer enabled architectures
US11841803B2 (en) 2019-06-28 2023-12-12 Advanced Micro Devices, Inc. GPU chiplets using high bandwidth crosslinks
TWI686518B (zh) 2019-07-19 2020-03-01 國立交通大學 具有奈米雙晶銅之電連接結構及其形成方法
US11424236B2 (en) 2019-09-06 2022-08-23 Tokyo Electron Limited Facilitating alignment of stacked chiplets
US11507527B2 (en) * 2019-09-27 2022-11-22 Advanced Micro Devices, Inc. Active bridge chiplet with integrated cache
US20210098419A1 (en) * 2019-09-27 2021-04-01 Advanced Micro Devices, Inc. Fabricating active-bridge-coupled gpu chiplets
US11270759B2 (en) 2019-10-21 2022-03-08 Samsung Electronics Co., Ltd. Flash memory device and computing device including flash memory cells
KR20210047413A (ko) 2019-10-21 2021-04-30 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11232622B2 (en) 2019-11-27 2022-01-25 Advanced Micro Devices, Inc. Data flow in a distributed graphics processing unit architecture
US11309246B2 (en) 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
US20210265253A1 (en) 2020-02-25 2021-08-26 Tokyo Electron Limited Split substrate interposer with integrated passive device
US11710688B2 (en) 2020-07-07 2023-07-25 Mediatek Inc. Semiconductor package structure
US20220051989A1 (en) * 2020-08-12 2022-02-17 Advanced Micro Devices, Inc. Mixed density interconnect architectures using hybrid fan-out
US11488643B2 (en) 2020-08-31 2022-11-01 Micron Technology, Inc. Method for configuring multiple input-output channels
CN115398412A (zh) * 2021-01-08 2022-11-25 门塔公司 片上系统架构、内插器、fpga及设计方法
CN114912405A (zh) 2021-02-08 2022-08-16 深圳比特微电子科技有限公司 采用全定制布局摆放的芯片以及用于实现挖矿算法的电子装置
US11488935B1 (en) * 2021-05-07 2022-11-01 Applied Materials, Inc. Scalable network-on-package for connecting chiplet-based designs
CN115547981A (zh) * 2021-06-30 2022-12-30 联发科技股份有限公司 半导体封装结构
US11960339B2 (en) * 2021-07-09 2024-04-16 Advanced Micro Devices, Inc. Multi-die stacked power delivery

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US20150262972A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20160013151A1 (en) * 2014-07-10 2016-01-14 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016138A (en) 1987-10-27 1991-05-14 Woodman John K Three dimensional integrated circuit package
JP2876773B2 (ja) 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US6274391B1 (en) 1992-10-26 2001-08-14 Texas Instruments Incorporated HDI land grid array packaged device having electrical and optical interconnects
JPH09503622A (ja) 1993-09-30 1997-04-08 コピン・コーポレーシヨン 転写薄膜回路を使用した３次元プロセッサー
EP0694854B1 (en) * 1994-07-28 2002-06-05 International Business Machines Corporation Improved neural semiconductor chip architectures and neural networks incorporated therein
EP0694852B1 (en) 1994-07-28 2002-06-26 International Business Machines Corporation Innovative neuron circuit architectures
EP0694855B1 (en) 1994-07-28 2002-05-02 International Business Machines Corporation Search/sort circuit for neural networks
US5579207A (en) 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US5673478A (en) 1995-04-28 1997-10-07 Texas Instruments Incorporated Method of forming an electronic device having I/O reroute
US5760478A (en) 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
FR2756073B1 (fr) 1996-11-18 1999-01-15 Commissariat Energie Atomique Procede d'apprentissage generant des reseaux de neurones de petites tailles pour la classification de donnees
US5909587A (en) 1997-10-24 1999-06-01 Advanced Micro Devices, Inc. Multi-chip superscalar microprocessor module
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
US6320255B1 (en) 1998-10-09 2001-11-20 Texas Instruments Incorporated Rerouted semiconductor device and method of fabrication
US6756253B1 (en) 1999-08-27 2004-06-29 Micron Technology, Inc. Method for fabricating a semiconductor component with external contact polymer support layer
US6483176B2 (en) 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
US20100261159A1 (en) 2000-10-10 2010-10-14 Robert Hess Apparatus for assay, synthesis and storage, and methods of manufacture, use, and manipulation thereof
US6627985B2 (en) 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US7398259B2 (en) 2002-03-12 2008-07-08 Knowmtech, Llc Training of a physical neural network
US7046522B2 (en) 2002-03-21 2006-05-16 Raymond Jit-Hung Sung Method for scalable architectures in stackable three-dimensional integrated circuits and electronics
US6891447B2 (en) 2002-07-12 2005-05-10 Massachusetts Institute Of Technology Electromagnetic coupling connector for three-dimensional electronic circuits
KR100520219B1 (ko) 2003-01-03 2005-10-11 삼성전자주식회사 고주파수 동작에 적합한 메모리 모듈장치
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4190961B2 (ja) 2003-06-26 2008-12-03 株式会社ルネサステクノロジ マルチチップモジュール
JP2007066922A (ja) * 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
JP2005175415A (ja) 2003-12-05 2005-06-30 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
US20050127490A1 (en) 2003-12-16 2005-06-16 Black Bryan P. Multi-die processor
US20060087013A1 (en) 2004-10-21 2006-04-27 Etron Technology, Inc. Stacked multiple integrated circuit die package assembly
US7099215B1 (en) 2005-02-11 2006-08-29 North Carolina State University Systems, methods and devices for providing variable-latency write operations in memory devices
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
DE102005056907B3 (de) 2005-11-29 2007-08-16 Infineon Technologies Ag 3-dimensionales Mehrchip-Modul
US20070220207A1 (en) 2006-03-14 2007-09-20 Bryan Black Transferring data from stacked memory
US7999383B2 (en) * 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
KR100831274B1 (ko) * 2006-09-12 2008-05-22 동부일렉트로닉스 주식회사 시스템 인 칩 방식 에스램 소자 및 그 제조 방법
KR101533120B1 (ko) 2006-12-14 2015-07-01 램버스 인코포레이티드 멀티 다이 메모리 디바이스
US8110899B2 (en) 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US8032711B2 (en) 2006-12-22 2011-10-04 Intel Corporation Prefetching from dynamic random access memory to a static random access memory
US7638869B2 (en) 2007-03-28 2009-12-29 Qimonda Ag Semiconductor device
ITMI20070933A1 (it) 2007-05-08 2008-11-09 St Microelectronics Srl Sistema elettronico multi piastrina
US7692946B2 (en) 2007-06-29 2010-04-06 Intel Corporation Memory array on more than one die
TWI344324B (en) * 2007-08-08 2011-06-21 Module of integrating peripheral circuit and fabricating method thereof
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US7863918B2 (en) 2007-11-13 2011-01-04 International Business Machines Corporation Disposable built-in self-test devices, systems and methods for testing three dimensional integrated circuits
US7919845B2 (en) * 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
KR101393311B1 (ko) 2008-03-19 2014-05-12 삼성전자주식회사 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리
US7977962B2 (en) 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
US20100140750A1 (en) * 2008-12-10 2010-06-10 Qualcomm Incorporated Parallel Plane Memory and Processor Coupling in a 3-D Micro-Architectural System
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US7929368B2 (en) 2008-12-30 2011-04-19 Micron Technology, Inc. Variable memory refresh devices and methods
JP5280880B2 (ja) 2009-02-10 2013-09-04 株式会社日立製作所 半導体集積回路装置
EP2414801B1 (en) 2009-03-30 2021-05-26 QUALCOMM Incorporated Chip package with stacked processor and memory chips
CN101521194B (zh) * 2009-03-31 2011-06-15 武汉电信器件有限公司 高速光电组件
KR20100117977A (ko) 2009-04-27 2010-11-04 삼성전자주식회사 반도체 패키지
US8390035B2 (en) 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
US8698276B2 (en) 2009-07-10 2014-04-15 Hynix Semiconductor Inc. Semiconductor device having a plurality of repair fuse units
US8432467B2 (en) 2009-07-24 2013-04-30 Raytheon Company Integrated detection and display imaging system and method
JP2011029535A (ja) 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
US9645603B1 (en) 2013-09-12 2017-05-09 Advanced Processor Architectures, Llc System clock distribution in a distributed computing environment
US8264067B2 (en) 2009-10-09 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via (TSV) wire bond architecture
US9142262B2 (en) 2009-10-23 2015-09-22 Rambus Inc. Stacked semiconductor device
KR101053534B1 (ko) 2009-10-29 2011-08-03 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
US8310841B2 (en) 2009-11-12 2012-11-13 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same
US8315068B2 (en) 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
US8421500B2 (en) 2009-11-30 2013-04-16 International Business Machines Corporation Integrated circuit with stacked computational units and configurable through vias
US8996836B2 (en) 2009-12-18 2015-03-31 Micron Technology, Inc. Stacked device detection and identification
US8204927B1 (en) 2010-03-15 2012-06-19 California Institute Of Technology System and method for cognitive processing for data fusion
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US9287239B2 (en) 2010-04-26 2016-03-15 Rambus Inc. Techniques for interconnecting stacked dies using connection sites
JP6327854B2 (ja) 2010-06-07 2018-05-23 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ Ｍｅｍｓ及び／またはｎｅｍｓネットワークを含む分析デバイス
US9067272B2 (en) 2010-06-18 2015-06-30 Arizona Board Of Regents On Behalf Of Arizona State University Systems and methods for high aspect ratio flip-chip interconnects
KR101145312B1 (ko) 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 집적회로
US8907439B1 (en) 2010-08-30 2014-12-09 Sandia Corporation Focal plane array with modular pixel array components for scalability
KR101728067B1 (ko) 2010-09-03 2017-04-18 삼성전자 주식회사 반도체 메모리 장치
US8293578B2 (en) 2010-10-26 2012-10-23 International Business Machines Corporation Hybrid bonding techniques for multi-layer semiconductor stacks
US8516409B2 (en) 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device
KR101208959B1 (ko) 2010-11-17 2012-12-06 에스케이하이닉스 주식회사 반도체 장치
TWI458072B (zh) * 2010-12-16 2014-10-21 Soitec Silicon On Insulator 將半導體構造直接黏附在一起之方法以及應用此等方法所形成之黏附半導體構造
KR20120079397A (ko) 2011-01-04 2012-07-12 삼성전자주식회사 적층형 반도체 장치 및 이의 제조 방법
US8615694B2 (en) 2011-02-07 2013-12-24 Texas Instruments Incorporated Interposer TAP boundary register coupling stacked die functional input/output data
US8866488B2 (en) 2011-03-22 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Power compensation in 3DIC testing
US8547769B2 (en) 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US8493089B2 (en) 2011-04-06 2013-07-23 International Business Machines Corporation Programmable logic circuit using three-dimensional stacking techniques
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
JP2012226794A (ja) 2011-04-18 2012-11-15 Elpida Memory Inc 半導体装置、及び半導体装置の制御方法。
KR20130004783A (ko) 2011-07-04 2013-01-14 삼성전자주식회사 정전기 방전 보호회로를 포함하는 적층 반도체 장치 및 적층 반도체 장치의 제조 방법
KR20130011138A (ko) 2011-07-20 2013-01-30 삼성전자주식회사 모노 랭크와 멀티 랭크로 호환 가능한 메모리 장치
US20130051116A1 (en) 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with face-to-face bonded passive variable resistance memory and method for making the same
US8743553B2 (en) 2011-10-18 2014-06-03 Arctic Sand Technologies, Inc. Power converters with integrated capacitors
US8987066B2 (en) 2012-01-03 2015-03-24 Honeywell International Inc. Processing unit comprising integrated circuits including a common configuration of electrical interconnects
TWI565026B (zh) 2012-01-05 2017-01-01 威盛電子股份有限公司 晶片封裝結構
US9647668B2 (en) 2012-01-13 2017-05-09 Altera Corporation Apparatus for flexible electronic interfaces and associated methods
US8686570B2 (en) 2012-01-20 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-dimensional integrated circuit structures and methods of forming the same
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
FR2986904A1 (fr) * 2012-02-14 2013-08-16 St Microelectronics Crolles 2 Systeme d'assemblage de puces
KR20130098681A (ko) 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치
US8933715B2 (en) 2012-04-08 2015-01-13 Elm Technology Corporation Configurable vertical integration
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US9030253B1 (en) 2012-05-30 2015-05-12 Altera Corporation Integrated circuit package with distributed clock network
KR101937951B1 (ko) 2012-05-31 2019-01-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법
US9508607B2 (en) 2012-07-20 2016-11-29 Qualcomm Incorporated Thermal management of tightly integrated semiconductor device, system and/or package
US8546955B1 (en) 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
CN103999287B (zh) 2012-09-18 2016-11-16 松下知识产权经营株式会社 天线、发送装置、接收装置、三维集成电路及非接触通信系统
CN102856306B (zh) * 2012-09-29 2015-09-23 苏州晶方半导体科技股份有限公司 半导体器件系统级封装结构及封装模组
US9065722B2 (en) * 2012-12-23 2015-06-23 Advanced Micro Devices, Inc. Die-stacked device with partitioned multi-hop network
US8970023B2 (en) 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
US9691760B2 (en) 2013-03-12 2017-06-27 Monolithic 3D Inc Semiconductor device and structure
KR101976612B1 (ko) 2013-03-21 2019-05-10 에스케이하이닉스 주식회사 스택 패키지
US9190392B1 (en) 2013-05-20 2015-11-17 Sandia Corporation Three-dimensional stacked structured ASIC devices and methods of fabrication thereof
US9726818B1 (en) 2013-05-30 2017-08-08 Hrl Laboratories, Llc Multi-wavelength band optical phase and amplitude controller
US9087702B2 (en) 2013-09-04 2015-07-21 Freescale Semiconductor, Inc. Edge coupling of semiconductor dies
US9230940B2 (en) 2013-09-13 2016-01-05 Globalfoundries Inc. Three-dimensional chip stack for self-powered integrated circuit
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
US9726691B2 (en) 2014-01-07 2017-08-08 International Business Machines Corporation 3D chip testing through micro-C4 interface
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9679840B2 (en) 2014-03-20 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for layout design and structure with inter-layer vias
KR101729378B1 (ko) * 2014-05-30 2017-04-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스 제조 방법
US8947931B1 (en) 2014-06-13 2015-02-03 Sandisk Technologies Inc. Memory module
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
US10289604B2 (en) 2014-08-07 2019-05-14 Wisconsin Alumni Research Foundation Memory processing core architecture
US9501603B2 (en) 2014-09-05 2016-11-22 International Business Machines Corporation Integrated circuit design changes using through-silicon vias
CN105448862B (zh) * 2014-09-29 2018-08-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US9536848B2 (en) 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US9508615B2 (en) 2015-02-09 2016-11-29 Qualcomm Incorporated Clock tree synthesis for low cost pre-bond testing of 3D integrated circuits
US9483598B2 (en) * 2015-02-09 2016-11-01 Qualcomm Incorporated Intellectual property block design with folded blocks and duplicated pins for 3D integrated circuits
TWI699761B (zh) 2015-03-04 2020-07-21 日商東芝記憶體股份有限公司 半導體裝置
KR102373543B1 (ko) 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
US20160329312A1 (en) 2015-05-05 2016-11-10 Sean M. O'Mullan Semiconductor chip with offloaded logic
WO2016194132A1 (ja) 2015-06-02 2016-12-08 株式会社野田スクリーン 半導体記憶装置
US10042794B2 (en) * 2015-06-12 2018-08-07 Apple Inc. Methods and apparatus for synchronizing uplink and downlink transactions on an inter-device communication link
US10540588B2 (en) 2015-06-29 2020-01-21 Microsoft Technology Licensing, Llc Deep neural network processing on hardware accelerators with stacked memory
KR102373541B1 (ko) 2015-08-31 2022-03-11 삼성전자주식회사 반도체 장치, 스택 반도체 장치 및 이의 테스트 방법
US9871014B2 (en) 2015-09-08 2018-01-16 Invensas Corporation 3D-joining of microelectronic components with conductively self-adjusting anisotropic matrix
US9915978B2 (en) 2015-09-21 2018-03-13 Intel Corporaiton Method of fabricating a stretchable computing device
US9793239B2 (en) 2015-09-25 2017-10-17 Advanced Micro Devices, Inc. Semiconductor workpiece with selective backside metallization
CN106611756A (zh) 2015-10-26 2017-05-03 联华电子股份有限公司 晶片对晶片对接结构及其制作方法
US9607973B1 (en) 2015-11-19 2017-03-28 Globalfoundries Inc. Method for establishing interconnects in packages using thin interposers
KR102410992B1 (ko) 2015-11-26 2022-06-20 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 메모리 패키지 및 메모리 시스템
US10026723B2 (en) 2016-01-04 2018-07-17 Infinera Corporation Photonic integrated circuit package
US9806014B2 (en) 2016-01-27 2017-10-31 Advanced Micro Devices, Inc. Interposer with beyond reticle field conductor pads
KR102451650B1 (ko) 2016-02-05 2022-10-11 에스케이하이닉스 주식회사 적층형 반도체 장치
JP6450864B2 (ja) 2016-02-10 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US10853904B2 (en) 2016-03-24 2020-12-01 Advanced Micro Devices, Inc. Hierarchical register file at a graphics processing unit
JP6457421B2 (ja) 2016-04-04 2019-01-23 ファナック株式会社 シミュレーション結果を利用して学習を行う機械学習装置，機械システム，製造システムおよび機械学習方法
US9722588B1 (en) 2016-04-25 2017-08-01 Micron Technology, Inc. Apparatuses and methods for detecting frequency ranges corresponding to signal delays of conductive vias
EP4145447A1 (en) 2016-06-27 2023-03-08 Apple Inc. Memory system having combined high density, low bandwidth and low density, high bandwidth memories
US10373657B2 (en) 2016-08-10 2019-08-06 Micron Technology, Inc. Semiconductor layered device with data bus
KR20180027887A (ko) 2016-09-07 2018-03-15 삼성전자주식회사 뉴럴 네트워크에 기초한 인식 장치 및 뉴럴 네트워크의 트레이닝 방법
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10719762B2 (en) 2017-08-03 2020-07-21 Xcelsis Corporation Three dimensional chip structure implementing machine trained network
US10586786B2 (en) 2016-10-07 2020-03-10 Xcelsis Corporation 3D chip sharing clock interconnect layer
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
KR102393946B1 (ko) * 2016-10-07 2022-05-03 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
US10600735B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10580757B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10600780B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus circuit
US10672744B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10593667B2 (en) 2016-10-07 2020-03-17 Xcelsis Corporation 3D chip with shielded clock lines
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10991675B2 (en) 2016-10-10 2021-04-27 Monolithic 3D Inc. 3D semiconductor device and structure
JP7058479B2 (ja) 2016-10-18 2022-04-22 ソニーセミコンダクタソリューションズ株式会社 光検出器
US10262911B1 (en) 2016-12-14 2019-04-16 Xilinx, Inc. Circuit for and method of testing bond connections between a first die and a second die
WO2018158613A1 (en) 2017-03-01 2018-09-07 Telefonaktiebolaget Lm Ericsson (Publ) Stacked microfluidic cooled 3d electronic-photonic integrated circuit
US10121743B2 (en) 2017-03-29 2018-11-06 Qualcomm Incorporated Power distribution networks for a three-dimensional (3D) integrated circuit (IC) (3DIC)
US11321604B2 (en) 2017-06-21 2022-05-03 Arm Ltd. Systems and devices for compressing neural network parameters
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
WO2019079625A1 (en) 2017-10-20 2019-04-25 Xcelsis Corporation HIGH DENSITY 3D CALCULATION CIRCUIT FOR Z-AXIS INTERCONNECTIONS
CN111418060A (zh) 2017-10-20 2020-07-14 艾克瑟尔西斯公司 具有正交的顶部互连层的、面对面安装的ic裸片
US20190156214A1 (en) 2017-11-18 2019-05-23 Neuralmagic Inc. Systems and methods for exchange of data in distributed training of machine learning algorithms
US20190180183A1 (en) 2017-12-12 2019-06-13 Amazon Technologies, Inc. On-chip computational network
SG10201904549QA (en) 2019-05-21 2019-09-27 Alibaba Group Holding Ltd System And Method For Training Neural Networks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US20150262972A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20160276294A1 (en) * 2014-03-12 2016-09-22 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20160013151A1 (en) * 2014-07-10 2016-01-14 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture

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Publication number Publication date
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