CN115589226A - 三维可编程逻辑电路系统和方法 - Google Patents

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Abstract

一种三维电路系统包括第一和第二集成电路(IC)管芯。第一IC管芯包括布置在扇区中的可编程逻辑电路和具有第一路由器电路的第一可编程互连电路。第二IC管芯包括布置在区域中的不可编程电路和具有第二路由器电路的第二可编程互连电路。第二IC管芯中的每个区域与第一IC管芯中的至少一个扇区垂直对准。每个第二路由器电路通过垂直管芯到管芯连接耦接到第一路由器电路中的一个。第一和第二可编程互连电路可编程以通过第一和第二路由器电路在可编程逻辑电路和不可编程电路之间路由信号。电路系统可以包括附加IC管芯。第一和第二IC管芯以及任何附加IC管芯以垂直堆叠配置耦接。

Description

三维可编程逻辑电路系统和方法
技术领域
本公开内容涉及电子集成电路系统和方法，具体而言，涉及三维可编程逻辑电路系统和方法。
背景技术
可编程逻辑集成电路，例如现场可编程门阵列(FPGA)，被用于边缘系统和数据中心中的各种应用加速任务。可编程逻辑集成电路通常包含一组单独可配置电路。可编程逻辑集成电路可以在数据中心中的操作期间被重新配置以执行用于主机处理器的不同加速任务。
附图说明
图1示出了根据实施例的包括主集成电路(IC)管芯、基础IC管芯和封装衬底的示例性集成电路封装的截面。
图2示出了根据实施例的图1的IC封装中的主集成电路(IC)管芯和基础IC管芯的附加细节。
图3示出了根据另一实施例的包括主IC管芯、基础IC管芯、两个收发器IC管芯、连接电桥和封装衬底的另一示例性集成电路(IC)封装的截面。
图4示出根据实施例的图3的IC封装中的主IC管芯和基础IC管芯的附加细节。
具体实施方式
如上所述，可编程逻辑集成电路可以在数据中心操作期间被重新配置，以执行用于主机处理器的不同加速任务。然而，可编程逻辑集成电路的重新配置速度传统上比数据中心中的期望虚拟化速率慢几个数量级。此外，就硅基板面积而言，用于隐藏重新配置的等待时间的预取配置位流的片上高速缓存或缓冲是不合需要地昂贵的。另外，经由整个配置电路链从片外存储器重复取出配置位流是能量密集的。因此，需要减少重新配置可编程逻辑集成电路所花费的时间。
根据本文所公开的一些实施例，通常在单个集成电路管芯中的可编程逻辑集成电路(IC)的部件被分离成两个垂直堆叠的集成电路管芯。作为示例，通常位于可编程逻辑IC的核心逻辑区域中的可编程电路可以被放置在第一IC管芯中，并且不可编程电路可以被放置在第二IC管芯中。第一集成电路管芯可以包括例如可编程逻辑电路块、可编程存储器电路和可编程数字信号处理(DSP)电路。第一集成电路管芯还可以包括接口电路和可编程互连电路。第二集成电路管芯可以包括输入/输出驱动器电路、处理器电路、全局和局部控制电路、时钟信号生成电路、收发器电路、接口电路和附加的可编程逻辑电路。第一和第二IC管芯中的电路可例如通过每个IC管芯中的互连和接口电路以及通过IC管芯之间的管芯到管芯连接来彼此通信。因为第一集成电路管芯不具有在第二IC管芯中的不可编程电路，所以与典型的可编程逻辑IC相比，第一集成电路管芯可以具有更高的产量，可以更容易修复，并且可以具有改进的功率、性能和面积使用。
图1示出了根据实施例的示例性集成电路(IC)封装100的截面图，该集成电路(IC)封装100包括主集成电路(IC)管芯101、基础IC管芯102和封装衬底105。主IC管芯101和基础IC管芯102垂直堆叠且在图1中所示的z方向上耦接在一起以形成三维(3D)可编程逻辑电路系统。主IC管芯101通过几个导电连接103耦接到基础IC 102。导电连接103可以是例如微凸块、混合接合连接、磁耦接连接或热压缩接合连接。基础IC管芯102在x方向上比主IC管芯101长，如图1所示，以使得基础IC管芯102延伸超出主IC管芯101的每个边缘。基础IC管芯102通过几个导电连接104(例如，凸块)耦接到封装衬底105。
在图1的实施例中，IC管芯101和102可以包括通常位于先前已知的FPGA中的单个IC管芯中的电路。主IC管芯101包括通常位于可编程逻辑IC的核心逻辑区域中的可编程逻辑电路和互连，例如可编程逻辑电路块、可编程存储器电路、可编程数字信号处理(DSP)电路、接口电路和可编程互连电路。基础IC管芯102包括不可编程电路，诸如输入/输出驱动器电路、处理器电路、全局和局部控制电路、时钟信号生成电路、收发器电路、存储器电路和接口电路。基础IC管芯102还可包括一些可编程逻辑电路。在一些实施例中，基础IC管芯102可以包含若干存储器电路。主IC管芯101中的电路通过导电连接103、以及IC管芯101-102中的每一个上的导电焊盘(未示出)与基础IC管芯102中的电路通信。主IC管芯101中的电路还可使用每个管芯中的穿硅过孔与基础IC管芯102中的电路通信。
因为与IC封装100中的不可编程电路中的大部分或全部相比，IC封装100中的可编程逻辑电路中的大部分或全部位于单独IC管芯101中，所以可使用最先进的可用半导体处理节点技术来制造主IC管芯101，而可使用较旧的半导体处理节点技术来制造基础IC管芯102。通过制造仅(或主要)具有可编程逻辑和存储器电路的主IC管芯101，可显著增加IC管芯101的产量，且IC管芯101可更易于修复，因为IC管芯101的异构性低于具有大量不可编程模拟电路的可编程IC管芯。而且，用最先进的可用半导体处理节点技术来制造主IC管芯101允许优化IC管芯101的功率、性能和面积。在一些实施例中，出于成本或电的优点的考虑，基础IC管芯102可以利用与主IC管芯101不同的半导体工艺节点来构建。作为示例，一些高电压模拟输入-输出(IO)电路(例如，3V伏IO电路)难以利用较低的电压引导工艺节点来构建。基础IC管芯102可例如使用不如主IC管芯101先进的工艺节点来制造，使得基础IC管芯102与主IC管芯101相比具有提高的制造产量。
图2示出了根据实施例的图1的IC封装100中的主IC管芯101和基础IC管芯102的附加细节。在图2的实施例中，IC封装100还包括附加存储器集成电路(IC)管芯291-294，其分别通过封装衬底105中的连接295-298耦接到基础IC管芯102。存储器IC管芯291-294可以包括例如动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、诸如闪存的非易失性存储器电路、双倍数据速率(DDR)存储器等。
图2示出了y方向上的IC管芯101-102中的每一个的附加细节。在图2的实施例中，主IC管芯101包括接口电路的区域203和205、可编程逻辑电路的16个扇区210、以及可编程互连电路的区域202、204和221-222。扇区210沿图2中的x和y方向排列成4行和4列。扇区210包括可编程逻辑资源，例如可编程逻辑电路、可编程存储器电路、可编程数字信号处理(DSP)电路、以及局部和全局可编程互连电路。可编程逻辑电路可以包括例如诸如查找表(LUT)的组合电路和诸如触发器的时序电路。可编程逻辑电路还可以包括自适应逻辑模块，该自适应逻辑模块包括组合电路、时序电路和算术电路。DSP电路可以执行算术逻辑功能(例如加法、减法和乘法)和信号处理算法。
可编程互连电路的区域202、204和221-222中的每一个可包括片上网络(NOC)，该片上网络NOC包括导线或总线以及可编程路由器电路。例如，区域221可以包括片上网络，该片上网络包括导线或总线以及可编程为将区域221中的导线或总线中的所选导线或总线耦接在一起的5个路由器电路231。区域222可以包括NOC，该NOC包括导线或总线以及可编程为将区域222中导线或总线中的所选导线或总线耦接在一起的5个路由器电路232。可对区域202、204和221-222中的NOC进行编程，以将扇区210中的任何一个中的所选电路耦接在一起。
在一些实施例中，区域202和204还可以或替代地包括向基础IC管芯102传送信号并从该基础IC管芯102接收信号的管芯到管芯接口电路。主IC管芯101的区域203和205还可包括向基础IC管芯102传送信号并从该基础IC管芯102接收信号的管芯到管芯接口电路。区域202-205中的管芯到管芯接口电路可以包括在主IC管芯101中的扇区210与基础IC管芯102中的电路之间传输数据、时钟和控制信号的发射器和接收器电路(例如收发器)。基础IC管芯102包括通过垂直管芯到管芯连接256(例如，连接103的子集)耦接到区域203中的管芯到管芯接口电路的收发器电路261-262。基础IC管芯102还包括收发器电路263-264，其通过垂直管芯到管芯连接257(例如，连接103的子集)耦接到区域205中的管芯到管芯接口电路。
收发器电路261-262可通过垂直管芯到管芯连接256向区域203中的管芯到管芯接口电路传送信号并从该管芯到管芯接口电路接收信号。收发器电路263-264可通过垂直管芯到管芯连接257向区域205中的管芯到管芯接口电路传送信号并从该管芯到管芯接口电路接收信号。收发器电路261-262和区域203中的管芯到管芯接口电路可以在邻近于区域203的扇区210与基础IC管芯102中的电路之间交换数据、时钟和控制信号。收发器电路263-264和区域205中的管芯到管芯接口电路可在邻近于区域205的扇区210与基础IC管芯102中的电路之间交换数据、时钟和控制信号。收发器电路261-262延伸超过主IC 101的边缘，如图2中z方向上的虚线259和y方向上跨收发器261-262的虚线所示。收发器电路263-264延伸超过主IC 101的边缘，如图2中z方向上的虚线251和y方向上跨收发器263-264的虚线所示。
基础IC管芯102还包括电路的16个区域270-285。16个区域270-285沿着图2中的x和y方向排列成4行和4列。在一些实施例中，16个区域270-285可以在z方向上直接位于主IC管芯101中的扇区210中的对应扇区的下方。区域270-285可以包括不可编程电路，例如输入/输出驱动器电路、处理器电路、全局和局部控制电路和/或时钟信号生成电路。不可编程电路可以占据区域270-285中的一个或多个。作为示例，区域270-285中的2、3或4个可以包括处理器电路。作为另一示例，区域270-271可包括通过连接298向存储器IC管芯294传送信号并从该存储器IC管芯294接收信号的输入/输出驱动器和/或收发器电路。作为另一示例，区域272-273可以包括通过连接297向存储器IC管芯293传送信号并从该存储器IC管芯293接收信号的输入/输出驱动器和/或收发器电路。作为又一示例，区域282-283可以包括通过连接295向存储器IC管芯291传送信号并从该存储器IC管芯291接收信号的输入/输出驱动器和/或收发器电路。作为又一示例，区域284-285可以包括通过连接296向存储器IC管芯292传送信号并从该存储器IC管芯292接收信号的输入/输出驱动器和/或收发器电路。作为另一示例，基础IC管芯102中的区域270-285中的任何一个或多个可以包括通过封装衬底105和连接104直接连接到外部器件的输入/输出(IO)电路。这些IO电路可以帮助减轻传统现场可编程门阵列(FPGA)的IO缩放限制，而不干扰主IC管芯101中的可编程逻辑结构的一致性。
作为另一个示例，区域270-285中的任何一个或多个可以包括硬知识产权(hardintellectual property，HIP)电路块，例如处理器电路。作为更具体的示例，区域270-285中的任何一个或多个可以包括硬处理器系统(HPS)。硬处理器系统可以包括处理器电路、处理器电路与IC管芯102中的其他电路之间的接口、存储器电路、直接存储器访问控制器电路、安全管理器电路、控制器电路、定时器电路、调试部件、以及其他电路和软件。
作为另一更具体的示例，区域270-285中的任何一个都可以包括执行安全功能(例如，使用微处理器)的HIP电路块，所述安全功能例如是篡改检测功能、电压监视功能、数据流的加密、解密和认证。安全HIP电路可控制和协调基础IC管芯102与IC管芯101和291-294之间的一些或所有数据传输。
作为又一示例，区域270-285中的任何一个或多个可以包括一个或多个全局控制电路和/或一个或多个局部控制电路。全局和局部控制电路中的每一个可以包括一个或多个微处理器。在一些实施例中，区域270-285中的一个包括全局控制电路，并且区域270-285中的一个或多个包括16个局部控制电路。全局控制电路协调局部控制电路的操作，控制局部控制电路和收发器261-264之间的通信，并控制图2的可编程逻辑系统的安全特征。16个局部控制电路中的每一个可以控制IC管芯101中的扇区210之一中的可编程逻辑电路。
IC管芯102中的全局和局部控制电路可以在可编程逻辑系统中提供许多功能。作为示例，全局控制电路可以为可编程逻辑系统提供安全功能，包括加密/解密功能和篡改检测功能。作为另一示例，可最初将用于配置扇区210中的可编程逻辑电路的功能的配置数据提供给全局控制电路。全局控制电路可认证并加密或解密配置数据，且接着将经认证且经加密/解密的配置数据提供给局部控制电路。每个局部控制电路接收其控制的扇区210的配置数据。局部控制电路可以解析从全局控制电路接收的配置数据，然后利用经解析的配置数据配置在它们各自的扇区210中的可编程逻辑电路。在配置之后，局部控制电路可以监视扇区210中的单事件翻转(SEU)，处理对这些SEU的脚本化响应，并且执行散列或完整性检查以检查配置完整性。
作为又一示例，区域270-285中的任何一个或多个可以包括一个或多个时钟信号生成电路，诸如一个或多个锁相环电路、一个或多个延迟锁定环电路、和/或一个或多个振荡器电路。区域270-285中的时钟信号生成电路可以生成一个或多个时钟信号，用于对例如扇区210中、收发器261-264中、IC管芯102中的处理器电路中、IC管芯102中的全局和局部控制电路中、和/或IC管芯102中的输入/输出电路中的时序逻辑电路进行时钟控制。作为又一示例，区域270-285中的一个或多个可以包括可编程逻辑电路、可编程存储器电路、和/或可编程数字信号处理(DSP)电路。
基础IC管芯102还包括位于区域270-285外围周围的4个边界区域241-244的每一个中、以及位于区域270-285的4列之间的3个线性区域223-225的每一个中的可编程互连电路，例如片上网络(NOC)。区域241-244和223-225中的每个NOC可包括导线或总线以及可编程以选择性地将导线或总线耦接在一起的路由器电路。区域241-244和223-225中的包括NOC的可编程互连电路可以是可编程的，以将IC管芯102中的区域270-285中的任何一个中的电路耦接在一起。信号可以通过区域241-244和223-225中的可编程互连电路(包括NOC)在区域270-285中的任何一个中的电路之间传送。区域241还可以包括接口总线系统，该接口总线系统包括分别通过连接297-298与存储器IC管芯293-294交换信号的逻辑电路。区域243还可包括接口总线系统，该接口总线系统包括分别通过连接295-296与存储器IC管芯291-292交换信号的逻辑电路。
基础IC管芯102中的区域223中的NOC包括5个路由器电路233。路由器电路233直接位于IC管芯101中的区域221中的NOC中的路由器电路231下方。路由器电路233中的每一个通过垂直管芯到管芯连接255耦接到路由器电路231中的一个。垂直管芯到管芯连接255(例如，外部连接和穿硅过孔)在图2中被示为虚线。路由器电路233可以通过垂直连接255向路由器电路231传送信号并从该路由器电路231接收信号。路由器电路231可以通过垂直连接255向路由器电路233传送信号并从该路由器电路233接收信号。
基础IC管芯102中的区域224中的NOC包括5个路由器电路234。路由器电路234直接位于IC管芯101中的区域222中的NOC中的路由器电路232下方。路由器电路234中的每一个通过垂直管芯到管芯连接258耦接到路由器电路232中的一个。垂直管芯到管芯连接258(例如，外部连接和穿硅过孔)在图2中被示为虚线。路由器电路234可以通过垂直连接258向路由器电路232传送信号并从该路由器电路232接收信号。路由器电路232可以通过垂直连接258向路由器电路234传送信号并从该路由器电路234接收信号。
可通过包括路由器电路233-234的区域241-244和223-225中的NOC、通过垂直管芯到管芯连接255和258、以及通过包括路由器电路231-232的区域202、204和221-222中的NOC，在基础IC管芯102的区域270-285中的电路与主IC管芯101的扇区210中的电路之间传送信号(例如数据、时钟和控制信号)。路由器电路231-234和垂直管芯到管芯连接255和258在扇区210中的电路与区域270-285中的电路之间提供直接、高速通信。
也可通过区域241-244和223-225中的NOC、通过收发器电路261-264、通过垂直管芯到管芯连接256-257、通过主IC管芯101中的管芯到管芯接口电路203和205、以及通过区域202、204和221-222中的NOC，在基础IC管芯102的区域270-285中的电路与主IC管芯101的扇区210中的电路之间传送信号(例如数据、时钟和控制信号)。收发机电路261-264和垂直管芯到管芯连接256-257在扇区210中的电路与区域270-285中的电路之间提供直接、高速通信。
作为另一示例，区域270-285中的任何一个或多个可以包括输入/输出驱动器电路，其通过区域241-244和223-225中的NOC在IC管芯101-102外部的器件与IC管芯102中的其他区域270-285中的任何一个或多个中的电路之间交换信号。区域270-285中的任何一个或多个可以包括输入/输出驱动器电路，其通过区域241-244和223-225中的NOC(包括路由器电路233-234)、垂直管芯到管芯连接255和258、以及区域202、204和221-222中的NOC(包括路由器电路231-232)，在IC管芯101-102外部的器件与IC管芯101中的扇区210中的任何一个或多个中的可编程电路之间交换信号。信号可以是例如数据、时钟和控制信号。
图3示出了根据另一实施例的另一示例性集成电路封装300的截面，其包括主集成电路(IC)管芯101、基础IC管芯302、两个收发器IC管芯303-304、连接电桥311-312和封装衬底310。主IC管芯101和基础IC管芯302垂直堆叠且在图3中所示的z方向上耦接在一起以形成三维(3D)可编程逻辑电路系统。主IC管芯101通过几个导电连接321耦接到基础IC 302。在图3的实施例中，基础IC管芯302在x方向上具有与主IC管芯101相同的长度。基础IC管芯302通过几个导电连接322(例如，凸块)耦接到封装衬底310。收发器IC管芯303通过导电连接324(例如，凸块)耦接到封装衬底310。收发器IC管芯303通过导电连接328和连接电桥312中的导电连接耦接到基础IC管芯302。收发器IC管芯304通过导电连接326耦接到封装衬底310。收发器IC管芯304通过导电连接329和连接电桥311中的导电连接耦接到基础IC管芯302。连接电桥311-312可以包括任何类型的导电连接。在替代实施例中，收发器IC管芯303-304通过封装衬底310中的连接耦接到基础IC管芯302。
图4示出了根据实施例的图3的IC封装300中的主IC管芯101和基础IC管芯302的附加细节。IC封装300还包括通过连接295-298耦接到基础IC管芯302的存储器集成电路(IC)管芯291-294。
图4中与图1-2中的结构具有相同附图标记的结构具有相同的功能，并因此不再参照图4进行详细描述。例如，图4的主IC管芯101具有与本文中关于图1-2的主IC管芯101所公开的相同的电路、结构和功能。基础IC管芯302包括区域270-285、区域223-225和区域241-244。区域270-285、区域223-225和区域241-244可以具有与本文中关于图2中具有相同附图标记的基础IC管芯102的区域所公开的相同的电路、结构和功能。存储器IC管芯291-294和连接295-298也可具有本文中关于图2所公开的相同的电路、结构和功能。例如，基础IC管芯302中的区域270-285中的任何一个或多个可以包括通过封装衬底310和连接322直接连接到外部器件的输入/输出(IO)电路，如以上关于图2所讨论的。
图4的3D可编程逻辑电路系统400还包括本文中关于图3所公开的收发器集成电路(IC)管芯303-304和连接电桥311-312。基础IC管芯302包括紧邻区域242的收发器(xcvr)接口区域431。收发器接口区域431包括通过垂直管芯到管芯连接256耦接到区域203中的管芯到管芯接口电路的收发器电路。区域431中的收发器电路可通过管芯到管芯连接256向区域203中的管芯到管芯接口电路传送信号并从该管芯到管芯接口电路接收信号。
基础IC管芯302还包括紧邻区域244的收发机(xcvr)接口区域432。收发器接口区域432包括通过垂直管芯到管芯连接257耦接到区域205中的管芯到管芯接口电路的收发器电路。区域432中的收发器电路可通过管芯到管芯连接257向区域205中的管芯到管芯接口电路传送信号并从该管芯到管芯接口电路接收信号。在图4的可编程逻辑电路系统400中，信号(诸如数据、时钟和控制信号)可以通过IC管芯302的区域241-244和223-225中的NOC、通过区域431-432中的一个或两个中的收发器电路和对应的管芯到管芯连接256-257、通过主IC管芯101中的管芯到管芯接口电路203和205、以及通过主IC管芯101的区域202、204和221-222中的NOC，在基础IC管芯302的区域270-285中的电路与主IC管芯101的扇区210中的可编程电路之间传送。
收发器IC管芯303-304包括收发器电路，其可以被耦接以分别通过导电连接324和326、以及通过封装衬底310中的连接向IC封装300外部的器件传送信号并从所述器件接收信号。收发器IC管芯303中的收发器电路通过连接电桥312耦接，以向IC管芯302的区域431中的收发器电路传送信号并从该收发器电路接收信号。收发器IC管芯303中的收发器电路可通过收发器接口区域431中的收发器电路以及通过IC管芯302的区域241-244和223-225中的NOC，在IC封装300外部的器件与IC管芯302中的区域270-285中的任何一个或多个中的电路之间交换信号(例如，数据、时钟和控制信号)。收发器IC管芯303中的收发器电路还可通过收发器接口区域431中的收发器电路、管芯到管芯连接256、区域203中的接口电路、以及主IC管芯101的区域202、204和221-222中的NOC，在IC封装300外部的器件与主IC管芯101的扇区210中的任何一个或多个中的电路之间交换信号(例如，数据、时钟和控制信号)。
收发器IC管芯304中的收发器电路通过连接电桥311耦接，以向IC管芯302的区域432中的收发器电路传送信号并从该收发器电路接收信号。收发器IC管芯304中的收发器电路可通过收发器接口区域432中的收发器电路以及通过IC管芯302的区域241-244和223-225中的NOC，在IC封装300外部的器件与IC管芯302中的区域270-285中的任何一个或多个中的电路之间交换信号(例如，数据、时钟和控制信号)。收发器IC管芯304中的收发器电路还可通过收发器接口区域432中的收发器电路、管芯到管芯连接257、区域205中的接口电路、以及主IC管芯101的区域202、204和221-222中的NOC，在IC封装300外部的器件与主IC管芯101的扇区210中的任何一个或多个中的电路之间交换信号(例如，数据、时钟和控制信号)。
本领域技术人员应当认识到，可以在没有这些具体细节中的一些或全部的情况下实践本示例性实施例。在其他情况下，没有详细描述公知的操作，以免不必要地使本实施例难以理解。
以下示例涉及进一步的实施例。示例1是一种三维电路系统，包括：第一集成电路管芯，包括布置在第一集成电路管芯中的扇区中的可编程逻辑电路以及包括第一路由器电路的第一可编程互连电路；以及第二集成电路管芯，包括布置在第二集成电路管芯中的区域中的不可编程电路以及包括第二路由器电路的第二可编程互连电路，其中，区域中的每一个与扇区中的至少一个垂直对准，其中，第二路由器电路中的每一个通过垂直管芯到管芯连接耦接到第一路由器电路中的一个，其中，第一和第二可编程互连电路可编程以通过第一和第二路由器电路在可编程逻辑电路与不可编程电路之间路由信号，并且其中，第一和第二集成电路管芯以垂直堆叠配置耦接在一起。
在示例2中，示例1的三维电路系统可以可选地包括，其中，不可编程电路包括控制电路。
在示例3中，示例2的三维电路系统可以可选地包括，其中，控制电路将配置数据加载到扇区中的一个中的存储器电路中，以用于配置扇区中的一个中的可编程逻辑电路。
在示例4中，示例1-3中的任一项的三维电路系统可以可选地包括，其中，不可编程电路包括全局控制电路和局部控制电路，其中，全局控制电路向局部控制电路提供配置数据，并且其中，局部控制电路中的每一个通过第一和第二路由器电路以及垂直管芯到管芯连接，将配置数据的子集加载到扇区中的一个中以用于配置扇区中的一个中的可编程逻辑电路。
在示例5中，示例1-4中的任一项的三维电路系统可以可选地包括，其中，不可编程电路包括生成时钟信号的时钟信号生成电路，并且其中，第一可编程互连电路和第二可编程互连电路可配置以通过垂直对准的管芯到管芯连接向可编程逻辑电路中的至少一个提供时钟信号。
在示例6中，示例1-5中的任一项的三维电路系统可以可选地包括，其中，不可编程电路包括执行用于可编程逻辑电路的安全功能的处理器电路。
在示例7中，示例1-6中的任一项的三维电路系统可以可选地包括，其中，不可编程电路包括与可编程逻辑电路中的至少一个以及在三维电路系统外部的器件交换数据的输入/输出驱动器电路。
在示例8中，示例1-7中的任一项的三维电路系统可以可选地包括，其中，不可编程电路包括收发器电路，该收发器电路通过耦接到收发器电路和第一集成电路管芯中的接口电路的附加垂直管芯到管芯连接，在三维电路系统外部的器件与可编程逻辑电路中的至少一个之间交换数据。
在示例9中，示例1-8中的任一项的三维电路系统可以可选地包括，其中，第二集成电路管芯还包括附加可编程逻辑电路和存储器电路，并且其中，存储器电路存储用于配置附加可编程逻辑电路的配置数据和在附加可编程逻辑电路的执行期间可访问的数据。
在示例10中，示例1-9中的任一项的三维电路系统可以可选地包括，其中，区域中的每一个与扇区中的至少两个垂直对准。
示例11是一种集成电路封装，包括：第一集成电路管芯，包括可编程逻辑电路和可配置以在所述可编程逻辑电路之间传送信号的第一可编程互连电路；以及第二集成电路管芯，通过管芯到管芯连接耦接到第一集成电路管芯，其中，第二集成电路管芯包括处理器电路、控制电路、输入/输出驱动器电路、收发器电路、和时钟信号生成电路，所述处理器电路、控制电路、输入/输出驱动器电路、收发器电路、和时钟信号生成电路各自生成通过管芯到管芯连接中的一个提供给可编程逻辑电路中的一个的输出信号。
在示例12中，示例11的集成电路封装可以可选地包括，其中，可编程逻辑电路被布置在第一集成电路管芯中的扇区中，其中，第二集成电路管芯包括全局控制电路和局部控制电路，其中，全局控制电路向局部控制电路提供配置数据，并且其中，局部控制电路中的每一个通过管芯到管芯连接将配置数据的子集加载到扇区中的一个中的存储器电路中，以配置扇区中的一个中的可编程逻辑电路。
在示例13中，示例11-12中的任一项的集成电路封装可以可选地包括，其中，处理器电路执行用于可编程逻辑电路的安全功能。
在示例14中，示例11-13中的任一项的集成电路封装可以可选地还包括：耦接到第二集成电路管芯的第三集成电路管芯，其中，输入/输出驱动器电路与可编程逻辑电路中的至少一个和第三集成电路管芯交换数据，并且其中，输入/输出驱动器电路通过管芯到管芯连接中的至少一个与可编程逻辑电路中的至少一个交换数据。
在示例15中，示例11-14中的任一项的集成电路封装可以可选地包括，其中，第一集成电路管芯还包括接口电路，并且其中，收发器电路通过管芯到管芯连接中的一个和接口电路在集成电路封装外部的器件与可编程逻辑电路中的至少一个之间交换数据。
在示例16中，示例11-15中的任一项的集成电路封装可以可选地包括，其中，第二集成电路管芯还包括第二可编程互连电路，并且其中，第一和第二可编程互连电路可编程以通过管芯到管芯连接在可编程逻辑电路与处理器电路、控制电路、输入/输出驱动器电路和时钟信号生成电路之间路由信号。
示例17是一种用于操作集成电路封装的方法，所述集成电路封装包括通过管芯到管芯连接以垂直堆叠配置耦接在一起的第一和第二集成电路管芯，所述方法包括：用配置数据配置所述第一集成电路管芯中的可编程逻辑电路，所述配置数据通过所述管芯到管芯连接中的至少一个从所述第二集成电路管芯中的控制电路加载到所述可编程逻辑电路中；使用所述第二集成电路管芯中的处理器电路执行所述可编程逻辑电路的安全功能；使用所述第二集成电路管芯中的输入/输出驱动器电路通过所述管芯到管芯连接中的至少一个，与所述可编程逻辑电路中的至少一个和第三集成电路管芯交换数据；以及通过所述管芯到管芯连接中的一个将由所述第二集成电路管芯中的时钟信号生成电路生成的时钟信号提供给所述可编程逻辑电路中的至少一个。
在示例18中，示例17的方法可以可选地还包括：配置所述第一集成电路管芯中的第一可编程互连电路和所述第二集成电路管芯中的第二可编程互连电路，以在所述可编程逻辑电路与所述控制电路、所述处理器电路、所述输入/输出驱动器电路和所述时钟信号生成电路之间提供信号。
在示例19中，示例17-18中的任一项的方法可以可选地还包括：使用所述第二集成电路管芯中的收发器电路通过所述管芯到管芯连接中的至少一个，在所述集成电路封装外部的器件与所述可编程逻辑电路中的至少一个之间交换数据。
在示例20中，示例17-19中的任一项的方法可以可选地包括，其中，用配置数据配置第一集成电路管芯中的可编程逻辑电路还包括：将所述配置数据从所述控制电路提供到附加控制电路；以及使用所述附加控制电路中的每一个，将所述配置数据的子集加载到所述可编程逻辑电路的扇区中，以配置所述扇区中的所述可编程逻辑电路。
在示例21中，示例17-20中的任一项的方法可以可选地还包括：通过第一集成电路管芯上的第一可编程片上网络在可编程逻辑电路之间传送信号；以及通过第二集成电路管芯上的第二可编程片上网络并通过第一可编程片上网络将信号从控制电路和处理器电路传送到可编程逻辑电路。
为了说明的目的，已经给出了示例性实施例的上述描述。上述描述不旨在是详尽无遗的或限于本文公开的示例。在一些情况下，可以采用各种特征而不对应地使用所阐述的其他特征。在不脱离本实施例的范围的情况下，根据上述教导，许多修改、替换和变化是可能的。

Claims (21)

1.一种三维电路系统，包括：
第一集成电路管芯，包括布置在所述第一集成电路管芯中的扇区中的可编程逻辑电路以及包括第一路由器电路的第一可编程互连电路；以及
第二集成电路管芯，包括布置在所述第二集成电路管芯中的区域中的不可编程电路以及包括第二路由器电路的第二可编程互连电路，其中，所述区域中的每一个与所述扇区中的至少一个垂直对准，其中，所述第二路由器电路中的每一个通过垂直管芯到管芯连接来耦接到所述第一路由器电路中的一个，其中，所述第一可编程互连电路和所述第二可编程互连电路可编程以通过所述第一路由器电路和所述第二路由器电路在所述可编程逻辑电路与所述不可编程电路之间路由信号，并且其中，所述第一集成电路管芯和所述第二集成电路管芯以垂直堆叠配置耦接在一起。
2.根据权利要求1所述的三维电路系统，其中，所述不可编程电路包括控制电路。
3.根据权利要求2所述的三维电路系统，其中，所述控制电路将配置数据加载到所述扇区中的一个中的存储器电路中，以用于配置所述扇区中的所述一个中的所述可编程逻辑电路。
4.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述不可编程电路包括全局控制电路和局部控制电路，其中，所述全局控制电路向所述局部控制电路提供配置数据，并且其中，所述局部控制电路中的每一个通过所述第一路由器电路和所述第二路由器电路以及所述垂直管芯到管芯连接，将所述配置数据的子集加载到所述扇区中的一个中以用于配置所述扇区中的所述一个中的所述可编程逻辑电路。
5.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述不可编程电路包括生成时钟信号的时钟信号生成电路，并且其中，所述第一可编程互连电路和所述第二可编程互连电路可配置以通过垂直对准的管芯到管芯连接向所述可编程逻辑电路中的至少一个提供所述时钟信号。
6.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述不可编程电路包括执行用于所述可编程逻辑电路的安全功能的处理器电路。
7.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述不可编程电路包括与所述可编程逻辑电路中的至少一个以及在所述三维电路系统外部的器件交换数据的输入/输出驱动器电路。
8.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述不可编程电路包括收发器电路，所述收发器电路通过耦接到所述收发器电路和所述第一集成电路管芯中的接口电路的附加垂直管芯到管芯连接，在所述三维电路系统外部的器件与所述可编程逻辑电路中的至少一个之间交换数据。
9.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述第二集成电路管芯还包括附加可编程逻辑电路和存储器电路，并且其中，所述存储器电路存储用于配置所述附加可编程逻辑电路的配置数据和在所述附加可编程逻辑电路的执行期间可访问的数据。
10.根据权利要求1-3中的任一项所述的三维电路系统，其中，所述区域中的每一个与所述扇区中的至少两个垂直对准。
11.一种集成电路封装，包括：
第一集成电路管芯，包括可编程逻辑电路和可配置以在所述可编程逻辑电路之间传送信号的第一可编程互连电路；以及
第二集成电路管芯，通过管芯到管芯连接来耦接到所述第一集成电路管芯，其中，所述第二集成电路管芯包括处理器电路、控制电路、输入/输出驱动器电路、收发器电路和时钟信号生成电路，所述处理器电路、控制电路、输入/输出驱动器电路、收发器电路和时钟信号生成电路各自生成通过所述管芯到管芯连接中的一个提供给所述可编程逻辑电路中的一个的输出信号。
12.根据权利要求11所述的集成电路封装，其中，所述可编程逻辑电路被布置在所述第一集成电路管芯中的扇区中，其中，所述第二集成电路管芯包括全局控制电路和局部控制电路，其中，所述全局控制电路向所述局部控制电路提供配置数据，并且其中，所述局部控制电路中的每一个通过所述管芯到管芯连接将所述配置数据的子集加载到所述扇区中的一个中的存储器电路中，以配置所述扇区中的所述一个中的所述可编程逻辑电路。
13.根据权利要求11-12中的任一项所述的集成电路封装，其中，所述处理器电路执行用于所述可编程逻辑电路的安全功能。
14.根据权利要求11-12中的任一项所述的集成电路封装，还包括：
耦接到所述第二集成电路管芯的第三集成电路管芯，其中，所述输入/输出驱动器电路与所述可编程逻辑电路中的至少一个和所述第三集成电路管芯交换数据，并且其中，所述输入/输出驱动器电路通过所述管芯到管芯连接中的至少一个与所述可编程逻辑电路中的所述至少一个交换所述数据。
15.根据权利要求11-12中的任一项所述的集成电路封装，其中，所述第一集成电路管芯还包括接口电路，并且其中，所述收发器电路通过所述管芯到管芯连接中的一个和所述接口电路，在所述集成电路封装外部的器件与所述可编程逻辑电路中的至少一个之间交换数据。
16.根据权利要求11-12中的任一项所述的集成电路封装，其中，所述第二集成电路管芯还包括第二可编程互连电路，并且其中，所述第一可编程互连电路和所述第二可编程互连电路可编程以通过所述管芯到管芯连接在所述可编程逻辑电路与所述处理器电路、所述控制电路、所述输入/输出驱动器电路和所述时钟信号生成电路之间路由信号。
17.一种用于操作集成电路封装的方法，所述集成电路封装包括通过管芯到管芯连接以垂直堆叠配置耦接在一起的第一集成电路管芯和第二集成电路管芯，所述方法包括：
用配置数据配置所述第一集成电路管芯中的可编程逻辑电路，所述配置数据通过所述管芯到管芯连接中的至少一个从所述第二集成电路管芯中的控制电路加载到所述可编程逻辑电路中；
使用所述第二集成电路管芯中的处理器电路执行用于所述可编程逻辑电路的安全功能；
使用所述第二集成电路管芯中的输入/输出驱动器电路通过所述管芯到管芯连接中的至少一个，与所述可编程逻辑电路中的至少一个和第三集成电路管芯交换数据；以及
通过所述管芯到管芯连接中的一个，将由所述第二集成电路管芯中的时钟信号生成电路生成的时钟信号提供给所述可编程逻辑电路中的至少一个。
18.根据权利要求17所述的方法，还包括：
配置所述第一集成电路管芯中的第一可编程互连电路和所述第二集成电路管芯中的第二可编程互连电路，以在所述可编程逻辑电路与所述控制电路、所述处理器电路、所述输入/输出驱动器电路和所述时钟信号生成电路之间提供信号。
19.根据权利要求17-18中的任一项所述的方法，还包括：
使用所述第二集成电路管芯中的收发器电路通过所述管芯到管芯连接中的至少一个，在所述集成电路封装外部的器件与所述可编程逻辑电路中的至少一个之间交换数据。
20.根据权利要求17-18中的任一项所述的方法，其中，用所述配置数据配置所述第一集成电路管芯中的所述可编程逻辑电路还包括：
将所述配置数据从所述控制电路提供到附加控制电路；以及
使用所述附加控制电路中的每一个，将所述配置数据的子集加载到所述可编程逻辑电路的扇区中，以配置所述扇区中的所述可编程逻辑电路。
21.根据权利要求17-18中的任一项所述的方法，还包括：
通过所述第一集成电路管芯上的第一可编程片上网络在所述可编程逻辑电路之间传送信号；以及
通过所述第二集成电路管芯上的第二可编程片上网络并通过所述第一可编程片上网络将信号从所述控制电路和所述处理器电路传送到所述可编程逻辑电路。
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