JP2024509028A - チップスタック内でのクロックツリールーティング - Google Patents

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Abstract

本明細書に記載の例は、概して、チップスタック内でのクロックツリールーティングに関する。一例では、マルチチップデバイスはチップスタックを含む。チップスタックは、チップ（１０２、１０４、１０６、１０８）を含む。チップスタックは、クロックツリー（９０２、９０４）を含む。クロックツリーのチップ内ルーティングは、チップスタックの１つの論理チップ内に含まれる。チップスタックは、それぞれのチップ内に配設されたリーフノードを含む。リーフノードの各リーフノードは、それぞれのリーフレベル接続ブリッジ（９２２、９２４）を介してクロックツリーに電気的に接続されている。それぞれのリーフレベル接続ブリッジは、複数のチップを通ってチップ外方向に延在する。【選択図】図９

Description

本開示の例は、概して、チップスタック内でのクロックツリールーティングに関する。
複数の集積回路チップを含む、モジュール及び／又はパッケージなどの装置が開発されている。かかる装置の形態は様々である。かかる装置を形成することによって、電子デバイスは、複数のチップを統合してデバイスを形成することができ、各チップは、標準的な半導体処理を使用して製造され、次いで、より大きい多機能デバイスを形成するように組み立てられ、パッケージングされ得る。異なるチップを有することによって、場合によっては、あるチップの部分が別のチップとは異なるプロセスを必要とする場合など、統合することが困難な半導体加工を分離することができる。
別の態様は、異なる機能を備えるチップ（例えば、いくつかはフィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）チップであり、いくつかはメモリチップである）を有するデバイスを、より小さいデバイスサイズ及びより多くの機能及びより低電力を有する同一の装置に構築する能力である。チップの半導体プロセスに更に注力して、チップ性能の向上、コストの削減、及び製造歩留まりの向上などの分野において、より大きな優位性をデバイスにもたらすことができる。かかる装置によって、他の利点を実現することができる。
本明細書に記載の例は、概して、チップスタック内でのクロックツリールーティングに関する。概して、複数のチップを含むチップスタック内でのクロックツリーのチップ内ルーティングは、チップスタックの１つの論理チップ内に含まれる。いくつかの例によると、１つの論理チップ内に含まれるチップ内ルーティングを有することによって、異なるチップ上のリーフノードで受信されたクロック信号のスキューを低減することができる。これは、ウエハ間変動から生じたスキューが、１つの論理チップ内に含まれるチップ内ルーティングを有することによって回避され得るためである。
本明細書に記載の例は、マルチチップデバイスである。マルチチップデバイスは、チップスタックを含む。チップスタックはチップを含む。チップスタックは、クロックツリーを含む。クロックツリーのチップ内ルーティングは、チップスタックの１つの論理チップ内に含まれる。チップスタックは、それぞれのチップ内に配設されたリーフノードを含む。いくつかのリーフノードの各リーフノードは、それぞれのリーフレベル接続ブリッジを介してクロックツリーに電気的に接続されている。それぞれのリーフレベル接続ブリッジは、複数のチップを通ってチップ外方向に延在する。
本明細書に記載の別の例は、マルチチップデバイスである。マルチチップデバイスは、チップスタックを含む。チップスタックはチップを含む。チップスタックは、プログラマブルクロックルーティングネットワークを含む。プログラマブルリーフレベル接続ブリッジは、チップスタック内に配設され、プログラマブルクロックルーティングネットワークに電気的に接続されている。プログラマブルリーフレベル接続ブリッジは、複数のチップを通ってチップ外方向に延在し、複数のチップの各チップ内のそれぞれのリーフノードに電気的に接続されている。
本明細書に記載の別の例は、マルチチップデバイスを動作させる方法である。クロック信号は、チップスタック内のクロックツリーに沿って伝搬される。チップスタックはチップを含む。クロックツリーのチップ内ルーティングは、チップスタックの１つの論理チップ内に含まれる。チップスタックは、それぞれのチップ内に配設されたリーフノードを含む。いくつかのリーフノードの各リーフノードは、それぞれのリーフレベル接続ブリッジを介してクロックツリーに電気的に接続されている。それぞれのリーフレベル接続ブリッジは、複数のチップを通ってチップ外方向に延在する。
これら及び他の態様は、以下の「発明を実施するための形態」を参照して理解され得る。
上記の特徴が詳細に理解され得るように、上記で簡潔に要約されたより具体的な説明が、例示的な実装形態を参照することによって行われ得、それらの実装形態のうちのいくつかが添付の図面に示される。しかしながら、添付の図面は、典型的な例示の実装形態のみを示しており、したがって、その範囲を限定するものと見なされるべきではないことに留意されたい。
本発明のいくつかの例による、チップスタックを有するマルチチップデバイスの構造である。 いくつかの例による、図１のマルチチップデバイスのチップスタックの集積回路を示す回路図のブロック図である。 いくつかの例による、プログラマブル論理（programmable logic、ＰＬ）集積回路（integrated circuit、ＩＣ）を備えるファブリックチップを示すブロック図である。 いくつかの例による、プログラマブル論理素子及びプログラマブル相互接続素子を示すブロック図である。 いくつかの例による、ＰＬ ＩＣ内のチップ内プログラマブルクロックルーティングネットワークのティアの態様を示す。 いくつかの例による、クロック信号をチップ外にルーティングするためのチップ外ルーティングの回路図である。 いくつかの例による、クロック領域内のチップ内プログラマブルクロックルーティングネットワークのティアの態様を示す。 いくつかの例による、チップスタック内のプログラマブルクロックルーティングネットワークに電気的に接続されたリーフレベル接続ブリッジの回路図を示す。 いくつかの例による、チップスタック内のクロックツリーを示す。 いくつかの例による、チップスタック内のチップ外ルーティングブリッジの回路図である。 いくつかの例による、チップスタック内のクロックツリーを示す。 いくつかの例による、図１のマルチチップデバイスを形成する方法のフローチャートである。 いくつかの例による、マルチチップデバイスを動作させる方法のフローチャートである。
理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照番号が使用されている。一例の要素は、他の例に有益に組み込まれ得ることが企図される。
本明細書に記載の例は、概して、チップスタック内でのクロックツリールーティングに関する。概して、複数のチップを含むチップスタック内でのクロックツリーのチップ内ルーティングは、チップスタックの１つの論理チップ内に含まれる。概念上、１つの論理チップは、動作可能に電気的に互いに接続されたときに、エンドユーザの観点から１つの物理チップの動作と区別できない方法で動作することができる、１つ以上の物理チップの部分の集合である。例えば、クロックツリーの分岐点（存在する場合）から、クロックツリーの全分岐が、同一物理チップ内のそれぞれの概ね同一のチップ内位置にあるチップ外ルーティング（存在する場合）に対応する当該物理チップ内のチップ内ルーティングを有し、当該チップ外ルーティングから、全分岐の対応するチップ内ルーティングが、別の同一物理チップ内にあり、そのチップ外ルーティングが、それぞれのチップ内位置で何回も生じることができ、リーフレベルに達するまで、以降の全分岐の対応するチップ内ルーティングが同一物理チップ内である場合、クロックツリーからリーフレベルへのチップ内ルーティングは、１つの論理チップ内に含まれる。クロックツリーがリーフレベルに達すると、リーフノードは、チップスタックのチップを通って延在するチップ外リーフレベル接続ブリッジを介してクロックツリーに電気的に接続される。いくつかの例によると、１つの論理チップ内に含まれるチップ内ルーティングを有することによって、異なるチップ上のリーフノードで受信されたクロック信号のスキューを低減することができる。これは、ウエハ間変動から生じたスキューが、１つの論理チップ内に含まれるチップ内ルーティングを有することによって回避され得るためである。
いくつかの例は、ハードワイヤード及び／又は非プログラマブルクロックツリーで実装され得、例えば、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）で実装され得る。以下に記載の例などの例は、プログラマブルクロックルーティングネットワークを使用して実装され得る。当業者は、以下に記載の態様が様々な例にどのように適用可能であるかを容易に理解するであろう。
様々な特徴が、図面を参照して以下に記載される。図面は縮尺どおりに描かれている場合もあるし、描かれていない場合もあり、同様の構造又は機能の要素は図面全体を通して同様の参照番号によって表されていることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。それらは、「特許請求の範囲」に記載された発明の網羅的な説明として又は「特許請求の範囲」に記載された発明の範囲を限定するものとして意図されていない。加えて、図示された例は、示された全ての態様又は利点を有する必要はない。特定の例に関連して記載される態様又は利点は、必ずしもその例に限定されず、そのように図示されていなくても、又はそのように明示的に記載されていなくても、任意の他の例において実施され得る。更に、本明細書に記載される方法は、特定の動作順序で記載される場合があるが、他の例による他の方法は、より多くの動作又はより少ない動作によって様々な他の順序（例えば、様々な動作の異なる直列又は並列実行を含む）で実施され得る。構成要素の「第１の」、「第２の」などとして説明される様々な構成要素は、「第１の」、「第２の」などから生じる任意の構造又は位置を暗示する（connote）又は暗示する（imply）ものではない。「第１の」、「第２の」などは、本明細書において、異なる構成要素を容易に指すために使用される。
以下の説明では、様々な信号又はデータが、様々な回路の動作の文脈で記載される場合がある。記載の信号又はデータは、信号又はデータが適用される、又は伝搬される対応するノードを示し、更に、通信可能に連結される、及び／又は電気的に接続されるノードを示す。例えば、第１の回路から出力され、第２の回路に入力される信号又はデータの説明は、（第１の回路から信号又はデータが出力される）第１の回路の出力ノードが、（第２の回路に信号又はデータが入力される）第２の回路の入力ノードに通信可能に連結されている、及び／又は電気的に接続されていることを示す。そのようなノードの明示的な説明は、以下の説明において省略される場合があるが、当業者であれば、ノードの存在を容易に理解するであろう。
図１は、いくつかの例による、マルチチップデバイスの構造である。図１のマルチチップデバイスは、ベースチップ１０２と、ファブリックチップ１０４、１０６、１０８と、を含むチップスタックを含む。ベースチップ１０２及びファブリックチップ１０４～１０８は、本明細書で例として記載される。異なるチップが、様々な集積回路（ＩＣ）又は構成要素（例えば、ファブリック、ベース、プログラマブル論理など）であるか、又はそれらを含むものとして本明細書に記載されているが、本明細書に記載の態様は、概して、任意のタイプのＩＣ又は構成要素を有するマルチチップデバイスのチップに適用可能であり得る。
図１のマルチチップデバイスでは、ファブリックチップ１０４～１０８は、アクティブ面、すなわち表面がベースチップ１０２に向かって下向きに配置され、ベースチップ１０２は、アクティブ面、すなわち表面がファブリックチップ１０４～１０８に向かって上向きに配置される。他のマルチチップデバイスでは、中間ファブリックチップは、アクティブ面、すなわち表面がベースチップ１０２から離れるように上向きに配置され、遠位ファブリックチップは、アクティブ面、すなわち表面がベースチップ１０２に向かって下向きに配置され、ベースチップ１０２は、アクティブ面、すなわち表面がファブリックチップ１０４～１０８に向かって上向きに配置される。様々な他のマルチチップデバイスは、異なる構造、異なる数のチップ、追加の構成要素などを有し得る。
概して、チップ１０２～１０８は積層され、マルチチップデバイス内でチップスタックを形成する。チップ１０２～１０８は積層されて、いくつかの例では、Ａｃｔｉｖｅ ｄｉｅ－ｏｎ－Ａｃｔｉｖｅ ｄｉｅ（ＡｏＡ）デバイスを形成する。チップ１０２～１０８のそれぞれは、アクティブＩＣを含み得る。いくつかの例では、チップスタックには、より多くの又はより少ないチップが含まれ得る。例えば、マルチチップデバイスは、ベースチップ及びファブリックチップなど２つのチップ、又は２つのファブリックチップを有し得る。他の例では、マルチチップデバイスは、３つのチップ、４つのチップ、５つのチップなどを有し得る。
チップ１０２～１０８のそれぞれは、それぞれの半導体基板１１２、１１４、１１６、１１８と、それぞれの半導体基板１１２～１１８の表面にある、それぞれの表面誘電体層１２２、１２４、１２６、１２８と、を含む。表面誘電体層１２２～１２８は、ＩＣ内の様々な構成要素を電気的に接続することができる、その内部に形成されたメタライゼーション（例えば、金属線、及び／又はビア）（図示されているが、特に付番けされていない）を含む。チップ１０２～１０６のそれぞれは、それぞれの半導体基板１１２～１１６の裏面にある、それぞれの裏面誘電体層１３２、１３４、１３６を含む。裏面誘電体層１３２～１３６は、ＩＣ内の様々な構成要素を電気的に接続することができる、その内部に形成されたメタライゼーション（例えば、金属線、及び／又はビア）（図示されているが、特に付番けされていない）を含む。ファブリックチップ１０４、１０６、１０８の表面誘電体層１２４、１２６、１２８内のメタライゼーションは、それぞれのアクティブ回路が形成され得るファブリックチップ１０４、１０６、１０８のそれぞれの回路領域に電気的に接続する。
チップ１０２～１０８の各半導体基板１１２～１１８は、例えば、それぞれの半導体基板１１２～１１８の表面上及び／又は表面内に形成されたトランジスタ１４２、１４４、１４６、１４８を含む。トランジスタ１４２～１４８及び任意の他の構成要素は、表面誘電体層１２２～１２８内のメタライゼーションに接続され得る。それぞれのチップ１０２～１０６の各半導体基板１１２～１１６は、各半導体基板を貫通する、裏面基板貫通ビア（ＴＳＶ）１６２、１６４、１６６を有し、これによって、それぞれのチップ１０２～１０６の表面誘電体層１２２～１２６内のメタライゼーションを裏面誘電体層１３２～１３６内のメタライゼーションに電気的に接続することができる。
表面ボンドパッド１５２、１５４、１５６、１５８（例えば、金属（例えば、Ｃｕ）ボンドパッド）は、それぞれの半導体基板１１２～１１８から遠位の外面において、チップ１０２～１０８のそれぞれの表面誘電体層１２２～１２８内に形成される。表面ボンドパッド１５２～１５８は、それぞれのチップ間インタフェースを形成する配置であり得る。表面ボンドパッド１５２～１５８は、それぞれの表面誘電体層１２２～１２８内のメタライゼーションに接続されている。裏面ボンドパッド１７４、１７６（例えば、金属（例えば、Ｃｕ）ボンドパッド）は、それぞれの半導体基板１１４、１１６から遠位の外面において、ファブリックチップ１０４、１０６のそれぞれの裏面誘電体層１３４、１３６内に形成される。裏面ボンドパッド１７４、１７６は、それぞれのチップ間インタフェースを形成する配置であり得る。裏面ボンドパッド１７４、１７６は、それぞれの裏面誘電体層１３４、１３６内のメタライゼーションに接続されている。
外部コネクタ裏面パッド１７２（例えば、金属（例えば、アルミニウム）パッド）は、ベースチップ１０２の半導体基板１１２から遠位の外面において、ベースチップ１０２の裏面誘電体層１３２内に形成される。外部コネクタ裏面パッド１７２は、ベースチップ１０２の裏面誘電体層１３２内のメタライゼーションに接続されている。パッシベーション層１８０は、ベースチップ１０２の半導体基板１１２から遠位の外面に形成され、外面を貫通するそれぞれの開口部が外部コネクタ裏面パッド１７２を露出させる。外部コネクタ１８２（例えば、Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｌｌａｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）、ミニバンプなど）は、パッシベーション層１８０内の開口部を貫通して、それぞれの外部コネクタ裏面パッド１７２上に形成される。
外部コネクタ１８２は、パッケージ基板に取り付けることができる。パッケージ基板は更に、例えば、プリント回路基板（printed circuit board、ＰＣＢ）に取り付けられて、パッケージ基板（したがって、マルチチップデバイス）をＰＣＢに取り付け得る。様々な他の構成要素がマルチチップデバイスに含まれ得る。例えば、インターポーザ、封入材（成形コンパウンド（molding compound、ＭＵＦ）など）などがマルチチップデバイスに含まれ得る。当業者は、マルチチップデバイスに対して行うことができる様々な修正を容易に想定するであろう。
チップ１０２～１０８は、（例えば、金属間接合及び酸化物間接合を使用したハイブリッド接合によって）互いに接合されて、スタックを形成する。ベースチップ１０２は、ベースチップ１０２の表面誘電体層１２２の表面ボンドパッド１５２及び外面が、ファブリックチップ１０４の表面誘電体層１２４の表面ボンドパッド１５４及び外面に接合されるように、表面同士を合わせてファブリックチップ１０４に接合される。ファブリックチップ１０４は、ファブリックチップ１０４の裏面誘電体層１３４の裏面ボンドパッド１７４及び外面が、ファブリックチップ１０６の表面誘電体層１２６の表面ボンドパッド１５６及び外面に接合されるように、裏面と表面とを合わせてファブリックチップ１０６に接合される。ファブリックチップ１０６は、ファブリックチップ１０６の裏面誘電体層１３６の裏面ボンドパッド１７６及び外面が、ファブリックチップ１０８の表面誘電体層１２８の表面ボンドパッド１５８及び外面に接合されるように、裏面と表面とを合わせてファブリックチップ１０８に接合される。
他の接合構成を実装することができる。例えば、ベースチップ１０２は、ベースチップ１０２の表面誘電体層１２２の表面ボンドパッド１５２及び外面が、ファブリックチップ１０４の裏面誘電体層１３４の裏面ボンドパッド１７４及び外面に接合されるように、表面と裏面とを合わせてファブリックチップ１０４に接合され得る。ファブリックチップ１０４は、ファブリックチップ１０４の表面誘電体層１２４の表面ボンドパッド１５４及び外面が、ファブリックチップ１０６の裏面誘電体層１３６の裏面ボンドパッド１７６及び外面に接合されるように、表面と裏面とを合わせてファブリックチップ１０６に接合され得る。ファブリックチップ１０６は、ファブリックチップ１０６の表面誘電体層１２６の表面ボンドパッド１５６及び外面が、ファブリックチップ１０８の表面誘電体層１２８の表面ボンドパッド１５８及び外面に接合されるように、表面同士を合わせてファブリックチップ１０８に接合され得る。
他の例では、チップ１０２～１０８は、外部コネクタ（ミニバンプ、はんだなど）を使用して互いに取り付けられ得る。いくつかの例では、チップ１０２～１０８のいくつかは、外部コネクタによって互いに取り付けられ得、他のチップは、外部コネクタを使用せずに互いに接合され得る。任意の接合の順列及び外部コネクタの使用を実施することができる。
いくつかの例では、ファブリックチップ１０４～１０８のそれぞれは、処理用ＩＣを含む。処理用ＩＣは、概して、任意のデータ及び／又は信号を処理し、当該処理から生じるデータ及び／又は信号を出力するように構成されているか、又はそのように構成可能である、任意の回路を含み得、単なるメモリ及びメモリを補助する任意の回路（例えば、アドレスデコーダメモリコントローラなど）に留まらない。ファブリックチップ１０４～１０８の処理用ＩＣは、概ね同一のＩＣである。ファブリックチップ１０４～１０８のハードウェアトポロジ、アーキテクチャ、及びレイアウトは、遠位ファブリックチップ１０８が、裏面ＴＳＶ、裏面誘電体層、及び／又は裏面誘電体層内のメタライゼーションなど裏面処理によって形成される構成要素を省略し得ることを除いて、いくつかの例において同一であり得る。いくつかの例では、ファブリックチップ１０４～１０８の処理用ＩＣは、ファブリックチップ１０４～１０８間で同一のハードウェアトポロジ、アーキテクチャ、及びレイアウトを有する１つ以上のプログラマブル論理領域（例えば、ＦＰＧＡのファブリック）を含む。ファブリックチップ１０４～１０８内にＺインタフェースを有することにより、同一の表面処理を受けるチップをマルチチップデバイスに統合することが可能になる。
他の例では、チップ１０２～１０８はそれぞれ、異なるＩＣであり得るか、若しくは異なるＩＣを含み得る、又は同一のＩＣ及び／若しくは異なるＩＣを含む任意の順列を有し得る。例えば、ファブリックチップ１０４～１０８のいずれかは、処理用ＩＣ若しくはメモリであり得るか、又は処理用ＩＣ若しくはメモリを含み得る。いくつかの例では、チップ１０８はＡＳＩＣである。任意のチップ１０２～１０８を総称してアクティブチップと呼ぶことができる。
図２は、いくつかの例による、図１のマルチチップデバイスのチップスタックのＩＣを示す回路図のブロック図である。図示の例では、マルチチップデバイスはマルチチッププログラマブルデバイスである。回路図は、例えば、ファブリックチップ１０４、１０６の向きにかかわらず、図１のマルチチップデバイスで実装され得る。
図示の例では、ベースチップ１０２は、ベースチップ１０２上にベースＩＣを含み、これは、ＳｏＣであり得る。ファブリックチップ１０４、１０６、１０８は、それぞれのプログラマブル論理（programmable logic、ＰＬ）ＩＣ２２４、２２６、２２８を含み、これらは、いくつかの例では、同一のＩＣであり、同一のハードウェアレイアウト及びトポロジを有する。これらのＩＣは、例示的な実装として提供される。他のＩＣ（例えば、他のハードＩＰブロックを有する）をチップ内に実装することができる。ファブリックチップ１０４、１０６、１０８は、それぞれのＺインタフェース２３４、２３６、２３８を更に含む。
ベースチップ１０２上のベースＩＣは、処理システム２０２と、入出力回路（ＩＯ）２０４と、ＩＰコア回路２０６と、ネットワークオンチップ（Network-on-Chip、ＮｏＣ）２１０と、Ｚインタフェース２３２と、を含む。処理システム２０２は、様々な異なるプロセッサタイプ及びプロセッサコア数のいずれかであり得るか、又はそれらを含み得る。例えば、処理システム２０２は、個別のプロセッサ、例えば、プログラム命令コードを実行することができるシングルコアとして実装され得る。別の例では、処理システムＰＳ２０２は、マルチコアプロセッサとして実装され得る。処理システム２０２は、様々な異なるタイプのアーキテクチャのいずれかを使用して実装され得る。処理システム２０２の実装に使用され得る例示的なアーキテクチャとしては、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）アーキテクチャ、モバイルプロセッサアーキテクチャ、縮小命令セットコンピュータ（reduced instruction set computer、ＲＩＳＣ）アーキテクチャ（例えば、ＲＩＳＣ－Ｖ）、又はコンピュータ可読プログラム命令コードを実行することができる他の好適なアーキテクチャが挙げられ得る。
入力／出力回路２０４としては、ｅＸｔｒｅｍｅ Ｐｅｒｆｏｒｍａｎｃｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ（ＸＰＩＯ）、マルチギガビットトランシーバ（multi-gigabit transceiver、ＭＧＴ）、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）インタフェース、アナログデジタル変換器（Analog-to-Digital Converter、ＡＤＣ）、デジタルアナログ変換器（Digital-to-Analog Converter、ＤＡＣ）、又は任意の他の入力／出力ブロックが挙げられ得る。入力／出力回路２０４は、マルチチップデバイスの外部の回路に対して信号を受信する、及び／又は送信するように構成され得る。ＩＰコア回路２０６としては、メモリコントローラ（ダブルデータレート（double data rate、ＤＤＲ）メモリコントローラ、高帯域幅メモリ（ＨＢＭ）メモリコントローラなど）、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ、ＰＣＩｅ）インタフェース、Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ Ａｃｃｅｌｅｒａｔｏｒｓ（ＣＣＩＸ）インタフェース、イーサネットコア（メディアアドレスコントローラ（media address controller、ＭＡＣ）など）、前方誤り訂正（forward error correction、ＦＥＣ）ブロック、及び／又は任意の他の硬化回路が挙げられ得る。入力／出力回路２０４及び／又はＩＰコア回路２０６は、いずれもプログラム可能であり得る。
ＮｏＣ２１０は、プログラマブルネットワーク２１２及びＮｏＣ周辺相互接続（NoC peripheral interconnect、ＮＰＩ）２１４を含む。プログラマブルネットワーク２１２は、サブシステムと、ベースチップ１０２上のベースＩＣの任意の他の回路とを互いに通信可能に連結する。プログラマブルネットワーク２１２は、ＮｏＣパケットスイッチと、ＮｏＣパケットスイッチを接続する相互接続線と、を含む。各ＮｏＣパケットスイッチは、プログラマブルネットワーク２１２内でＮｏＣパケットのスイッチングを実行する。プログラマブルネットワーク２１２は、プログラマブルネットワーク２１２のエッジにインタフェース回路を有する。インタフェース回路は、ＮｏＣマスタユニット（NoC master unit、ＮＭＵ）と、ＮｏＣスレーブユニット（NoC slave unit、ＮＳＵ）と、を含む。各ＮＭＵは、マスタ回路をプログラマブルネットワーク２１２に通信可能に連結する入口回路であり、各ＮＳＵは、プログラマブルネットワーク２１２をスレーブエンドポイント回路に通信可能に連結する出口回路である。ＮＭＵは、プログラム可能ネットワーク２１２のＮｏＣパケットスイッチ及び相互接続線を介してＮＳＵに通信可能に連結されている。ＮｏＣパケットスイッチは、プログラマブルネットワーク２１２内で複数の物理チャネルを実装するために、相互接続線を介して互いに接続され、ＮＭＵ及びＮＳＵに接続されている。ＮｏＣパケットスイッチ、ＮＭＵ、及びＮＳＵは、それぞれのＮｏＣパケットスイッチ、ＮＭＵ、又はＮＳＵの動作を決定するレジスタブロックを含む。
ＮＰＩ２１４は、ＮＭＵ、ＮＳＵ、及びＮｏＣパケットスイッチの機能を決定するレジスタブロックに書き込むための回路を含む。ＮＰＩ２１４は、レジスタブロックをプログラムして機能を設定するために、レジスタブロックに連結された周辺相互接続を含む。プログラマブルネットワーク２１２のＮＭＵ、ＮＳＵ、及びＮｏＣパケットスイッチ内のレジスタブロックは、割込み、サービス品質（quality of service、ＱｏＳ）、エラー処理及び報告、トランザクション制御、電力管理、並びにアドレスマッピング制御をサポートする。ＮＰＩ２１４は、処理システム２０２上に存在するＮＰＩルートノード（例えば、処理システム２０２のプラットフォーム管理コントローラ（platform management controller、ＰＭＣ））と、ＮＰＩルートノードに通信可能に連結された、相互接続ＮＰＩスイッチと、相互接続ＮＰＩスイッチ及び対応するレジスタブロックに接続されたプロトコルブロックと、を含み得る。ＮＰＩ２１４は、ベースチップ１０２上のベースＩＣの任意のプログラム可能回路をプログラムするために使用され得る。例えば、ＮＰＩ２１４は、プログラム可能な任意の入力／出力回路２０４及び／又はＩＰコア回路２０６をプログラムするために使用され得る。
Ｚインタフェース２３２は、信号を駆動するバッファなど能動回路を含み得る。Ｚインタフェース２３２は、メタライゼーション層内の金属線／パッド及びビアなどを介して、処理システム２０２、入力／出力回路２０４、ＩＰコア回路２０６、及びＮｏＣ ２１０のプログラマブルネットワーク２１２のためのインタフェースを、ベースチップ１０２の上にあるチップ及び／又はベースチップ１０２の下にある基板（例えば、パッケージ基板）に提供する。加えて、Ｚインタフェース２３２は、ベースチップ１０２を介してパススルーインタフェースを提供し得る。
ベースチップ１０２上の様々なサブシステム及びベースＩＣの回路は、通信可能に連結され得る。図示のように、処理システム２０２、入力／出力回路２０４、及びＩＰコア回路２０６は、ＮｏＣ２１０（例えば、プログラマブルネットワーク２１２）に通信可能に連結されており、したがって、互いに通信可能に連結されている。処理システム２０２は更に、ベースチップ１０２上の様々なプログラマブル構成要素に構成データを通信するためにＮＰＩ２１４に通信可能に連結されている。処理システム２０２は更に、ベースチップ１０２の上にあるチップに構成データを通信するために、ＮｏＣ２１０のプログラマブルネットワーク２１２に通信可能に連結されている。ＮｏＣ２１０のプログラマブルネットワーク２１２は、トランザクションデータ及び構成データなどデータがＺインタフェース２３２を介して別のチップに通信され得るように、Ｚインタフェース２３２に通信可能に連結されている。処理システム２０２、入力／出力回路２０４、及びＩＰコア回路２０６のそれぞれは、例えば、上にあるファブリックチップ１０４、１０６内のＰＬＩＣ２２４、２２６、２２８内のプログラマブルロジックと通信するために、Ｚインタフェース２３２に通信可能に連結されている。様々なサブシステムと回路との間に直接接続など他の通信機構が実装され得る。
ファブリックチップ１０４～１０８のそれぞれの上にあるＰＬ ＩＣ２２４～２２８は、１つ以上のプログラマブルロジック領域を含む。プログラマブル論理領域は、特定の機能を実行するようにプログラムされ得る論理回路機構である。プログラマブル論理領域は、任意の数又は配置のプログラマブルタイルを含み得る。一例として、プログラマブル論理領域は、ＦＰＧＡのファブリックとして実装され得る。例えば、プログラマブル論理領域は、任意の数の構成可能論理ブロック（configurable logic block、ＣＬＢ）、ルックアップテーブル（look-up table、ＬＵＴ）、デジタル信号処理ブロック（digital signal processing block、ＤＳＰ）、ランダムアクセスメモリブロック（random access memory block、ＢＲＡＭ）などを含み得る。プログラマブルタイル（例えば、ＣＬＢ、ＬＵＴ、ＤＳＰ、ＢＲＡＭなど）のそれぞれは、１つ以上のプログラマブル相互接続素子を含み得る。様々なそれぞれのタイプのプログラマブルタイルは、行及び／又は列に配置することができ、関連するプログラマブル相互接続素子は、例えば、同一の列及び行内の隣接するプログラマブル論理素子に電気的に接続することができる。プログラマブル相互接続素子は、プログラマブルロジック領域の相互接続ネットワークを形成することができる。プログラマブルロジック領域のプログラマブルタイルのいずれかをプログラムすること、又は構成することにより、任意の論理及び接続がプログラマブルロジック領域によって実装され得る。
各ファブリックチップ１０４～１０８上のＺインタフェース２３４～２３８は、信号を駆動するためのバッファ及び／又は選択回路など能動回路を含み得る。Ｚインタフェース２３４～２３８は、メタライゼーション層内の金属線／パッド及びビアを介するなどのインタフェースを、それぞれのＰＬ ＩＣ２２４～２２８に提供して、それぞれのファブリックチップ１０４～１０８の上及び／又は下にあるチップと通信する。加えて、Ｚインタフェース２３４～２３８は、それぞれのベースチップ１０４～１０８を介してパススルーインタフェースを提供し得る。ＰＬ ＩＣ２２４～２２８の構成データは、例えば、Ｚインタフェース２３４～２３８を介して受動的接続によって伝送され得る。
各ＰＬ ＩＣ２２４～２２８はまた、構成フレーム（configuration Frame、ＣＦＲＡＭＥ）ドライバを含む構成相互接続を含み得る。ＣＦＲＡＭＥドライバは、プログラマブル論理を構成するために構成データ（ビットストリームなど）を通信する制御論理であり得るか、又はそれを含み得る。各プログラマブル論理領域は、Ｚインタフェース２３２、それぞれのファブリックチップ１０４～１０８の対応するＺインタフェース２３４～２３８、及び任意の介在するＺインタフェース２３４、２３６を介して受信された構成データによって構成可能であるか、又はプログラム可能である。例えば、処理システム２０２（例えば、処理システム２０２のＰＭＣ）は、ＮｏＣ２１０のプログラマブルネットワーク２１２及びＺインタフェース２３２を介して、それぞれのＰＬ ＩＣ２２４～２２８に構成データを送信することができる。いくつかの例では、構成相互接続（例えば、ＣＦＲＡＭＥドライバなど）は、構成データを適切なプログラマブルタイルに向けることができ、かかるプログラマブルタイルの構成を制御することができる。
クロックツリールーティングの例は、チップスタックのプログラマブルクロックルーティングネットワークの文脈で以下に記載する。前述したように、本明細書に記載のクロックツリールーティングの態様は、ＡＳＩＣを有するチップを含む、及び／若しくはそれらからなる、並びに／又はハードワイヤード及び／又は非プログラマブルであるクロックツリーを有するチップスタックに適用可能である。以下の例では、プログラマブルクロックルーティングネットワークは、チップ内プログラマブルクロックルーティングネットワークの複数のティアを含み、ファブリックチップ１０４～１０８のそれぞれは、チップ内プログラマブルクロックルーティングネットワークのティアを含む。プログラマブルクロックルーティングネットワーク内のティアを電気的に接続するために、ティア間にチップ外接続がある。本明細書で便宜上使用されるように、「チップ内」は、概して、図１を参照してＸ方向及び／又はＹ方向に沿った方向性を指す。加えて、本明細書で便宜上使用されるように、「チップ外」は、概して、図１を参照してＺ方向に沿った方向性を指す。
図３は、いくつかの例による、ＰＬ ＩＣ３０２を含むファブリックチップ３００を示すブロック図である。ファブリックチップ３００は、ファブリックチップ１０４～１０８のそれぞれを表し得る。ＰＬ ＩＣ３０２は、各ＰＬ ＩＣ２２４～２２８を表し得る。ＰＬ ＩＣ３０２は、チップ外クロックルーティング領域３０４と、クロック領域３１０－１１～３１０－４４（総称して、又は個々に、クロック領域３１０）と、を含む。チップ外クロックルーティング領域３０４は、Ｚインタフェース２３４～２３８のそれぞれの一部を表し得る。
図３の例では、ＰＬ ＩＣ３０２は、クロック領域３１０の２次元アレイの形状をなす。各クロック領域３１０は、指定機能を実行するようにプログラム可能である論理回路の領域（例えば、プログラマブル論理領域）に対応し得、当該論理回路にクロック信号を提供するようにプログラムされ得る。図３は、簡略化のために、４つの整列したチップ内列及び４つの整列したチップ内行に配置されたクロック領域３１０を示すが、他の数のチップ内列及び／又はチップ内行が実装されてもよい。図３のクロック領域３１０の参照番号は、参照番号「３１０－［チップ内列］［チップ内行］」によって各クロック領域３１０の位置を示す。
ＣＬＢ３１２、ＢＲＡＭ３１４、及びＤＳＰ３１６などプログラマブル論理素子の例示的な配置を、クロック領域３１０の一部に示す。ＣＬＢ３１２は、ＬＵＴを更に含み得る。図示のアーキテクチャでは、ＰＬ ＩＣ３０２は、プログラマブル論理素子のチップ内列を含み、各チップ内列は、単一タイプのプログラマブル論理素子（例えば、ＣＬＢ３１２のチップ内列、ＢＲＡＭ３１４のチップ内列など）を含む。図４に示すように、プログラマブル論理素子は、１つ以上の関連するプログラマブル相互接続素子３２０を有し得る。例えば、いくつかのアーキテクチャでは、ＰＬ ＩＣ３０２は、プログラマブル論理素子の各チップ内列に関連し、隣接するプログラマブル相互接続素子３２０のチップ内列を含む。かかる例では、各プログラマブル相互接続素子３２０は、相互接続３２４によって隣接するチップ内列内の関連するプログラマブル論理素子に電気的に接続されており、相互接続３２６によって同一チップ内列内の隣接するプログラマブル相互接続素子に電気的に接続され、相互接続３２８によって隣接するチップ内列に電気的に接続されている。相互接続されたプログラマブル相互接続素子３２０は、ＰＬ ＩＣ３０２内でデータルーティングネットワークを形成し得る。
チップ外クロック配線領域３０４は、クロック領域３１０の一対のチップ内列の間をチップ内列方向に延在してそれぞれ配設される。あるチップ外クロックルーティング領域３０４は、クロック領域３１０－１ｘのチップ内列とクロック領域３１０－２ｘのチップ内列との間に配設される。別のチップ外クロックルーティング領域３０４は、クロック領域３１０－３ｘのチップ内列とクロック領域３１０－４ｘのチップ内列との間に配設される。後に詳述するように、チップ外クロックルーティング領域３０４のそれぞれは、チップスタックのチップ間でクロック信号をルーティングするように構成されている接続（例えば、金属線、金属ビア、及びＴＳＶを含む金属スタック）を含む。更に、チップ外クロックルーティング領域３０４のそれぞれは、ファブリックチップ３００内でかかる接続からのクロック信号をチップ内方向にルーティングするように構成されている回路を含む。
クロック領域３１０及びチップ外クロックルーティング領域３０４の数は、単に例として示されている。本明細書に記載の概念を実装するデバイスは、ＰＬ ＩＣ内の任意の数のクロック領域（更に、任意の構成で）、及びＰＬ ＩＣ内の任意の数のチップ外クロックルーティング領域を実装することができる。
図５は、いくつかの例による、ＰＬ ＩＣ３０２内のチップ内プログラマブルクロックルーティングネットワークのティアの態様を示す。ティアは、チップ内水平伝送線路５０２－１、５０２－２、５０２－３、５０２－４（総称して、又は個々に、チップ内水平伝送線路５０２）と、チップ内垂直伝送線路５０４－１、５０４－２、５０４－３、５０４－４（総称して、又は個々に、チップ内垂直伝送線路５０４）と、を含む。ティアはまた、チップ内水平分配線路（in-chip horizontal distribution track）５０６－１、５０６－２、５０６－３、５０６－４（総称して、又は個々に、チップ内水平分配線路５０６）と、チップ内垂直分配線路５０８－１、５０８－２、５０８－３、５０８－４（総称して、又は個々に、チップ内垂直分配線路５０８）と、を含む。チップ内伝送線路５０２、５０４は、それぞれのファブリックチップ１０４～１０８を横切る（例えば、多くのクロック領域３１０を横切る）長距離用のクロック信号をルーティングするように構成されている。チップ内分配線路５０６、５０８は、それぞれのファブリックチップ１０４～１０８を横切る（例えば、１つ、又は少数のクロック領域３１０を横切る）中距離用のクロック信号をルーティングするように構成されている。チップ内水平伝送線路５０２、チップ内垂直伝送線路５０４、チップ内水平分配線路５０６、及びチップ内垂直分配線路５０８のそれぞれは、１６の個別の線路、又は別の数の線路であり得るか、又はそれらを含み得る。
チップ内水平伝送線路５０２のそれぞれは、クロック領域３１０のそれぞれのチップ内行の中央でＰＬ ＩＣ３０２を横切ってチップ内を水平に延在する。チップ内水平伝送線路５０２－１は、クロック領域３１０－１１、３１０－２１、３１０－３１、３１０－４１の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内水平伝送線路５０２－２は、クロック領域３１０－１２、３１０－２２、３１０－３２、３１０－４２の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内水平伝送線路５０２－３は、クロック領域３１０－１３、３１０－２３、３１０－３３、３１０－４３の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内水平伝送線路５０２－４は、クロック領域３１０－１４、３１０－２４、３１０－３４、３１０－４４の中央でＰＬ ＩＣ３０２を横切って延在する。
チップ内垂直伝送線路５０４のそれぞれは、クロック領域３１０のそれぞれのチップ内列の中央でＰＬ ＩＣ３０２を横切ってチップ内を垂直に延在する。チップ内垂直伝送線路５０４－１は、クロック領域３１０－１１、３１０－１２、３１０－１３、３１０－１４の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内垂直伝送線路５０４－２は、クロック領域３１０－２１、３１０－２２、３１０－２３、３１０－２４の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内垂直伝送線路５０４－３は、クロック領域３１０－３１、３１０－３２、３１０－３３、３１０－３４の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内垂直伝送線路５０４－４は、クロック領域３１０－４１、３１０－４２、３１０－４３、３１０－４４の中央でＰＬ ＩＣ３０２を横切って延在する。
チップ内水平分配線路５０６のそれぞれは、クロック領域３１０のそれぞれのチップ内行の中央でＰＬ ＩＣ３０２を横切ってチップ内を水平に延在する。チップ内水平分配線路５０６－１は、クロック領域３１０－１１、３１０－２１、３１０－３１、３１０－４１の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内水平分配線路５０６－２は、クロック領域３１０－１２、３１０－２２、３１０－３２、３１０－４２の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内水平分配線路５０６－３は、クロック領域３１０－１３、３１０－２３、３１０－３３、３１０－４３の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内水平分配線路５０６－４は、クロック領域３１０－１４、３１０－２４、３１０－３４、３１０－４４の中央でＰＬ ＩＣ３０２を横切って延在する。
チップ内垂直分配線路５０８のそれぞれは、クロック領域３１０のそれぞれのチップ内列の中央でＰＬ ＩＣ３０２を横切ってチップ内を垂直に延在する。チップ内垂直分配線路５０８－１は、クロック領域３１０－１１、３１０－１２、３１０－１３、３１０－１４の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内垂直分配線路５０８－２は、クロック領域３１０－２１、３１０－２２、３１０－２３、３１０－２４の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内垂直分配線路５０８－３は、クロック領域３１０－３１、３１０－３２、３１０－３３、３１０－３４の中央でＰＬ ＩＣ３０２を横切って延在する。チップ内垂直分配線路５０８－４は、クロック領域３１０－４１、３１０－４２、３１０－４３、３１０－４４の中央でＰＬ ＩＣ３０２を横切って延在する。
加えて、チップ内水平伝送線路５０２のそれぞれ及びチップ内水平分配線路５０６のそれぞれは、チップ外クロックルーティング領域３０４を横断する。チップ内水平伝送線路５０２のそれぞれはまた、チップ外ルーティングにプログラム可能に電気的に接続（例えば、垂直接続）されて、ベースチップ１０２からクロック信号を受信し得る。
図６は、いくつかの例による、クロック信号をチップ外にルーティングするためのチップ外ルーティングの回路図である。図６は、ベースチップ１０２及びファブリックチップ１０４～１０８を示す。ベースチップ１０２は、クロックソース回路６０２－１～６０２－ｎを含む。ファブリックチップ１０４～１０８内のそれぞれのチップ外クロックルーティング領域３０４の一部も示されている。
金属スタック６０４－１～６０４－ｎは、ファブリックチップ１０４～１０８内のＰＬ ＩＣ２２４～２２８内のそれぞれのチップ外クロックルーティング領域３０４を通って、チップスタックを横切ってチップ外に延在する。図１に示す向きでは、各金属スタック６０４は、図６には具体的に示されていないが、表面誘電体層１２２内の金属線及びビア、表面ボンドパッド１５２、表面ボンドパッド１５４、表面誘電体層１２４内の金属線及びビア、裏面ＴＳＶ１６４、裏面誘電体層１３４内の金属線及びビア、裏面ボンドパッド１７４、表面ボンドパッド１５６、表面誘電体層１２６内の金属線及びビア、裏面ＴＳＶ１６６、裏面誘電体層１３６内の金属線及びビア、裏面ボンドパッド１７６、表面ボンドパッド１５８、並びに表面誘電体層１２８内の金属線及びビアを含む。他の向きは、異なる構成要素及び／又は構成要素の順序を有し得る。構成要素の数は、チップスタック内のチップの数に基づいて更に多様であり得る。所与の金属スタック６０４内の金属線、ビア、ＴＳＶ、及びボンドパッドは、チップ外方向に概ね整列している。
各金属スタック６０４は、対応するクロックソース回路６０２に電気的に接続されている。対応する金属スタック６０４及びクロックソース回路６０２は、チップ外方向に整列していても、整列していなくてもよい。各クロックソース回路６０２は、例えば、位相ロックループ（phase-locked loop、ＰＬＬ）回路、ドライバ回路、又は対応する金属スタック６０４を通してクロック信号を生成する及び／若しくは駆動するための任意の他の回路を含み得る。
各ファブリックチップ１０４～１０８は、それぞれのファブリックチップ内に（チップ内水平伝送線路５０２又はチップ内垂直伝送線路５０４の）個別のチップ内伝送線路６１０を含む。それぞれのファブリックチップ１０４～１０８内の各個別のチップ内伝送線路６１０は、それぞれの金属スタック６０４－１～６０４－ｎにプログラム可能に電気的に接続されるように構成される。各個別のチップ内伝送線路６１０は、第１の個別のチップ内伝送線路セグメント６１０－Ｌ及び第２の個別のチップ内伝送線路セグメント６１０－Ｒを含む。ここでは、単に参照を容易にするために、「Ｌ」は、例えば、チップ外クロックルーティング領域３０４の左側のクロック領域３１０内の左セグメントを指し、「Ｒ」は、例えば、チップ外クロックルーティング領域３０４の右のクロック領域３１０内の右側セグメントを指す。図６に示す構成要素の参照番号には「－ｉ－ｊ」という表記が付されており、ｉは、対応するクロックソース回路６０２－ｉ及び／又は対応するメタルスタック６０４－ｉとの関係を示し、ｊは、対応するファブリックチップ１０４、１０６、１０８を示す。以下の説明は、図６に示す複数の構成要素に対して一般的であり（例えば、添付の表記「－ｉ－ｊ」に言及しない）、当業者は、かかる説明が対応する各構成要素に適用可能であることを容易に理解するであろう。
各個別のチップ内伝送線路６１０は、双方向ブリッジ６１２を含む。バッファ６１４は、金属スタック６０４と双方向ブリッジ６１２との間に電気的に接続されている。双方向ブリッジ６１２は、バッファ６２２、６２４、６２６、６２８を含む。双方向ブリッジ６１２は、第１の個別のチップ内伝送線路セグメント６１０－Ｌ及び第２の個別のチップ内伝送線路セグメント６１０－Ｒをプログラム可能に電気的に互いに接続する、及び／又は切り離す。バッファ６１４は、双方向ブリッジ６１２を金属スタック６０４にプログラム可能に電気的に接続する。
バッファ６１４の入力ノードは、金属スタック６０４に電気的に接続されており、バッファ６１４の出力ノードは、双方向ブリッジ６１２のブリッジノードに電気的に接続されている。双方向ブリッジ６１２のブリッジノードは、バッファ６２２の出力ノード、バッファ６２４の入力ノード、バッファ６２６の入力ノード、及びバッファ６２８の出力ノードに電気的に接続されている。バッファ６２２の入力ノード及びバッファ６２６の出力ノードは、第１の個別のチップ内伝送線路セグメント６１０－Ｌに電気的に接続されている。バッファ６２４の出力ノード及びバッファ６２８の入力ノードは、第２の個別のチップ内伝送線路セグメント６１０－Ｒに電気的に接続されている。
各バッファ６１４、６２２、６２４、６２６、６２８は、トライステートバッファであり得るか、又はトライステートバッファを含み得る。バッファ６１４、６２２、６２４、６２６、６２８のそれぞれの制御信号は、ＰＬ ＩＣ３０２内の構成メモリ（例えば、構成ランダムアクセスメモリ（configuration random access memory、ＣＲＡＭ））に記憶され得、これは、ＰＬ ＩＣ３０２のプログラム中にプログラムされ得る。バッファ６１４、６２２、６２４、６２６、６２８のうちの様々なバッファをプログラムすることによって、クロック信号は、クロックソースからＰＬ ＩＣ３０２内の様々な負荷及び他のチップ内の様々な負荷にルーティングされ、分配され得る。
いくつかの例として、バッファ６１４、６２２、６２４、６２６、６２８のそれぞれは、高インピーダンス出力状態又はパススルー状態にプログラムされ得る。高インピーダンス出力状態では、それぞれのバッファの出力ノードは高インピーダンスであり、これにより、バッファの出力ノードから入力ノードを効果的に切り離す。パススルー状態では、バッファの入力ノードにおいて受信された信号は、バッファの出力ノードに伝搬される。バッファ６１４は、高インピーダンス出力状態にプログラムされて、金属スタック６０４を双方向ブリッジ６１２から切り離し得る。金属スタック６０４が双方向ブリッジ６１２から切り離されると、バッファ６２２、６２４をパススルー状態にプログラムし、その一方で、バッファ６２６、６２８を高インピーダンス出力状態にプログラムすることによって、クロック信号は、第１の個別のチップ内伝送線路セグメント６１０－Ｌから第２の個別のチップ内伝送線路セグメント６１０－Ｒに伝搬され得、また、バッファ６２６、６２８をパススルー状態にプログラムし、その一方で、バッファ６２２、６２４を高インピーダンス出力状態にプログラムすることによって、クロック信号は、第２の個別のチップ内伝送線路セグメント６１０－Ｒから第１の個別のチップ内伝送線路セグメント６１０－Ｌに伝搬され得る。第１の個別のチップ内伝送線路セグメント６１０－Ｌから第２の個別のチップ内伝送線路セグメント６１０－Ｒまでは、バッファ６２２～６２８を高インピーダンス出力状態にプログラムすることによって、互いから切り離され得る。クロック信号は、バッファ６１４、６２６をパススルー状態にし、バッファ６２２を高インピーダンス出力状態にプログラムすることによって、金属スタック６０４から第１の個別のチップ内伝送線路セグメント６１０－Ｌにルーティングされ得、バッファ６１４、６２４をパススルー状態にし、バッファ６２８を高インピーダンス出力状態にプログラムすることによって、金属スタック６０４から第２の個別のチップ内伝送線路セグメント６１０－Ｒにルーティングされ得る。他の組み合わせのバッファのプログラミングを実装して、クロック信号をルーティングすることができる。
図７は、いくつかの例による、クロック領域３１０内のチップ内プログラマブルクロックルーティングネットワークのティアの態様を示す。チップ外ルーティングブリッジ７０２は、クロック領域３１０の境界にあり、隣接するクロック領域３１０を横切ってチップ内水平伝送線路５０２を電気的に接続する。チップ外ルーティングブリッジ７０２は、クロック領域３１０の境界にあり、隣接するクロック領域３１０を横切ってチップ内垂直伝送線路５０４を電気的に接続する。チップ外ルーティングブリッジ７０２は、クロック領域３１０の境界にあり、隣接するクロック領域３１０を横切ってチップ内水平分配線路５０６を電気的に接続する。チップ外ルーティングブリッジ７０２は、クロック領域３１０の境界にあり、隣接するクロック領域３１０を横切ってチップ内垂直分配線路５０８を電気的に接続する。チップ外ルーティングブリッジ７０２は、それぞれのチップのクロック領域３１０内のチップ内伝送線路５０２、５０４及びチップ内分配線路５０６、５０８のそれぞれのセグメントを、それぞれのチップ、上にあるチップ、及び／又は下にあるチップの別のクロック領域３１０内のチップ内伝送線路５０２、５０４及びチップ内分配線路５０６、５０８のセグメントに対して、プログラム可能に電気的に接続するか、又は切り離すことができる。いくつかの例では、図７のチップ外ルーティングブリッジ７０２のいずれかは、それぞれのチップのクロック領域３１０内のチップ内伝送線路５０２、５０４及びチップ内分配線路５０６、５０８のそれぞれのセグメントを、それぞれのチップの別のクロック領域３１０内のチップ内伝送線路５０２、５０４及びチップ内分配線路５０６、５０８のセグメントに対して、電気的に接続するか、又は切り離すことができる双方向バッファで置換され得る。チップ外ルーティングブリッジ７０２の存在は、例えば、チップスタックに欠陥許容値を実装して欠陥を無視するかどうか、実装される場合には、欠陥許容値の実装方法など、チップスタックのアーキテクチャに基づいて任意選択であり得る。
例示的なチップ外ルーティングブリッジ７０２は後述する。境界がチップ外クロックルーティング領域３０４に隣接する場合などのいくつかの例では、図６のチップ外ルーティングは、チップ外ルーティングブリッジ７０２の代わりに、又はそれに加えて実装され得る。更に、チップ外ルーティングブリッジ７０２は、他の例では異なって配置され得る。いくつかの例では、チップ外ルーティングブリッジ７０２は、クロック領域３１０の境界に、例えば、同一のチップ内水平伝送線路５０２に沿って配置され得、いくつかのクロック領域３１０が、隣接するチップ外ルーティングブリッジ７０２の間に配設されている。チップ外ルーティングブリッジ７０２が、クロック領域３１０の境界において、チップ内伝送線路５０２、５０４又はチップ内分配線路５０６、５０８に沿って配置されない場合は、双方向バッファが、チップ内伝送線路５０２、５０４又はチップ内分配線路５０６、５０８のために、当該クロック領域３１０の当該境界に配置され得る。
双方向バッファ７１０は、チップ内水平伝送線路５０２とチップ内垂直伝送線路５０４との間に電気的に接続されている。単方向相互接続バッファ７１４は、チップ内垂直伝送線路５０４に電気的に接続された入力ノードと、チップ内垂直分配線路５０８に電気的に接続された出力ノードと、を有する。単方向相互接続バッファ７１６は、チップ内垂直分配線路５０８に電気的に接続された入力ノードと、チップ内水平分配線路５０６に電気的に接続された出力ノードと、を有する。
第１のリーフクロックバッファ７２０の入力ノードは、チップ内水平分配線路５０６に電気的に接続されており、第１のリーフクロックバッファ７２０のそれぞれの出力ノードは、それぞれのチップ外リーフレベル接続ノード７２２に電気的に接続されている。各チップ外リーフレベル接続ノード７２２は、他のチップ内でチップ外方向に概ね整列するリーフノード間のリーフレベルにおいて電気的接続を形成する。チップ外リーフレベル接続ノード７２２の例は後述する。それぞれのチップ外リーフレベル接続ノード７２２は、第２のリーフクロックバッファ７２４のそれぞれの入力ノードに電気的に接続されており、第２のリーフクロックバッファ７２４のそれぞれの出力ノードは、クロック領域３１０内のそれぞれのチップ内列に沿ってクロック領域３１０内のプログラマブル論理素子（例えば、負荷）まで延在するリーフクロック線路７２６に電気的に接続されている。リーフクロック線路７２６は、それぞれの負荷ノード（例えば、それぞれのクロック信号を消費する回路素子が、例えば、電気的に直接接続されている負荷ノード）である。
各チップ外ルーティングブリッジ７０２は、以下に記載のように、１つ以上のトライステートバッファ及び１つ以上のマルチプレクサを含み得る。各バッファ７１０、７１４、７１６、７２０、７２４は、トライステートバッファであり得るか、又はトライステートバッファを含み得る。いくつかの例では、リーフクロックバッファ７２０、７２４のいずれか及び／又はそれぞれは、マルチプレクサなどの任意の他の選択送信回路であり得る。チップ外ルーティングブリッジ７０２及びバッファ７１０、７１４、７１６、７２０、７２４（又は他の選択送信回路）のそれぞれの制御信号は、ＰＬ ＩＣ３０２のプログラム中にプログラムされ得る、ＰＬ ＩＣ３０２内の構成メモリ（例えば、ＣＲＡＭ）に記憶され得る。チップ外ルーティングブリッジ７０２及びバッファ７１０、７１４、７１６、７２０、７２４のうちの様々なブリッジ及びバッファをプログラムすることによって、クロック信号は、クロックソースからＰＬ ＩＣ３０２内の様々な負荷及び他のチップ内の様々な負荷にルーティングされ、分配され得る。当業者は、特に図６に関して上述した例を考慮して、クロック信号をルーティングするために様々なバッファがどのようにプログラムされ得るかを容易に理解するであろう。
図８は、いくつかの例による、チップスタック内のプログラマブルクロックルーティングネットワークに電気的に接続されたリーフレベル接続ブリッジの回路図を示す。各ファブリックチップ１０４～１０８には、それぞれのクロック領域３１０の一部が示されている。図８は上記からの命名法に従っており、参照番号には、ファブリックチップ１０４、１０６、１０８にそれぞれ対応する「－４」、「－６」、又は「－８」が付加されている。クロック領域３１０の各部分は、プログラマブルクロックルーティングネットワークの一部を形成する、当該クロック領域３１０のチップ内水平分配線路５０６の個別のチップ内水平分配線路セグメント８０２を備えて示されている。図７に関して説明したように、第１のリーフクロックバッファ７２０の入力ノードは、個別のチップ内水平分配線路セグメント８０２に電気的に接続されており、第１のリーフクロックバッファ７２０の出力ノードは、チップ外リーフレベル接続ノード７２２に電気的に接続されている。チップ外リーフレベル接続ノード７２２は、第２のリーフクロックバッファ７２４の入力ノードに電気的に接続されており、第２のリーフクロックバッファ７２４の出力ノードは、リーフクロック線路７２６に電気的に接続されている。上述したように、リーフクロックバッファ７２０、７２４のいずれか及び／又はそれぞれは、マルチプレクサなどの任意の他の選択送信回路であり得る。
図１の例示的な向きの文脈では、チップ外リーフレベル接続ノード７２２は、図８には具体的に示されていないが、表面誘電体層１２４内の金属線及びビア、裏面ＴＳＶ１６４、裏面誘電体層１３４内の金属線及びビア、裏面ボンドパッド１７４、表面ボンドパッド１５６、表面誘電体層１２６内の金属線及びビア、裏面ＴＳＶ１６６、裏面誘電体層１３６内の金属線及びビア、裏面ボンドパッド１７６、表面ボンドパッド１５８、並びに表面誘電体層１２８内の金属線及びビアを含む。他の向きは、異なる構成要素及び／又は構成要素の順序を有し得る。構成要素の数は、チップスタック内のチップの数に基づいて更に多様であり得る。所与のチップ外リーフレベル接続ノード７２２内の金属線、ビア、ＴＳＶ、及びボンドパッドは、チップ外方向に概ね整列している。
チップ外リーフレベル接続ノード７２２は、（ｉ）第１のリーフクロックバッファ７２０－４、７２０－６、７２０－８の出力ノードと、（ｉｉ）第２のリーフクロックバッファ７２４－４、７２４－６、７２４－８の入力ノードとの間に共通ブリッジノードを形成する。クロック信号が所与の個別のチップ内水平分配線路セグメント８０２にルーティングされる場合、対応する第１のリーフクロックバッファ７２０は、当該第１のリーフクロックバッファ７２０がクロック信号をチップ外リーフレベル接続ノード７２２に渡す状態にプログラムされ得る。チップ外リーフレベル接続ノード７２２に電気的に接続された出力ノードを有する他の第１のリーフクロックバッファ７２０は、それらの第１のリーフクロックバッファ７２０の入力ノードに電気的に接続された、対応する個別のチップ内水平分配線路セグメント８０２をチップ外リーフレベル接続ノード７２２から切り離すために、高インピーダンス出力状態にプログラムされ得る。次いで、第２のリーフクロックバッファ７２４は、クロック信号をチップ外リーフレベル接続ノード７２２から対応するリーフクロック線路７２６に渡すように、又は対応するリーフクロック線路７２６をチップ外リーフレベル接続ノード７２２から切り離すために高インピーダンス出力状態を有するようにプログラムされ得る。
図示の例では、チップ外リーフレベル接続ノード７２２は、共通ノードを形成する。他の例では、チップ外リーフレベル接続ブリッジは、第１のリーフクロックバッファ７２０の出力ノードを第２のリーフクロックバッファ７２４の入力ノードのうちの様々な入力ノードに選択的に対して電気的に連結し、切り離すための回路を含み得る。例えば、双方向バッファは、（ｉ）第１のリーフクロックバッファ７２０－４の出力ノードと第２のリーフクロックバッファ７２４－４の入力ノードとの間の電気的接続によって形成されるノードと、（ｉｉ）第１のリーフクロックバッファ７２０－６の出力ノードと第２のリーフクロックバッファ７２４－６の入力ノードとの間の電気的接続によって形成されるノードと、の間に電気的に接続され得、双方向バッファは、（ｉ）第１のリーフクロックバッファ７２０－６の出力ノードと第２のリーフクロックバッファ７２４－６の入力ノードとの間の電気的接続によって形成されるノードと、（ｉｉ）第１のリーフクロックバッファ７２０－８の出力ノードと第２のリーフクロックバッファ７２４－８の入力ノードとの間の電気的接続によって形成されるノードと、の間に電気的に接続され得、双方向バッファは、（ｉ）第１のリーフクロックバッファ７２０－４の出力ノードと第２のリーフクロックバッファ７２４－４の入力ノードとの間の電気的接続によって形成されるノードと、（ｉｉ）第１のリーフクロックバッファ７２０－８の出力ノードと第２のリーフクロックバッファ７２４－８の入力ノードとの間の電気的接続によって形成されるノードと、の間に電気的に接続され得る。かかる例では、双方向バッファは、双方向バッファのそれぞれの制御信号がＰＬ ＩＣ３０２内の構成メモリ（例えば、ＣＲＡＭ）に記憶され得るようにプログラム可能であり得、ＰＬ ＩＣ ３０２のプログラム中にプログラムされ得る。他の回路を実装することもできる。
図９は、いくつかの例による、チップスタック内のクロックツリー９０２、９０４を概念的に示す。クロックツリー９０２、９０４は、上記のＰＬ ＩＣの文脈で説明する。しかしながら、クロックツリー９０２、９０４に関して説明する概念は、例えば、非プログラマブルＡＳＩＣ及び／又はプログラマブルＡＳＩＣと非プログラマブルＡＳＩＣとの組み合わせに適用可能であり、クロックツリー９０２、９０４は、チップスタック内でハードワイヤード、かつ非プログラマブルのルートであり得るか、又はクロックツリー９０２、９０４は、チップスタック内で部分的にプログラマブルであり、他の部分ではハードワイヤード、かつ非プログラマブルであり得る。本明細書に記載の態様を実装するようにプログラムされた構成要素は、それらの態様を同様に実装するようにハードワイヤード、かつ非プログラマブルであり得る。
概して、クロックツリーによって提供される同一のクロック信号上で動作するリーフレベルへのクロックツリーのチップ内ルーティングは、１つの論理チップ内に含まれる（例えば、完全に含まれる）。いくつかの例では、１つの論理チップは１つの物理チップである。例えば、物理チップの一部に欠陥があるなどいくつかの例では、１つの論理チップは２つ以上の物理チップの一部を含み得る。例えば、クロックツリーの分岐点（存在する場合）から、クロックツリーの全分岐が、同一物理チップ内のそれぞれの概ね同一のチップ内位置にあるチップ外ルーティング（存在する場合）に対応する当該物理チップ内のチップ内ルーティングを有し、当該チップ外ルーティングから、全分岐の対応するチップ内ルーティングが、別の同一物理チップ内にあり、そのチップ外ルーティングが、それぞれのチップ内位置で何回も生じることができ、リーフレベルに達するまで、以降の全分岐の対応するチップ内ルーティングが同一物理チップ内である場合、クロックツリーからリーフレベルへのチップ内ルーティングは、１つの論理チップ内に含まれる。
ベースチップ１０２は、クロックソース回路９１２、９１４を含む。クロックソース回路９１２は、クロックツリー９０２によってルーティングされるクロック信号を生成するように構成されており、クロックソース回路９１４は、クロックツリー９０４によってルーティングされるクロック信号を生成するように構成されている。クロックソース回路９１２から、クロックツリー９０２は、ベースチップ１０２からファブリックチップ１０４へのチップ外ルーティングを含む。図６の文脈では、これは、金属スタック６０４に電気的に接続された出力ノードを有するクロックソース回路９１２によって実装され得る。金属スタック６０４に電気的に接続された入力ノードを有するファブリックチップ１０４上のバッファ６１４－４は、パススルー状態にプログラムされ得、金属スタック６０４に電気的に接続されたそれぞれの入力ノードを有する他のバッファ６１４は、高インピーダンス出力状態にプログラムされる。
次いで、クロックツリー９０２は、ファブリックチップ１０４内で完全にチップ内ルーティングされる。クロックツリー９０２は、チップ内ルーティングにおいて複数（例えば、３つ）の分岐を含む。図５～図７の文脈では、クロックツリー９０２のチップ内ルーティングは、ファブリックチップ１０４を横切る（例えば、多くのクロック領域３１０を横切る）長距離用のチップ内水平伝送線路５０２（例えば、適切な個別のチップ内伝送線路６１０－４を含む）及びチップ内垂直伝送線路５０４によって実装され得る。チップ内水平伝送線路５０２及びチップ内垂直伝送線路５０４の、又はそれらの間のターン、交差部、分岐などは、それぞれのクロック領域３１０内の適切な双方向バッファ７１０を使用して実装され得る。チップ内ルーティングは、例えば、ファブリックチップ１０４を横切る（例えば、１つ又は少数のクロック領域３１０を横切る）中距離用のチップ内水平分配線路５０６及びチップ内垂直分配線路５０８によって更に実装され得る。チップ内水平分配線路５０６及びチップ内垂直分配線路５０８は、チップ内水平伝送線路５０２及びチップ内垂直伝送線路５０４のうちの適切な伝送線路に電気的に接続され得、適切なクロック領域３１０において、バッファ７１４、７１６によって様々なターン及び交差部が実装され得る。クロックツリー９０２のクロック信号を使用して動作するか、又は消費するファブリックチップ１０４のリーフノードを含む、それぞれのクロック領域３１０において、クロックツリー９０２は、適切なチップ内水平分配線路５０６（例えば、個別のチップ内水平分配線路セグメント８０２）を含む。
チップ内ルーティングの後、クロックツリー９０２はリーフレベルに達する。リーフレベルは、クロックツリー９０２を介して提供されるクロック信号を消費するか、又はそれに基づいて動作するクロック領域３１０内のそれぞれの１つ以上のリーフノードに電気的に直接接続されたクロック領域３１０内の線路（例えば、短距離用線路）を含み得る。チップ外リーフレベル接続ブリッジ９２２は、リーフレベルでクロックツリー９０２に接続される。図７及び図８の文脈では、ファブリックチップ１０４上のそれぞれのクロック領域３１０内の個別のチップ内水平分配線路セグメント８０２－４は、クロックツリー９０２のチップ内ルーティングの最終分岐である。（例えば、図８に示されるような）チップ外リーフレベル接続ブリッジ９２２ごとに、個別のチップ内水平分配線路セグメント８０２－４に電気的に接続された入力ノードを有する、ファブリックチップ１０４内の対応する第１のリーフクロックバッファ７２０－４はパススルー状態にプログラムされ、チップ外リーフレベル接続ノード７２２に電気的に接続されたそれぞれの出力ノードを有する他のバッファ７２０は、他のチップ内の個別のチップ内水平分配線路セグメント８０２からチップ外リーフレベル接続ノード７２２を切り離すために高インピーダンス出力状態にプログラムされる。次いで、任意のチップ１０２～１０８内のバッファ７２４のうちの適切なバッファが、パススルー状態又は高インピーダンス出力状態にプログラムされて、対応するリーフクロック線路７２６に対してチップ外リーフレベル接続ノード７２２を電気的に接続するか、又は切り離す。リーフクロック線路７２６は、リーフノードに電気的に直接接続される（例えば、更なる線路の分岐なしで）。
クロックツリー９０４は、チップ内ルーティングがファブリックチップ１０６内であることを除いて、クロックツリー９０２と同様である。クロックソース回路９１４から、クロックツリー９０４は、ベースチップ１０２からファブリックチップ１０６へのチップ外ルーティングを含む。次いで、クロックツリー９０４は、ファブリックチップ１０６内で完全にチップ内ルーティングされ、チップ内ルーティングに複数の分岐を含む。チップ内ルーティングの後、クロックツリー９０４はリーフレベルに達する。チップ外リーフレベル接続ブリッジ９２４は、リーフレベルでクロックツリー９０４に接続される。
いくつかの例によると、１つの論理チップ内に含まれるチップ内ルーティングを有することにより、異なるチップ上のリーフノードにおいて受信されるクロック信号のスキューを低減することができる。半導体処理では、プロセス変動は、ウエハ内の変動（例えば、ウエハ内変動）及びウエハ間からの変動（例えば、ウエハ間変動）をもたらし得る。ウエハ間変動は、同一ロットのウエハ間で生じ得るが、ウエハ間変動は、異なるロットのウエハ間でより大きくなり得る。以下で強調するように、チップ１０２～１０８は、異なるウエハ上で製造され得、このことは、チップ１０２～１０８間にウエハ間変動をもたらし得る。クロックツリーが、異なるチップで並列のチップ内ルーティングを含む場合、ウエハ間変動は、あるチップ上のリーフノードにおいて受信されたクロック信号と、異なるチップ上のリーフノードにおいて受信されたクロック信号との間にスキューを生じさせ得る。いくつかの例によると、チップ内ルーティングが１つの論理チップ内である場合、異なるチップ上のリーフノードにおいて受信されたクロック信号は、クロックソース回路によって生成された信号に対するクロック信号のスキューがそれらのリーフノードに対する共通モードスキューであり、異なるリーフノードにおけるクロック信号間の任意のスキューが、チップ外リーフレベル接続ブリッジ及びリーフクロック線路による比較的短い距離から生じ得るように、大部分が同じ経路上を伝搬され得る。これらの比較的短い距離は、異なるリーフノードにおいて受信されたクロック信号間のスキューを低減することができる。これは、異なるリーフノードに対する経路の相違、及び結果として生じる変動（例えば、ウエハ間変動に起因する）が、比較的小さくなり得るためである。クロックツリーが論理チップ内のチップ内ルーティングに複数の分岐を有する場合であっても、異なる分岐から受信されたクロック信号間のスキューは、当該論理チップ内のウエハ内変動が概ね比較的小さい（例えば、ウエハ間変動に関して）ために比較的小さくなり得る。クロックツリーにかかるチップ内ルーティングを実装することにより、ホールド違反を低減することができ、タイミングマージンを増加させることによって性能を向上させることができる。
図１０は、いくつかの例による、チップスタック内のチップ外ルーティングブリッジ１００２－４、１００２－６、１００２－８の回路図である。図１０は上記からの命名法に従っており、参照番号には、ファブリックチップ１０４、１０６、１０８にそれぞれ対応する「－４」、「－６」、又は「－８」が付加されている。各チップ外ルーティングブリッジ１００２は、それぞれのチップ内のクロック領域３１０間のそれぞれの境界における、図７のチップ外ルーティングブリッジ７０２の個別のインスタンスである。各チップ外ルーティングブリッジ１００２は、例えば左クロック領域３１０内のチップ内水平伝送線路５０２、チップ内垂直伝送線路５０４、チップ内水平分配線路５０６、又はチップ内垂直分配線路５０８の個別のチップ内水平伝送線路セグメント１００４－Ｌと、例えば右クロック領域３１０内のチップ内水平伝送線路５０２、チップ内垂直伝送線路５０４、チップ内水平分配線路５０６、又はチップ内垂直分配線路５０８の個別のチップ内水平伝送線路セグメント１００４－Ｒとの間に電気的に接続されている。各チップ外ルーティングブリッジ１００２は、マルチプレクサ１０１０、１０２０と、バッファ１０１２、１０２２と、を含む。
マルチプレクサ１０１０の第１の入力ノードは、それぞれのチップ内の対応する個別のチップ内水平伝送線路セグメント１００４－Ｌに電気的に接続されている。マルチプレクサ１０１０の第２の入力ノードは、それぞれのチップの下にあるチップ（存在する場合）内の個別のチップ内水平伝送線路セグメント１００４－Ｌに電気的に接続されている。マルチプレクサ１０１０の第３の入力ノードは、それぞれのチップの上にあるチップ（存在する場合）内の個別のチップ内水平伝送線路セグメント１００４－Ｌに電気的に接続されている。マルチプレクサ１０１０の出力ノードは、バッファ１０１２の入力ノードに電気的に接続されている。バッファ１０１２の出力ノードは、それぞれのチップ内の対応する個別のチップ内水平伝送線路セグメント１００４－Ｒに電気的に接続されている。
マルチプレクサ１０２０の第１の入力ノードは、それぞれのチップ内の対応する個別のチップ内水平伝送線路セグメント１００４－Ｒに電気的に接続されている。マルチプレクサ１０２０の第２の入力ノードは、それぞれのチップの下にあるチップ（存在する場合）内の個別のチップ内水平伝送線路セグメント１００４－Ｒに電気的に接続されている。マルチプレクサ１０２０の第３の入力ノードは、それぞれのチップの上にあるチップ（存在する場合）内の個別のチップ内水平伝送線路セグメント１００４－Ｒに電気的に接続されている。マルチプレクサ１０２０の出力ノードは、バッファ１０２２の入力ノードに電気的に接続されている。バッファ１０２２の出力ノードは、それぞれのチップ内の対応する個別のチップ内水平伝送線路セグメント１００４－Ｌに電気的に接続されている。
図１の例示的な向きの文脈では、それぞれのチップのマルチプレクサ１０１０、１０２０の入力ノードと、それぞれのチップの上にあるチップ内の個別のチップ内水平伝送線路セグメント１００４－Ｌ、１００４－Ｒとの間の接続は、それぞれのチップの表面誘電体層１２４、１２６内の金属線及びビア、それぞれのチップの裏面ＴＳＶ１６４、１６６、それぞれのチップの裏面誘電体層１３４、１３６内の金属線及びビア、それぞれのチップの裏面ボンドパッド１７４、１７６、上にあるチップの表面ボンドパッド１５６、１５８、並びに上にあるチップの表面誘電体層１２６、１２８内の金属線及びビアを含み得る。図１の例示的な向きの文脈では、それぞれのチップのマルチプレクサ１０１０、１０２０の入力ノードと、それぞれのチップの下にあるチップ内の個別のチップ内水平伝送線路セグメント１００４－Ｌ、１００４－Ｒとの間の接続は、それぞれのチップの表面誘電体層１２６、１２８内の金属線及びビア、それぞれのチップの表面ボンドパッド１５６、１５８、下にあるチップの裏面ボンドパッド１７４、１７６、下にあるチップの裏面誘電体層１３４、１３６内の金属線及びビア、それぞれのチップの裏面ＴＳＶ１６４、１６６、並びに下にあるチップの表面誘電体層１２４、１２６内の金属線及びビアを含み得る。他の向きは、異なる構成要素及び／又は構成要素の順序を有し得る。構成要素の数は、チップスタック内のチップの数に基づいて更に多様であり得る。
チップ外ルーティングブリッジ１００２は、クロック信号を、下又は上にあるチップにルーティングすることによって、欠陥クロック領域をバイパスすることを可能にする。欠陥なしと見なすと、クロック信号は、ユーザ設計から生成された構成に基づいてルーティングされ得る。かかるシナリオでは、各マルチプレクサ１０１０は、それぞれのマルチプレクサ１０１０の同一チップ上に配設された個別のチップ内水平伝送線路セグメント１００４－Ｌに電気的に接続された入力ノードから信号を出力するようにプログラムされ得、各マルチプレクサ１０２０は、それぞれのマルチプレクサ１０２０の同一チップ上に配設された個別のチップ内水平伝送線路セグメント１００４－Ｒに電気的に接続された入力ノードから信号を出力するようにプログラムされ得る。バッファ１０１２、１０２２は、ユーザ設計に従ってルーティングされる信号の指向性に基づいてプログラムされ得る。クロック信号が、同一チップ内で個別のチップ内水平伝送線路セグメント１００４－Ｌから個別のチップ内水平伝送線路セグメント１００４－Ｒへと（例えば、図の左から右に）ルーティングされる場合、バッファ１０１２は、クロック信号を渡すためにパススルー状態にプログラムされ得、バッファ１０２２は、高インピーダンス出力状態を有するようにプログラムされ得る。同様に、クロック信号が、同一チップ内で個別のチップ内水平伝送線路セグメント１００４－Ｒから個別のチップ内水平伝送線路セグメント１００４－Ｌへと（例えば、図の左から右に）ルーティングされる場合、バッファ１０２２は、クロック信号を渡すためにパススルー状態にプログラムされ得、バッファ１０１２は、高インピーダンス出力状態を有するようにプログラムされ得る。
欠陥がある場合、マルチプレクサ１０１０、１０２０及びバッファ１０１２、１０２２のうちの様々なものをプログラムすることによって、欠陥をバイパスすることができる。例えば、クロック信号が、ファブリックチップ１０６内の個別のチップ内水平伝送線路セグメント１００４－Ｌ－６上で（例えば、図の左から右に）ルーティングされ、個別のチップ内水平伝送線路セグメント１００４－Ｒ－６に（例えば、個別のチップ内水平伝送線路セグメント１００４－Ｒ－６の金属線又は個別のチップ内水平伝送線路セグメント１００４－Ｒ－６の金属線に電気的に接続された一部の構成要素に）欠陥があると仮定する。バッファ１０１２－６、１０２２－６の両方は、高インピーダンス出力状態にプログラムされる。バッファ１０１２－６は、個別のチップ内水平伝送線路セグメント１００４－Ｒ－６の欠陥により、高インピーダンス出力状態にプログラムされる。バッファ１０２２－６は、個別のチップ内水平伝送線路セグメント１００４－Ｌ－６上のクロック信号を（例えば、左から右に）ルーティングするユーザ設計により、高インピーダンス出力状態にプログラムされる。バッファ１０１２－６、１０２２－６が高インピーダンス出力状にプログラムされると、マルチプレクサ１０１０－６、１０２０－６は、任意の状態（例えば、「ｄｏ ｎｏｔ ｃａｒｅ」状態にプログラムされ得る。マルチプレクサ１０１０－８は、個別のチップ内水平伝送線路セグメント１００４－Ｌ－６に電気的に接続されている入力ノードからクロック信号を出力するようにプログラムされ得、バッファ１０１２－８は、マルチプレクサ１０１０－８から出力されたクロック信号を個別のチップ内水平伝送線路セグメント１００４－Ｒ－８に出力するようにパススルー状態にプログラムされ得る。次いで、クロック信号は、ファブリックチップ１０８内の個別のチップ内水平伝送線路セグメント１００４－Ｒ－８に沿ってルーティングされ得る。当業者が図１０を見て容易に理解するように、クロック信号をルーティングするために、いくつかの他の組み合わせを実装することができる。
各マルチプレクサ１０１０、１０２０は、選択された入力ノードから信号を出力するために選択される入力ノードを制御するための制御信号を有し得、制御信号はメモリに記憶され得る。いくつかの例では、マルチプレクサ１０１０、１０２０の制御信号用のメモリは、電気ヒューズ（electric fuse、ｅＦｕｓｅ）など不揮発性ワンタイムプログラマブルメモリである。マルチプレクサ１０１０、１０２０用にメモリをプログラムすることは、チップスタックの製造及びスタックされたチップの試験後に実行され得る。試験は、チップスタックのチップ内の欠陥を特定することができる。チップスタックが動作可能であるようにチップスタックの十分なリソースに欠陥がないと見なすと、メモリは、チップ間のルーティングを提供して欠陥をバイパスするようにプログラムされ得る。
各バッファ１０１２、１０２２は、トライステートバッファであり得るか、又はトライステートバッファを含み得る。いくつかの例では、いずれか及び／又はそれぞれのバッファ１０１２、１０２２は、マルチプレクサなどの任意の他の選択送信回路であり得る。それぞれのバッファ１０１２、１０２２の制御信号は、（例えば、２ビットメモリに）電気的に接続された、それぞれの入力ノードを有する論理（例えば、ＡＮＤゲート、ＮＯＲゲート、又は他の論理など組み合わせ論理）から生じ得る。１ビットメモリは、試験の結果としてプログラム可能な、ｅＦｕｓｅなど不揮発性ワンタイムプログラマブルメモリであり得る。例えば、それぞれのバッファ１０１２、１０２２の出力ノードに電気的に接続されている個別のチップ内水平伝送線路セグメント１００４に欠陥がある場合、１ビット（例えば、不揮発性ワンタイムプログラマブル）メモリは、それぞれのバッファ１０１２、１０２２が高インピーダンス出力状態であるようにプログラムされ得る。それ以外の場合、１ビットメモリは、論理の別の入力ノードに電気的に接続されている構成メモリなど別の１ビットのメモリがそれぞれのバッファ１０１２、１０２２の状態を制御するようにプログラムされ得る。他の１ビットメモリは、それぞれのバッファ１０１２、１０２２が、ユーザ設計に基づいて応答してパススルー状態又は高インピーダンス出力状態にプログラムされ得る。それぞれのバッファ１０１２、１０２２の他の１ビットメモリは、ＰＬ ＩＣ３０２のプログラム中にプログラムされ得る。表１は、バッファ１０１２の出力ノードが接続される個別のチップ内水平伝送線路セグメント１００４に欠陥があるか、動作可能であるかに基づいた、また、バッファ１０１２がパススルー状態又は高インピーダンス出力状態であることを示すユーザ設計に基づいた、バッファ１０２２（及び対応して、括弧内のバッファ１０１２）の状態の論理表である。様々な論理がかかる表を実装することができる。
Figure 2024509028000002
図１１は、いくつかの例による、チップスタック内のクロックツリー１１０２を概念的に示す。クロックツリー１１０２は、上記のＰＬ ＩＣの文脈で説明する。しかしながら、クロックツリー１１０２に関して説明する概念は、例えば、非プログラマブルＡＳＩＣ及び／又はプログラマブルＡＳＩＣと非プログラマブルＡＳＩＣとの組み合わせに適用可能であり、クロックツリー１１０２は、チップスタック内でハードワイヤード、かつ非プログラマブルのルートであり得るか、又はクロックツリー１１０２は、チップスタック内で部分的にプログラマブルであり、他の部分ではハードワイヤード、かつ非プログラマブルであり得る。本明細書に記載の態様を実装するようにプログラムされた構成要素は、それらの態様を同様に実装するようにハードワイヤード、かつ非プログラマブルであり得る。
図９に関して記載したように、クロックツリーによって提供される同一のクロック信号上で動作するリーフレベルへのクロックツリーのチップ内ルーティングは、１つの論理チップ内に含まれる（例えば、完全に含まれる）。図１１は、図示の例では２つの物理チップである１つの論理チップ内に含まれるクロックツリー１１０２を示す。他の例では、１つの論理チップは、３つ以上の物理チップであり得る。図示のように、クロックツリー１１０２のリーフレベルへのチップ内ルーティングは、１つの論理チップ内に含まれる。これは、ファブリックチップ１０４内のクロックツリー１１０２の分岐点１１０３から、クロックツリー１１０２の各分岐が、物理チップ内のそれぞれの概ね同一のチップ内位置（例えば、スライバ１１２２－１内及びスライバ１１２２－２内）におけるチップ外ルーティングに対応する同一物理チップ内でのチップ内ルーティング、続いて、チップ外リーフレベル接続ブリッジ１１３２におけるリーフレベルに達するまで、別の同一物理チップ内の対応するチップ内ルーティングを有するためである。
図１１は、クロック領域３１０のスライバ１１２０－１、１１２０－２、１１２０－３（総称して、又は個々にスライバ１１２０）と、チップ外ルーティングブリッジ１００２のスライバ１１２２－１、１１２２－２、１１２２－３（集合的に、又は個々にスライバ１１２２）と、を含むファブリックチップ１０４～１０８を示す。スライバ１１２０及びスライバ１１２２は、図示の例では交互になっている。各ファブリックチップ１０４～１０８は、クロック領域３１０のそれぞれのスライバ１１２０内に１つ以上のクロック領域３１０を含む。それぞれのスライバ１１２０内のファブリックチップ１０４～１０８のクロック領域３１０は、物理的及び／又は論理的に整列し得る。同様に、各ファブリックチップ１０４～１０８は、チップ外ルーティングブリッジ１００２のそれぞれのスライバ１１２２内にチップ外ルーティングブリッジ１００２を含む。それぞれのスライバ１１２２内のファブリックチップ１０４～１０８のチップ外ルーティングブリッジ１００２は、物理的及び／又は論理的に整列し得る。
ベースチップ１０２は、クロックソース回路１１１２を含む。クロックソース回路１１１２は、クロックツリー１１０２によってルーティングされるクロック信号を生成するように構成されている。クロックソース回路１１１２から、クロックツリー１１０２は、ベースチップ１０２からファブリックチップ１０４へのチップ外ルーティングを含む。図６の文脈では、これは、金属スタック６０４に電気的に接続された出力ノードを有するクロックソース回路１１１２によって実装され得る。金属スタック６０４に電気的に接続された入力ノードを有するファブリックチップ１０４上のバッファ６１４－４は、パススルー状態にプログラムされ得、金属スタック６０４に電気的に接続されたそれぞれの入力ノードを有する他のバッファ６１４は、高インピーダンス出力状態にプログラムされる。
次いで、クロックツリー１１０２は、ファブリックチップ１０４、１０６の一部を含む１つの論理チップ内で完全にチップ内ルーティングされる。クロックツリー１１０２は、チップ内ルーティングにおいて複数（例えば、３つ）の分岐１１０４ａ、１１０４ｂ、１１０４ｃを含む。図５～図７の文脈では、クロックツリー１１０２のチップ内ルーティングは、例えば、ファブリックチップ１０４、１０６を横切る（例えば、多くのクロック領域３１０を横切る）長距離用のチップ内水平伝送線路５０２（例えば、適切な個別のチップ内伝送線路６１０－４を含む）及びチップ内垂直伝送線路５０４によって実装され得る。チップ内水平伝送線路５０２及びチップ内垂直伝送線路５０４の、又はそれらの間のターン、交差部、分岐などは、それぞれのクロック領域３１０内の適切な双方向バッファ７１０を使用して実装され得る。チップ内ルーティングは、例えば、ファブリックチップ１０４を横切る（例えば、１つ又は少数のクロック領域３１０を横切る）中距離用のチップ内水平分配線路５０６及びチップ内垂直分配線路５０８によって更に実装され得る。チップ内水平分配線路５０６及びチップ内垂直分配線路５０８は、チップ内水平伝送線路５０２及びチップ内垂直伝送線路５０４のうちの適切な伝送線路に電気的に接続され得、適切なクロック領域３１０において、バッファ７１４、７１６によって様々なターン及び交差部が実装され得る。クロックツリー１１０２のクロック信号を使用して動作するか、又は消費するファブリックチップ１０４のリーフノードを含む、それぞれのクロック領域３１０において、クロックツリー１１０２は、適切なチップ内水平分配線路５０６（例えば、個別のチップ内水平分配線路セグメント８０２）を含む。
クロックツリー１１０２は、ファブリックチップ１０４、１０６間のチップ外ルーティングを含む。このチップ外ルーティングは、スライバ１１２２－１及びスライバ１１２２－２内のファブリックチップ１０４、１０６内のチップ外ルーティングブリッジ１００２によって実装される。スライバ１１２２－１の文脈で図１０を参照すると、クロックツリー１１０２の各分岐は、対応する個別のチップ内水平伝送線路セグメント１００４－Ｌ－４を含み、対応するバッファ１０１２－４、１０２２－４、１０２２－６は、高インピーダンス出力状態にプログラムされる。マルチプレクサ１０１０－６は、下にあるチップ（例えば、ファブリックチップ１０４）からの信号を渡すようにプログラムされ、バッファ１０１２－６は、パススルー状態にプログラムされる。スライバ１１２２－２の文脈で図１０を参照すると、クロックツリー１１０２の各分岐は、対応する個別のチップ内水平伝送線路セグメント１００４－Ｌ－６を含み、対応するバッファ１０２２－６、１０２２－４は、高インピーダンス出力状態にプログラムされる。マルチプレクサ１０１０－４は、上にあるチップ（例えば、ファブリックチップ１０６）からの信号を渡すようにプログラムされ、バッファ１０１２－４は、パススルー状態にプログラムされる。スライバ１１２２－１、１１２２－２の間及び後で、クロックツリー１１０２は、チップ内ルーティングを継続する。チップ内ルーティングの後、クロックツリー１１０２は、図９と同様に、リーフレベルでクロックツリー１１０２に接続されるチップ外リーフレベル接続ブリッジ１１３２に達する。
クロックツリー１１０２の分岐点１１０３から、クロックツリー１１０２の各分岐１１０４ａ、１１０４ｂ、１１０４ｃは、ファブリックチップ１０４内のスライバ１１２２－１におけるチップ外ルーティングへの対応するファブリックチップ１０４内のチップ内ルーティングを有する。各分岐１１０４ａ、１１０４ｂ、１１０４ｃは、スライバ１１２２－１内のチップ外ルーティングによってファブリックチップ１０６にルーティングされ、次いで、ファブリックチップ１０６内のスライバ１１２２－２におけるチップ外ルーティングへのファブリックチップ１０６内の対応するチップ内ルーティングを有する。次いで、各分岐１１０４ａ、１１０４ｂ、１１０４ｃは、スライバ１１２２－２内のチップ外ルーティングによってファブリックチップ１０４にルーティングされ、その後、チップ外リーフレベル接続ブリッジ１１３２を含むリーフレベルへのファブリックチップ１０４内の対応するチップ内ルーティングを有する。したがって、このルーティングは、１つの論理チップ内に含まれる。チップ外ルーティングは、チップ外ルーティングが分岐１１０４ａ、１１０４ｂ、１１０４ｃのそれぞれについて厳密に同一のチップ内位置ではないように、異なる物理構造を使用することによるものであり得るが、分岐１１０４ａ、１１０４ｂ、１１０４ｃについてのチップ外ルーティングの対応する例のそれぞれは、チップ外ルーティングのチップ内位置が概ね同一であるように、同一スライバ（例えば、スライバ１１２２－１又はスライバ１１２２－２）内で生じる。更に、１つの論理チップ内にルーティングが含まれない例として、分岐１１０４ａが、スライバ１１２２－１におけるチップ外ルーティングによってファブリックチップ１０８にルーティングされ、その後、ファブリックチップ１０８内のチップ内ルーティングによってスライバ１１２２－２にルーティングされる一方で、分岐１１０４ｂ、１１０４ｃが、上述され、図１１に示されるようにルーティングされる場合、チップ内ルーティングは、１つの論理チップ内に含まれないことになる。
チップ外ルーティングブリッジ１００２のスライバ１１２２を実装することにより、クロックツリーのチップ内ルーティングが、領域を通るチップ内ルーティングを妨げる欠陥を有する領域（領域１１２４など）をバイパスすることが可能になる。いくつかの例では、クロックツリーは、欠陥領域を迂回したチップ内ルーティングであり得、スライバ１１２２は、ある論理チップ内のチップ内ルーティングを維持しつつ、クロックツリーをチップ外にルーティングするための更なる柔軟性を提供する。クロックツリー１１０２は、ファブリックチップ１０４で開始し、終了するチップ内ルーティングを有するように示されており、他の例では、チップ内ルーティングは、別のチップで終了し得、より多くのチップを通るチップ外ルーティングを有し得る。（１つの論理チップ内に含まれつつも、）多数のチップを通るチップ内ルーティングの多くの順列を実装することができる。
図１１に示されるルーティングを実装することはまた、クロックツリー上のクロック信号のアクティブデスキューを使用することを含み得る。（１つの論理チップではあるが、）異なる物理チップ内でのクロックツリーのルーティングは、異なる物理チップ上の異なるウエハ内変動を生じさせるクロック信号を生じさせ得、クロックツリー上のクロック信号に異なるスキューを生じさせ得る。アクティブデスキューは、異なる物理チップ内でのルーティングからのこのスキューに対応することができる。分散位相検出器及び遅延線は、異なるクロック領域間の遅延を調整及び／又は等化することができ、したがって、クロックスキューのプロセス変動成分をリーフレベルまで無効にする。
本明細書に記載のアーキテクチャは更に、チップスタックの任意のチップにおけるチップ内及びチップ外でのクロックソース（例えば、クロックソース回路１１１２）からのクロックツリーのルーティングを可能にする。クロックツリーがＡＳＩＣ実装形態でハードワイヤードであるか、プログラマブル実装形態でプログラムされているかにかかわらず、例えば、ベースチップ１０２上で発信されたクロック信号は、任意のファブリックチップ１０４～１０８に達することができ、チップ１０２～１０８のいずれかでルーティングされることができ、依然としてチップ１０２～１０８のいずれかで全く同一の負荷に到達することができる。ファブリックチップ１０４～１０８上のそれぞれのクロックネットワークは、これらのクロックネットワークがリーフレベルで全て一緒にプログラム可能に短絡されるので、ルーティングに交換可能に使用され得る。
図１２は、いくつかの例による、図１のマルチチップデバイスを形成する方法１２００のフローチャートである。図１２の方法１２００の処理が概ね記載されており、当業者は、実行され得る、より具体的な処理を容易に理解するであろう。より具体的な処理は、チップに個片化されるＩＣを基板上で形成するための任意の半導体処理に従い得る。本明細書での説明を容易にするために、１つ以上のベースチップ１０２が形成されるウエハをベースウエハと呼び、１つ以上のファブリックチップ１０４、１０６、１０８が形成されるウエハをファブリックウエハと呼ぶ。いずれのウエハも、任意の形状及び／又はサイズであり得る。
ブロック１２０２において、それぞれのウエハ上のチップに対する表面処理が実行される。例えば、各半導体基板１１２、１１４、１１６、１１８（例えば、ウエハ）の表面処理は、半導体基板１１２、１１４、１１６、１１８の表面内及び／又は上にデバイス（例えば、トランジスタ１４２、１４４、１４６、１４８）を形成することと、半導体基板１１２、１１４、１１６、１１８の表面に、メタライゼーション及び表面ボンドパッド１５２、１５４、１５６、１５８を備える表面誘電体層１２２、１２４、１２６、１２８を形成することと、を含み得る。ベースウエハには、複数のベースチップ１０２が形成され得る。複数のファブリックチップ１０４、１０６、又は１０８は、複数のファブリックウエハのそれぞれに形成され得る。
ブロック１２０４において、ベースウエハは、第１のファブリックウエハに接合される（図１に示すような表面同士の接合など）。この接合の結果として、図１に示すように、ベースチップ１０２の表面は、ファブリックチップ１０４の表面に接合される。この接合は、ベースウエハ上の表面ボンドパッド１５２を第１のファブリックウエハ上の表面ボンドパッド１５４に接合し、ベースウエハ上の表面誘電体層１２２の外面を第１のファブリックウエハ上の表面誘電体層１２４の外面に接合するなど、ハイブリッド接合であり得る。
ブロック１２０６において、第１のファブリックウエハの半導体基板は、第１のファブリックウエハの裏面から薄型化される。図１に示すように、ファブリックチップ１０４の半導体基板１１４は、裏面から薄型化される。薄型化は、化学機械研磨（chemical mechanical polish、ＣＭＰ）又は他の適切なプロセスによって行うことができる。ブロック１２０８において、第１のファブリックウエハ上のファブリックチップの裏面処理が実行される。図１に示すように、裏面処理は、第１のファブリックウエハの半導体基板１１４を貫通して裏面ＴＳＶ１６４を形成することと、第１のファブリックウエハ上の表面誘電体層１２４内のメタライゼーションに接続することと、を含み得る。裏面処理は、半導体基板１１４の裏面にメタライゼーション及び裏面ボンドパッド１７４を備える裏面誘電体層１３４を形成することを更に含み得る。裏面誘電体層１３４内のメタライゼーションは、裏面ＴＳＶ１６４を介して表面誘電体層１２４内のメタライゼーションに電気的に接続され得る。
ブロック１２１０において、第１のファブリックウエハは、図１に示すように裏面と表面との接合など、第２のファブリックウエハに接合される。接合の結果として、図１に示すように、ファブリックチップ１０４の裏面がファブリックチップ１０６の表面に接合される。この接合は、第１のファブリックウエハ上の裏面ボンドパッド１７４を第２のファブリックウエハ上の表面ボンドパッド１５６に接合し、第１のファブリックウエハ上の裏面誘電体層１３４の外面を第２のファブリックウエハ上の表面誘電体層１２６の外面に接合するなど、ハイブリッド接合であり得る。
ブロック１２１２において、第２のファブリックウエハの半導体基板は、ブロック１２０６に関して記載したように、第２のファブリックウエハの裏面から薄型化される。図１に示すように、ファブリックチップ１０６の半導体基板１１６は、裏面から薄型化される。
ブロック１２１４において、ブロック１２０８に関して記載したように、第２のファブリックウエハ上のファブリックチップの裏面処理が実行される。図１に示すように、裏面処理は、第２のファブリックウエハの半導体基板１１６を貫通して裏面ＴＳＶ１６６を形成することと、第２のファブリックウエハ上の表面誘電体層１２６内のメタライゼーションに接続することと、を含み得る。裏面処理は、半導体基板１１６の裏面にメタライゼーション及び裏面ボンドパッド１７６を備える裏面誘電体層１３６を形成することを更に含み得る。裏面誘電体層１３６内のメタライゼーションは、裏面ＴＳＶ１６６を介して表面誘電体層１２６内のメタライゼーションに電気的に接続され得る。
ブロック１２１６において、第２のファブリックウエハは、図１に示すように裏面と表面との接合など、第３のファブリックウエハに接合される。接合の結果として、図１に示すように、ファブリックチップ１０６の裏面がファブリックチップ１０８の表面に接合される。この接合は、第２のファブリックウエハ上の裏面ボンドパッド１７６を第３のファブリックウエハ上の表面ボンドパッド１５８に接合し、第２のファブリックウエハ上の裏面誘電体層１３６の外面を第３のファブリックウエハ上の表面誘電体層１２８の外面に接合するなど、ハイブリッド接合であり得る。
ブロック１２１８において、ベースウエハの半導体基板は、ブロック１２０６に関して記載したように、ベースウエハの裏面から薄型化される。図１に示すように、ベースチップ１０２の半導体基板１１２は、裏面から薄型化される。
ブロック１２２０において、ブロック１２０８に関して記載したように、ベースウエハ上のベースチップの裏面処理が実行される。図１に示すように、裏面処理は、ベースウエハの半導体基板１１２を貫通して裏面ＴＳＶ１６２を形成することと、ベースウエハ上の表面誘電体層１２２内のメタライゼーションに接続することと、を含み得る。裏面処理は、半導体基板１１２の裏面にメタライゼーション及び外部コネクタ裏面ボンドパッド１７２を備える裏面誘電体層１３２を形成することを更に含み得る。裏面誘電体層１３２内のメタライゼーションは、裏面ＴＳＶ１６２を介して表面誘電体層１２２内のメタライゼーションに電気的に接続され得る。ベースチップ１０２の裏面処理は、パッシベーション層１８０及び外部コネクタ１８２を形成することを更に含み得る。ブロック１２２２において、接合されたウエハが（例えば、ソーイングにより）個片化されて、形成された個別のマルチチップデバイスを分離する。マルチチップデバイスのそれぞれは、図１に示されるとおりであり得る。
方法１２００のブロックの様々な動作は、繰り返され、及び／又は省略されて、様々なマルチチップデバイスを形成し得る。方法１２００は、いくつかのマルチチップデバイスが形成され得る方法の例として提供されている。他の例では、いくつかの動作が並行して実行され得る。例えば、複数の異なるウエハスタックが、（例えば、それぞれのウエハを接合し、処理することによって）並行して形成された後、複数の異なるウエハスタックが互いに接合され、更に処理されてマルチチップデバイスを形成し得る。当業者であれば、上記の方法１２００の説明に基づいて、他のマルチチップデバイスの形成方法を容易に理解するであろう。
図１３は、いくつかの例による、マルチチップデバイスを動作させる方法１３００のフローチャートである。マルチチップデバイスは、例えば、前述の図のいずれかに示されるようなものであり得る。ブロック１３０２において、任意選択的に、チップスタックは、チップスタックのプログラマブルクロックルーティングネットワーク内でクロックツリーをインスタンス化するようにプログラムされる。前述の例では、プログラマブルクロックルーティングネットワークは、構成の相互接続を使用することなどによって、ＰＬ ＩＣをプログラムしてプログラムされ得る。プログラムすることは、バッファ６１４、６２２、６２４、６２６、６２８、７１４、７１６、７２０、７２４、１０１２、１０２２、双方向バッファ７１０、マルチプレクサ１０１０、１０２０、及び／又はプログラマブルクロックルーティングネットワークの任意の他のプログラマブル素子をプログラムするように構成メモリをプログラムすることを含み得る。例えば、チップスタックが１つ以上のハードワイヤード及び／又は非プログラマブルクロックツリーを含む場合、ブロック１３０２を省略することができる。
ブロック１３０４において、クロック信号は、チップスタック内のクロックツリーに沿って伝搬される。例えば、クロック信号は、クロックソース回路９１２、９１４、１１１２などクロックソース回路内で生成され、クロックツリー９０２、９０４、１１０２を介してリーフレベルに伝搬され得る。クロックツリー９０２、９０４、１１０２は、チップスタックの１つの論理チップ内に含まれるチップ内ルーティングを有する。クロックツリー９０２、９０４、１１０２は、上述したように、チップ外リーフレベル接続ブリッジ９２２、９２４、１１３２に電気的に接続されている。
上記は特定の例を対象とするが、他の例及び更なる例が、その基本的な範囲から逸脱することなく考案され得、その範囲は、以下の「特許請求の範囲」によって決定される。

Claims (15)

  1. マルチチップデバイスであって、
    チップを備えるチップスタックであって、前記チップスタックはクロックツリーを備え、前記クロックツリーのチップ内ルーティングは、前記チップスタックの１つの論理チップ内に含まれ、前記チップスタックは、それぞれのチップ内に配設されたリーフノードを備え、前記リーフノードの各リーフノードは、それぞれのリーフレベル接続ブリッジを介して前記クロックツリーに電気的に接続されており、前記それぞれのリーフレベル接続ブリッジは、複数の前記チップを通ってチップ外方向に延在する、チップスタックを備える、マルチチップデバイス。
  2. 前記１つの論理チップは、前記チップのうちの１つの物理チップである、請求項１に記載のマルチチップデバイス。
  3. 前記１つの論理チップは、前記チップのうちの２つ以上のそれぞれの部分を含む、請求項１に記載のマルチチップデバイス。
  4. 前記クロックツリーは、前記チップのうちの第１のチップの第１のチップ内ルーティングセグメントと前記チップのうちの第２のチップの第２のチップ内ルーティングセグメントとの間に電気的に接続された、チップ外ルーティングブリッジを通るチップ外方向のルーティングを含み、前記第２のチップは前記第１のチップと異なる、請求項１に記載のマルチチップデバイス。
  5. 前記クロックツリーは、前記１つの論理チップ内に含まれる複数のチップ内ルーティング分岐を含む、請求項１に記載のマルチチップデバイス。
  6. 前記チップのうちの第１のチップは、前記チップのうちの第２のチップへのチップ外ルーティングに電気的に接続されたクロックソース回路を含み、前記第２のチップは、前記チップ外ルーティングに電気的に接続されている、前記チップ内ルーティングのチップ内ルーティングセグメントを有し、前記クロックソース回路は、前記チップ外ルーティングを介して前記クロックツリーにクロック信号を出力するように構成されている、請求項１に記載のマルチチップデバイス。
  7. マルチチップデバイスであって
    チップを備えるチップスタックであって、前記チップスタックは、プログラマブルクロックルーティングネットワークを備え、プログラマブルリーフレベル接続ブリッジは、前記チップスタック内に配設され、前記プログラマブルクロックルーティングネットワークに電気的に接続されており、前記プログラマブルリーフレベル接続ブリッジは、複数の前記チップを通ってチップ外方向に延在し、前記複数のチップの各チップ内のそれぞれのリーフノードに電気的に接続されている、チップスタックを備える、マルチチップデバイス。
  8. 前記チップスタックは、前記チップスタックの複数の前記チップのうちの任意のチップ内でのチップ内ルーティングで、前記プログラマブルクロックルーティングネットワーク内にクロックツリーを実装するように構成可能であり、前記クロックツリーの前記チップ内ルーティングは、前記チップスタックの１つの論理チップ内に含まれ、前記チップスタックは更に、前記プログラマブルリーフレベル接続ブリッジを介して、前記チップスタックの異なるチップ上のリーフノードを前記クロックツリーに電気的に接続するように構成可能である、請求項７に記載のマルチチップデバイス。
  9. 前記チップスタックは、クロックソース回路に電気的に接続された金属スタックを含み、前記金属スタックは、チップ外方向に延在し、前記プログラマブルクロックルーティングネットワークの少なくとも一部が配設される前記チップスタックの各チップは、前記金属スタックにプログラム可能に電気的に接続されている前記プログラマブルクロックルーティングネットワークのチップ内ルーティングセグメントを備える、請求項７に記載のマルチチップデバイス。
  10. 前記プログラマブルリーフレベル接続ブリッジの各プログラマブルリーフレベル接続ブリッジは、
    前記複数のチップを通って前記チップ外方向に延在するリーフレベル接続ノードと、
    前記複数のチップのチップごとに、
    チップ内ルーティングセグメントに電気的に接続された入力ノードを有し、前記リーフレベル接続ノードに電気的に接続された出力ノードを有する第１の選択送信回路であって、前記チップ内ルーティングセグメントは、前記それぞれのチップ内に配設され、前記プログラマブルクロックルーティングネットワークの一部を形成する、第１の選択送信回路と、
    前記リーフレベル接続ノードに電気的に接続された入力ノードを有し、リーフレベル線路に電気的に接続された出力ノードを有する第２の選択送信回路であって、前記リーフレベル線路は、前記それぞれのチップ内に配設されたリーフノードに電気的に接続されている、第２の選択送信回路と、を含む、請求項７に記載のマルチチップデバイス。
  11. 前記プログラマブルクロックルーティングネットワークは、前記チップスタックのチップ間に電気的に接続されたプログラマブルルーティングブリッジを含む、請求項７に記載のマルチチップデバイス。
  12. 前記プログラマブルルーティングブリッジの各プログラマブルルーティングブリッジは、前記チップのうちのそれぞれのチップ内に配設された、第１のマルチプレクサと、第１の選択送信回路と、第２のマルチプレクサと、第２の選択送信回路と、を含み
    前記プログラマブルクロックルーティングネットワークの第１のチップ内ルーティングセグメントは、前記それぞれのチップ内に配設され、前記第１のチップ内ルーティングセグメントは、前記第１のマルチプレクサの第１の入力ノード及び前記第２の選択送信回路の出力ノードに電気的に接続されており、
    前記プログラマブルクロックルーティングネットワークの第２のチップ内ルーティングセグメントは、前記それぞれのチップ内に配設され、前記第２のチップ内ルーティングセグメントは、前記第２のマルチプレクサの第１の入力ノード及び前記第１の選択送信回路の出力ノードに電気的に接続されており、
    前記プログラマブルクロックルーティングネットワークの第３のチップ内ルーティングセグメントは、前記それぞれのチップの上又は下にある別のチップ内に配設され、前記第３のチップ内ルーティングセグメントは、前記第１のマルチプレクサの第２の入力ノードに電気的に接続されており、
    前記プログラマブルクロックルーティングネットワークの第４のチップ内ルーティングセグメントは、他のチップ内に配設され、前記第４のチップ内ルーティングセグメントは、前記第２のマルチプレクサの第２の入力ノードに電気的に接続されており、
    前記第１のマルチプレクサの出力ノードは、前記第１の選択送信回路の入力ノードに電気的に接続されており、
    前記第２のマルチプレクサの出力ノードは、前記第２の選択送信回路の入力ノードに電気的に接続されている、請求項１１に記載のマルチチップデバイス。
  13. マルチチップデバイスを動作させる方法であって、前記方法は、
    チップスタック内のクロックツリーに沿ってクロック信号を伝搬することを含み、前記チップスタックはチップを備え、前記クロックツリーのチップ内ルーティングは前記チップスタックの１つの論理チップ内に含まれ、前記チップスタックは、それぞれのチップ内に配設されたリーフノードを備え、前記リーフノードの各リーフノードは、それぞれのリーフレベル接続ブリッジを介して前記クロックツリーに電気的に接続されており、前記それぞれのリーフレベル接続ブリッジは、複数の前記チップを通ってチップ外方向に延在する、方法。
  14. 前記クロックツリーは、前記チップのうちの第１のチップの第１のチップ内ルーティングセグメントと前記チップのうちの第２のチップの第２のチップ内ルーティングセグメントとの間に電気的に接続された、ルーティングブリッジを通るチップ外方向のルーティングを含み、前記第２のチップは前記第１のチップと異なる、請求項１３に記載の方法。
  15. 前記チップスタックのプログラマブルクロックルーティングネットワーク内で前記クロックツリーをインスタンス化するように前記チップスタックをプログラムすることを更に含み、
    前記クロックツリーをインスタンス化するように前記チップスタックをプログラムすることは、
    （ａ）金属スタックと前記プログラマブルクロックルーティングネットワークのチップ内ルーティングセグメントとの間のプログラマブル相互接続をプログラムすることであって、前記金属スタックは、前記チップスタック内でチップ外方向に延在する、こと、
    （ｂ）前記チップスタックの隣接するチップ間に電気的に接続されたプログラマブルルーティングブリッジをプログラムすることであって、前記プログラマブルクロックルーティングネットワークは、前記プログラマブルルーティングブリッジを含む、こと、又は
    （ｃ）前記リーフレベル接続ブリッジをプログラムすることであって、前記プログラマブルクロックルーティングネットワークは、前記リーフレベル接続ブリッジに電気的に接続されている、こと、のうちの少なくとも１つを含む、請求項１３に記載の方法。
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