CN102856306B - 半导体器件系统级封装结构及封装模组 - Google Patents

半导体器件系统级封装结构及封装模组 Download PDF

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Abstract

本发明揭示了一种半导体器件系统级封装结构及模组，其中，所述封装结构包括：第一芯片，所述第一芯片包括设有再分布第一焊垫和第一控制电路的第一面，和与所述第一控制电路的第一面相背的第二面，所述第一控制电路电性连接所述再分布第一焊垫；第二芯片，所述第二芯片包括设有第二焊垫和第二控制电路的第一面，和与所述第二控制电路的第一面相背的第二面，所述第二控制电路电性连接所述第二焊垫；所述再分布第一焊垫和所述第二焊垫贴合并电性连接。与现有技术相比，本发明通过芯片间相对的电连接，使得多个芯片的系统级封装尺寸大大缩小、生产效率提高、工艺简单。

Description

半导体器件系统级封装结构及封装模组
技术领域
本发明属于半导体制造领域技术，尤其涉及一种半导体器件系统级封装结构及封装模组。
背景技术
系统级封装，是指将多个具有不同功能的有源组件与无源组件，以及诸如微机电系统(MEMS)、光学(Optics)元件等其它元件组合在同一封装体，使其成为可提供多种功能的单颗标准封装组件，形成一个系统或子系统。其可以灵活而及时地对个别芯片或器件进行升级换代，因此可以缩短IC设计周期，降低设计费用，减少芯片测试时间。另外，系统级封装产品设计弹性大、开发时间快速，开发成本低，整合密度高，尺寸小，并使用更少的系统电路板空间，让产品设计拥有更多的发挥空间。
现有地系统级封装采用金属引线工艺，将芯片与芯片间的焊盘用金属线进行引线键合，起到电性连接的作用。然而，这样的封装方式会导致最后的产品尺寸较大，且生产效率较低。
发明内容
本发明的目的在于提供一种解决上述技术问题的半导体器件系统级封装结构及封装模组。
其中，该半导体器件系统级封装结构，包括：
第一芯片，所述第一芯片包括设有再分布第一焊垫和第一控制电路的第一面，和与所述第一控制电路的第一面相背的第二面，所述第一控制电路电性连接所述再分布第一焊垫；
第二芯片，所述第二芯片包括设有第二焊垫和第二控制电路的第一面，和与所述第一面相背的第二面，所述控制电路电性连接所述第二焊垫；
所述再分布第一焊垫和所述第二焊垫贴合并电性连接，所述再分布第一焊垫与所述第二控制电路的第二焊垫间设有各向异性导电胶。
作为本发明的进一步改进，所述半导体器件系统级封装结构还包括设置于所述第一芯片的第一面上的焊球，所述焊球电性连接所述第一芯片的第一控制电路，所述焊球直径大于所述第二芯片的厚度。
作为本发明的进一步改进，所述半导体器件系统级封装结构还包括设置于所述第一芯片的第一面上的焊球，所述焊球电性连接所述第一芯片的第一控制电路，所述焊球直径小于所述第二芯片的厚度。
相应地，该半导体器件系统级封装模组，包括：
半导体器件系统级封装结构和与所述半导体器件系统级封装结构电性连接的外接电路板；所述半导体器件系统级封装结构包括：
第一芯片，所述第一芯片包括设有再分布第一焊垫和第一控制电路的第一面，和与所述第一控制电路的第一面相背的第二面，所述第一控制电路电性连接所述再分布第一焊垫，所述第一芯片的第一面上设有焊球，所述焊球电性连接所述第一芯片的第一控制电路和所述外接电路板；
第二芯片，所述第二芯片包括设有第二焊垫和第二控制电路的第一面，和与所述第二控制电路的第一面相背的第二面，所述第二控制电路电性连接所述第二焊垫；
所述再分布第一焊垫和所述第二焊垫电性连接，所述再分布第一焊垫与所述第二焊垫间设有各向异性导电胶。
作为本发明的进一步改进，所述焊球直径大于所述第二芯片的厚度。
作为本发明的进一步改进，所述焊球直径小于所述第二芯片的厚度。
作为本发明的进一步改进，所述外接电路板设有配合所述第二芯片的中空部，所述第二芯片至少部分容纳于所述中空部内。
与现有技术相比，本发明通过芯片间相对的电连接，使得多个芯片的系统级封装尺寸大大缩小、生产效率提高、工艺简单。
附图说明
图1是本发明一实施方式中第一芯片的俯视结构示意图；
图2是本发明一实施方式中第二芯片连接第一芯片的俯视结构示意图；
图3是本发明一实施方式中半导体器件系统级封装结构的侧视结构示意图；
图4是本发明一实施方式中半导体器件系统级封装结构与PCB板连接的侧视结构示意图；
图5是本发明另一实施方式中半导体器件系统级封装结构的侧视结构示意图；
图6是另一实施方式中半导体器件系统级封装结构与PCB板连接的俯视结构示意图；
图7是图6V-V’剖视线方向的立体结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
参图1所示，在本发明一实施方式中，所述半导体器件系统级封装结构包括第一芯片10，该第一芯片10包括设置有第一控制电路（图中未示出）的第一面，和与所述第一控制电路的第一面相背的第二面，其中，在该第一控制电路的第一面上，还设有至少一个再分布电路101，该再分布电路101电性连接所述第一控制电路，并将该第一控制电路与设置在该第一控制电路的第一面上的至少一个再分布第一焊垫103电性连接，优选地，在实施方式中，该第一控制电路的第一面上设置有四个再分布第一焊垫103，该再分布第一焊垫103可作为该第一控制电路的输入端与第二芯片电性连接。另外，通过该再分布电路101，该第一控制电路还电性连接设置在第一控制电路的第一面上的至少一个焊垫105，以通过焊垫105与外接电路板电性连接。
如图2所示，所述半导体器件系统级封装结构还包括第二芯片20，该第二芯片20与第一芯片10可实现不同的功能，并可与第一芯片10电性连接组成一个系统或者子系统。该第二芯片20的结构与第一芯片类似，其包括设有第二控制电路（图中未示出）的第一面，和与所述第二控制电路的第一面相背的第二面，其中，在该第二控制电路的第一面上，还设有至少一个再分布电路，该再分布电路电性连接所述第二控制电路，并将该第二控制电路与设置在该第二控制电路的一面上的至少一个与再分布第一焊垫位置相互匹配的第二焊垫203电性连接，优选地，在实施方式中，该第二控制电路的第一面上设置有四个第二焊垫203，该第二焊垫203与所述再分布第一焊垫一一对应，并可作为该第二控制电路的输出端与第一芯片10电性连接。
在本发明的一实施方式中，在所述半导体器件系统级封装结构中，该第二芯片20的第一面朝向第一芯片10的第一面设置，并通过该第二芯片20上设置的第二焊垫203与第一芯片10上设置的再分布第一焊垫103贴合，形成电性连接，以直接的将第二芯片20电性连接第一芯片10。通过此结构，可无需采用金属引线工艺，将芯片与芯片间的焊垫直接键合，起到电性连接的作用。从而，使多个芯片的系统级封装尺寸大大缩小、提高了生产效率、简化了工艺流程。
优选地，在本发明的一实施方式中，该再分布第一焊垫103可通过各向异性导电胶205与所述第二焊垫203形成电性连接，即是在所述再分布第一焊垫103和所述第二焊垫203之间设置有各向异性导电胶205，且第一芯片与第二芯片间紧密贴合，不需要再在两芯片之间填料（underfilling）。具体为，将各向异性导电胶205置于第一芯片10的第一面，覆盖再分布第一焊垫103；再将第二芯片20的第二焊垫203对应再分布第一焊垫103键合；通过各向异性导电胶205的特性，受到键合压力的区域实现电性导通，即使得再分布第一焊垫103和第二焊垫203电性导通，显著的简化了工艺流程，提高了生产效率。
当然，在本发明的其他实施方式中，还可在再分布第一焊垫103上形成微凸块（Micro bump），或金凸块（如gold bump，或Au stad bump）的方式，与第二焊垫203电性连接。
如图3所示，在本发明的一实施方式中，所述半导体器件系统级封装结构还包括设置于所述第一芯片10的第一面上的焊球107，所述焊球107可电性连接第一芯片10上是焊垫105（参图1所示），也可电性连接第一芯片10上的再分布第二焊垫（图中未示出），并通过该焊垫105或再分布第二焊垫电性连接所述第一芯片10的第一控制电路。且该焊球107直径大于第二芯片20的厚度。即是设置在第一芯片10上时，该焊球107在垂直方向上高出所述第二芯片20。
如图4所示，为采用上述实施方式的半导体器件系统级封装结构的封装模组，该封装模组包括该封装结构和与该封装结构电性连接的外接电路板30，如PCB电路板，其中，该封装结构通过上述焊球107与所述外接电路板30电性连接。
如图5所示，在本发明的另一实施方式中，所述第一芯片10与第二芯片20的连接结构与上述实施方式相同，在此不再赘述。该实施方式与上述实施方式的不同点为：所述半导体器件系统级封装结构还包括设置于所述第一芯片10的第一面上的焊球107，所述焊球107可电性连接第一芯片10上的焊垫105（参图1所示），并通过该焊垫105电性连接所述第一芯片10的第一控制电路。且该焊球107直径小于第二芯片20的厚度。即是设置在第一芯片10上时，该焊球107在垂直方向上低于所述第二芯片20。
如图6、图7所示，为采用另一实施方式的半导体器件系统级封装结构的封装模组，该封装模组包括该封装结构和与该封装结构电性连接的外接电路板30，如PCB电路板，其中，该封装结构通过上述焊球107与所述外接电路板30电性连接。因为在该实施方式中，焊球107直径小于第二芯片20的厚度，故一般的外接电路板无法直接与该焊球107电性连接。在本实施方式中，所述外接电路板30设有配合所述第二芯片20的中空部301，使得所述第二芯片20至少部分容纳于所述中空部301内。优选地，所述第二芯片20和所述中空部的301内壁之间还设有空隙。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (7)

1.一种半导体器件系统级封装结构，包括：
第一芯片，所述第一芯片包括设有再分布第一焊垫和第一控制电路的第一面，和与所述第一控制电路的第一面相背的第二面，所述第一控制电路电性连接所述再分布第一焊垫；
第二芯片，所述第二芯片包括设有第二焊垫和第二控制电路的第一面，和与所述第二控制电路的第一面相背的第二面，所述第二控制电路电性连接所述第二焊垫；
其特征在于，所述再分布第一焊垫和所述第二焊垫贴合并电性连接，所述再分布第一焊垫与所述第二焊垫间设有各向异性导电胶。
2.根据权利要求1所述的半导体器件系统级封装结构，其特征在于，所述半导体器件系统级封装结构还包括设置于所述第一芯片的第一面上的焊球，所述焊球电性连接所述第一芯片的第一控制电路，所述焊球直径大于所述第二芯片的厚度。
3.根据权利要求1所述的半导体器件系统级封装结构，其特征在于，所述半导体器件系统级封装结构还包括设置于所述第一芯片的第一面上的焊球，所述焊球电性连接所述第一芯片的第一控制电路，所述焊球直径小于所述第二芯片的厚度。
4.一种半导体器件系统级封装模组，包括：
半导体器件系统级封装结构和与所述半导体器件系统级封装结构电性连接的外接电路板；其特征在于，所述半导体器件系统级封装结构包括：
第一芯片，所述第一芯片包括设有再分布第一焊垫和第一控制电路的第一面，和与所述第一控制电路的第一面相背的第二面，所述第一控制电路电性连接所述再分布第一焊垫，所述第一芯片的第一面上设有焊球，所述焊球电性连接所述第一芯片的第一控制电路和所述外接电路板；
第二芯片，所述第二芯片包括设有第二焊垫和第二控制电路的第一面，和与所述第二控制电路的第一面相背的第二面，所述第二控制电路电性连接所述第二焊垫；
所述再分布第一焊垫和所述第二焊垫电性连接，所述再分布第一焊垫与所述第二焊垫间设有各向异性导电胶。
5.根据权利要求4所述的半导体器件系统级封装模组，其特征在于，所述焊球直径大于所述第二芯片的厚度。
6.根据权利要求4所述的半导体器件系统级封装模组，其特征在于，所述焊球直径小于所述第二芯片的厚度。
7.根据权利要求6所述的半导体器件系统级封装模组，其特征在于，所述外接电路板设有配合所述第二芯片的中空部，所述第二芯片至少部分容纳于所述中空部内。
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