KR101759544B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치(1)는 센터 패드 영역(14)을 제외하고, 메모리 칩(10)의 회로면(11)에 대향한 위치에 설치된 박막 커패시터(30)를 구비한다. 박막 커패시터(30)는 제1면 전극(31), 상유전체 또는 강유전체의 박막 유전체층(33) 및 제2면 전극(32)을 포함한다. 제1면 전극은 메모리 칩으로의 일방의 극성의 전원 전압이 공급되는 제1 전원 입력부(31Gin)와, 일방의 극성의 전원 전압을 센터 패드(13)에 출력하기 위해서 센터 패드 영역의 근방에 설치된 제1 전원 출력부(31Gout)를 포함한다. 제2면 전극은 박막 유전체층 상에 형성되고, 메모리 칩으로의 타방의 극성의 전원 전압이 공급되는 제2 전원 입력부(32Vin)와, 타방의 극성의 전원 전압을 센터 패드에 인가하기 위해서 센터 패드 영역의 근방에 설치된 제2 전원 출력부(32Vout)를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 상세하게는 박막 바이패스 캐패시터를 구비한 반도체 기억 장치에 관한 것이다.
종래 막 바이패스 커패시터를 구비한 반도체 기억 장치로서 예를 들면 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는 메모리 칩이 센터 패드를 가지고, 센터 패드와 기판의 실장면의 반대측의 면에 형성된 기판 배선을 실장 기판 상에 형성된 개구부를 통과시켜 와이어 본딩 방식으로 접속되어 있다. 이 메모리 칩의 접속 구성에 있어서, 메모리 칩의 인접 영역에 박막 디커플링 커패시터(박막 바이패스 커패시터)가 형성되어 있다. 이와 같이 특허문헌 1에서는 메모리 칩의 인접 영역에 박막 바이패스 커패시터를 형성함으로써 전극 구조상의 기생 인덕턴스를 최소화하고자 하는 기술이 개시되어 있다.
일본 특개 2009-55040호 공보
그러나 최근 반도체 기억 장치의 클록 주파수가 400MHz 이상으로 높고, 또 데이터 비트 폭의 증가에 따라, 반도체 기억 장치에 있어서 전원 전압의 안정성과, 다(多)비트 I/O의 인터페이스시에 있어서의 노이즈 저감에 대한 요구가 엄격한 것으로 되어 있다.
또 센터 패드를 가지는 메모리 칩에 있어서 센터 패드와 외부 회로를 접속하는 구성으로서, 탑재 기판의 개구부를 통하여 와이어 본딩으로 접속한다. 그리고 비정질계 금속 산화막의 박막층을 패키지를 구성하는 유기 기판의 한 면에 형성한 개구부 주변의 바이패스·커패시터(즉 전극간의 기생 용량 정도)에서는 유기 기판에 형성 가능한 용량 밀도가 매우 낮고, 메모리가 고속으로 기입, 판독을 다비트로 행했을 때 필요로 하는 전하를 지근 거리에서 충분히 공급할 수 없다는 문제를 가지고 있었다.
그래서 본 명세서에서는 센터 패드를 가지는 메모리 칩을 구비한 반도체 기억 장치에 있어서, 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩의 탑재 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공한다.
본 명세서에 의해 개시되는 반도체 기억 장치는 복수의 센터 패드가 형성된 센터 패드 영역을 포함하는 회로면과, 상기 회로면과 반대측의 면인 이면을 가지는 메모리 칩을 구비한 반도체 기억 장치로서, 상기 센터 패드 영역을 제외하고, 상기 회로면에 대향한 위치에 설치된 박막 커패시터와, 상기 박막 커패시터에 대하여, 상기 메모리 칩과 반대측에 형성된 제1 절연층으로서, 그 위에 전송로가 형성된 제1 절연층을 구비하고, 상기 박막 커패시터는 상기 메모리 칩으로의 일방의 극성의 전원 전압이 공급되는 제1 전원 입력부와, 공급된 상기 일방의 극성의 전원 전압을 상기 센터 패드에 출력하기 위해서 상기 센터 패드 영역의 근방에 설치된 제1 전원 출력부를 포함하는 제1면 전극과, 상기 제1 전원 입력부 및 제1 전원 출력부를 제외하는 상기 제1면 전극 상에 형성된 상유전체 또는 강유전체의 박막 유전체층과, 상기 박막 유전체층 상에 형성된 제2면 전극으로서, 상기 메모리 칩으로의 타방의 극성의 전원 전압이 공급되는 제2 전원 입력부와, 공급된 상기 타방의 극성의 전원 전압을 상기 센터 패드에 인가하기 위해서 상기 센터 패드 영역의 근방에 설치된 제2 전원 출력부를 포함하는 제2면 전극을 포함하고, 상기 전송로는 상기 메모리 칩으로의 신호가 공급되는 신호 입력부와, 공급된 상기 신호를 상기 센터 패드에 공급하기 위해서 상기 센터 패드 영역의 근방에 설치된 신호 출력부를 포함한다.
본 구성에 의하면 박막 커패시터는 센터 패드 영역을 제외하고, 메모리 칩의 회로면에 대향한 위치에 설치된다. 또 박막 커패시터의 제1면 전극 및 제2면 전극에는 전원 전압을 센터 패드에 인가하기 위한 전원 출력부가 설치되고, 또 전송로에는 어드레스 신호 등의 신호를 센터 패드에 인가하기 위한 신호 출력부가 설치되어 있다.
그 때문에 센터 패드를 가지는 메모리 칩을 구비한 반도체 기억 장치에 있어서, 센터 패드에 지근 거리에서 상유전체 또는 고유전체를 사용한 용량 밀도가 높은 절연층을 형성하여 전원계에 수GHz 이상의 고주파 영역에서 충분한 전하를 부여할 수 있는 환경을 제공하고, 고주파에 있어서의 전원 임피던스를 낮추고, 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩이 탑재되는 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있다.
상기 반도체 기억 장치에 있어서, 상기 메모리 칩이 페이스 업으로 탑재되는 기판과, 상기 메모리 칩의 상기 회로면 상에 형성된 제2 절연층을 구비하고, 상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고, 상기 제1 절연층은 상기 제2 전원 입력부 및 제2 전원 출력부를 제외하는 상기 제2면 전극 상에 형성되고, 상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고, 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되고, 상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되도록 해도 된다.
본 구성에 의하면 주지의 와이어 본딩에 의해 박막 커패시터 및 전송로와 기판을 또 박막 커패시터 및 전송로와 메모리 칩의 센터 패드를 접속할 수 있다. 그 때 메모리 칩이 탑재되는 기판에 외부 접속용의 개구부는 필요로 하지 않는다.
또 상기 반도체 기억 장치에 있어서, 상기 메모리 칩의 상기 회로면 상에 형성된 제2 절연층을 구비하고, 상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고, 상기 제1 절연층은 상기 제2 전원 입력부 및 제2 전원 출력부를 제외하는 상기 제2면 전극 상에 형성되고, 상기 제1 전원 입력부 및 상기 제2 전원 입력부에는 제1 접속 범프가 형성되고, 상기 신호 입력부에는 상기 제1 접속 범프보다 높이가 상기 제1 절연층의 두께분만큼 낮은 제2 접속 범프가 형성되고, 상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되도록 해도 된다.
본 구성에 의하면 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩이 탑재되는 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 BGA(Ball Grid Array)를 가지는 CSP(Chip Scale Package)로서 구성할 수 있다.
또 상기 반도체 기억 장치에 있어서, 상기 메모리 칩이 페이스 업으로 재치 되는 금속판과, 상기 금속판이 배치되는 기판과, 상기 메모리 칩의 상기 회로면 상에 형성된 제2 절연층과, 상기 제1 절연층 상에 형성된 보호층을 구비하고, 상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고, 상기 제1 절연층은 상기 제2 전원 입력부 및 제2 전원 출력부를 제외하는 상기 제2면 전극 상에 형성되고, 상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고, 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되고, 상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되고, 상기 기판, 상기 메모리 칩, 상기 제2 절연층, 상기 박막 커패시터, 상기 제1 절연층 및 상기 보호층은 이 순서로 적층된 기억 유닛을 형성하고, 당해 반도체 기억 장치는 적층된 적어도 2단의 상기 기억 유닛을 구비하고, 최상단의 기억 유닛의 보호층 상에 각 금속판과 열적으로 접속되는 방열 부재가 배치되어 있도록 해도 된다.
본 구성에 의하면 메모리 칩을 포함하는 기억 유닛을 복수 단 겹쳐 구성되는 반도체 기억 장치에 있어서, 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩이 탑재되는 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있는 것에 더해, 또한 각 메모리 칩에 의해 발생하는 열을 적합하게 방열할 수 있다. 그것에 의해 반도체 기억 장치의 동작의 신뢰성을 향상시킬 수 있다.
그 때 상기 금속판은 평면시(視)에 있어서 상기 와이어 본딩의 와이어의 부설 방향을 따른 방향에서 상기 메모리 칩의 길이보다 짧은 길이를 가지고, 상기 와이어의 부설 방향과 직교하는 방향에서 상기 메모리 칩의 길이보다 긴 길이를 가지는 직사각형의 형상을 가지고, 최하단의 기판에 배치되는 금속판은 그 길이 방향의 끝부에 배치되고, 최하단보다 상단의 기판에 배치되는 금속판과, 상기 방열 부재에 열적으로 접속되는 열 전달부를 가지도록 해도 된다.
본 구성에 의하면 각 단의 기억 유닛으로부터의 발열을 열 전달부를 통하여 방열 부재에 전달하고, 방열 부재로부터 놓아줄 수 있다.
또한 그 때 상기 기판에는 상기 금속판을 배치하기 위한 개구 또는 박육부가 형성되어 있도록 해도 된다.
본 구성에 의하면 금속판을 기판에 간편하게 배치할 수 있다.
또 상기 반도체 기억 장치에 있어서, 상기 메모리 칩이 페이스 다운의 양태로 탑재되는 기판과, 상기 전송로 상에 형성된 보호층과, 상기 메모리 칩의 상기 회로면 상에 설치된 제2 절연층을 구비하고, 상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고, 상기 제1 절연층은 센터 패드측에 있어서는 제1 전원 출력부 및 제2 전원 출력부를 노출하여 상기 박막 커패시터 상에 형성되어 있고, 센터 패드측과 반대측에 있어서는 상기 신호 입력부가 상기 보호층 상에 있어서 노출하도록 에치 백되어 있고, 상기 제2 절연층은 센터 패드측과 반대측에 있어서는 상기 제1 전원 입력부 및 상기 제2 전원 입력부가 상기 제1 절연층 상에 있어서 노출하도록 에치 백되어 있고, 상기 보호층은 센터 패드측에 있어서는 상기 제2 절연층 상에 상기 신호 출력부를 노출하고, 센터 패드측과 반대측에 있어서는 상기 신호 입력부를 그 위에 노출하도록 형성되어 있고, 상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되고, 상기 메모리 칩의 상기 회로면 상에 형성된 상기 제2 절연층, 상기 박막 커패시터, 상기 제1 절연층, 상기 전송로 및 상기 보호층은 상기 메모리 칩이 최상단이 되고, 상기 보호층이 최하단이 되도록 상하를 반전하여 상기 기판 상에 탑재되어 있고, 상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고,
상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되어 있도록 해도 된다.
본 구성에 의하면 메모리 칩이 페이스 다운의 양태로 기판에 탑재되는 구성의 반도체 기억 장치에 있어서, 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있다. 또 이 구성에서는 메모리 칩의 이면을 노출시킬 수 있기 때문에, 메모리 칩의 이면에 히트 스프레더 등의 방열 부재를 설치할 수 있다.
또 상기 반도체 기억 장치에 있어서, 기판과, 상기 기판 상에 형성된 상기 제1 절연층과, 상기 제1 절연층 상에 형성된 제2 절연층과, 상기 박막 커패시터 상에 형성된 보호막을 구비하고, 상기 메모리 칩은 상기 보호막 상에 페이스 다운으로 탑재되고, 상기 제2 절연층은 상기 전송로의 상기 신호 입력부를 제외하는 상기 제1 절연층 상에 형성되고, 상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고, 상기 제1 전원 출력부는 제2 절연층 상에 형성된 제1 전원 출력 배선을 포함하고, 상기 제2 전원 출력부는 제2 절연층 상에 형성된 제2 전원 출력 배선을 포함하고, 상기 전송로의 신호 출력부는 상기 제2 절연층 내에 형성된 비아 및 상기 비아와 접속되고 제2 절연층 상에 형성된 신호 출력 배선을 포함하고, 상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는, 복수의 접속 패드를 포함하고, 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되고, 상기 제1 전원 출력 배선, 상기 제2 전원 출력 배선 및 상기 신호 출력 배선과, 상기 복수의 센터 패드는 범프에 의해 접속되도록 해도 된다.
본 구성에 의하면 메모리 칩이 페이스 다운의 양태로 기판에 탑재되는 구성의 반도체 기억 장치에 있어서, 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩이 탑재되는 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있다. 이 구성에서는 메모리 칩의 이면을 노출시킬 수 있기 때문에, 메모리 칩의 이면에 히트 스프레더 등의 방열 부재를 설치할 수 있다.
그 때 상기 메모리 칩의 상기 이면 상에 배치된 방열 부재를 구비하도록 해도 된다.
본 구성에 의하면 메모리 칩의 발열을 방열 부재에 의해 억제할 수 있고, 그것에 의해 반도체 기억 장치의 동작의 신뢰성을 향상시킬 수 있다.
또 상기 반도체 기억 장치에 있어서, 상기 센터 패드 영역의 양측에 형성되어 있는 적어도 한 쌍의 상기 박막 커패시터를 구비하도록 해도 된다.
본 구성에 의하면 센터 패드 영역에 의해 메모리 영역이 분리된 구조의 반도체 기억 장치에 있어서, 각 메모리 영역에 대응하여 박막 커패시터를 설치할 수 있다.
또 상기 반도체 기억 장치에 있어서, 상기 제2면 전극은 평면시에 있어서 상기 제1면 전극에 대응한 영역 내에 있어서 복수로 분할되어 있도록 해도 된다.
본 구성에 의하면 1개의 공통의 제1면 전극에 대하여 복수개의 박막 커패시터를 구성할 수 있다. 그것에 의해 복수의 상이한 전원 전압을 구비한 메모리 칩에도 대응할 수 있다.
본 발명의 반도체 기억 장치에 의하면 센터 패드를 가지는 메모리 칩을 구비한 반도체 기억 장치에 있어서, 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩의 탑재 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있다.
도 1은 실시형태 1의 반도체 기억 장치의 개략적인 단면도.
도 2는 실시형태 1의 반도체 기억 장치의 개략적인 부분 평면도.
도 3은 박막 커패시터의 구성을 나타내는 개략적인 단면도.
도 4는 기판측에 따른 접속을 나타내는 개략적인 부분 확대도.
도 5는 센터 패드측에 따른 접속을 나타내는 개략적인 부분 확대도.
도 6은 박막 커패시터의 다른 구성예를 나타내는 개략적인 평면도.
도 7은 박막 커패시터의 다른 구성예를 나타내는 개략적인 평면도.
도 8은 실시형태 2의 반도체 기억 장치의 개략적인 단면도.
도 9는 실시형태 2의 반도체 기억 장치의 개략적인 부분 평면도.
도 10은 실시형태 3의 반도체 기억 장치의 개략적인 단면도.
도 11은 실시형태 3의 반도체 기억 장치의 다른 개략적인 단면도.
도 12는 실시형태 3의 반도체 기억 장치의 개략적인 부분 평면도.
도 13은 실시형태 4의 반도체 기억 장치의 개략적인 단면도.
도 14는 실시형태 4의 기판측에 따른 접속을 나타내는 개략적인 부분 확대도.
도 15는 실시형태 4에 있어서의 에치 백을 설명하는 부분 단면도.
도 16은 실시형태 4에 있어서의 에치 백을 설명하는 부분 단면도.
도 17은 실시형태 5의 반도체 기억 장치의 개략적인 단면도.
도 18은 실시형태 5의 반도체 기억 장치의 개략적인 평면도.
도 19는 실시형태 5의 기판측에 따른 접속을 나타내는 개략적인 부분 확대도.
<실시형태 1>
본 발명에 따른 실시형태 1을 도 1 내지 도 7을 참조하여 설명한다.
1. 반도체 기억 장치의 구성
본 실시형태 1의 반도체 기억 장치(1)는 도 1에 나타내는 바와 같이 크게는 메모리 칩(10), 박막 커패시터(30) 및 중간 기판(「기판」의 일례)(40)을 구비한다.
메모리 칩(10)은 복수의 센터 패드(13)가 형성된 센터 패드 영역(14)을 포함하는 회로면(11)(도 2 참조)과, 회로면(11)과 반대측의 면인 이면(12)을 가진다. 메모리 칩(10)은 도 1에 나타내는 바와 같이 중간 기판(40) 상에 회로면(11)을 중간 기판(40)과 반대측으로 하여 페이스 업으로 탑재되어 있다. 메모리 칩(10)은 예를 들면 DDR3-SDRAM이다. 또한 메모리 칩(10)은 DDR3-SDRAM에 한정되지 않고, 센터 패드 영역(14)을 포함하는 회로면(11)을 가지는 메모리 칩이면 된다.
박막 커패시터(30)는 도 2 등에 나타내는 바와 같이 센터 패드 영역(14)을 제외하고, 메모리 칩(10)의 회로면(11)에 대향한 위치에 설치되어 있다. 실시형태 1에서는 도 2에 나타내는 바와 같이 박막 커패시터(30)는 센터 패드 영역(14)의 양측에 한 쌍 형성되어 있다. 그 때문에 센터 패드 영역(14)에 의해 메모리 영역이 분리된 구조의 반도체 기억 장치에 있어서, 각 메모리 영역에 대응하여 박막 커패시터(30)를 설치할 수 있다.
각 박막 커패시터(30)는 센터 패드 영역(14)에 설치된 센터 패드(13)로부터 예를 들면 100μm(마이크로미터) 정도 떨어진 위치에 형성되어 있다. 박막 커패시터(30)는 도 3에 나타내는 바와 같이 제1면 전극(31), 박막 유전체층(33) 및 제2면 전극(32)을 포함한다.
제1면 전극(31)은 메모리 칩(10)으로의 그라운드 전압(제로 전위)(Gnd)이 제공되는 제1 전원 입력부(31Gin)와, 그라운드 전압(Gnd)을 센터 패드(13G)에 인가하기 위한 제1 전원 출력부(31Gout)를 포함한다. 제1면 전극(31)은 예를 들면 스퍼터링에 의해 형성되고, 2μm 이상의 막두께를 가지는 구리 박막에 의해 구성된다.
박막 유전체층(33)은 예를 들면 1μm 이하의 막두께를 가지는 상유전체(예를 들면, SrTiO) 또는 강유전체(예를 들면, BST)에 의해 구성된다.
제2면 전극(32)은 박막 유전체층(33) 상에 형성되고, 제1면 전극(31)과 마찬가지로 예를 들면 스퍼터링에 의해 형성되고, 2μm 이상의 막두께를 가지는 구리 박막에 의해 구성된다. 제2면 전극(32)은 메모리 칩(10)으로의 소정의 정전압(Vdd)이 공급되는 제2 전원 입력부(32Vin)와, 소정의 정전압(Vdd)을 센터 패드(13V)에 인가하기 위한 제2 전원 출력부(32Vout)를 포함한다.
여기서 그라운드 전압(Gnd)은 메모리 칩(10)에 인가되는 일방의 극성의 전원 전압에 상당하고, 정전압은 메모리 칩(10)에 인가되는 타방의 극성의 전원 전압에 상당한다. 또한 이것에 한정되지 않고, 그 반대여도 된다. 즉, 일방의 극성의 전원 전압을 정전압(Vdd)으로 하고, 타방의 극성의 전원 전압을 그라운드 전압(Gnd)으로 해도 된다. 또한 본 실시형태에서는 정전압(Vdd)에 따른 부재의 부호에는 「V」자를 첨부하고, 그라운드 전압(Gnd)에 따른 부재의 부호에는 「G」자를 첨부한다. 또 전원 이외의 신호에 따른 부재에는 「S」자를 첨부한다. 또 특별히 구별할 필요가 없는 경우, 부호에 「V」, 「G」 및 「S」는 첨부되지 않는다.
중간 기판(40)은 메모리 칩(10)이 페이스 업으로 탑재되는 탑재면(41)과, 탑재면(41)과 반대측의 면인 외부 접속면(42)을 가진다. 탑재면(41)에는 메모리 칩(10)과 접속하는 복수의 접속 패드(43)(도 4 참조) 및 배선(도시하지 않음)이 형성되어 있다. 외부 접속면(42)에는 반도체 기억 장치(1)를 마더보드 등에 접속하기 위한 복수의 땜납 볼(44) 및 배선(도시하지 않음)이 설치되어 있다. 즉, 외부 접속면(42)에는 BGA가 설치되어 있다. 또 중간 기판(40)의 내부에는 탑재면(41)과 외부 접속면(42)을 접속하는 비아 홀 등(도시하지 않음)이 설치되어 있다. 여기서 중간 기판(40)은 예를 들면 유기 기판이다. 또한 외부 접속면(42)에는 BGA에 한정되지 않고, LGA가 설치되어 있어도 된다.
또한 반도체 기억 장치(1)는 제1 절연층(21)과 제2 절연층(22)을 구비한다. 제1 절연층(21)은 도 1에 나타내는 바와 같이 박막 커패시터(30)에 대하여 메모리 칩(10)과 반대측에 형성되어 있다. 상세하게는 도 3에 나타내는 바와 같이 제1 절연층(21)은 제2 전원 입력부(32Vin) 및 제2 전원 출력부(32Vout)를 제외하는 제2면 전극(32) 상에 형성되어 있다. 제1 절연층(21) 상에는 전송로(23)가 형성되어 있다. 제1 절연층(21)은 전송로(23)를 나란히 유지하여 접착하기 위한 BT 레진 등의 열경화 수지로 이루어진다. 제1 절연층(21)의 층 두께는 50μm 이상인 것이 바람직하다.
전송로(23)는 메모리 칩(10)으로의 신호가 공급되는 신호 입력부(23Sin)와, 신호를 센터 패드(13G)에 공급하기 위한 신호 출력부(23Sout)를 포함한다. 여기서 제1 절연층(21) 상에 존재하는 전송로(23)는 메모리 칩(10)이 가지는 모든 패드에 대응한 신호 중 전원계(Vdd 및 Gnd)를 제외하는 모든 신호의 전송로가 된다. 전송로(23)의 특성 임피던스는 메모리 칩(10)이 권장하는 값으로 설정되어 있다.
전송로(23)의 특성 임피던스는 제1 절연층(21)의 재료가 가지는 비유전율, 전송로(23)의 폭 및 전송로(23)와 박막 커패시터(30)의 제2면 전극(32)과의 거리(제1 절연층(21)의 층 두께) 등에 의해 결정된다. 예를 들면 제1 절연층(21)이 비유전율 εo=4.4의 BT 레진이며, 전송로(23)의 폭이 25μm이며, 그 두께가 10μm이며, 특성 임피던스로서 100Ω이 권장되어 있는 경우, 제1 절연층(BT 레진)(21)의 층 두께는 약120μm이며, 전송로(23)의 배선 피치는 약100μm인 것이 바람직하다.
또 제2 절연층(22)은 메모리 칩(10)의 회로면(11) 상에 형성되고, 제2 절연층(22) 상에 박막 커패시터(30)의 제1면 전극(31)이 형성되어 있다. 제2 절연층(22)은 제1 절연층(21)과 마찬가지로 BT 레진 등의 열경화 수지로 이루어진다. 또 제2 절연층(22)의 층 두께는 50μm 이상인 것이 바람직하다.
도 4에 나타내는 바와 같이 제1 전원 입력부(31Gin), 제2 전원 입력부(32Vin) 및 신호 입력부(23Sin)와, 복수의 접속 패드(43)는 와이어(24)에 의한 와이어 본딩에 의해 접속되어 있다. 또 도 5에 나타내는 바와 같이 제1 전원 출력부(31Gout), 상기 제2 전원 출력부(32Vout) 및 신호 출력부(23Sout)와, 복수의 센터 패드(13)는 마찬가지로 와이어(25)에 의한 와이어 본딩에 의해 접속되어 있다.
와이어(25)는 Au(금)선, Al(알루미늄)선, Cu(구리)선 등이다. 와이어 본딩에 있어서 와이어 본더를 사용한 초음파 접합으로 행해진다. 본 실시형태에서는 와이어(25)는 Au 와이어이다.
또한 통상 메모리 칩(10)은 그라운드(GND)가 공통이며, 상이한 전원(정전압) Vdd계(내부 회로용, DQ(데이터)용 등)을 가지고 있다. 그 때문에 박막 커패시터(30)의 제1면 전극(31)을 그라운드 전압(Gnd)용으로 한 경우, 거기에 대응하는 정전압(Vdd1, Vdd2 등)을 분리하기 위해서, 도 6에 나타내는 바와 같이 정전압에 따라 제2면 전극(32) 및 박막 유전체층(33)을 분리하도록 해도 된다. 도 6에는 3개의 박막 커패시터(30)로 분리된 박막 커패시터군(30G)이 표시된다. 이 경우, 1개의 공통의 제1면 전극(31)에 대하여 복수개의 박막 커패시터를 구성할 수 있다. 그것에 의해 복수의 상이한 전원 전압을 구비한 메모리 칩에도 대응할 수 있다.
또한 메모리 칩(10)에 있어서 그라운드(GND)가 복수 존재하는 경우, 도 7에 나타내는 바와 같이 제1면 전극(31)을 분할하여 구성해도 된다. 즉, 도 7에는 도 6에 표시되는 박막 커패시터군(30G)을 4개 구비하고, 제1면 전극(31)이 4개로 분할된 박막 커패시터의 구성예가 표시된다.
2. 반도체 기억 장치의 작성 방법의 개요
도 3에 나타내는 바와 같이 제2 절연층(22) 상에 박막 커패시터(30)의 제1면 전극(31)을 형성하고, 제1면 전극(31) 상에 박막 유전체층(33)을 형성하고, 박막 유전체층(33) 상에 제2면 전극(32)을 형성한다. 이어서 제2면 전극(32) 상에 제1 절연층(21)을 형성하고, 제1 절연층(21) 상에 전송로(23)를 형성한다.
이어서 도 3에 표시되는 중간 생성물을 메모리 칩(10)의 회로면(11)의 센터 패드 영역(14)의 양측에 배치한다. 이어서 주지의 방법에 의해 메모리 칩(10)을 땜납 볼(44) 등이 형성된 중간 기판(40) 상에 페이스 업으로 다이 본딩한다.
이어서 제1 전원 입력부(31Gin), 제2 전원 입력부(32Vin) 및 신호 입력부(23Sin)와, 복수의 접속 패드(43)를 Au 와이어(24)에 의한 와이어 본딩에 의해 접속한다. 또 제1 전원 출력부(31Gout), 제2 전원 출력부(32Vout) 및 신호 출력부(23Sout)와, 복수의 센터 패드(13)를 Au 와이어(25)에 의한 와이어 본딩에 의해 접속한다.
그리고 주지의 몰드 기술을 사용하여 메모리 칩(10) 등을 몰드 수지(도시하지 않음)에 의해 소정의 크기로 몰드함으로써, 도 1에 표시되는 바와 같은 반도체 기억 장치(1)가 완성된다.
3. 실시형태 1의 효과
실시형태 1에 있어서는 박막 커패시터(30)는 센터 패드 영역(14)을 제외하고, 메모리 칩(10)의 회로면(11)에 대향한 위치에 설치된다. 실시형태 1에서는 메모리 칩(10)의 회로면(11) 상에 형성된 제2 절연층(22) 상에 박막 커패시터(30)가 형성되어 있다. 그것에 의해 박막 커패시터(30)와, 중간 기판(40) 및 메모리 칩(10)의 센터 패드(13)의 접속 거리를 최단화(最短化)할 수 있다. 즉, Au 와이어(24, 25)의 길이를 최단화할 수 있다. 그 때문에 센터 패드(13)를 가지는 메모리 칩(10)을 구비한 반도체 기억 장치(1)에 있어서 박막 커패시터(30) 등에 의해 전원 노이즈의 저감 효과를 향상시킬 수 있다.
바꾸어 말하면 센터 패드(13)에 지근 거리로, 상유전체 또는 고유전체를 사용한 용량 밀도가 높은 박막 유전체층(33)을 형성하고, 전원계에 수GHz 이상의 고주파 영역에서 충분한 전하를 부여할 수 있는 환경을 제공하여, 고주파에 있어서의 전원 임피던스를 낮출 수 있다. 그것에 의해 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩의 탑재 기판에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치(1)를 제공할 수 있다.
또 박막 커패시터(30)의 제1면 전극(31) 및 제2면 전극(32)에는 전원 전압(Gnd, Vdd)을 센터 패드(13)에 인가하기 위한 전원 출력부(31Gout, 32Vout)가 설치된다. 또 전송로(23)에는 어드레스 신호 등의 신호를 센터 패드(13)에 인가하기 위한 신호 출력부(23Sout)가 설치되어 있다. 이 구성에 의해 메모리 칩(10)이 탑재되는 중간 기판(40)에 외부 접속용의 개구부를 형성하지 않고, 박막 커패시터(30)와, 중간 기판(40) 및 메모리 칩(10)의 센터 패드(13)를 와이어 본딩에 의해 접속할 수 있다.
<실시형태 2>
이어서 도 8, 도 9를 참조하여 실시형태 2를 설명한다. 또한 실시형태 1과 동일한 부재에는 동일한 부호를 붙이고 그 설명을 생략한다. 그 때문에 실시형태 1과의 상이점만 설명한다.
실시형태 2의 반도체 기억 장치(1A)는 도 8에 나타내는 바와 같이 실시형태 1의 반도체 기억 장치(1)와는 크게는 중간 기판(40)을 가지지 않는 점이 상이하다. 즉, 실시형태 2의 반도체 기억 장치(1A)는 CSP로서 형성되어 있다.
그 때문에 박막 커패시터(30) 및 전송로(23)와, 외부와의 접속은 땜납 볼(26)에 의해 행해지고, 박막 커패시터(30) 및 전송로(23)와, 센터 패드(13)의 접속은 Au 와이어(25)에 의한 와이어 본딩에 의해 행해진다.
상세하게는 도 9에 나타내는 바와 같이 제1면 전극(31)에는 박막 유전체층(33) 및 제2면 전극(32)이 오버랩하지 않는 영역이 4방향에 설치되고, 센터 패드(13)와의 접속 부분을 제외한 3방향에 땜납 볼(26G)이 탑재 가능한 영역이 설치되어 있다. 마찬가지로 제2면 전극(32)에도 3방향에 땜납 볼(26V)이 탑재 가능한 영역이 설치되어 있다.
또 제1면 전극(31)의 제1 전원 입력부(31Gin)에는 땜납 볼(「제1 접속 범프」의 일례)(26G)이 형성되고, 제2면 전극(32)의 제2 전원 입력부(32Vin)에는 땜납 볼(「제1 접속 범프」의 일례)(26V)이 형성되어 있는 땜납 볼(26G)과 땜납 볼(26V)의 높이(직경)는 박막 유전체층(33)과 제2면 전극(32)의 막두께를 가산한 값(3μm 정도)의 차가 존재하지만 대략 동일하다.
또 전송로(23)의 신호 입력부(23Sin)에는 땜납 볼(26G, 26V)보다 높이(직경)가 제1 절연층(21)의 두께분(50μm 정도)만큼 낮은 땜납 볼(26S)(「제2 접속 범프」의 일례)이 형성되어 있다.
여기서 땜납 볼(26G, 26V)의 직경은 200μm 정도이며, 땜납 볼(26S)의 직경은 150μm 정도이다. 또 제1 전원 입력부(31Gin) 및 제2 전원 입력부(32Vin)는 직경이 150μm 내지 200μm의 금 도금된 랜드이며, 신호 입력부(23Sin)는 직경이 100μm 내지 150μm의 금 도금된 랜드이다. 또한 제2 접속 범프는 땜납 볼(26S)에 한정되지 않고, 예를 들면 금 스터드 범프여도 된다.
이와 같이 실시형태 2에 있어서는, 박막 커패시터(30) 등에 의해 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩(10)이 탑재되는 중간 기판(40)에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치(1A)를 CSP로서 구성할 수 있다.
<실시형태 3>
이어서 도 10 내지 도 12를 참조하여 실시형태 3을 설명한다. 또한 실시형태 1과 동일한 부재에는 동일한 부호를 붙이고 그 설명을 생략한다. 그 때문에 실시형태 1과의 상이점만 설명한다.
실시형태 3에서는 도 10에 나타내는 바와 같이 중간 기판(40), 메모리 칩(10), 제2 절연층(22), 박막 커패시터(30), 제1 절연층(21) 및 보호층(27)에 의해 이 순서로 적층된 기억 유닛(50)이 형성되어 있다. 그리고 반도체 기억 장치(1B)는 적층된 적어도 2단(실시형태 3에서는 2단)의 기억 유닛(50A, 50B)을 구비한다.
각 중간 기판(40)은 메모리 칩(10)이 페이스 업으로 탑재되는 방열 금속판(「금속판」의 일례)(46)을 포함한다. 또 각 중간 기판(40)에는 방열 금속판(46)을 배치하기 위한 박육부(48)가 형성되어 있다. 박육부(48)에 의해 방열 금속판(46)을 기판에 간편하게 배치할 수 있다. 또한 중간 기판(40)에 방열 금속판(46)을 배치하는 방법은 박육부(48)에 의한 방법에 한정되지 않는다. 예를 들면, 중간 기판(40)에 개구를 설치하여 방열 금속판(46)을 배치하도록 해도 된다.
방열 금속판(46)은 도 12에 나타내는 바와 같이 평면시에 있어서 와이어 본딩의 와이어(24, 25)의 부설 방향을 따른 방향(도 12의 화살표 X방향)에 있어서 메모리 칩(10)의 길이보다 짧은 길이를 가지고, 와이어의 부설 방향과 직교하는 방향(화살표 Y방향)에 있어서 메모리 칩(10)의 길이보다 긴 길이를 가지는 직사각형의 형상을 가진다. 방열 금속판(46)은 예를 들면 1mm×2mm의 평면형상이며, 두께는 2-3mm의 두께를 가지는 구리판이다.
또 도 10에 나타내는 바와 같이 최상단의 기억 유닛(50B)의 보호층(27) 상에 각 방열 금속판(46, 46A)과 열적으로 접속되는 히트 스프레더(「방열 부재」의 일례)(45)가 배치되어 있다. 또한 도 12에 있어서는 히트 스프레더(45)를 제외한 평면도가 표시된다.
또 도 11에 나타내는 바와 같이 최하단의 중간 기판(40)에 배치되는 방열 금속판(46A)은 그 길이 방향(도 12의 화살표 Y방향)의 끝부에 배치되고, 최하단보다 상단의 중간 기판(40)에 배치되는 방열 금속판(46)과, 히트 스프레더(45)에 열적으로 접속되는 열 전달부(47)를 가진다. 본 실시형태에서는 열 전달부(47)는 방열 금속판(46A)과 일체 형성되어 있다. 또한 이것에 한정되지 않고, 열 전달부(47)는 방열 금속판(46A)과는 개별로 형성되어 있어도 된다.
이 열 전달부(47)에 의해 각 방열 금속판(46, 46A)의 열이 히트 스프레더(45)에 전달된다. 즉, 각 단의 기억 유닛(50)으로부터의 발열을 열 전달부(47)를 통하여 히트 스프레더(45)에 전달하고, 히트 스프레더(45)로부터 놓아줄 수 있다. 또한 방열 금속판(46)과 열 전달부(47)는 적합한 열전도를 얻기 위해서 Ag(은) 페이스트 또는 실리콘 그리스 등에 의해 접착된다.
이와 같이 실시형태 3에 있어서는 메모리 칩(10)을 포함하는 기억 유닛(50)을 복수 단(여기서는 2단) 겹쳐서 구성되는 반도체 기억 장치(1B)에 있어서, 박막 커패시터(30) 등에 의해 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩(10)이 탑재되는 중간 기판(40)에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있다. 또한 기억 유닛(50)의 각 메모리 칩(10)에 의해 발생하는 열을 적합하게 방열할 수 있다. 그것에 의해 반도체 기억 장치(1B)의 동작의 신뢰성을 향상시킬 수 있다.
<실시형태 4>
이어서 도 13 내지 도 16을 참조하여 실시형태 4를 설명한다. 또한 실시형태 1과 동일한 부재에는 동일한 부호를 붙이고 그 설명을 생략한다. 그 때문에 실시형태 1과의 상이점만 설명한다.
실시형태 4의 반도체 기억 장치(1C)에서는 실시형태 1 내지 3과는 상이하고, 메모리 칩(10)이 페이스 다운의 양태로 중간 기판(40)에 탑재되어 있다. 즉, 반도체 기억 장치(1C)에서는 도 13에 나타내는 바와 같이 메모리 칩(10)의 회로면(11) 상에 설치된 제2 절연층(22), 박막 커패시터(30), 제1 절연층(21), 전송로(23) 및 보호층(27)은 메모리 칩(10)이 최상단이 되고 보호층(27)이 최하단이 되도록 상하를 반전하여 중간 기판(40) 상에 탑재되어 있다.
그 때문에 박막 커패시터(30) 및 전송로(23)와 메모리 칩(10)의 접속에 관하여 와이어 본딩에 의해 접속되어 있는 점은 실시형태 1과 동일하지만, 각 입력부의 배치 개소가 실시형태 1과 상이하다.
즉, 도 14에 나타내는 바와 같이 제1 전원 입력부(31Gin) 및 제2 전원 입력부(32Vin)는 제1 절연층(21) 상에 배치되어 있고, 신호 입력부(23Sin)는 보호층(27) 상에 배치되어 있다. 그리고 제1 전원 입력부(31Gin), 제2 전원 입력부(32Vin) 및 신호 입력부(23Sin)와, 중간 기판(40) 상의 복수의 접속 패드(43)는 실시형태 1과 마찬가지로 와이어(24)에 의한 와이어 본딩에 의해 접속되어 있다.
도 14에 나타내는 바와 같은 각 입력부의 배치 개소를 구성하는 예를 도 15 및 도 16을 참조하여 설명한다. 우선 예를 들면 금속 기재 등을 사용하여, 2점쇄선으로 표시되는 에치 백되는 부(도 15 참조)를 포함하는 제2 절연층(22), 박막 커패시터(30), 제1 절연층(21), 전송로(23) 및 보호층(27)의 순서로 적층된 다층 박막체를 형성한다.
그리고 도 15에 나타내는 바와 같이 다층 박막체를 상하 반전한 상태에 있어서, 제2 절연층(22)에 대하여 제1 전원 출력부(31Gout) 등이 형성된 끝부와는 반대측의 끝부에 탄산 가스(CO2) 레이저광(L1)을 조사하고, 2점쇄선으로 표시되는 제2 절연층(22)의 끝부를 에치 백하여 제거한다.
그 때 유기재인 제2 절연층(22)만을 분해하고, 구리 등의 금속제인 박막 커패시터(30)의 제1면 전극(31)을 반사하는 파장이 긴 탄산 가스 레이저광(L1)이 사용된다. 그것에 의해 제1 절연층(21) 상에 제1면 전극(31)을 노출시킬 수 있다.
이어서 도 16에 나타내는 바와 같이 노출된 제1면 전극(31)에 대하여 제1 전원 입력부(31Gin)가 되는 부분을 제외하고, 파장이 짧은 자외선(UV) 레이저광(L2)을 소정 시간 조사하여 제1면 전극(31)을 에칭하고, SrTiO 등의 상유전체 등으로 이루어지는 박막 유전체층(33)을 노출시킨다. 또한 노출된 박막 유전체층(33)에 대하여 제1면 전극(31)의 근방을 제외하고, 자외선 레이저광(L2)을 소정 시간 조사하여 박막 유전체층(33)을 에칭하고 제2면 전극(32)을 노출시킨다. 이어서 노출된 제2면 전극(32)에 대하여 제2 전원 입력부(32Vin)가 되는 부분을 제외하고, 추가로 자외선 레이저광(L2)을 소정 시간 조사하여 제2면 전극(32)을 에칭하여 제거한다. 그것에 의해 제1 절연층(21)의 끝부가 노출된다.
이어서 유기재인 노출된 제1 절연층(21)의 끝부에 대하여 탄산 가스 레이저광(L1)을 조사하고, 제1 절연층(21)의 끝부를 에치 백하여 제거한다. 그것에 의해 보호층(27) 상에 전송로(23)의 신호 입력부(23Sin)가 되는 부분이 보호층(27) 상에 노출된다. 이와 같이 입력부에 관한 에치 백 처리가 이루어진 다층 박막체는 메모리 칩(10)의 회로면(11) 상에 첩부된다. 그리고 다층 박막체와 메모리 칩(10)의 와이어 본딩 처리가 행해지고, 메모리 칩(10)을 페이스 다운한 상태에서 다층 박막체와 중간 기판(40)의 와이어 본딩 처리가 행해진다.
그 때 박막 커패시터(30)와 메모리 칩(10)의 접속 방법 및 각 출력부의 배치는 모두 실시형태 1과 마찬가지이다. 즉, 제1 전원 출력부(31Gout), 제2 전원 출력부(32Vout) 및 신호 출력부(23Sout)와, 복수의 센터 패드(13)는 도 5에 나타내는 실시형태 1과 마찬가지의 양태로 Au 와이어(25)에 의한 와이어 본딩에 의해 접속되어 있다.
즉, 실시형태 4에서는 제1 절연층(21)은 센터 패드측에 있어서는 제1 전원 출력부(31Gout) 및 제2 전원 출력부(32Vout)를 노출하여 박막 커패시터(30) 상에 형성되어 있고, 센터 패드측과 반대측 즉 중간 기판(40)측에 있어서는 신호 입력부(23Sin)가 보호층(27) 상에 있어서 노출하도록 에치 백되어 있다.
또 제2 절연층(22)은 센터 패드측과 반대측 즉 중간 기판(40)측에 있어서는 제1 전원 입력부(31Gin) 및 제2 전원 입력부(32Vin)가 제1 절연층(21) 상에 있어서 노출하도록 에치 백되어 있다.
또 보호층(27)은 센터 패드측에 있어서는 제2 절연층(22) 상에 신호 출력부(23Sout)를 노출하고, 센터 패드측과 반대측에 있어서는 신호 입력부(23Sin)를 그 위에 노출하도록 형성되어 있다. 이 구성에 의해 메모리 칩(10)이 페이스 다운의 양태로 중간 기판(40)에 탑재되는 구성에 있어서, 다층 박막체의 센터 패드측 및 중간 기판(40)측에 있어서 와이어 본딩에 의한 접속이 가능하게 된다.
또 이와 같이 메모리 칩(10)이 최상단에 있어서 페이스 다운의 양태로 중간 기판(40)에 탑재되는 구성에서는 메모리 칩(10)의 이면(12)이 노출되기 때문에, 도 13에 나타내는 바와 같이 메모리 칩(10)의 이면(12) 상에 히트 스프레더(45)를 배치할 수 있다.
실시형태 4에 있어서는 메모리 칩(10)이 페이스 다운의 양태로 중간 기판(40)에 탑재되는 구성의 반도체 기억 장치(1C)에 있어서, 박막 커패시터(30) 등에 의해 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시킴과 아울러, 중간 기판(40)에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치를 제공할 수 있다. 또 이 구성에서는 메모리 칩(10)의 이면(12)을 노출시킬 수 있기 때문에, 메모리 칩의 이면(12)에 히트 스프레더(45) 등의 방열 부재를 설치할 수 있다.
즉, 고속 액세스의 메모리 인터페이스에서는 메모리 칩의 정션에서 발생하는 발열을 어떻게 낮은 열저항으로 그것에 의해 히트 스프레더나 히트 싱크와 접속시켜 방열시킬지가 중요한 과제로 되어 있다. 그 때문에 실시형태 4에 있어서는 고주파 인터페이스에 있어서의 전원 노이즈의 저감 효과를 향상시키면서, 메모리 칩(10)의 이면(12) 상에 히트 스프레더(45)를 배치하는 구성에 의해 그 과제를 간편하게 해결할 수 있다. 또한 에치 백의 방법은 레이저광을 사용한 것에 한정되지 않는다. 예를 들면 통상의 레지스트를 사용한 에칭 용액에 의한 방법 또는 가스를 사용한 방법이어도 된다.
<실시형태 5>
이어서 도 17 내지 도 19를 참조하여 실시형태 5를 설명한다. 실시형태 5의 반도체 기억 장치(1D)에서는 실시형태 4와 마찬가지로 메모리 칩(10)이 페이스 다운의 양태로 중간 기판(40)에 탑재된다. 또한 실시형태 1과 동일한 부재에는 동일한 부호를 붙이고 그 설명을 생략한다. 그 때문에 실시형태 1과의 상이점만 설명한다.
실시형태 5는 실시형태 4와는 제1 전원 출력부(31Gout), 제2 전원 출력부(32Vout) 및 신호 출력부(23Sout)와, 복수의 센터 패드(13)가 센터 패드(13)에 형성된 범프(15)에 의해 접속되어 있는 점이 상이하다.
즉, 도 18에 나타내는 바와 같이 제1 전원 출력부(31Gout)는 제2 절연층(22) 상에 형성된 제1 전원 출력 배선(31W)을 포함한다. 제2 전원 출력부(32Vout)는 제2 절연층(22) 상에 형성된 제2 전원 출력 배선(32W)을 포함한다. 또 전송로(23)의 신호 출력부(23Sout)는 제2 절연층(22) 내에 형성된 비아(22H) 및 비아(22H)와 접속되어 제2 절연층(22) 상에 형성된 신호 출력 배선(23W)을 포함한다.
각 출력 배선(23W, 31W, 32W) 상에는 메모리 칩(10)의 센터 패드(13) 상에 형성된 범프(15)와 접속되는 랜드(23L, 31L, 32L)가 형성되어 있다. 범프(15)는 예를 들면 Au 스터드 범프 또는 마이크로 땜납 범프이다.
또 도 17에 나타내는 바와 같이 제1 절연층(21)은 실시형태 1과는 상이하게 중간 기판(40) 상에 형성되고, 제2 절연층(22)은 제1 절연층(21) 상에 형성되어 있다. 또 박막 커패시터(30)는 제2 절연층(22) 상에 형성되고, 박막 커패시터(30) 상에 보호층(27)이 형성되어 있다. 그리고 메모리 칩(10)은 보호층(27) 상에 페이스 다운으로 탑재되어 있다.
또한 도 17 및 도 19에 나타내는 바와 같이 제1 전원 입력부(31Gin), 제2 전원 입력부(32Vin) 및 신호 입력부(23Sin)와, 복수의 접속 패드(43)는 실시형태 1과 마찬가지로 Au 와이어(24)에 의한 와이어 본딩에 의해 접속되어 있다.
이와 같이 실시형태 5에 있어서는 실시형태 4와 마찬가지로 메모리 칩(10)이 페이스 다운의 양태로 기판에 탑재되는 구성의 반도체 기억 장치에 있어서, 박막 커패시터(30) 등에 의해 전원 노이즈의 저감 효과를 향상시킴과 아울러, 메모리 칩(10)이 탑재되는 중간 기판(40)에 외부 접속용의 개구부를 필요로 하지 않는 반도체 기억 장치(1D)를 제공할 수 있다. 이 구성에서는 메모리 칩의 이면을 노출시킬 수 있기 때문에, 메모리 칩의 이면에 히트 스프레더 등의 방열 부재를 설치할 수 있다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것이 아니며, 예를 들면 다음과 같은 각종 양태도 본 발명의 기술적 범위에 포함된다.
(1) 실시형태 1에 있어서는 박막 커패시터(30)가 센터 패드 영역(14)의 양측에 대향하여 1쌍 형성되어 있는 예를 나타냈지만, 이것에 한정되지 않는다. 예를 들면 박막 커패시터(30)는 센터 패드 영역(14)의 어느 일방의 측에만 대향하여 형성되어도 된다. 또는 센터 패드 영역(14)의 양측에 대향하여 2쌍 형성되어도 된다. 또 박막 커패시터군(30G)의 형성 양태(분할 양태)는 도 6 및 도 7에 표시되는 것에 한정되지 않고, 박막 커패시터의 필요 형태에 따라 적당히 분할되면 된다.
(2) 실시형태 4에 있어서 히트 스프레더(45)를 생략해도 된다. 반대로 실시형태 5에 있어서 메모리 칩(10)의 이면(12) 상에 히트 스프레더(45) 등의 방열 부재를 설치해도 된다.
1…반도체 기억 장치 10…메모리 칩
11…회로면 13…센터 패드
14…센터 패드 영역 20…중간 기판
21…제1 절연층 22…제2 절연층
23…전송로 24, 25…Au 와이어
26…땜납 범프 27…보호층
30…박막 커패시터 31…제1면 전극
31Gin…제1 전원 입력부 31Gout…제1 전원 출력부
32…제2면 전극 32Vin…제2 전원 입력부
32Vout…제2 전원 출력부 33…박막 유전체층
40…중간 기판 45…히트 스프레더
46…방열 금속판 47…열 전달부
48…박육부

Claims (11)

  1. 복수의 센터 패드가 형성된 센터 패드 영역을 포함하는 회로면과, 상기 회로면과 반대측의 면인 이면을 가지는 메모리 칩을 구비한 반도체 기억 장치로서,
    상기 센터 패드 영역을 제외하고, 상기 회로면에 대향한 위치에 설치된 박막 커패시터와,
    상기 박막 커패시터에 대하여, 상기 메모리 칩과 반대측에 형성된 제1 절연층으로서, 상기 제1 절연층 위에 전송로가 형성된 제1 절연층
    을 구비하고,
    상기 박막 커패시터는
    상기 메모리 칩으로의 일방의 극성의 전원 전압이 공급되는 제1 전원 입력부와, 공급된 상기 일방의 극성의 전원 전압을 상기 센터 패드에 출력하기 위해서 상기 센터 패드 영역의 근방에 설치된 제1 전원 출력부를 포함하는 제1면 전극과,
    상기 제1 전원 입력부 및 제1 전원 출력부를 제외하는 상기 제1면 전극 상에 형성된 상유전체 또는 강유전체의 박막 유전체층과,
    상기 박막 유전체층 상에 형성된 제2면 전극으로서, 상기 메모리 칩으로의 타방의 극성의 전원 전압이 공급되는 제2 전원 입력부와, 공급된 상기 타방의 극성의 전원 전압을 상기 센터 패드에 인가하기 위해서 상기 센터 패드 영역의 근방에 설치된 제2 전원 출력부를 포함하는 제2면 전극
    을 포함하고,
    상기 전송로는 상기 메모리 칩으로의 신호가 공급되는 신호 입력부와, 공급된 상기 신호를 상기 센터 패드에 공급하기 위해서 상기 센터 패드 영역의 근방에 설치된 신호 출력부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 메모리 칩이 페이스 업으로 탑재되는 기판과,
    상기 메모리 칩의 상기 회로면 상에 형성된 제2 절연층
    을 구비하고,
    상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고,
    상기 제1 절연층은 상기 제2 전원 입력부 및 제2 전원 출력부를 제외하는 상기 제2면 전극 상에 형성되고,
    상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고,
    상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되고,
    상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 메모리 칩의 상기 회로면 상에 형성된 제2 절연층을 구비하고,
    상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고,
    상기 제1 절연층은 상기 제2 전원 입력부 및 제2 전원 출력부를 제외하는 상기 제2면 전극 상에 형성되고,
    상기 제1 전원 입력부 및 상기 제2 전원 입력부에는 제1 접속 범프가 형성되고,
    상기 신호 입력부에는 상기 제1 접속 범프보다 높이가 상기 제1 절연층의 두께분만큼 낮은 제2 접속 범프가 형성되고,
    상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 메모리 칩이 페이스 업으로 재치되는 금속판과,
    상기 금속판이 배치되는 기판과,
    상기 메모리 칩의 상기 회로면 상에 형성된 제2 절연층과,
    상기 제1 절연층 상에 형성된 보호층
    을 구비하고,
    상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고,
    상기 제1 절연층은 상기 제2 전원 입력부 및 제2 전원 출력부를 제외하는 상기 제2면 전극 상에 형성되고,
    상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고,
    상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되고,
    상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되고,
    상기 기판, 상기 메모리 칩, 상기 제2 절연층, 상기 박막 커패시터, 상기 제1 절연층 및 상기 보호층은 이 순서로 적층된 기억 유닛을 형성하고,
    당해 반도체 기억 장치는 적층된 적어도 2단의 상기 기억 유닛을 구비하고,
    최상단의 기억 유닛의 보호층 상에 각 금속판과 열적으로 접속되는 방열 부재가 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 금속판은 평면시에 있어서 상기 와이어 본딩의 와이어의 부설 방향을 따른 방향에 있어서 상기 메모리 칩의 길이보다 짧은 길이를 가지고, 상기 와이어의 부설 방향과 직교하는 방향에 있어서 상기 메모리 칩의 길이보다 긴 길이를 가지는 직사각형의 형상을 가지고,
    최하단의 기판에 배치되는 금속판은 상기 금속판의 길이 방향의 끝부에 배치되고, 최하단보다 상단의 기판에 배치되는 금속판과, 상기 방열 부재에 열적으로 접속되는 열 전달부를 가지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 5 항에 있어서,
    상기 기판에는 상기 금속판을 배치하기 위한 개구 또는 박육부가 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항에 있어서,
    상기 메모리 칩이 페이스 다운의 양태로 탑재되는 기판과,
    상기 전송로 상에 형성된 보호층과,
    상기 메모리 칩의 상기 회로면 상에 설치된 제2 절연층
    을 구비하고,
    상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고,
    상기 제1 절연층은
    센터 패드측에 있어서는 제1 전원 출력부 및 제2 전원 출력부를 노출하여 상기 박막 커패시터 상에 형성되어 있고,
    센터 패드측과 반대측에 있어서는 상기 신호 입력부가 상기 보호층 상에 있어서 노출하도록 에치 백되어 있고,
    상기 제2 절연층은
    센터 패드측과 반대측에 있어서는 상기 제1 전원 입력부 및 상기 제2 전원 입력부가 상기 제1 절연층 상에 있어서 노출하도록 에치 백되어 있고,
    상기 보호층은
    센터 패드측에 있어서는 상기 제2 절연층 상에 상기 신호 출력부를 노출하고, 센터 패드측과 반대측에 있어서는 상기 신호 입력부를 상기 보호층 위에 노출하도록 형성되어 있고,
    상기 제1 전원 출력부, 상기 제2 전원 출력부 및 상기 신호 출력부와, 상기 복수의 센터 패드는 와이어 본딩에 의해 접속되고,
    상기 메모리 칩의 상기 회로면 상에 형성된 상기 제2 절연층, 상기 박막 커패시터, 상기 제1 절연층, 상기 전송로 및 상기 보호층은 상기 메모리 칩이 최상단이 되고, 상기 보호층이 최하단이 되도록 상하를 반전하여 상기 기판 상에 탑재되어 있고,
    상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고,
    상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1 항에 있어서,
    기판과
    상기 기판 상에 형성된 상기 제1 절연층과,
    상기 제1 절연층 상에 형성된 제2 절연층과,
    상기 박막 커패시터 상에 형성된 보호막
    을 구비하고,
    상기 메모리 칩은 상기 보호막 상에 페이스 다운으로 탑재되고,
    상기 제2 절연층은 상기 전송로의 상기 신호 입력부를 제외하는 상기 제1 절연층 상에 형성되고,
    상기 박막 커패시터의 상기 제1면 전극은 상기 제2 절연층 상에 형성되고,
    상기 제1 전원 출력부는 제2 절연층 상에 형성된 제1 전원 출력 배선을 포함하고,
    상기 제2 전원 출력부는 제2 절연층 상에 형성된 제2 전원 출력 배선을 포함하고,
    상기 전송로의 신호 출력부는 상기 제2 절연층 내에 형성된 비아 및 상기 비아와 접속되고 제2 절연층 상에 형성된 신호 출력 배선을 포함하고,
    상기 기판은 상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와 접속되는 복수의 접속 패드를 포함하고,
    상기 제1 전원 입력부, 상기 제2 전원 입력부 및 상기 신호 입력부와, 상기 복수의 접속 패드는 와이어 본딩에 의해 접속되고,
    상기 제1 전원 출력 배선, 상기 제2 전원 출력 배선 및 상기 신호 출력 배선과, 상기 복수의 센터 패드는 범프에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 메모리 칩의 상기 이면 상에 배치된 방열 부재를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 1 항에 있어서,
    상기 센터 패드 영역의 양측에 형성되어 있는 적어도 한 쌍의 상기 박막 커패시터를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 1 항에 있어서,
    상기 제2면 전극은 평면시에 있어서 상기 제1면 전극에 대응한 영역 내에 있어서 복수로 분할되어 있는 것을 특징으로 하는 반도체 기억 장치.
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