JPS601691A

JPS601691A - メモリ−カ−ド

Info

Publication number: JPS601691A
Application number: JP58108677A
Authority: JP
Inventors: Teruyuki Ikeda; 輝幸池田; Yuzo Shimada; 嶋田　勇三; Kazuaki Uchiumi; 和明内海
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-06-17
Filing date: 1983-06-17
Publication date: 1985-01-07
Also published as: JPH0141278B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はＩＣメモリーを実装したメモリーカードに関す
る。

近年のＩＣ製造技術は超ＬＳＩ製造技術の確立及ｏ：発
展ニｇ、ＣＰＵヲ８　ｂｉｔ　かう１６　ｂｉｔ　ヘ、
さらには３２ｂｉｔへと１チツプ化を実現してしまい、
マイクロコンピュータあるいはパーソナルコンピュータ
さらにはミニコンピユータを小型化している。まだ、こ
の超ＬＳＩ製造技術はＣＰＵだけでなく、ＩＣメモリー
においてもｌチップが１６Ｋｂロ／チツプがら６４　Ｋ
　ｂｉｔ　／チップへ、さらには２５６　Ｋ　ｂｉｔ　
／チップへと確実に高密度化されてきている。

このように、ＣＰＵ及びＩＣメモリーの数チップと他の
周辺ＬＳＩ等でマイクロコンピュータちるいはパーソナ
ルコンピュータが４？’？成できる。

ところが、演算スピードを高めたυ、科学技術計算を行
うだめのコンパイラ高級言語ミ例えばＦＯＲＴＲＡＮ　
などを実現させるには、メモリー容量も犬巻くなり、大
きなメモリー客月を扱える１６ｂｔｔシステムあるいは
３２ｂｉｔシステムへと機能の拡大がなされてきている
。このため、ＣＰＵに１６ピツト１チフツ素子を用いた
１６ｂｉｔパーソナルコンピユータが市場に出廻り、こ
の利用分野が拡大されてきている。

１６ｂｉｔシステムではＣＰＵが直接アドレスできる領
域が最大１Ｍバイトとなっており、小さなシステムでも
２５６にバイト程度のユーザーズエリアを持たせたもの
となっており、ＩＣメモリーの実装スペースの小型化か
ら１チツプ６４にビットのＤＲＡＭが３２個程度実装さ
れている。

このように大容量のメモリーを必要とするシステムでは
、それだけ大きなメモリーの実装スペースが必要となり
、１Ｍバイトのアドレス領域をフル実装するシステムは
、必然的に大きくなってしまう。

一方、プリンターあるいはフロッピーディスク装置のよ
うな低速のＩ１０機器を制御する場合、例えば、コンピ
ュータが計算を行った結果をプリンターに印字あるいは
フロッピーディスクへ記録、更にはブロック−などへの
グラフ作成処理を行うなどでは、１１０機器でのデータ
の処理が終了するまでコンピュータが別の仕事をするこ
とができない。このため、データをスプールするだめの
データバッファ装置、などが製品化されているが、この
場合にもバッファ容量を高めるためには大きなメモリー
システムが必要となシ、メモリーシステムの小型化が強
く望まれる点である。

以上のように、メモリーの大客月小型化はコンビ瓢−タ
システムの小型化に大きく貢献し、システムのスピード
アップにも効果が大きい。

このようなことからＩＣメモリーは１チツプ６４にビッ
トから２５６にビットへと高密度・小型化がなされてい
るが、６４にビットの素子においても、従来用いてきた
２、　５４　ｔｍｎピッチの１６ピンーデユアルイン・
ライン・パッケージから１．２７＋ｍｎピッチのミニフ
ラット・パッケージあるいはチップ・キーＹリア方式の
小型化が進められてきている。

第１図は６４Ｉ（ビットのＤＲＡＭを用いて２５６にバ
イトのメモリーシステムを構成するためのメモリ一部分
の回路図であり、このような回路をミニフラットパッケ
ージタイプの６４■（ビットＤＲＡＭを用いて、両面プ
リント基板で構成する場合を考える。

ＤＲＡＭはメモリー素子として小さなコンデンサの電荷
チャージにより行うためメモリーのアクセス時には瞬間
的な大電流が流れる。このため電源及びＧＮＤのパター
ンは十分に広い回路幅が必要であシ、まだ電源ラインの
安定化のだめのバイパスコンデンサの配置が重要となる
。

通常、このバイパスコンデンサの容Ｎ：　Ｃは、ＩＯＱ
ｍＡのピーク電流が平均５０ｎＳｅＣの間、流れること
により生じる電源電圧の降下を０．１Ｖ程度に押えると
すると　Ｃ＝ユ竺強醇４１Ω二＝　＝　０．０５μＦ０
、１　（Ｖ）となり、ＩＣ個あたり１個の割合で前記容量のコンデン
サを入れる必要がある。

このため、前記バイパスコンデンサの実装スペースによ
って基板−リーイズはそれだけ大きなものが必要となる
。また、実装基板が前記両面基板であると一方の面が電
源、　ＧＮＤのラインで専有されてしまい、もう一方の
面ですべてのメモリー間の配線を行わねばならない。

第２図は第１図の２５６にバイトのメモリ一部分の回路
を構成するための基板形状を示す模式的平面図と側面図
であり、両面プリント配線基板２１には前記ＤＲＡＭが
３２個実装されており、これらＤＲＡＭ２２に近い部分
には０．０５μＦのセラミックコンデンサ２３が実装さ
れている。又、基板の表面にはアドレス紳が８本、入力
データ紳が８木、出力データ線が８木、ＲＡＳ線が４本
、ＣＡＳ　Ｐｉｌ及びＷＥ線がそれぞれ１本の合計３０
本が信号線２４として必要でおり、この配線スペースが
基板内に含まれる。さらに、ＣＰＵがこのメモリーをア
クセスするだめには前記すべての信号ラインがカードエ
ッジプネクター２５などとして外部に取り出せるように
なっていゐ必要がある。

このようなことから、基板ザイズは１７０　ｍｍ　Ｘ　
１０６門秤度の寸法までしか小型化できない。又、基板
への実装部分がミニフラットタイプのＤＲＡＭの他に、
形状の異なるセラミックコンデンサを取り付ける必要が
あり、実装のコストの増大にもなり、メモリーシステム
としての価格を下げることができない。

一方、プリント配線基板に多層６絆基板を用いたとして
も、配線部分のスペースが１０％程度小さくなるだけで
あるため、大幅な小型化は期待できない。またこの場合
にも、コンデンサの実装スペースあるいはコンデンサの
実装コストは除くことができないため、プリント配線基
板での多層配線はメリットが無い。

さらに、実装スペースを小さくするためにプリント板の
両面にＤＲＡＭを実装することを考えるがとの場合には
、当然１．２７＋ｍｎピッチの端子が％ピッチずれて両
面に形成されなければならないから、０．６３５　ｍピ
ッチでスルーホールを形成する必要がある。ところが、
プリント配線基板によるスルホール形成は穴径を０４泪
とする場合にＩｄ、０．４　ｍｍ程度の厚さまでの基板
しか形成できず、基板の強度が力い。また、スルーホー
ルの信頼性の面から実際には０６３５箇ピツチでのスル
ーホール形成は不可能となり、結局基板の小型化に１な
らない。

したがって、前記ＤＲＡＭがミニフラットパッケージと
なっても前記両面基板の構成では、従来の２、５４　ｖ
ｎピッチのデュアルインラインパッケージを３２個興装
した場合の基板寸法と大きな変化はない。

このように基板寸法が大きいと、前記ＤＩｃＡＭ間を接
続する信号線の配線長も長くなり、その長さは６００１
程度にもなる。このため、雑音に対しても弱くなり、メ
モリーシステム・の信頼性が低下してしまう。

本発明は、これら従来の欠点を除去せしめた小型、高密
度実装で、かつバイパスコンデンサの実装を不要とした
メモリーカードを提供するととＫちる。

本発明によれば、少なくとも１個以上のＩＣメモリー素
子を実装するためのづ一ツドとＣＰＵとの接続を行うＩ
１０端子を基板の少なくとも一方の面に持ち、かつ前記
基板の内部に前記ＩＣメモリー素子に接続する粗分用、
　ＧＮＤ用の回路の一部が誘電体層を介してコンデンサ
を形成しており、さらに前記ＩＣメモリー素子間及び前
記Ｉ１０端子間を接続する信号線層とスルーホールをイ
ボすることをＩＦ９徴とするメモリーカードを得る。捷
だメモリー制御のだめの周辺ＬＳＩを実装するパッドを
基板の最外層に、また抵抗形成層を基板の内部または外
部に１個以上持つ前記メモリーカードも得られる。

以下、本発明の一実施例を示す図面を参照して詳細に説
明する。

第３図は、本発明のメモリーカードの一実施例を示す外
形斜視図である。

ＩＣメモリー３１は、ミニフラットパッケージタイプの
６４にピットのＤＲＡＭを片面に１６個、両面で計３２
個実装した２５６にバイトメモリーカードな構成してい
る。

基板３２は信号ｉ３３と電源及びＧＮＤのパターン３４
で構成したバイパスコンデンサを持っており、さらにＣ
ＰＵとの接続のためのＩ１０瑞子３５を持りている。次
に、本発明でのｍ造を詳細に説明する０第４図は本発明
での基板の構成方法を示すｆＦｔＦｉ状態の構成図であ
り、絶縁体のグリーンシートと誘電体のグリーンシート
を用いて得られている。

本発明で用いる絶縁体の生シートは、酸化アルミニウム
４０〜６０重旦チ、結晶化ガラス４０〜６０重吋係の組
成範囲で総量１００チとなるように選んだ混合粉末をバ
インダー、有機溶媒、可塑剤と共に泥漿状にし、ドク！
−ブレード法等のスリップキャスティング製膜によシ２
０μｍ〜３００μｍの生シートをポリエステルフィルム
上に成形し、剥離したのち所望の寸法にパンチングして
シートを得る。

ここで用いた結晶化ガラス粉末の組成は、酸化物換算表
記に従ったとき酸化鉛、酸化硼素、二酸チ、２〜５０ｑ
ｂ、４〜６５％、０．１〜５０チ、００２〜２０チの組
成範囲で総量１００％となるように選んだ組成物で構成
されている。

一方、誘電体の生シートはＦｅ２０３．ＰｂＯ，Ｎｂ２
０ｇ　。

ＷＯ２の粉末を所定量秤量し、ボールミル混合して、ろ
過乾燥後７００〜８００℃で予焼を行ったのち、ボール
ミル粉砕した粉末をバインダー、有機溶媒、可塑剤と共
に混合し、泥漿状にして絶縁体の生シートの作製と同様
にドクターブレード法等のスリップキャスティング製膜
により１０μｍ〜２００μｍのシートを得だ。ここで用
いた誘電体材料は、Ｐｂ（Ｆｅｙ２Ｎｂ３’１）０１　
Ｐｂ（Ｆｅ％・Ｗ％）０３二元系複合ペロブスカイト化
合物となるように原料を秤量した。

これら２つのグリーンシートを用いて、第１層目は前記
ＤＲＡＭを実装するための実装パッド４１とＣＰＵとの
接続を行うだめのＩ１０端子４２を持つ絶縁体のシート
４３であり、第２層目〜第４層目までは前記ＤＲＡＭの
実装パッド４１及びＩ１０端子４２、さらに裏面実装の
ＤＲＡＭとの接続用スルーポールの間の信号配線パター
ン４４を持つ絶縁体のシート４５であり、第５層目から
第１３層目までは、前記信号パターン４４の対接地容量
減少化のだめにスルーホールだけを持つダミ一層となる
絶縁体のシート４６がある。

次に、第１４層目にはバイパスコンデンサを形成するだ
めの一方のｍｉとなるＧＮＤのバク−；／４７を持つ誘
電体のシート４８があり、第１５層目には、前記バイパ
スコンデンサのもう一方の電極となる電源のパターン・
１９を持つ誘電体のシート５０があり、第１６層目には
、前記第１４層目と同一のＧ１４Ｄ−（ターン５１を持
つ絶縁体のシート５２がある。

第１７層目から第２４層目までは基板の厚さを調整する
だめのスルーホールだけを持つダミーの層となる絶縁体
のシート５３があり、最後の第２５層目は前記第１層目
と同じＤＲＡＭ実装バッド５４とＩ１０端子５５を持つ
絶縁体シート５６が夷向きで置か！ｔろ。

ことで、第１層目と第２５１？’ｉ目のＩ）ＲＡＭ実装
ノくラドは、互いに％ピッチ異なった位置となるように
配置されており、前記信号配線パターン４４及びノ；イ
パスコンデンサとなるＧＮＤノくターン４７及び電源パ
ターン４９とスルーホールを介して接続されている。本
実施例でのスルーホールの形成は各グリーンシートの各
スルーホールを必要とする点に穴を形成し、この穴に導
電体ペーストを埋め込むことによって得られる。

このようにして、本実施例では１．２７Ｆｍピッチの１
６ピンミニフラツトパツケージのＤＲＡＭが横４列縦４
列の１６個配列を両面に形成するために、基板のＤＲＡ
Ｍ実装パッドは０．６３５＋ｎｍずれて表面と裏面に形
成された形となシ、これを同一パターンで印刷形成する
ために、第５図に示すように中心Ａ−Ａ’で回転した状
態が０．６３５　ｍｍずれだ位置となるようにスルーホ
ール５７と実装パッド５８の位置Ｂ及びＣを等しくして
おり、さらにＩ１０端子５９０位ｆＤ及びびＥも等しく
している。

一方、パイパパコンデンツを形成するよめの誘電体シー
トは焼成上がりで比誘電率９ｒ＝　２８００が得られる
ものである。

第６図と第７図は前記バイパスコンデンサを形成するた
めのＧＮＤパターン及び電極パターン６１であシ、ＧＮ
Ｄ用のパターンは前記ＤＩｔＡＭのＧＮＤ用スルーホー
ル配紳６２へ、電源パターン６１は前記ＤＲＡＭの電源
用スルーホール配線６３に接続される。）さらに、この
バイパスコンデンサを形成するノ（ターンは全体が電源
、　ＧＮＤの接続線である。このため、瞬間的に大電流
が流れるＤＲＡＭの電源パターンとしては最適な構造と
なる。本実施例では、ＤＲＡＭ１素子当たりの面積を焼
成上がりで１３．３　Ｘ　７’、６　ｔａｎ＝　１０１
．１−とじており、前記誘電体シートに焼成上がり、４
０μｍのものを２層用いて０．１２μＦを得ており、裏
表の両方のＤＲＡＭ　２個分のバイパスコンデンサを形
成しており、バイパスコンデンサとしての全体容ｔは２
．１μＦを得ている。

以上のようにして構成された各シートが前記第４図のよ
うに積み上げられており、１００〜１３０℃の温度で圧
力２００〜３ｏｏＡｙ／ｆｆｌで債層プレスし、第１層
目に印刷しである切断線パターンに沿って切断加工し、
６４．Ｉ　Ｘ　５９．５　ｘ２．ｚ　の積層体が得られ
る。

この積層体を脱バインダ一工程を経て８００Ｃ〜１００
０　ｔ：’で焼成し、前記第３図で示したメ井す−カー
ド基板が５６　Ｘ　５２　Ｘ　１．９ｍの大きさで得ら
れ、前記Ｄ　ＲＡＭを３２個実装することで、２５６に
バイトのメモリーカードとなり、従来の％〜３４という
非常に小さなメモリーカードが構成できる。

第８図は本発明のメモリーカード７０をＣＰＵボード７
１に実装した例でちり　？、ｉ、記基板中のＩ１０端子
７２にはカードエツジコネクター７３が取り付けられ前
記ＣＰＵボード７１に設けられた前記カードエツジコネ
クター７３の受けコネクター７４で実装される。

このため１Ｍバイトのメモリースペースを＜Ｈり成する
場合でも、本発明のメモリーカードが４枚で可能であシ
、本メモリーカードが両面実装でも７．４論の厚さであ
るため、放熱のだめの空間を７，６能としてもメモリー
全体が専有する空間は、幅５６ｍｍ高さ６８．５調（コ
ネクターを含む）、ＩＰ：行６０ｆｉの小さな空間で実
現できる。

以上の説明で明らかなように、本発明によるメモリーカ
ードはバイパスコンデンサが基鈑内部に形成されている
だめ、外部にコンデンサを実装する必要がなく、またＩ
Ｃメモリーを両面実装としているため、メモリーの実装
密度をほぼ２００係にでき、最も小型なメモリーカード
と０シ得る。

さらに、前記バイパスコンデンサのパターンが電源及び
ＧＮＤのパターンを兼ねているため、ＤＲＡＭ１１テ有
の瞬間的な大電流においても電源電圧の変動けずっと少
ない。また信号線の回路幅も０．１　ｍｍ程度で良く、
回路の長さも２６０能程度であるため、対接地間の容量
は本発明で用いた絶縁材料の比誘電率が７．８で従来の
プリンｌ−板の比誘電率３．２の２倍となっていても、
％以下の容量となる。このように信号線の対接地間容量
が小さくなれば、メモリーをＩＫ動するだめの各制御信
号の立ち上がシ特性が改善され、メモリーアクセス時の
信頼性が向上する。

一方、木兄ｎＡＫよシ得られるメモリーカードは１６　
ｂｌ　ｔ　ＣＰＵ　、あるいは３２　ｂｉ　ｔ　ＣＰＵ
などを持つ大容量メモリーシステム−においても、最小
のメモリースペースで実現できる。

本実施例では６４ＫｂｉｔのＤＲＡＭを用いだが、メモ
リー素子は６４ＫｂｉｔのＤＩｔＡＭに限定されること
はなく、他の容量のメモリーを実装した基板も容易に構
成できる。

例えば、２にバイトのＣＭＯＳスタティックＲＡＭを両
面で３２個実装した６４にバイトのスタデ、ｆツクメモ
リーカードも容易に実現できる。

この他電気的に書込み、消去ができるＥＥＲＯＭあるい
は他のメモリー容量を持つメモリー素子を実装したメモ
リーカードも容易に実現でき、コンピュータシステムの
小型化あるいは機能拡張などに利用できる。またメモリ
ー素子にはミニフラットパッケージだけではなく、チッ
プギヤリア型あるいはフリップチップによる直接ポンデ
ィング等を選定することで、さらに小型犬容Ｌ１−のメ
モリーカードとなりイυる。

なお、前記本発明での実施例に示すメモリーカードでは
ＩＣメモリー素子のみを実装しているがＣＰＵとの接続
を容易にするだめの周辺ＬＳＩパッケージ等を実装する
パッドを設けても良い。さらに制御信号の回路に、／リ
ーズ抵抗、プルアップ抵抗、プルダウン抵抗等を必要と
する場合には、絶縁体のシートに抵抗体を形成するパッ
ドを設け、抵抗体ペーストを印刷形成しても良い。

第９図は入力データパスラインにプルアップ抵抗文設け
る場合の一実施例であり、入力データバスのスルーホー
ル８１から引き出しだランド８２と電源供給のスルーホ
ール８３から引き出したランド８４を導体ペーストで印
刷形成し、さらに前記２つのランドに采るように抵抗体
ペースト８５を印刷形成した絶縁体のシート８６す積層
体構成の内部に入れることで容易に実現できる。

本発明でのメモリーカードには、単に１つの絶縁体のシ
ートと誘電体のシートについて示したが他の組成でなる
絶縁体のシートあるいは誘電体のシートを用いても前記
同様の効果が得られることは明らかである。さらにバイ
パスコンデンサの形成位置も、前記実施例では基板のへ
ぼ中間層に選んだが、このバイパスコンデンサの形成位
置は何ら限定されることはなく、例えば基板のｔ４２層
月あるいは最終層に近い部分に形成し、メモリー間の信
号配線層を中間層に位置しても良い。なお、前記バイパ
スコンデンサの層数も限定されることなく、単に使用す
る誘電体のシートにより得られる比誘電率により計算さ
れる所望の枚数となる。

またバイパスコンデンサを形成する誘電体層は誘電体の
シートの代わシに第１０図のように、絶縁体のシート９
１の上にバイパスコンデンサの一方の電極９２を印刷形
成し、さらにこの上に誘電体ペースト９３を印刷形成し
、この上に前記バイパスコンデンサのもう一方の電極９
４を印刷形成することでも前記同様のメモリーカードが
イｑられることは明らかである。

【図面の簡単な説明】

第１図は６４にビットのＤ　ＲＡ　Ｆ、４を用いた２５
６にバイトのメモリーシステム、をｔｊり成するメモリ
一部分の回路図である。第２図は従来の両面基板で構成する第１図の２５６にバ
イトのメモリーカードの基板外観図である。第３図は、本発明による第１図の２５６にバイトメモリ
ーカードの基板形状図である。第４図は、本発明での基板の構成方法を示す積層状態の
構成を示す図である。第５図は、本発明でのメモリー実装パッドとＩ１０パッ
ドとの関係を示した図である。第６図、第７図はそれぞれバイパスコンデンサを形成す
るだめの電極パターン及びＧＮＤパターンである。第８図は、本発明のメモリーカードをＣＰＵボードに実
装する一実施例を示す構成図である。第９図は、入力データバスラインにプルアップの抵抗を
形成する場合の積層状態の構成図である。第１０図は、印刷形成により得るバイパスコンデンサー
の層を示す溝造断面図である。図において、２１・・・両面プリント配線基板、２２・
・・ＤＲＡＭ、、　２３・・・セラミックコンデンサ、
２４・・・信号線２５・・・カートエツジコネクター、
３１・・・ＩＣメモリー３２・・・基板、３３・・・信
号線、３４・・・電源及びＧＮＤのパターン、３５・・
・Ｉ１０端子、４１・・・ＤＲＡＭの実装パッド、４２
・・・Ｉ１０端子、４３・・・絶縁体のシート、４４・
・・信号配線パターン、４５・・・絶縁体のシート、４
６・・・絶縁体のシート、４７・・・ＧＮＤのパターン
、４８・・・誘電体のシート、４９・・・電源のパター
ン、５０・・・誘電体のシート、５１・・・ＧＮＤパタ
ーン、５２・・・絶縁体のシート、５３・・・絶縁体の
シート、５４・・・ｉＡＭの実装パッド、５５・・・Ｉ
／ｌ）端子、５６・・・絶縁体のシート、５７・・・ス
ルーホール、５８・・・実装パッド、５９・・・Ｉ１０
端子、６１・・・電極パターン、６２・・・ＧＮＤビン
、６３・・・重分ピン、７０・・・メモリーカード、７
１・・・ＣＰＵボード、７２・・・Ｉ１０端子、７３・
・・カードエツジコネクター、７４・・・受はコネクタ
ー、８１・・・入力データバスのスルーホール、８２・
・・ランド、８３・・・電源供給のスルーホール、８４
　゛°°ランド、８５ｏ。抵抗体ペースト、８６・・・絶縁体のシート、９１−・
・絶縁体のシート、９２・・・バイパスコンデンサの一
方の電極、９３・・・誘電体ペーストによる誘電体層、
９４・・・バイパスコンデンサのもう一方の電極。代Ｔ！１ｊ／い［１１月、自　ｊｌｊ；＋　買第３図３１７５図７６図 ρ９７７図３オ８図７９１にオ／゛θ図

Claims

【特許請求の範囲】

（１）少なくとも１個以上のＩＣメモリー素子を実装す
るだめのパッドとＣＰＵとの接続を行うＩ１０端子を基
板の少なくとも一方の面に持ちかつ前記基板の内部に前
記ＩＣメモリー素子に接続する電源用及びＧＮＤ用の回
路の・一部がｎＮ体層を介してコンデンサを形成してお
シさらに、前記ＩＣメモリー素子間及び前記■１０端子
間を接続する信号線層とスル・−ホールを有することを
特徴とするメモリーカード。
（２）　メモリー制御のため周辺ＬＳＩを実装するパッ
ドを基板の最外層に、また抵抗形成層な基板の内部また
は外部に１個以上持つ特許請求の範囲第１項記載のメモ
リーカード。
（３）誘電体層が金属酸化物で構成され、信号線層と誘
電体層が一体化した構造になっていることを特徴とする
特許請求の範囲第１項記載のメモリーカード。
（４）誘電体層が金１酸化物で構成され、信号線層と抵
抗形成層、誘電体層が一体化した構造になっていること
を特徴とする特許請求の範囲第２項記載のメモリーカー
ド。