JPS60177696A

JPS60177696A - 複合セラミツク基板

Info

Publication number: JPS60177696A
Application number: JP59032866A
Authority: JP
Inventors: 輝幸池田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-02-23
Filing date: 1984-02-23
Publication date: 1985-09-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はコンデンサ、抵抗、信号回路などを基板内部に
形成することで高密度実装を可能とする複合セラミ、り
基板に関する。

近年、電子機器あるいは電子装置などにおいては、ＩＣ
及びＬ８Ｉなどの利用で小型化が進められ、特にマイク
ロコンピー−ターを応用した装置では、実装ボードの小
型化の要求が高くなっている。

例えば、ｇｂｉｔのパーソナルコンピューターもハンド
ベルトコンピューターなどとしてＡ４用紙のサイズに小
型化されてきている。しかし、この小型化にも限度があ
り、実装スペースの関係から小さなメモリー容ｌあるい
は、表示機能を簡易なものとするなど多少性能を低下さ
せなければ実装できない。

一万、最近ではＯＰＵに１６ビツトを用いることで、大
容量のデーター処理あるいは高速演算を可能とするパー
ソナルコンピー−ターが市販され、机上に乗るサイズと
なってきている。しかし、この場合にも小型化の要求が
強く、より高密度な実装が行われるようになってきてお
り、高性能のハンドベルトコンピューターの実現が望ま
れるものである。

このように小さなスペースで高機能の装置を構成するに
は超ＬＳＩ技術によるＬＳＩ化が重要であるが、この反
面、このＬＳＩを実装する実装ボードの小型化も重要で
ある。例えば、終端抵抗、バイパスコンデンサの実装ス
ペースを小さくさせ、さらにＬＳＩ相互間の信号回路、
電源回路の配線形成スペースも小さくすることが要求さ
れる。

このようなことから抵抗、コンデンサ、信号回路、電源
回路を基板内部に形成し両面に能動素子を実装させる複
合セラミック基板の実用化が進められている。

第１図は、前記複合セラミック基板の構造を示した１部
切欠き斜視図である。基板の最上部ｌｉｔこは能動素子
の実装パッド１２があり、次に信号配線１３を持つ信号
膚がある。この信号配線１３の所望の位置には抵抗体１
４が形成され、ざらζこ適当なスペーサー層１５を介し
て電源パターン１６及びＧ　Ｎ　Ｄ　１７のある層にな
る。次に、この電源パターン１６の所望の位置において
、バイパスコンデンサの一万の電極１８Ｊこスルホール
接続され、誘電体材料を介してもう一万の′ＦＭ、極が
接地電極１９として形成されている。さら瘍こ裏面に形
成する能動素子の実装パッド側の回路２０と前記表側の
信号配線１３を接続するスルホール２１の部分から成っ
ている。

ところが、第１図に示した複合セラミック基板では、信
号回路が電源ラインの上を通過する部分と接地ラインの
上を通過する部分があり、インピーダンスが一定とは１
ｊ−らない。このため、島速パルスの伝搬する回路では
、反射が起こってしまう。

又、前記実装パッドに実装されるデバイスが例えばダイ
ナミックＩｔＡＭのようなメモリー素子ではアクセス時
に４０〜８（ｌ　ｍ　Ａの大きな電流変化を生じる。こ
のため、電源回路の導体抵抗で、電圧降下を生じてしす
うため、この電圧降下防止のためのバイパスコンデンサ
の容量Ｃ（μＦ）として、０＝Ｉｍ−ｔ／ｇｄ　とする
と（ただし、Ｉ　ｍ−ビーク電流値（ｍＡ）　、ｔ・・
・電流変化が起きている時間（ｎ　ｘ　）、Ｅｄ・・・
電圧降下）、それぞれ、Ｉｍ、ｔ、Ｅｄを１００　ｍＡ
、　５０ｎｓｅｃ１．０．　Ｉ　Ｖとすると０＝０．０
５μＦとなり、前記ダイナミックＲＡＭノ（ッケージ１
つに付き、この０．０５μＦの容量が必要で、両面実装
の場合［１ｔ　Ｏ，ｌ　μＦを基板内部Ｇこ形成する必
要がある。ところが、５０目口で前記ＤＲＡＭを両面で
３２個実装させる場合、このコンデンサを形成すること
を可能とする有効電極面積は約９　Ｘ　９　＋ｍ＝８１
ｍｍ２　となり、誘電体層を４０　ＩＩ　ｍで構成させ
ても、前記０．１μＦを得る誘電体の比誘電率は５５７
７の大きな値が必要となる。しかし、絶縁体相別と誘を
体材料のまったく異なった物質を同時焼成させるため、
前記のような大きな比誘電率を得ることは困難である。

このため、この／くイパスコンデンサ形成層を多層化さ
せる必要があり、基板コストの増加となってしまう。さ
らに、このようｆ、に９１合セラミック基板がシステム
としてのマザーボードに実装された場合に、マザーボー
ドに実装された他のデバイスから発生した雑音は容易に
電源ラインを伝搬し、前記複合セラミック基板の高密度
に形成した信号回路に前記雑音が結合されてしまう場合
があり、耐雑音性の低い基板となってしまう。

本発明では、これら従来の欠点を除去せしめて、一定イ
ンピーダンスの信号回路で、電源回路のインピーダンス
を低くさせ、比較的小さなりｂ誘電率で所望のバイパス
コンデンサの効果が得られ、さらに耐雑音性の高い複合
セラミック基板を提供することにある。不発明によれば
、誘電体セラミックと絶縁体セラミックとが一体化した
基板であり、その内部に抵抗体、コンデンサ、信号回路
θり少なくとも１つと′電源回路が形成され、かつ電子
素子の実装パッドが基板の両面に形成されてＩ／）る複
合セラミック基板−こおいて、前記電源回路に接続する
電極パターンと電源の帰線となる接地側に接続する電極
パターンとが前記誘電体セラミック層を介して対向して
配置されている複合セラミック基板が得られる。

以下、本発明を一実施例を示す図面を参照して説明する
。

本発明の複合セラミック基板を構成する一つの方法とし
ては、それぞれ絶縁体材料・誘電体材料となるセラミッ
クとして焼結する前の材料を泥漿化し、１０〜３００μ
ｍのグリーンシートを作り、絶縁体のシートには信号回
路及び電源回路を絶縁体シートに形成し、誘電体にはコ
ンデンサの電極を形成し、これらを積み重ね、熱圧着し
、焼成することによって得ている。

なお、本発明で用いる絶縁体の生シートは、酸化アルミ
ニウム４０〜６０重量％、結晶化ガラ１４０〜６０重景
％の組成範囲で総量１００％となるように選んだ混合粉
末をバインダー、有機溶媒、可塑剤と共に泥漿状にし、
ドクターブレード法等のスリ。

プキャスティング製膜により２０μｍ〜３００μｍの生
シートをポリエステルフィルム上に成形し、剥離したの
ち所望の寸法にパンチングしてシートを得る。ここでＸ
用いた結晶化ガラス粉末の組成は、酸化物換算表記に従
；たとき酸化鉛、酸化ホウ素、二酸化ケイ素、■族元素
酸化物、■族元素（但し、炭素、ケイ素、鉛は除く）酸
化物をそれぞれ重量比３〜６５％、２〜５０％、４〜６
５％、０．１〜５０％、０．０２〜２０％の組成範囲で
総量１００％となるように選んだ組成物で構成されてい
る。

−万、誘電体の生シートはＦｅ４０ｓ、　ＰｂＯ，Ｎｂ
、　Ｏ，。

ＷＯｌの粉末を所定量秤量し、ボールミル混合して、ろ
過乾燥後７００〜８００℃で予焼を行ったのち、ボール
ミル粉砕した粉末をバインダー、有機溶媒、可塑剤と共
に混合し、泥漿状にして絶縁体の生シートの作成と同様
にドクターブレード法等のスリップキャスティング製膜
により、１０μｍ〜２００μｍのシートを得た。ここで
用いた誘電体材料は、Ｐｂ（Ｆｅ３ＡＮｂＭ）０．、−
Ｐｂ（Ｆｅ％　・Ｗ％）Ｏｓ（７）二元系複合ペロブス
カイト化合物となるように原料を秤量した。

又、信号回路およびコンデンサの電極としての導体材料
にはＡｕ又はＡｇ−Ｐｄ　の導体ペーストを用いており
、実装パッドにはＡｕ−Ｐｔの導体ペーストを用いた。

さらに、抵抗形成が必要なときにはデュポン１８シリー
ズのような抵抗体ペーストを用いる。そして、これら導
体ペースト、抵抗体ペーストは前記絶縁体シートへスク
リーン印刷機を用いて形成した。

さらに、各シート間の回路接続点では、所要のシートに
穴あけ加工を行ない、前記スクリーン印刷機での導体印
刷時に同時に導体ペーストでの穴うめが行われることで
スルホールが形成される。

第２図は、本発明の一実施例を示す複合セラミ、り基板
の積層構成を示したもので６４ｋｂｉｔ　のＤＲＡＭを
両面に３２個実装し、５０　Ｘ　５０　ｆｉの大きさで
２５６にバイトの記憶容量の得られる複合セラミックメ
モリーカードの例である。

表側の実装パッド層３１と裏側の実装パッド４３２の次
には、表側の信号回路層３３と裏側の信号回路層３４が
ある。そして表側の信号回路３５と裏側の信号回路３６
とを接続するためのスルホール３７及び電源を接続する
スルホール３８とＧＮＤを接続するスルホール３９を持
つダミ一層４０が配＃され、この中間にバイパスコンデ
ンサを形成するための誘電体層４１が置かれる。本発明
では、この誘電体層４】への電極形成がＧＮＤ側に接続
する電極パターン４２で電源に接続する′ｔｊＬ極パタ
ーン４３をはさみ込むように積み重ね、かつ前記実装パ
ッド層３１での実装パッド４４＃こ乗るｌ）　Ｈ，ＡＭ
の電源及びＧＮＤの端子位置に合わせて配置した前記Ｇ
ＮＤ側の電極パターン４２及び電源側の電極パターン４
３を接続するためのスルホール端子４５を持っている。

第３図（ａ）、（ｂ）は、誘電体シート５０に形成され
た本発明の電源（ｂ）とＧ　Ｎ　Ｄ　（ａ）の電極パタ
ーンの例であ、す、ＧＮＩ）のパターン４６及び電源の
パターン４７は、前記実装パッドのＧＮＤ及び電源位置
のスルホール部分を逃げた格子状パターンとなっている
。

前記ＧＮＤパターン４６はＧＮＤのスルホール端子４８
へ、前記Ｘ源パターン４７は電源のスルホール端子４９
へ接続されている。このように構成したＧＮＤパターン
４６が少なくとも１枚の誘電体シート５旧こ形成され、
次に電源パターン４７が誘電体あるいは絶縁体に形成さ
れて、さらに前記ＧＮＤパターン４６が絶縁体シート＋
こ形成され、これらが、ＧＮＤパターン、誘電体、電源
パターン、誘電体あるいは絶縁体、ＧＮＤパターンの順
序となるように前記第２図の積層構成中に配置される。

このような積層構成したものを１００〜１３０℃で圧力
２００〜３００　ＫＰ／　ｃｄで熱圧着し、脱バインダ
一工程を径で、８００℃〜１０００℃で焼成するこきに
よって、電源回路がバイパスコンデンサとなっている複
合セラミ、り基板となる。

本実施例によれば、電源回路となる電源パターン４３が
ＧＮＤのパターン４２ではさみ込まれているため、電源
回路に発生した雑音は、前記ＧＮＤパターン４２でシー
ルドされ、信号回路３５及び３６へ影響を与えない。又
、前記信号３５及び３６は常に対向電極としてＧＮＤを
持つように配線されているので、前記信号回路の伝送ラ
インとしてのインピーダンスがほぼ一定になり、高速の
アクセスに対応するメモリーカードに最適な構造となる
。さらに前記基板に実装するＤＲＡＭでは、アクセス時
に３０〜８０ｍ、Ａの瞬間的な電流変動が生じるが、こ
の場合暑こも、実装したメモリー素子の電源回路が直接
バイパスコンデンサにスルホールだけで接続されている
ため、この部分の抵抗は無視できるほど小さく、前記電
流変動はバイパスコンデンサか吸収する。又、この電源
回路自体がバイパスコンデンサとなっているため、前記
Ｄ）１．ＡＭの電流変動壷こは、この全体容量か作用す
る。このため、１０９０簡　となり、０．１μＦの容量
を得るには比誘電率は４１４で良い。又、容量を０．５
μＦとする場合も比誘電率は２０７０　が得られれば良
く、絶縁体材料成で２８００を得ており、バイパスコン
デンサトシての容量は、誘電体層が２層の場合で１．３
５μＦが得られた。このため本例のＩ）ＲＡＭカードの
複合セラミック基板が実装されるマザーボードでは、電
源ラインの電流変動が小さくなり、他の回路への雑音誘
起も小さくおさえることができる。

第４図（ａ）、（明ま本発明の別の実施例を示すバイパ
スコンデンサを形成するパターンで、前記実施例では格
子状となっていたが、本例ではＧＮＤの電極パターン５
１（第４図（ａ））及び電源のパターン５２（第４図（
ｂ））を実装する素子の電源及びＧＮＤの位置に合わせ
てスルホール５３及びそのｌこげのスルホール５４を形
成したものである。そして、この電源のパターン５２を
持つ層がＧＮＤのパターン５１を持つ層で前記実施例同
様に、はさまれた型に積まれ、この上下に前記同様に信
号層と実装パッドの層が構成される。この場合にも、前
記ＧＮＤのパターン５１の少なくとも１枚が誘電体層に
形成されれば、電源回路自体がバイパスコンデンサとな
るため雑音に強く、さらに信号回路が常にＧＮＤを対向
電極として形成できるため一定インピーダンスの信号回
路となり、高速のパルス伝送に最適な構造となる。

なお、前記実施例では、電源層が１層で、１電源の回路
であるが、２〜３の電源を必要とする回路の場合、前記
電源のパターンを複数となるように同一層に形成しても
良く、又、複数の層ｉこ分割して、ＧＮＤ、誘電体シー
ト、第１の電源、絶縁体又は誘電体、ＧＮＤ、誘電体、
第２の電源、絶縁体又は誘電体、ＧＮＤなどのように積
層構成を行えば、前記同様電源回路がバイパスコンデン
サとなり、耐雑音性の高い複合セラミック基板となり得
る。

以上の説明で明らかなように、本発明によれば電源供給
のパターンがＧＮＤパターンにはさまれており、信号線
の対向電極が常にＧＮＤで形成されているため、信号回
路の伝送インピーダンスが常に一定となり、高速パルス
の伝送に最適となる。

さらに、電源回路がＧＮＤではさまれているため、電源
回路で発生した雑音はＧＮＤ電極でシールドされた形と
なり、信号回路には誘起されない。又、電源電流が急激
に変動するような素子を実装する場合においても電源回
路自体がバイパスコンデンサを形成するために、各素子
には、この電源回路自体の全体容量が作用するため比較
的低い誘電率の物質であってもバイパスコンデンサとし
ての効果は高くなり、耐雑音性の高い複合セラミック基
板となり得る。

【図面の簡単な説明】

第１図は、バイパスコンデンサを内蔵化した複合セラミ
、り基板の一部切欠き斜視図である。第２図は、本発明の複合セラミック基板の積層構成図、第３図は、本発明の複合セラミック基板中の電源側とＧ
ＮＤ側にそれぞれ接続する電板パターンを示す図、第４図は、別の実施例の複合セラミ、り基板中の電源側
とＧＮＤ側にそれぞれ接続する電極パターンを示す図。図において、１１・・・基板の最上部、１２・・・実装パッド、１３
・−・信号配線、１４・−・抵抗体、１５・・・スペー
サー層、１６・・・電源パターン、１７・・・ＧＮＤ、
１８・・・バイパスコンデンサの一万の電極、１９・・
・接地電極、２０・・・裏面形成の回路、２１・・・ス
ルホール３１・・・表側の実装パッド層、３２・・・裏
側の実装パラ１．３３・・・表側の信号回路層、３４・
・・裏側の信号回路層、３５・・・表側の信号回路、３
６・・・裏側の信号回路、３７・・・信号用スルホール
、あ・・・電源用スルホール、３９・・・ＧＮＤ用スル
ホール、４０・・・ダミ一層、什・・誘電体層、４２．
４６．５１・・・ＧＮＤの電極パターン、４３．４７．
５２・・・電源側の電極パターン、４４・・・実装パッ
ド、４５・・・スルホール端子、４８・・・ＧＮＤのス
ルホール端子、４９・・・電源のスルホール端子、５０・・・誘電体シ
ート、５３・・・スルホール、５４・・・にげのスルホ
ール第　４　図

Claims

【特許請求の範囲】

（１）　誘電体セラミ、りと絶縁体セラミ、りとが一体
化した基板であり、その内部に抵抗体、コンデンサ、信
号回路の少なくとも１つと電源回路が形成され、かつ電
子素子の実装パッドが基板の両面に形成されている複合
セラミ、り基板において、前記電源回路に接続する電極
パターンと電源の帰線となる接地側に接続する電極パタ
ーンとが前記誘電体セラミック層を介して対向して配置
されていることを特徴とする複合セラミ、り基板。
（２）電源回路に接続する電極パターンが誘電体セラミ
ック層を介して接地側に接続する２つの電極パターンに
はさ菫れている構成である特許請求の範囲第１項記載の
複合セラミ、り基板。