JPS58111396A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPS58111396A JPS58111396A JP56209210A JP20921081A JPS58111396A JP S58111396 A JPS58111396 A JP S58111396A JP 56209210 A JP56209210 A JP 56209210A JP 20921081 A JP20921081 A JP 20921081A JP S58111396 A JPS58111396 A JP S58111396A
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- Japan
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- capacitor
- multilayer wiring
- wiring board
- capacitors
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体素子などの電子部品を実装する多層配
線基板（二関する。
線基板（二関する。
従来のセラミック多層配線基板について、第１図および
第２図によつＣ説明する。
第２図によつＣ説明する。
第１図は、セラミック多層配線基板の各層の製造工程を
略示する断面図である。
略示する断面図である。
まず、アルオナ粉末６ニタルク等を混合したものｄ二結
合剤や溶剤を加え、ボールンルで混合後、マイラーシー
ト上４：板状にのばして乾燥させ生シート１をつくる（
第１図（イ））。この生シート１の所定の位置舊ニトリ
ル又はパンチロより穴をあけ、その大中にタングステン
又はモリブデンの粉末を結合剤、溶剤と混合した導体ペ
ーストをスクリーン印刷法等で注入し経由孔２を形成す
る（第１図−））。
合剤や溶剤を加え、ボールンルで混合後、マイラーシー
ト上４：板状にのばして乾燥させ生シート１をつくる（
第１図（イ））。この生シート１の所定の位置舊ニトリ
ル又はパンチロより穴をあけ、その大中にタングステン
又はモリブデンの粉末を結合剤、溶剤と混合した導体ペ
ーストをスクリーン印刷法等で注入し経由孔２を形成す
る（第１図−））。
次Ｃ二経由孔２を有する生シート１上Ｃニスクリーン印
刷法で導体ペースト層をつく抄各層のパターン３を形成
する（第１図ｅう）。
刷法で導体ペースト層をつく抄各層のパターン３を形成
する（第１図ｅう）。
このようＣニして得た各層を所定の順６二積層し１００
℃、４０Ｋｐ／−のホットプレスをかけ一体化した後、
約１６００°Ｃで２〜３時間焼結することにより、セラ
ミック多層配線基板ができあがる。
℃、４０Ｋｐ／−のホットプレスをかけ一体化した後、
約１６００°Ｃで２〜３時間焼結することにより、セラ
ミック多層配線基板ができあがる。
第２図５二、上述のよう（二して作られた従来のセラミ
ック多層配線基板の断面構造の一例を略示する。この例
は５層配線基板で、最上層表面の導体層のはかＣ二、内
部の導体層とじてグランド層７、Ｘ配線層８．Ｙ配線層
９、電源層１０を有する。各導体層間は必要に応じて、
′ｓ１図（二足した経由孔Ｃ：より相互接続市れる。ま
た基板上には、第２図Ｃ二足すようＣ二手導体素子４が
半田６で接続される。
ック多層配線基板の断面構造の一例を略示する。この例
は５層配線基板で、最上層表面の導体層のはかＣ二、内
部の導体層とじてグランド層７、Ｘ配線層８．Ｙ配線層
９、電源層１０を有する。各導体層間は必要に応じて、
′ｓ１図（二足した経由孔Ｃ：より相互接続市れる。ま
た基板上には、第２図Ｃ二足すようＣ二手導体素子４が
半田６で接続される。
さて一般に、電子回路では、題詠ラインとグランドライ
ンとの間にバイパス用のコンデンサを適宜接続する必要
があり、これは多層配線基板−半導体素子を実装して電
子回路を組立°Ｃる場合も同様である。しかる礁二従来
は、第２図１＝示すよう：＝、比較的大きな個別部品の
コンデンサ５をバイパスコンデンサとして基板上に取付
け′Ｃいたため、次のような問題があった。すなわち、
このコンデンサの存在は％基板上の半導体素子の実装の
ために利用可能なスペースを大幅）：減少させる。また
、個別部品のコンデンサの取付けＣニ工数がか−り、回
路全体の実装工数を増加させる。さらに、個別コンデン
サからその接続点までの配線が長くなりやすく、その配
線のインダクタンスがバイパス効果を阻害する。
ンとの間にバイパス用のコンデンサを適宜接続する必要
があり、これは多層配線基板−半導体素子を実装して電
子回路を組立°Ｃる場合も同様である。しかる礁二従来
は、第２図１＝示すよう：＝、比較的大きな個別部品の
コンデンサ５をバイパスコンデンサとして基板上に取付
け′Ｃいたため、次のような問題があった。すなわち、
このコンデンサの存在は％基板上の半導体素子の実装の
ために利用可能なスペースを大幅）：減少させる。また
、個別部品のコンデンサの取付けＣニ工数がか−り、回
路全体の実装工数を増加させる。さらに、個別コンデン
サからその接続点までの配線が長くなりやすく、その配
線のインダクタンスがバイパス効果を阻害する。
本発明は紙上の如き諸問題を解決するため（；、バイパ
ス用などのコンデンサを内部１＝形成した多層配線基板
を提供することを目的とする。
ス用などのコンデンサを内部１＝形成した多層配線基板
を提供することを目的とする。
このようなコンデンサ内蔵の多層配線基板を実現する場
合の重要な技術的昧題は、限られたスペース内で如何１
ニして十分な静電容量を持つコンデンサ構造を歩留り良
く作り出すかである。
合の重要な技術的昧題は、限られたスペース内で如何１
ニして十分な静電容量を持つコンデンサ構造を歩留り良
く作り出すかである。
したがつ・Ｃ本発明のもう１つの目的は、多層配線基板
の内部６ニコンデンサを作るための優れた方法を提供す
ることである。
の内部６ニコンデンサを作るための優れた方法を提供す
ることである。
しかして本発明にあっては、多層配線基板内の隣り合う
特定の導体層間の絶縁体層を、スクリーン印刷法などの
印刷法によって形成し、該特定の導体層間でコンデンサ
を構成する。後述するよう６：、スクリーン印刷法など
の印刷法によれば、厚さが均一でピンホールの少ない薄
い絶縁体層を傅ることができるため、静電容量の比較的
大きなコンデンサを基板内（二歩留ね良く作ることがで
きる。
特定の導体層間の絶縁体層を、スクリーン印刷法などの
印刷法によって形成し、該特定の導体層間でコンデンサ
を構成する。後述するよう６：、スクリーン印刷法など
の印刷法によれば、厚さが均一でピンホールの少ない薄
い絶縁体層を傅ることができるため、静電容量の比較的
大きなコンデンサを基板内（二歩留ね良く作ることがで
きる。
以下、一実施例（二ついて本発明を説明する。
第３図１＝、本発明によるセラミック多層配線基板の一
例の断面構造を略示する。
例の断面構造を略示する。
本例の基板は、内部の導体層としてＸ配線層２１、Ｙ配
線層ｎ１電源層１８、グランド層１６を有する。
線層ｎ１電源層１８、グランド層１６を有する。
各導体層の相互接続および基板上面への引き出しは、従
来と同様：二経由孔を介して行なわれる。また、電源層
１８とグランド層１６はそれぞれ経由孔田と冴を介して
基板下面（＝引き出される。内蔵；ンデンサは、本例で
は電源層１８とグランド層１６との間Ｉ：それぞれを対
向電極として作られる。
来と同様：二経由孔を介して行なわれる。また、電源層
１８とグランド層１６はそれぞれ経由孔田と冴を介して
基板下面（＝引き出される。内蔵；ンデンサは、本例で
は電源層１８とグランド層１６との間Ｉ：それぞれを対
向電極として作られる。
この内蔵コンデンサ（ここではバイパスコンデンサとし
て機能する）を含む層の製造工程の一例（：ついて、第
４図６二より説明する。
て機能する）を含む層の製造工程の一例（：ついて、第
４図６二より説明する。
まず、アルミナ粉末６ニタルク等を混合したもの６二結
合剤や溶剤を加えＣボールばルで混合後、マイラーシー
ト上に板状：；のばして乾燥させ、生シート１４をつく
る（第４図（−Ｏ）。この生シートの所定の位Ｉｔｓ＝
ドリル又はパンチ−二より穴をあけ、その大中にタング
ステン又はモリブデンの粉末を結合剤、溶剤と混合した
導体ペーストをスクリーン印刷法で注入し、接続用の経
由孔ｎ、２４を形成する（第４図（に））。この経由孔
困、２４を有する生シート１４上Ｃニゲランド層１６を
上記導体ペーストのスクリーン印刷６二より形成する（
第４図ｅ→）。次Ｃ二、グランド層１６の乾燥後、コン
デンサ形成用絶縁体層１７を絶縁ペーストのスクリーン
印刷Ｃ二よ秒、グランド層１６上に形成する（’１４図
に））。次に、絶縁体層１７の乾燥後、上記導体ペース
トをスクリーン印刷しＣ電源層１８を絶縁体層１７上−
二形成する（第４図（ホ））。
合剤や溶剤を加えＣボールばルで混合後、マイラーシー
ト上に板状：；のばして乾燥させ、生シート１４をつく
る（第４図（−Ｏ）。この生シートの所定の位Ｉｔｓ＝
ドリル又はパンチ−二より穴をあけ、その大中にタング
ステン又はモリブデンの粉末を結合剤、溶剤と混合した
導体ペーストをスクリーン印刷法で注入し、接続用の経
由孔ｎ、２４を形成する（第４図（に））。この経由孔
困、２４を有する生シート１４上Ｃニゲランド層１６を
上記導体ペーストのスクリーン印刷６二より形成する（
第４図ｅ→）。次Ｃ二、グランド層１６の乾燥後、コン
デンサ形成用絶縁体層１７を絶縁ペーストのスクリーン
印刷Ｃ二よ秒、グランド層１６上に形成する（’１４図
に））。次に、絶縁体層１７の乾燥後、上記導体ペース
トをスクリーン印刷しＣ電源層１８を絶縁体層１７上−
二形成する（第４図（ホ））。
これで、絶縁体層１７を間に対向したグランド層１６と
電源層１８を電極とするコンデンサが、生シート１４上
に一体的舊；形成される。
電源層１８を電極とするコンデンサが、生シート１４上
に一体的舊；形成される。
Ｘ配線層２１を含む層、Ｙ配線層ｎを含む層および最上
層は第４図のピ）からＣ引二足す工程と同様の工程によ
って作られる。
層は第４図のピ）からＣ引二足す工程と同様の工程によ
って作られる。
以上Ｃ二より形成した各層を所定の順１：ｉａ層し、１
００℃、４０Ｋｙ／ｃｔＡのおットプレスをかけ一体化
した後、約１６００℃で２〜３時間焼結することにより
、第３図に示すようなバイパスコンデンサを内蔵したセ
ラ電ツク多層配線基板が形成される。
００℃、４０Ｋｙ／ｃｔＡのおットプレスをかけ一体化
した後、約１６００℃で２〜３時間焼結することにより
、第３図に示すようなバイパスコンデンサを内蔵したセ
ラ電ツク多層配線基板が形成される。
なお、本例では絶縁体層１７、グランド層１６および電
源層１８で１層構造のコンデンサを形成したが、静電容
量を増大させたい場合などは、同構造のコンデサを２層
以上同様の工程で形成し、各層のコンデンサの対応する
電極同士を経由孔を介して並列接続すればよい。
源層１８で１層構造のコンデンサを形成したが、静電容
量を増大させたい場合などは、同構造のコンデサを２層
以上同様の工程で形成し、各層のコンデンサの対応する
電極同士を経由孔を介して並列接続すればよい。
以上１＝説明した本発明によれば、バイパス相等Ｃ；利
用するに十分な静電容量を持つコンデンサを内蔵した多
層配線基板を十分な歩留りで作ることができる。これＣ
二ついて、実験データ６二よって説明しよう。
用するに十分な静電容量を持つコンデンサを内蔵した多
層配線基板を十分な歩留りで作ることができる。これＣ
二ついて、実験データ６二よって説明しよう。
基板サイズを１００ ｍ角、コンデンサ形成用絶縁体層
を除く眉間絶縁体層（前述の各層のセラミック生シート
）の厚さを２００μｍとした条件で、コンデンサの層数
（各層のコンデン°すは並列接続）およびコンデンサ形
成用絶縁体層の厚さを変えて、コンデンサの静電容量と
良品率の関係を調べた結果を第５図６二示す。た望し、
各層のコンデンサのの構造および製造工程は前述した通
りである。
を除く眉間絶縁体層（前述の各層のセラミック生シート
）の厚さを２００μｍとした条件で、コンデンサの層数
（各層のコンデン°すは並列接続）およびコンデンサ形
成用絶縁体層の厚さを変えて、コンデンサの静電容量と
良品率の関係を調べた結果を第５図６二示す。た望し、
各層のコンデンサのの構造および製造工程は前述した通
りである。
同図から、良品率はコンデンサ形成用絶縁体層の厚さが
１５μｍ以上なら１００ ＊ ｌ二連し、それ以下４二
なるとピンホール等の影響で良品率が低下することがわ
かる。良品率の面から、コンデンサ形成用絶縁体層の厚
さの下限値は、実用的には約１０１Ｄである。ただし、
この下限値は製造工程を改良すればｌ！に下げ得るであ
ろう。
１５μｍ以上なら１００ ＊ ｌ二連し、それ以下４二
なるとピンホール等の影響で良品率が低下することがわ
かる。良品率の面から、コンデンサ形成用絶縁体層の厚
さの下限値は、実用的には約１０１Ｄである。ただし、
この下限値は製造工程を改良すればｌ！に下げ得るであ
ろう。
一方、バイパス用コンデンサとし゛Ｃ必要な静電容量０
．１μＦを得るためのコンデンサ形成用絶縁体層の厚さ
は、第５図から、コンデンサが１層なら８μｍ、２層な
ら１６μｍ、４層なら３２μｍ、５層なら５０Ｊ１ｍで
ある。したがつで、２層以上とすればバイパス用として
十分な静電容量を持つコンデンサを内蔵した多層配線基
板を歩留り良く実現できることがわかる。このような静
電容量の大きな内蔵コンデンサの組込みが可能となるの
は、コンデンサ形成用絶縁体層をスクリーン印刷法など
の印刷法によって薄くかつ均一に形成できるからであう
。
．１μＦを得るためのコンデンサ形成用絶縁体層の厚さ
は、第５図から、コンデンサが１層なら８μｍ、２層な
ら１６μｍ、４層なら３２μｍ、５層なら５０Ｊ１ｍで
ある。したがつで、２層以上とすればバイパス用として
十分な静電容量を持つコンデンサを内蔵した多層配線基
板を歩留り良く実現できることがわかる。このような静
電容量の大きな内蔵コンデンサの組込みが可能となるの
は、コンデンサ形成用絶縁体層をスクリーン印刷法など
の印刷法によって薄くかつ均一に形成できるからであう
。
こ＼まではバイパス用Ｃ二利用するコンデンサを多層配
線基板に内蔵する例につい′Ｃ説明したが、これはあく
まで−例であり、バイパス用以外の目的に用いるコンデ
ンサも同様Ｃ二しＣ多層配線基板の内部に形成できるこ
とは明らかである。
線基板に内蔵する例につい′Ｃ説明したが、これはあく
まで−例であり、バイパス用以外の目的に用いるコンデ
ンサも同様Ｃ二しＣ多層配線基板の内部に形成できるこ
とは明らかである。
以上説明した如く、本発明Ｃ二よれば十分な静電容量の
；ンデンサを内蔵した多層配線基板を提供できる。した
がって、従来の多層配線基板のよう：：バイパス用コン
デンサなどを個別部品として外付けする必要がなくなり
、前述したような問題を解消することができる。
；ンデンサを内蔵した多層配線基板を提供できる。した
がって、従来の多層配線基板のよう：：バイパス用コン
デンサなどを個別部品として外付けする必要がなくなり
、前述したような問題を解消することができる。
第１図は従来゛のセラミック多層配線基板の製造工程の
概略を示す図、第２図は従来のセラミック多層配線基板
の一例を示す概略断面図、第３図は本発明６；か−るセ
ラミック多層配線基板の一例を示す概略断面図、第４図
は第３図中やコンデンサ形成層の製造工程の概略を示す
図、第５図は本発明（二か＼るセラ２ツク多層配線基板
の内蔵コンデンサに関する実験データを示す図である。 １４・・・セラミック生シート、１６・・・グランド層
、１７・・・コンデンサ形成用絶縁体層、１８−・・電
源層、４・−Ｘ配線層、ｎ・・・Ｙ配線層、ツ・・・電
源層引出し経由孔、冴・・・グランド層引出し経由孔。 ：（３７λｈｊ蓚− 酋 ＠ ｏ Ｃｊｏ 。 Ｃ’ｙｚ＞ ｄｉ Ｑ：尊−
概略を示す図、第２図は従来のセラミック多層配線基板
の一例を示す概略断面図、第３図は本発明６；か−るセ
ラミック多層配線基板の一例を示す概略断面図、第４図
は第３図中やコンデンサ形成層の製造工程の概略を示す
図、第５図は本発明（二か＼るセラ２ツク多層配線基板
の内蔵コンデンサに関する実験データを示す図である。 １４・・・セラミック生シート、１６・・・グランド層
、１７・・・コンデンサ形成用絶縁体層、１８−・・電
源層、４・−Ｘ配線層、ｎ・・・Ｙ配線層、ツ・・・電
源層引出し経由孔、冴・・・グランド層引出し経由孔。 ：（３７λｈｊ蓚− 酋 ＠ ｏ Ｃｊｏ 。 Ｃ’ｙｚ＞ ｄｉ Ｑ：尊−
Claims (1)
- １、複数の導体層を絶縁体層を介在させて積層し一体化
して成る多層配線基板において、隣り合う特定の導体層
間の絶縁体層を印刷法シーで形成し、該特定の導体層間
でコンデンサを構成したことを特徴とする多層配線基板
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209210A JPS58111396A (ja) | 1981-12-25 | 1981-12-25 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209210A JPS58111396A (ja) | 1981-12-25 | 1981-12-25 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111396A true JPS58111396A (ja) | 1983-07-02 |
Family
ID=16569171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56209210A Pending JPS58111396A (ja) | 1981-12-25 | 1981-12-25 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4325668A1 (de) * | 1992-07-30 | 1994-02-03 | Toshiba Kawasaki Kk | Mehrebenen-Verdrahtungssubstrat und dieses verwendende Halbleiteranordnung |
| US5521332A (en) * | 1992-08-31 | 1996-05-28 | Kyocera Corporation | High dielectric layer-containing alumina-based wiring substrate and package for semiconductor device |
| US5868884A (en) * | 1994-03-25 | 1999-02-09 | Sumitomo Metal Industries, Ltd. | Method for producing ceramic dielectrics |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5189153A (ja) * | 1975-02-03 | 1976-08-04 | ||
| JPS5571086A (en) * | 1978-11-22 | 1980-05-28 | Mitsumi Electric Co Ltd | Substrate circuit device and method of manufacturing same |
| JPS5643716A (en) * | 1979-09-18 | 1981-04-22 | Tdk Electronics Co Ltd | Solid*layerrbuilt electronic circuit parts |
| JPS5658295A (en) * | 1979-10-17 | 1981-05-21 | Hitachi Ltd | Method of manufacturing high accuracy capacitor contained multilayer circuit board |
-
1981
- 1981-12-25 JP JP56209210A patent/JPS58111396A/ja active Pending
Patent Citations (4)
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| DE4325668C2 (de) * | 1992-07-30 | 1999-06-24 | Toshiba Kawasaki Kk | Mehrebenen-Verdrahtungssubstrat und dieses verwendende Halbleiteranordnung |
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