JPH1167586A - チップ型ネットワーク電子部品 - Google Patents

Abstract

(57)【要約】 【課題】 クロストークの発生を低減できるチップ型ネ
ットワーク電子部品を提供する。 【解決手段】 ２つのコンデンサを直列接続した接続部
を共通端子とすると共に両端を信号端子とする３端子回
路を２組備えた略直方体形状のチップ型ネットワーク電
子部品を構成する際に、各３端子回路の外部電極(27a,2
7b.27c)(27d,27e,27f)を、３端子回路毎に素体26の異な
る側面に形成すると共に、各３端子回路の共通端子とな
る外部電極27b,27eは、他の２つの信号端子となる外部
電極27a,27b,27d,27fの間に形成する。これにより、異
なる３端子回路の外部電極間の間隔を大きく設定でき、
これら異なる３端子回路の外部電極間に生じる浮遊容量
が低減される。さらに、３端子回路の共通端子となる外
部電極27b,27eが他の２つの信号端子となる外部電極の
間に形成されているため、該２つの信号端子間の間隔を
大きく設定でき、これらの信号端子間に生じる浮遊容量
が低減され、これらの浮遊容量によって生じる異なる信
号間のクロストークを抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンデンサ、抵抗
器、インダクタ等の回路素子を複数個一体形成したチッ
プ型ネットワーク電子部品に関し、特にクロストークの
低減を図ったチップ型ネットワーク電子部品に関するも
のである。

【０００２】

【従来の技術】近年、電子回路の小型化及び集積化が進
み、これに伴い個々の電子部品の複合化やアレイ化を施
したチップ型ネットワーク電子部品の需要が高まってい
る。この様な電子部品は、3.2×1.6×0.8(mm)程度の大
きさの素体内に複数の回路素子、例えば、コンデンサ、
抵抗器、インダクタ等を一体形成し、この素体の表面に
外部電極を形成して構成されている。

【０００３】これにより、チップ型ネットワーク電子部
品を１個用いることにより、複数の回路素子を使用する
ことができるので、回路の小型化、及び部品実装密度の
向上を図ることができる。

【０００４】

【発明が解決しようとする課題】しかしながら、前述し
たようなチップ型ネットワーク電子部品を用いた場合、
個々の回路素子にはそれぞれ異なる信号が印加される
が、隣り合う外部電極間の間隔が非常に狭いため、それ
ぞれの信号間にクロストーク（混信）を生じることがあ
った。

【０００５】本発明の目的は上記の問題点に鑑み、クロ
ストークの発生を低減できるチップ型ネットワーク電子
部品を提供することにある。

【０００６】

【課題を解決するための手段】本発明は上記の目的を達
成するために請求項１では、２つの回路素子を直列接続
し、該２つの回路素子の接続部を共通端子とすると共に
両端を信号端子とする３端子回路を少なくとも２組備
え、該２組の３端子回路を一体に形成した略直方体形状
の素体と、該素体の外面に前記３端子回路の各端子に導
電接続して形成された少なくとも６つの外部電極とから
なるチップ型ネットワーク電子部品であって、各３端子
回路の外部電極は、３端子回路毎に前記素体の異なる側
面に形成されると共に、前記３端子回路の共通端子とな
る外部電極は、他の２つの信号端子となる外部電極の間
に形成されているチップ型ネットワーク電子部品を提案
する。

【０００７】該チップ型ネットワーク電子部品によれ
ば、各３端子回路の外部電極が、３端子回路毎に素体の
異なる側面に形成されるため、異なる３端子回路の外部
電極間の間隔を大きく設定でき、これら異なる３端子回
路の外部電極間に生じる浮遊容量が低減される。さら
に、前記３端子回路の共通端子となる外部電極が他の２
つの信号端子となる外部電極の間に形成されているた
め、該２つの信号端子間の間隔を大きく設定でき、これ
らの信号端子間に生じる浮遊容量が低減される。

【０００８】また、請求項２では、請求項１記載のチッ
プ型ネットワーク電子部品において、前記素体内には２
組の３端子回路を備え、前記素体の一の面に一方の３端
子回路の外部電極が形成されると共に、該面に対向する
面に他方の３端子回路の外部電極が形成されているチッ
プ型ネットワーク電子部品を提案する。

【０００９】該チップ型ネットワーク電子部品によれ
ば、素体内に備わるのは２組の３端子回路であり、且つ
一方の３端子回路の外部電極が形成された素体側面に対
向する側面に他方の３端子回路の外部電極が形成されて
いるため、該２組の３端子回路の外部電極の間隔は最も
大きくなり、これら異なる３端子回路の外部電極間に生
じる浮遊容量が低減される。

【００１０】また、請求項３では、請求項１又は２記載
のチップ型ネットワーク電子部品において、前記素体
は、前記回路素子を構成する導体パターンからなる導体
層と、絶縁体層とを積層してなり、前記各組の３端子回
路を構成する導体パターンは異なる層に配置されている
チップ型ネットワーク電子部品を提案する。

【００１１】該チップ型ネットワーク電子部品によれ
ば、各組の３端子回路を構成する導体パターンが異なる
層に配置されているため、異なる３端子回路の間隔を大
きく設定でき、これら異なる３端子回路の間に生じる浮
遊容量が低減される。

【００１２】また、請求項４では、請求項１乃至３の何
れかに記載のチップ型ネットワーク電子部品において、
前記各組の３端子回路の共通端子は、前記素体内で導電
接続されているチップ型ネットワーク電子部品を提案す
る。

【００１３】該チップ型ネットワーク電子部品によれ
ば、各組の３端子回路の共通端子が素体内で導電接続さ
れる。

【００１４】また、請求項５では、請求項１乃至４の何
れかに記載のチップ型ネットワーク電子部品において、
前記回路素子の全てがコンデンサであるチップ型ネット
ワーク電子部品を提案する。

【００１５】該チップ型ネットワーク電子部品によれ
ば、素体内の全ての回路素子としてコンデンサが形成さ
れている。

【００１６】

【発明の実施の形態】以下、本発明の一実施形態を説明
する。図１は本発明の第１の実施形態のチップ型ネット
ワーク電子部品を示す外観斜視図、図２は要部分解斜視
図、図３は平面図、図４は図３のＡ−Ａ線矢視方向断面
図であり、本構成は４つの回路素子の全てをコンデンサ
としたものである。図において、２０は内部に積層型コ
ンデンサが４つ形成されているチップ型ネットワーク電
子部品で、上面に４つのＬ字型内部電極211,212,213,21
4を形成した誘電体層２１、上面に２つのＴ字型内部電
極221,222を形成した誘電体層２２、上面に４つのＬ字
型内部電極231,232,233,234を形成した誘電体層２３、
上面に２つのＴ字型内部電極241,242を形成した誘電体
層２４及び上面に内部電極を形成していない誘電体層２
５を複数積層してなる素体２６と、素体２６の対向する
２つの側面において露出した内部電極を接続している６
つの外部電極２７ａ〜２７ｆとから構成されている。

【００１７】これにより、図５に示すような配置で、素
体２６内部に４つの積層コンデンサ２０ａ，２０ｂ，２
０ｃ，２０ｄが形成され、積層コンデンサ２０ａ，２０
ｂが直列に接続されると共に、積層コンデンサ２０ｃ，
２０ｄが直列に接続され、２組の３端子回路が構成され
ている。即ち、コンデンサ２０ａは内部電極211,221,23
1,241によって２つの外部電極２７ａ，２７ｂ間に形成
され、コンデンサ２０ｂは内部電極212,221,232,241に
よって２つの外部電極２７ｂ，２７ｃ間に形成されてい
る。また、コンデンサ２０ｃは内部電極213,222,233,24
2によって２つの外部電極２７ｄ，２７ｅ間に形成さ
れ、コンデンサ２０ｄは内部電極214,222,234,242によ
って２つの外部電極２７ｅ，２７ｆ間に形成されてい
る。

【００１８】さらに、積層コンデンサ２０ａ，２０ｂに
よって構成される一方の３端子回路の共通端子となる外
部電極２７ｂは２つの信号端子となる外部電極２７ａ，
２７ｃの間に形成され、積層コンデンサ２０ｃ，２０ｄ
によって構成される他方の３端子回路の共通端子となる
外部電極２７ｅは２つの信号端子となる外部電極２７
ｄ，２７ｆの間に形成されている。

【００１９】誘電体層２１〜２５のそれぞれは矩形をな
したシート状のセラミック焼結体からなり、セラミック
焼結体は、例えばチタン酸マグネシウム等を主成分とす
る誘電体磁器材料から形成されている。

【００２０】各内部電極は金属ペーストを焼結させた金
属薄膜からなり、金属ペーストとしては、例えばＰｄや
Ａｇ−Ｐｄのような貴金属材料を主成分とするものが使
用され、金属含有量は主に４０重量％〜８０重量％が用
いられている。

【００２１】外部電極２７ａ〜２７ｆも内部電極と同様
の材料により形成され、表面には半田濡れ性をよくする
ために半田メッキが施されている。

【００２２】前述のコンデンサアレイは次のようにして
製造した。まず、誘電体の原料粉末に有機バインダーを
１５重量％添加し、さらに水を５０重量％加え、これら
をボールミルに入れて十分に混合し、誘電体磁器原料の
スラリーを作成した。

【００２３】次に、このスラリーを真空脱泡器に入れて
脱泡した後、リバースロールコーターに入れ、ポリエス
テルフィルム上にこのスラリーからなる薄膜を形成し、
この薄膜をポリエステルフィルム上で１００℃に加熱し
て乾燥させ、これを打ち抜いて、１０ｃｍ角、厚さ約２
０μｍのグリーンシートを得た。

【００２４】一方、平均粒径が１．５μｍのパラジウム
粉末１０ｇと、エチルセルロース０．９ｇをブチルカル
ビトール９．１ｇに溶解させたものとを攪拌器に入れ、
１０時間攪拌することにより内部電極２２用の導電性ペ
ーストを得た。

【００２５】この後、上述した内部電極のパターンを有
する各スクリーンを用いて、上記グリーンシートの片面
にこの導電性ペーストからなる内部電極のパターンを各
々印刷し、これを乾燥させた。

【００２６】次に、上記印刷面を上にしてグリーンシー
トを所定の順序で積層し、さらにこの積層物の上下両面
に印刷の施されていないグリーンシートを積層した。次
いで、この積層物を約５０℃の温度で厚さ方向に約４０
トンの圧力を加えて圧着させた。この後、この積層物を
カッターにより格子状に裁断し、約５０個の積層チップ
を得た。

【００２７】次に、この積層チップを雰囲気焼成可能な
炉に入れ、大気中で６００℃まで加熱して、有機バイン
ダーを焼成させ、その後、炉の雰囲気を大気中雰囲気と
し、積層チップの加熱温度を６００℃から焼成温度の１
１５０℃（最高温度）を３時間保持した。この後、１０
０℃／ｈｒの速度で６００℃まで降温し、室温まで冷却
して、焼結チップを得た。

【００２８】次いで、焼結チップの端面において内部電
極が露出する部分に銀とガラスフリットとビヒクルから
なる導電性ペーストを塗布して乾燥させ、これを大気中
で８００℃の温度で１５分間焼き付け、銀電極層を形成
し、さらにこの上に銅を無電解メッキで被着させ、この
上に電気メッキ法でＰｂ−Ｓｎ半田層を設けて、外部電
極２７ａ〜２７ｆを形成した。これによってチップ型ネ
ットワーク電子部品２０が得られた。

【００２９】前述の構成によれば、各３端子回路の外部
電極２７ａ〜２７ｆが、３端子回路毎に素体２６の異な
る側面に形成されるため、異なる３端子回路の外部電極
間の間隔を大きく設定でき、これら異なる３端子回路の
外部電極間に生じる浮遊容量を低減することができるの
で、この浮遊容量によって生じる異なる信号間のクロス
トークを抑制することができる。

【００３０】さらに、前記３端子回路の共通端子となる
外部電極２７ｂ，２７ｅが他の２つの信号端子となる外
部電極２７ａ，２７ｃ，２７ｄ，２７ｆの間に形成され
ているため、３端子回路における２つの信号端子間の間
隔を大きく設定でき、これらの信号端子間、即ち外部電
極２７ａ，２７ｃ間、及び外部電極２７ｄ，２７ｆ間の
それぞれに生じる浮遊容量が低減され、この浮遊容量に
よって生じる異なる信号間のクロストークを抑制するこ
とができる。

【００３１】尚、ネットワーク電子部品２０の使用対象
となる電子回路において、前述した２組の３端子回路の
共通端子に同じ信号或いは同電位を印加する場合には、
図６及び図７に示す第２の実施形態のネットワーク電子
部品２０’のように、素体２６内部において共通端子間
を導電接続すれば、外部回路での配線を省略することが
できる。この場合、図に示すように、誘電体層２２上の
２つの内部電極221,222をその中央部において接続し、
誘電体層２４上の２つの内部電極241,242をその中央部
において接続すればよい。

【００３２】次に、本発明の第３の実施形態を説明す
る。図８は第３の実施形態のチップ型ネットワーク電子
部品２０”を示す要部分解斜視図であり、外観斜視図は
前述した第１の実施形態のもの（図１参照）と同一であ
る。図において前述した第１の実施形態と同一構成部分
は同一符号をもって表しその説明を省略する。また、第
１の実形態と第３の実施形態との相違点は、２組の３端
子回路の積層コンデンサ２０ａ〜２０ｄのそれぞれを構
成する内部電極を、３端子回路毎に異なる層に形成した
ことにある。

【００３３】即ち、一方の３端子回路の積層コンデンサ
２０ａ，２０ｂを形成する内部電極211,212,221,231,23
2,241は第１の実施形態と同様に誘電体層２１，２２，
２３，２４上に形成されている。また、他方の３端子回
路の積層コンデンサ２０ｃ，２０ｄを形成する内部電極
213,214は誘電体層２８Ａ上に、内部電極222は誘電体層
２８Ｂ上に、内部電極233,234は誘電体層２８Ｃ上に、
内部電極242は誘電体層２８Ｄ上にそれぞれ形成されて
いる。

【００３４】また、外部電極２７ａ〜２７ｆの形成位
置、及びこれらの外部電極と各積層コンデンサの端子関
係は第１の実施形態と同じである。

【００３５】前述の構成によれば、第１の実施形態と同
様に、各３端子回路の外部電極２７ａ〜２７ｆが、３端
子回路毎に素体２６の異なる側面に形成されるため、異
なる３端子回路の外部電極間の間隔を大きく設定でき、
これら異なる３端子回路の外部電極間に生じる浮遊容量
を低減することができるので、この浮遊容量によって生
じる異なる信号間のクロストークを抑制することができ
る。

【００３６】また、前記３端子回路の共通端子となる外
部電極２７ｂ，２７ｅが他の２つの信号端子となる外部
電極２７ａ，２７ｃ，２７ｄ，２７ｆの間に形成されて
いるため、３端子回路における２つの信号端子間の間隔
を大きく設定でき、これらの信号端子間、即ち外部電極
２７ａ，２７ｃ間、及び外部電極２７ｄ，２７ｆ間のそ
れぞれに生じる浮遊容量が低減され、この浮遊容量によ
って生じる異なる信号間のクロストークを抑制すること
ができる。

【００３７】さらに、各３端子回路を構成する内部電極
が異なる層に配置されているため、異なる３端子回路の
間隔を大きく設定でき、これら異なる３端子回路の間に
生じる浮遊容量が低減され、この浮遊容量によって生じ
る異なる信号間のクロストークを抑制することができ
る。

【００３８】尚、前述した第１乃至第３の実施形態にお
ける構成は一例であり、本願発明がこれらに限定される
ことはない。例えば、第１乃至第３の実施形態では、回
路素子としてコンデンサを用いたが、抵抗器、インダク
タ、或いはこれらを組み合わせて用いた場合においても
同様の効果を得ることができる。

【００３９】また、第１乃至第３の実施形態では、２組
の３端子回路を有するネットワーク電子部品を構成した
が、３組或いは４組の３端子回路を有するものであって
も、各３端子回路の外部電極を３端子回路毎に素体の異
なる側面に形成すると共に、３端子回路の共通端子とな
る外部電極を他の２つの信号端子となる外部電極の間に
形成することにより、前述と同様の効果を得ることがで
きる。

【００４０】

【発明の効果】以上説明したように本発明の請求項１乃
至５記載のチップ型ネットワーク電子部品によれば、各
３端子回路の外部電極が、３端子回路毎に素体の異なる
側面に形成されるため、異なる３端子回路の外部電極間
の間隔を大きく設定でき、これら異なる３端子回路の外
部電極間に生じる浮遊容量を低減することができるの
で、この浮遊容量によって生じる異なる信号間のクロス
トークを抑制することができる。さらに、前記３端子回
路の共通端子となる外部電極が他の２つの信号端子とな
る外部電極の間に形成されているため、３端子回路にお
ける２つの信号端子間の間隔を大きく設定でき、これら
の外部電極間に生じる浮遊容量が低減され、この浮遊容
量によって生じる異なる信号間のクロストークを抑制す
ることができる。

【００４１】また、請求項３によれば、上記の効果に加
えて、各３端子回路を構成する内部電極が異なる層に配
置されているため、異なる３端子回路の間隔を大きく設
定でき、これら異なる３端子回路の間に生じる浮遊容量
が低減され、この浮遊容量によって生じる異なる信号間
のクロストークを抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のチップ型ネットワー
ク電子部品を示す外観斜視図

【図２】本発明の第１の実施形態のチップ型ネットワー
ク電子部品を示す要部分解斜視図

【図３】本発明の第１の実施形態のチップ型ネットワー
ク電子部品を示す平面図

【図４】図３のＡ−Ａ線矢視方向断面図

【図５】本発明の第１の実施形態のチップ型ネットワー
ク電子部品を示す回路図

【図６】本発明の第２の実施形態のチップ型ネットワー
ク電子部品を示す要部分解斜視図

【図７】本発明の第２の実施形態のチップ型ネットワー
ク電子部品を示す回路図

【図８】本発明の第３の実施形態のチップ型ネットワー
ク電子部品を示す要部分解斜視図

【符号の説明】

２０，２０’，２０”…チップ型ネットワーク電子部
品、２０ａ〜２０ｄ…積層コンデンサ、２１〜２５，２
８Ａ〜２８Ｄ…誘電体層、211〜214,221,222,231〜234,
241,242…内部電極、２６…素体、２７ａ〜２７ｆ…外
部電極。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ２つの回路素子を直列接続し、該２つの
   回路素子の接続部を共通端子とすると共に両端を信号端
   子とする３端子回路を少なくとも２組備え、該２組の３
   端子回路を一体に形成した略直方体形状の素体と、該素
   体の外面に前記３端子回路の各端子に導電接続して形成
   された少なくとも６つの外部電極とからなるチップ型ネ
   ットワーク電子部品であって、 各３端子回路の外部電極は、３端子回路毎に前記素体の
   異なる側面に形成されると共に、 前記３端子回路の共通端子となる外部電極は、他の２つ
   の信号端子となる外部電極の間に形成されていることを
   特徴とするチップ型ネットワーク電子部品。
2. 【請求項２】 前記素体内には２組の３端子回路を備
   え、前記素体の一の面に一方の３端子回路の外部電極が
   形成されると共に、該面に対向する面に他方の３端子回
   路の外部電極が形成されていることを特徴とする請求項
   １記載のチップ型ネットワーク電子部品。
3. 【請求項３】 前記素体は、前記回路素子を構成する導
   体パターンからなる導体層と、絶縁体層とを積層してな
   り、前記各組の３端子回路を構成する導体パターンは異
   なる層に配置されていることを特徴とする請求項１又は
   ２記載のチップ型ネットワーク電子部品。
4. 【請求項４】 前記各組の３端子回路の共通端子は、前
   記素体内で導電接続されていることを特徴とする請求項
   １乃至３の何れかに記載のチップ型ネットワーク電子部
   品。
5. 【請求項５】 前記回路素子の全てがコンデンサである
   ことを特徴とする請求項１乃至４の何れかに記載のチッ
   プ型ネットワーク電子部品。