JPH0141278B2

JPH0141278B2 -

Info

Publication number: JPH0141278B2
Application number: JP58108677A
Authority: JP
Inventors: Teruyuki Ikeda; Juzo Shimada; Kazuaki Uchiumi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-06-17
Filing date: 1983-06-17
Publication date: 1989-09-04
Also published as: JPS601691A

Description

【発明の詳細な説明】本発明はICメモリーを実装したメモリーカー
ドに関する。

近年のIC製造技術は超LSI製造技術の確立及び
発展により、CPUを8bitから16bitへ、さらには
32bitへと１チツプ化を実現してしまい、マイク
ロコンピユータあるいはパーソナルコンピユータ
さらにはミニコンピユータを小型化している。ま
た、この超LSI製造技術はCPUだけでなく、ICメ
モリーにおいても１チツプが16Kbit／チツプか
ら64Kbit／チツプへ、さらには256Kbit／チツプ
へと確実に高密度化されてきている。

このように、CPU及びICメモリーの数チツプ
と他の周辺LSI等でマイクロコンピユータあるい
はパーソナルコンピユータが構成できる。

ところが、演算スピードを高めたり、科学技術
計算を行うためのコンパイラ高級言語、例えば
FORTRANなどを実現させるには、メモリー容
量も大きくなり、大きなメモリー容量を扱える
16bitシステムあるいは32bitシステムへと機能の
拡大がなされてきている。このため、CPUに16
ビツト１チツプ素子を用いた16bitパーソナルコ
ンピユータが市場に出廻り、この利用分野が拡大
されてきている。

16bitシステムではCPUが直接アドレスできる
領域が最大1Mバイトとなつており、小さなシス
テムでも256Kバイト程度のユーザーズエリアを
持たせたものとなつており、ICメモリーの実装
スペースの小型化から１チツプ64Kビツトの
DRAMが32個程度実装されている。

このように大容量のメモリーを必要とするシス
テムでは、それだけ大きなメモリーの実装スペー
スが必要となり、1Mバイトのアドレス領域をフ
ル実装するシステムは、必然的に大きくなつてし
まう。

一方、プリンターあるいはフロツピーデイスク
装置のような低速のＩ／Ｏ機器を制御する場合、
例えば、コンピユータが計算を行つた結果をプリ
ンターに印字あるいはフロツピーデイスクへ記
録、更にはプロツターなどへのグラフ作成処理を
行うなどでは、Ｉ／Ｏ機器でのダータの処理が終
了するまでコンピユータが別の仕事をすることが
できない。このため、データをスプールするため
のデータバツフア装置などが製品化されている
が、この場合にもバツフア容量を高めるためには
大きなメモリーシステムが必要となり、メモリー
システムの小型化が強く望まれる点である。

以上のように、メモリーの大容量小型化はコン
ピユータシステムの小型化に大きく貢献し、シス
テムのスピードアツプにも効果が大きい。

このようなことからICメモリーは１チツプ64K
ビツトから256Kビツトへと高密度・小型化がな
されているが、64Kビツトの素子においても、従
来用いてきた2.54mmピツチの16ピン・デユアルイ
ン・ライン・パツケージから1.27mmピツチのミニ
フラツト・パツケージあるいはチツプ・キヤリア
方式の小型化が進められてきている。

第１図は64KビツトのDRAMを用いて256Kバ
イトのメモリーシステムを構成するためのメモリ
ー部分の回路図であり、このような回路をミニフ
ラツトパツケージタイプの64KビツトDRAMを
用いて、両面プリント基板で構成する場合を考え
る。

DRAMはメモリー素子として小さなコンデン
サの電荷チヤージにより行うためメモリーのアク
セス時には瞬間的な大電流が流れる。このため電
源及びGNDのパターンは十分に広い回路幅が必
要であり、また電源ラインの安定化のためのバイ
パスコンデンサの配置が重要となる。

通常、このバイパスコンデンサの容量Ｃは、
100mAのピーク電流が平均50n secの間、流れる
ことにより生じる電源電圧の降下を0.1V程度に
押えるとすると、Ｃ＝100（mA）×50（ｎ sec）／0.1
（Ｖ）＝0.05μFとなり、IC個あたり１個の割合で前記
容量のコンデンサを入れる必要がある。

このため、前記バイパスコンデンサの実装スペ
ースによつて基板サイズはそれだけ大きなものが
必要となる。また、実装基板が前記両面基板であ
ると一方の面が電源、GNDのラインで専有され
てしまい、もう一方の面ですべてのメモリー間の
配線を行わねばならない。

第２図は第１図の256Kバイトのメモリー部分
の回路構成するための基板形状を示す模式的平面
図と側面図であり、両面プリント配線基板２１に
は前記DRAMが32個実装されており、これら
DRAM２２に近い部分には0.05μFのセラミツク
コンデンサ２３が実装されている。又、基板の表
面にはアドレス線が８本、入力データ線が８本、
出力データ線が８本、RAS線が４本、CAS線及
びWE線がそれぞれ１本の合計30本が信号線２４
として必要であり、この配線スペースが基板内に
含まれる。さらに、CPUがこのメモリーをアク
セスするためには前記すべての信号ラインがカー
ドエツジコネクター２５などとして外部に取り出
せるようになつている必要がある。

このようなことから、基板サイズは170mm×106
mm程度の寸法までしか小型化できない。又、基板
への実装部分がミニフラツトタイプのDRAMの
他に、形状の異なるセラミツクコンデンサを取り
付ける必要があり、実装のコストの増大にもな
り、メモリーシステムとしての価格を下げること
ができない。

一方、プリント配線基板に多層配線基板を用い
たとしても、配線部分のスペースが10％程度小さ
くなるだけであるため、大幅な小型化は期待でき
ない。またこの場合にも、コンデンサの実装スペ
ースあるいはコンデンサの実装コストは除くこと
ができないため、プリント配線基板での多層配線
はメリツトが無い。

さらに、実装スペースを小さくするためにプリ
ント板の両面にDRAMを実装することを考える
がこの場合には、当然1.27mmピツチの端子が1/2
ピツチずれて両面に形成されなければならないか
ら、0.635mmピツチでスルーホールを形成する必
要がある。ところが、プリント配線基板によるス
ルーホール形成は穴径を0.4mmとする場合には、
0.4mm程度の厚さまでの基板しか形成できず、基
板の強度がない。また、スルーホールの信頼性の
面から実際には0.635mmピツチでのスルーホール
形成は不可能となり、結局基板の小型化にはなら
ない。

したがつて、前記DRAMがミニフラツトパツ
ケージとなつても前記両面基板の構成では、従来
の2.54mmピツチのデユアルインラインパツケージ
を32個実装した場合の基板寸法と大きな変化はな
い。

このように基板寸法が大きいと、前記DRAM
間を接続する信号線の配線長も長くなり、その長
さは600mm程度にもなる。このため、雑音に対し
ても弱くなり、メモリーシステムの信頼性が低下
してしまう。

本発明は、これら従来の欠点を除去せしめた小
型、高密度実装で、かつバイパスコンデンサの実
装を不要としたメモリーカードを提供することに
ある。

本発明によれば、少なくとも１個以上のICメ
モリー素子を実装するためのパツドとCPUとの
接続を行うＩ／Ｏ端子を基板の少なくとも一方の
面に持ち、かつ前記基板の内部に前記ICメモリ
ー素子に接続する電源用、GND用の回路の一部
が誘電体層を介してコンデンサを形成しており、
さらに前記ICメモリー素子間及び前記Ｉ／Ｏ端
子間を接続する信号線層とスルーホールを有する
ことを特徴とするメモリーカードを得る。またメ
モリー制御のための周辺LSIを実装するパツドを
基板の最外層に、また抵抗形成層を基板の内部ま
たは外部に１個以上持つ前記メモリーカードも得
られる。

以下、本発明の一実施例を示す図面を参照して
詳細に説明する。

第３図は、本発明のメモリーカードの一実施例
を示す外形斜視図である。

ICメモリー３１は、ミニフラツトパツケージ
タイプの64KビツトのDRAMを片面に16個、両
面で計32個実装した256Kバイトメモリーカード
を構成している。

基板３２は信号線３３と電源及びGNDのパタ
ーン３４で構成したバイパスコンデンサを持つて
おり、さらにCPUとの接続のためのＩ／Ｏ端子
３５を持つている。次に、本発明での構造を詳細
に説明する。

第４図は本発明での基板の構成方法を示す積層
状態の構成図であり、絶縁体のグリーンシートと
誘電体のグリーンシートを用いて得られている。

本発明で用いる絶縁体の生シートは、酸化アル
ミニウム40〜60重量％、結晶化ガラス40〜60重量
％の組成範囲で総量100％となるように選んだ混
合粉末をバインダー、有機溶媒、可塑剤と共に混
漿状にし、ドクターブレード法等のスリツプキヤ
ステイング製膜により20μm〜300μmの生シート
をポリエステルフイルム上に成形し、剥離したの
ち所望の寸法にパンチングしてシートを得る。

ここで用いた結晶化ガラス粉末の組成は、酸化
物換算表記に従つたとき酸化鉛、酸化硼素、二酸
化硅素、族元素酸化物、族元素（但し炭素、
硅素、鉛は除く）酸化物をそれぞれ重量比３〜65
％、、２〜50％、４〜65％、0.1〜50％、0.02〜20
％の組成範囲で総量100％となるように選んだ組
成物で構成されている。

一方、誘電体の生シートはFe₂O₃、PbO、
Nn₂O₅、WO₂の粉末を所定量秤量し、ボールミ
ルを混合して、ろ過乾燥後700〜800℃で予焼を行
つたのち、ボールミル粉砕した粉末をバインダ
ー、有機溶媒、可塑剤と共に混合し、泥漿状にし
て絶縁体の生シートの作製と同様にドクターブレ
ード法等のスリツプキヤステイング製膜により
10μm〜200μmのシートを得た。ここで用いた誘
電体材料は、Pb（Fe1/2Nb1/2）O₃−Pb（Fe2/3・
Ｗ1/3）O₃二元系複合ペロブスカイト化合物とな
るように原料を秤量した。

これら２つのグリーンシートを用いて、第１層
目は前記DRAMを実装するための実装パツド４
１とCPUとの接続を行うためのＩ／Ｏ端子４２
を持つ絶縁体のシート４３であり、第２層目〜第
４層目までは前記DRAMの実装パツド４１及び
Ｉ／Ｏ端子４２、さらに裏面実装のDRAMとの
接続用スルーホールの間の信号配線パターン４４
を持つ絶縁体のシート４５であり、第５層目から
第13層目までは、前記信号パターン４４の対接地
容量減少化のためにスルーホールだけを持つダミ
ー層となる絶縁体のシート４６がある。

次に、第14層目にはバイパスコンデンサを形成
するための一方の電極となるGNDのパターン４
７を持つ誘電体のシート４８があり、第15層目に
は、前記バイパスコンデンサのもう一方の電極と
なる電源のパターン４９を持つ誘電体のシート５
０があり、第16層目には、前記第14層目と同一の
GNDパターン５１を持つ絶縁体のシート５２が
ある。

第17層目から第24層目までは基板の厚さを調整
するためのスルーホールだけを持つダミーの層と
なる絶縁体のシート５３があり、最後の第25層目
は前記第１層目と同じDRAM実装パツド５４と
Ｉ／Ｏ端子５５を持つ絶縁体シート５６が裏向き
で置かれる。

ここで、第１層目と第25層目のDRAM実装パ
ツドは、互いに1/2ピツチ異なつた位置となるよ
うに配置されており、前記信号配線パターン４４
及びバイパスコンデンサとなるGNDパターン４
７及び電源パターン４９とスルーホールを介して
接続されている。本実施例でのスルーホールの形
成は各グリーンシートの各スルーホールを必要と
する点に穴を形成し、この穴に導電体ペーストを
埋め込むことによつて得られる。

このようにして、本実施例では1.27mmピツチの
16ピンミニフラツトパツケージのDRAMが横４
列の16個配列を両面に形成するために、基板の
DRAM実装パツドは0.635mmずれて表面と裏面に
形成された形となり、これを同一パターンで印刷
形成するために、第５図に示すように中心Ａ―
A′で回転した状態が0.635mmずれた位置となるよ
うにスルーホール５７と実装パツド５８の位置Ｂ
及びＣを等しくしており、さらにＩ／Ｏ端子５９
の位置Ｄ及びＥも等しくしている。

一方、バイパコンデンサを形成するよめの誘電
体シートは焼成上がりで比誘電体率εr2800が得
られるものである。

第６図と第７図は前記バイパスコンデンサを形
成するためのGNDパターン及び電極パターン６
１であり、GND用のパターンは前記DRAMの
GND用スルーホール配線６２へ、電源パターン
６１は前記DRAMの電源用スルーホール配線６
３に接続される。さらに、このバイパスコンデン
サを形成するパターンは全体が電源、GNDの接
続線である。このため、瞬間的に大電流が流れる
DRAMの電源パターンとしては最適な構造とな
る。本実施例では、DRAM1素子当たりの面積を
焼成上がりで13.3×7.6mm＝101.1mm²としており、
前記誘電体シートに焼成上がり、40μmのものを
２層用いて0.12μFを得ており、裏表の両方の
DRAM2個分のバイパスコンデンサを形成してお
り、バイパスコンデンサとしての全体容量は
2.1μFを得ている。

以上のようにして構成された各シートが前記第
４図のように積み上げられており、100〜130℃の
温度で圧力200〜300Kg／cm²で積層プレスし、第１
層目に印刷してある切断線パターンに沿つて切断
加工し、64.1×59.5×2.2の積層体が得られる。

この積層体を脱バインダー工程を経て800℃〜
1000℃で焼成し、前記第３図で示したメモリーカ
ード基板が56×52×1.9mmの大きさで得られ、前
記DRAMを32個実装することで、256Kバイトの
メモリーカードとなり、従来の1/6〜1/7という非
常に小さなメモリーカードが構成できる。

第８図は本発明のメモリーカード７０をCPU
カード７１に実装した例であり、前記基板中の
Ｉ／Ｏ端子７２にはカードエツジコネクター７３
が取り付けられ前記CPUボード７１に設けられ
た前記カードエツジコネクター７３の受けコネク
ター７４で実装される。

このため1Mバイトのメモリーシステムを構成
する場合でも、本発明のメモリーカードが４枚で
可能であり、本メモリーカードが両面実装でも
7.4mmの厚さであるため、放熱のための空間を7.6
mmとしてもメモリー全体が専有する空間は、幅56
mm高さ68.5mm（コネクターを含む）、奥行60mmの
小さな空間で実現できる。

以上の説明で明らかなように、本発明によるメ
モリーカードはバイパスコンデンサが基板内部に
形成されているため、外部にコンデンサを実装す
る必要がなく、またICメモリーを両面実装とし
ているため、メモリーの実装密度をほぼ200％に
でき、最も小型なメモリーカードとなり得る。

さらに、前記バイパスコンデンサのパターンが
電源及びGNDのパターンを兼ねているため、
DRAM特有の瞬間的な大電流においても電源電
圧の変動はずつと少ない。また信号線の回路幅も
0.1mm程度で良く、回路の長さも260mm程度である
ため、対接地間の容量は本発明で用いた絶縁材料
の比誘電率が7.8で従来のプリント板の比誘電率
3.2の２倍となつていても、1/2以下の容量とな
る。このように信号線の対接地間容量が小さくな
れば、メモリーを駆動するための各制御信号の立
ち上がり特性が改善され、メモリーアクセス時の
信頼性が向上する。

一方、本発明により得られるメモリーカードは
16bit CPU、あるいは32bit CPUなどを持つ大容
量メモリーシステムにおいても、最小のメモリー
スペースで実現できる。

本実施例では64KbitのDRAMを用いたが、メ
モリー素子は64KbitのDRAMに限定されること
はなく、他の容量のメモリーを実装した基板も容
易に構成できる。

例えば、2KバイトのCMOSスタテイツクRAM
を両面で32個実装した64Kバイトのスタテイツク
メモリーカードも容易に実現できる。

この他電気的に書込み、消去ができるEEROM
あるいは他のメモリー容量を持つメモリー素子を
実装したメモリーカードも容易に実現でき、コン
ピユータシステムの小型化あるいは機能拡張など
に利用できる。またメモリー素子にはミニフラツ
トパツケージだけではなく、チツプキヤリア型あ
るいはフリツプチツプによる直接ボンデイング等
を選定することで、さらに小型大容量のメモリー
カードとなり得る。

なお、前記本発明での実施例に示すメモリーカ
ードではICメモリー素子のみを実装しているが
CPUとの接続を容易にするための周辺LSIパツケ
ージ等を実装するパツドを設けても良い。さらに
制御信号の回路に、シリーズ抵抗、プルアツプ抵
抗、プルダウン抵抗等を必要とする場合には、絶
縁体のシートに抵抗体を形成するパツドを設け、
抵抗体ペーストを印刷形成しても良い。

第９図は入力データバスラインにプルアツプ抵
抗を設ける場合の一実施例であり、入力データバ
スのスルーホール８１から引き出したランド８２
と電源供給のスルーホール８３から引き出したラ
ンド８４を導体ペーストで印刷形成し、さらに前
記２つのランドに乗るように抵抗体ペースト８５
を印刷形成した絶縁体のシート８６を積層体構成
の内部に入れることで容易に実現できる。

本発明でのメモリーカードには、単に１つの絶
縁体のシートと誘電体のシートについて示したが
他の組成でなる絶縁体のシートあるいは誘電体の
シートを用いても前記同様の効果が得られること
は明らかである。さらにバイパスコンデンサの形
成位置も、前記実施例では基板のほぼ中間層に選
んだが、このバイパスコンデンサの形成位置は何
ら限定されることはなく、例えば基板の第２層目
あるいは最終層に近い部分に形成し、メモリー間
の信号配線層を中間層に位置しても良い。なお、
前記バイパスコンデンサの層数も限定されること
なく、単に使用する誘電体のシートにより得られ
る比誘電率により計算される所望の枚数となる。

またバイパスコンデンサを形成する誘電体層は
誘電体のシートの代わりに第１０図のように、絶
縁体のシート９１の上にバイパスコンデンサの一
方の電極９２を印刷形成し、さらにこの上に誘電
体ペースト９３を印刷形成し、この上に前記バイ
パスコンデンサのもう一方の電極９４を印刷形成
することでも前記同様のメモリーカードが得られ
ることは明らかである。

【図面の簡単な説明】

第１図は64KビツトのDRAMを用いた256Kバ
イトのメモリーシステムを構成するメモリー部分
の回路図である。第２図は従来の両面基板で構成
する第１図の256Kバイトのメモリーカードの基
板外観図である。第３図は、本発明による第１図
の256Kバイトメモリーカードの基板形状図であ
る。第４図は、本発明での基板の構成方法を示す
積層状態の構成を示す図である。第５図は、本発
明でのメモリー実装パツドとＩ／Ｏパツドとの関
係を示した図である。第６図、第７図はそれぞれ
バイパスコンデンサを形成するための電極パター
ン及びGNDパターンである。第８図は、本発明
のメモリーカードをCPUボードに実装する一実
施例を示す構成図である。第９図は、入力データ
バスラインにプルアツプの抵抗を形成する場合の
積層状態の構成図である。第１０図は、印刷形成
により得るバイパスコンデンサーの層を示す構造
断面図である。図において、２１……両面プリント配線基板、
２２……DRAM、２３……セラミツクコンデン
サ、２４……信号線、２５……カードエツジコネ
クター、３１……ICメモリー、３２……基板、
３３……信号線、３４……電源及びGNDのパタ
ーン、３５……Ｉ／Ｏ端子、４１……DRAMの
実装パツド、４２……Ｉ／Ｏ端子、４３……絶縁
体のシート、４４……信号配線パターン、４５…
…絶縁体のシート、４６……絶縁体のシート、４
７……GNDのパターン、４８……誘電体のシー
ト、４９……パターン、５０……誘電体のシー
ト、５１……GNDパターン、５２……絶縁体の
シート、５３……絶縁体のシート、５４……
DRAMの実装パツド、５５……Ｉ／Ｏ端子、５
６……絶縁体のシート、５７……スルーホール、
５８……実装パツド、５９……Ｉ／Ｏ端子、６１
……電極パターン、６２……GNDピン、６３…
…電源ピン、７０……メモリーカード、７１……
CPUボード、７２……Ｉ／Ｏ端子、７３……カ
ードエツジコネクター、７４……受けコネクタ
ー、８１……入力データバスのスルーホール、８
２……ランド、８３……電源供給のスルーホー
ル、８４……ランド、８５……抵抗体ペースト、
８６……絶縁体のシート、９１……絶縁体のシー
ト、９２……バイパスコンデンサの一方の電極、
９３……誘電体ペーストによる誘電体層、９４…
…バイパスコンデンサのもう一方の電極。

Claims

【特許請求の範囲】１少なくとも１個以上のICメモリー素子を実
装するためのパツドとCPUとの接続を行うＩ／
Ｏ端子を基板の少なくとも一方の面に持ちかつ前
記基板の内部に前記ICメモリー素子に接続する
電源用及びGND用の回路の一部が誘電体層を介
してコンデンサを形成しておりさらに、前記IC
メモリー素子間及び前記Ｉ／Ｏ端子間を接続する
信号線層とスルーホールを有することを特徴とす
るメモリーカード。２メモリー制御のため周辺LSIを実装するパツ
ドを基板の最外層に、また抵抗形成層を基板の内
部または外部に１個以上持つ特許請求の範囲第１
項記載のメモリーカード。３誘電体層が金属酸化物で構成され、信号線層
と誘電体層が一体化した構造になつていることを
特徴とする特許請求の範囲第１項記載のメモリー
カード。４誘電体層が金属酸化物で構成され、信号線層
と抵抗形成層、誘電体層が一体化した構造になつ
ていることを特徴とする特許請求の範囲第２項記
載のメモリーカード。