CN102723198B - 低电感电容器、装配其的方法和包含其的系统 - Google Patents

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Abstract

本发明名称是“低电感电容器、装配其的方法和包含其的系统”。低电感电容器在使用期间在第一电容器分部中呈现第一特征电感以及在使用期间在第二电容器分部中呈现第二特征电感，并且第一和第二特征电感用于相互中和。形成低电感电容器的方法包括热固化。封装包括低电感电容器和安装衬底。

Description

低电感电容器、装配其的方法和包含其的系统
本申请是申请日为2007年6月26日、申请号为200780024661.6、发明名称为“低电感电容器、装配其的方法和包含其的系统”的发明专利申请的分案申请。
技术领域
实施例涉及用于处理器解耦及其它使用的电容器。
背景技术
电路往往包括用于各种用途的电容器，例如用于滤波、旁路、电源解耦以及执行其它功能。当供应给集成电路的电源采用物理上接近集成电路放置的电容器进行滤波时，高速数字集成电路、具体来说例如处理器和计算机芯片组呈现改进的性能。
这类电源解耦电容器起作用以消除供应给集成电路的电压的不规则性，因此用于向集成电路提供更理想的电压供应。
通过将解耦电容器放置在集成电路附近，寄生阻抗、如印刷电路板路径电阻或电感为最小，这允许简单有效地将能量从解耦电容器传递到集成电路。电容器本身中的串联电阻和电感的最小化对于同样目的也是合乎需要的，并且它产生更有效且合乎需要的解耦或旁路电容器。
电容器的内部串联电阻通常称作等效串联电阻ESR。类似地，内部串联电感称作等效串联电感ESL。对于给定电容器能测量这两种参数，并且它们属于选择用于例如集成电路电源供应解耦等的应用的电容器所使用的基本标准。
使ESL和ESR为最小的工作包括例如在各种配置中使用多种类型的电容器等的解决方案。
附图说明
为了说明获得实施例的方式，将参照附图示出的特定实施例来提供以上概述的实施例的更具体描述。要理解，这些附图仅说明典型实施例，它们不一定按比例绘制，因而不要看作是对其范围的限制，将通过使用附图以附加特性和细节来描述和说明这些实施例，附图包括：
图1A和图1B示出根据一个实施例的电容器的视图；
图2是根据一个实施例的电容器的部分的透视图；
图3是根据一个实施例的电容器的部分的透视图；
图4示出根据一个实施例的电容器封装的立视图；
图5示出根据一个实施例的电容器的视图；
图6A和图6B示出根据一个实施例的电容器的视图；
图7A、图7B和图7C示出根据一个实施例的电容器的视图；
图8A和图8B示出根据一个实施例的电容器的视图；
图9A和图9B示出根据一个实施例的电容器的视图；
图10是根据一个实施例、包括低电感电容器的封装的截面立视图；
图11是根据一个实施例、形成低电感电容器的方法说明；
图12是示出根据一个实施例的计算系统的切开的透视图；以及
图13是根据一个实施例的计算系统的示意图。
具体实施方式
本公开的实施例涉及用于集成电路(IC)封装的低电感电容器组件。实施例还涉及形成低电感电容器的方法。
以下描述包括例如上、下、第一、第二等的术语，它们仅用于进行描述而不是要理解为限制。本文所述的装置或物品的实施例能以多个位置和方向来制造、使用或装运。术语“管芯”和“芯片”一般指的是作为通过各种方法操作变换为预期集成电路装置的基本工件的物理对象。管芯通常从晶圆切割，而晶圆可由半导体、非半导体或者半导体和非半导体材料的组合来制成。底板通常是充当管芯的安装衬底的树脂浸渍玻璃纤维结构。
图1示出根据一个实施例的电容器的视图。
在图1A中，电容器第一结构101在充电和放电期间呈现第一特征电感。在一个实施例中，第一特征电感能表征为质中的“右手”并且具有给定量L，这表示感应了第一特征磁场。下文中，“第一特征电感”被理解为整体右手或左手其中之一。因此，“第二特征电感”必须一定为整体右手或左手中的另一个。因此，对于“相对”，这意味着，如果第一特征电感为右手，则第二特征电感为左手，反过来也是一样。因此，表示感应了与第一特征磁场相对的第二特征磁场。
电容器第一结构101包括第一电极110和第一电介质112、第二电极114和第二电介质116。为了便于说明，第一电极110和第二电极114表示为相互分离。第一电极110包括电源第一片109和电源第二片111。第二电极114包括地第一片113和地第二片115。
第一电极110和第二电极114如图1B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片109和电源第二片111的第一电极110，而仅以从下层显示的地第一片113和地第二片115示出第二电极114(图1A)。
图1A中，电容器第二结构102在充电和放电期间呈现第二特征电感。在一个实施例中，第二特征电感能表征为质中的“左手”并且具有给定量L。因此，充电和放电期间的第一特征电感基本上与充电和放电期间的第二特征电感相对。其效果用于因电容器的最终结构而基本上抵消单独的电感。
电容器第二结构102包括第一电极118和第一电介质120、以及第二电极122和第二电介质124。第一电极118包括电源第一片117和电源第二片119。第二电极122包括地第一片121和地第二片123。第一电极118和第二电极122如图1B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片117和电源第二片119的第一电极118，而仅以从下层显示的地第一片121和地第二片123示出第二电极122(图1A)。
在一个实施例中，电容器第一结构101和电容器第二结构102分别重复，使得提供各电容器结构的多个交替的电源和地电极。根据一个实施例，电容器实施例的电源和地电极的量在大约4(各重复1次)至大约10000(各重复2499次)或更多的范围中，取决于电极的厚度以及展示电介质和电极的厚度的Y维中的空间的总量。在一个实施例中，电源和地电极的量在大约100至大约2000的范围中。在一个实施例中，电源和地电极的量在大约400至大约800的范围中。在一个实施例中，给定电源电容器电极与给定地电容器电极之间的间距在大约0.1mil至大约0.5mil的范围中。在一个实施例中，间距大约为0.3mil。
在一个实施例中，放置在电容器电极之间的电介质材料是二氧化硅。在一个实施例中，钛酸钡电介质材料放置在电容器电极之间。在一个实施例中，钛酸锶钡电介质材料放置在电容器电极之间。在一个实施例中，电介质材料是低K材料(表示具有比二氧化硅更低的电介质常数)，例如DowChemical(密歇根州，米德兰)制作的或者AlliedSignalInc.(新泽西州，莫里森镇)制作的按照给定应用，能使用其它电介质材料。
图2是根据一个实施例的电容器200的部分的透视图。电容器第一结构201包括第一电极210和第二电极214。第一电极210和第二电极214表示为具有到多个电源和地端子的连接。为了电极的清晰起见，未示出电介质材料。第一电极210与电源第一端子226和电源第二端子228耦合。第二电极214与地第一端子230和地第二端子232耦合。
图2中，第一电极210在充电和放电期间呈现第一特征电感。在一个实施例中，第一特征电感能表征为质中的“右手”并且具有给定量L。图2中，第二电极214在充电和放电期间呈现第二特征电感。在一个实施例中，第二特征电感能表征为质中的“左手”并且具有给定量L。因此，充电和放电期间的第一特征电感基本上与充电和放电期间的第二特征电感相对。该效果用于因电容器物品的最终结构而基本上抵消单独的电感。
图3是根据一个实施例的电容器300的部分的透视图。电容器300示出比图2所示电容器200更多的结构。图3中，电容器第一结构301是交替的电源和地电极的合成物，而电容器第二结构302是交替的地和电源电极的合成物。这些交替的地和电源电极表示重复。作为合成物，电容器第一结构301在充电和放电期间呈现第三特征电感，而电容器第二结构302在充电和放电期间呈现第四特征电感。其效果用于因电容器300的最终结构而基本上抵消单独的电感。
电容器第一结构301和电容器第二结构302分别表示为具有到多个电源和地端子的连接。为了电极的清晰起见，未示出电介质材料。电容器第一结构301和电容器第二结构302分别适当地与电源第一端子326、电源第二端子328、地第一端子330和地第二端子332耦合。另外，四个其它电源和地端子与电容器第一结构301和电容器第二结构302耦合，其中的两个作为电源第五端子338和地第六端子334是可见的。
如图3所示，所有端子基本上位于单个平面中，又称作共面配置，使得电容器300的表面安装成为可能。因此，电容器300中的电感循环(inductivelooping)对于电容器实施例是唯一的。
图4示出根据一个实施例的电容器封装400的立视图。在Y-Z立视图中，电容器第一结构401和电容器第二结构402通过隔离片403间隔开并分离。电容器第一结构401能类似地映射到图3所示的电容器第一结构301。类似地，电容器第二结构402能类似地映射到图3所示的电容器第二结构302。在一个实施例中，隔离片403是电介质材料，例如与电容器结构的电极相互交叉的电介质材料。在一个实施例中，隔离片403与制造电容器第一结构401和电容器第二结构402同时制造，使得例如首先装配电容器第一结构401，然后装配隔离片403，然后装配电容器第二结构402。
在X-Y立视图(它是Y-Z立视图的底部视图)中，电容器第一结构401和电容器第二结构402表示为通过隔离片403间隔开。电容器400通过多个端子与外部世界通信。电容器第一结构401中的电源端子包括电源第一端子426和电源第二端子428。电容器第一结构401中的地端子包括地第一端子430和地第二端子432。电容器第二结构402中的电源端子包括电源第一端子438和电源第二端子440。电容器第二结构402中的地端子包括地第一端子434和地第二端子436。
在X-Z立视图中，电容器400呈现第一电介质412，它能类似地映射到图1所示的第一电介质112。电容器第一结构401的各种端子在这个立视图中是可见的：电源第一端子426、电源第二端子428、地第一端子430和地第二端子432。
图5示出根据一个实施例的电容器500的视图。在一个实施例中，电容器500包括电容器第一结构501、电容器第二结构502和隔离片503。在这个实施例中，隔离片503是示出了其中两个的多个相互交叉的电容器漂浮电极542以及示出了其中两个的电介质层544。
在Y-Z立视图中，装配电容器500，其中包括电容器第一结构501、隔离片503和电容器第二结构502。电容器第一结构501与电源第一端子526耦合，而电容器第二结构502与地第一端子530耦合。电容器漂浮电极542在结构上与电容器第一结构501和电容器第二结构502中的电极相似，使得在热处理期间，电容器500获得基本上一致的结构完整性。
图6示出根据一个实施例的电容器的一部分的视图。这个实施例的最终装配的电容器结构包括如图3-5和图7C所示的电源和地端子。
在图6A中，电容器第一结构601在充电和放电期间呈现第一特征电感。在一个实施例中，第一特征电感能表征为质中的“右手”并且具有给定量L。
电容器第一结构601包括第一电极610和第一电介质612、第二电极614和第二电介质616。第一电极610包括两次出现的电源第一片609以及也是两次出现的电源第二片611。第二电极614包括两次出现的地第一片613以及也是两次出现的地第二片615。第一电极610和第二电极614如图6B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片609和电源第二片611的第一电极610，而仅以从下层显示的地第一片613和地第二片615示出第二电极614(图6A)。
图6A中，电容器第二结构602在充电和放电期间呈现第二特征电感。在一个实施例中，第二特征电感能表征为质中的“左手”并且具有给定量L。因此，充电和放电期间的第一特征电感基本上与充电和放电期间的第二特征电感相对。该效果用于因电容器物品的最终结构而基本上抵消单独的电感。
电容器第二结构602包括第一电极618和第一电介质620、第二电极622和第二电介质624。第一电极618包括两次出现的电源第一片617以及也是两次出现的电源第二片619。第二电极622包括两次出现的地第一片621以及也是两次出现的地第二片623。第一电极618和第二电极622如图6B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片617和电源第二片619的第一电极618，而仅以从下层显示的地第一片621和地第二片623示出第二电极622(图6A)。
在一个实施例中，根据本公开中提出的实施例的任一个，重复电容器第一结构601和电容器第二结构602，使得提供各电容器结构的多个交替的电源板和地板。在一个实施例中，给定电源电容器电极与给定地电容器电极之间的间距在大约0.1mil至大约0.5mil的范围中。在一个实施例中，间距大约为0.3mil。
图7示出根据一个实施例的电容器的视图。
在图7A中，电容器第一结构701在充电和放电期间呈现第一特征电感。在一个实施例中，第一特征电感能表征为质中的“右手”并且具有给定量L。
电容器第一结构701包括第一电极710和第一电介质712、第二电极714和第二电介质716。第一电极710包括电源第一片709、电源第二片711和电源第三边缘719。第二电极714包括地第一片713、地第二片715和地第三边缘723。第一电极710和第二电极714如图7B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片709和电源第二片711的第一电极710，而仅以从下层显示的地第一片713和地第二片715示出第二电极714(图7A)。
图7A中，电容器第二结构702在充电和放电期间呈现第二特征电感。在一个实施例中，第二特征电感能表征为质中的“非右手”并且具有给定量L。因此，充电和放电期间的第一特征电感与充电和放电期间的第二特征电感不同。在这个上下文中，“不同”表示不是相对。换言之，“不同”表示相反但不是相对。
电容器第二结构702包括第一电极718和第一电介质720、第二电极722和第二电介质724。第一电极718包括电源边缘外露717。第二电极722包括地边缘外露721。第一电极718和第二电极722如图7B所示来装配，并且描绘成不带相应电介质，使得在图的左侧示出具有电源边缘外露717的第一电极718，而在图的右侧，以来自下层的地边缘外露721示出第二电极722。
在一个实施例中，根据本公开中提出的实施例的任一个，重复电容器第一结构701和电容器第二结构702，使得提供各电容器结构的多个交替的电源板和地板。在一个实施例中，给定电源电容器电极与给定地电容器电极之间的间距在大约0.1mil至大约0.5mil的范围中。在一个实施例中，间距大约为0.3mil。
图7C是根据一个实施例的电容器的部分的透视图。图7C中，电容器第一结构701是交替的电源和地电极的合成物，而电容器第二结构702是交替的地和电源电极的合成物。
电容器第一结构701与电源第一端子726、电源第二端子728、地第一端子730和地第二端子732耦合。电容器第二结构702与电源和地端子耦合，在734处描绘其中之一作为地第六端子734。地第六端子734在地边缘外露721接触地电极，如第二电极722。类似地，地第七端子735安置成与地第六端子734相对。电源第五端子从图上看不到，但在电源边缘外露717接触电源电极，如第一电极718。
如图7所示，所有端子基本上位于单个平面中，使得电容器的表面安装成为可能。因此，电容器中的电感循环对于电容器实施例是唯一的。
图8示出根据一个实施例的电容器的视图。
在图8A中，电容器第一结构801在充电和放电期间呈现第一特征电感。在一个实施例中，第一特征电感能表征为质中的“右手”并且具有给定量L。
电容器第一结构801包括第一电极810和第一电介质812、第二电极814和第二电介质816。第一电极810包括两次出现的电源第一片809和电源边缘外露811。第二电极814包括两次出现的地第一片813和地边缘外露815。第一电极810和第二电极814如图8B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片809和电源边缘外露811的第一电极810，而仅以从下层显示的地第一片813和地边缘外露815示出第二电极814。
图8A中，电容器第二结构802在充电和放电期间呈现第二特征电感。在一个实施例中，第二特征电感能表征为质中的“非右手”并且具有给定量L。因此，充电和放电期间的第一特征电感与充电和放电期间的第二特征电感不同。
电容器第二结构802包括第一电极818和第一电介质820、第二电极822和第二电介质824。第一电极818包括电源边缘外露817。第二电极822包括地边缘外露821。第一电极818和第二电极822如图8B所示来装配，并且描绘成不带相应电介质，使得第一电极818示出为在其右上具有电源边缘外露817，而第二电极822示出为在其左上具有地边缘外露821。
在一个实施例中，根据本公开中提出的实施例的任一个，重复电容器第一结构801和电容器第二结构802，使得提供各电容器结构的多个交替的电源板和地板。在一个实施例中，给定电源电容器电极与给定地电容器电极之间的间距在大约0.1mil至大约0.5mil的范围中。在一个实施例中，间距大约为0.3mil。
图9示出根据一个实施例的电容器的视图。
在图9A中，电容器第一结构901在充电和放电期间呈现第一特征电感。在一个实施例中，第一特征电感能表征为质中的“右手”并且具有给定量L。
电容器第一结构901包括第一电极910和第一电介质912、第二电极914和第二电介质916。第一电极910包括两次出现的电源第一片909、也是两次出现的电源第二片911以及电源边缘外露946。第二电极914包括两次出现的地第一片913、也是两次出现的地第二片915以及地边缘外露948。第一电极910和第二电极914如图9B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片909、电源第二片911和电源边缘外露946的第一电极910，而以从下层显示的地第一片913、地第二片915和地边缘外露948示出第二电极914。
图9A中，电容器第二结构902在充电和放电期间呈现第二特征电感。在一个实施例中，第二特征电感能表征为质中的“左手”并且具有给定量L。因此，充电和放电期间的第一特征电感基本上与充电和放电期间的第二特征电感相对。该效果用于因电容器物品的最终结构而基本上抵消单独的电感。
电容器第二结构902包括第一电极918和第一电介质920、第二电极922和第二电介质924。第一电极918包括两次出现的电源第一片917、也是两次出现的电源第二片919以及电源边缘外露950。第二电极922包括两次出现的地第一片921、也是两次出现的地第二片923以及地边缘外露952。第一电极918和第二电极922如图9B所示来装配，并且描绘成不带相应电介质，使得在上层示出具有电源第一片917、电源第二片919和电源边缘外露950的第一电极918，而以从下层显示的地第一片921、地第二片923和地边缘外露952示出第二电极922。
在一个实施例中，根据本公开中提出的实施例的任一个，重复电容器第一结构901和电容器第二结构902，使得提供各电容器结构的多个交替的电源板和地板。在一个实施例中，低电感电容器包括一侧的电容器第一结构901、另一侧的电容器第二结构902，夹在它们中间作为隔离片的电容器第三结构、如电容器第二结构702的多层。在一个实施例中，给定电源电容器电极与给定地电容器电极之间的间距在大约0.1mil至大约0.5mil的范围中。在一个实施例中，间距大约为0.3mil。
图10是根据一个实施例、包括低电感电容器的封装1000的截面立视图。封装1000包括管芯1070和安装衬底1072。描绘低电感电容器的两次出现1074和1076。在一个实施例中，安置低电感电容器1074在管芯1070旁边以及安装衬底1072之上。在一个实施例中，低电感电容器1076安置在管芯1070之下并且集成到安装衬底1072。在一个实施例中，管芯1070不存在，但是管芯座(diesite)在安装衬底1072上占用与管芯(如管芯1070)最终会占用的相同的空间，而低电感电容器1076安置在该管芯座之下，并且集成到安装衬底1072。在一个实施例中，管芯1070不存在，但是管芯座在安装衬底1072上占用与管芯(如管芯1070)最终会占用的相同空间，并且在安装衬底1072上安置低电感电容器1074与管芯座相邻。
更详细地说明安置到管芯1070旁边的低电感电容器1074。除了低电感电容器1074的结构之外还有接触例如低电感电容器1074的电源端子1026的第一管脚引出线(pin-out)触点1078以及随后接触地端子1030的第二管脚引出线触点1080。
在一个实施例中，封装1000包括低电感电容器1082，它从上面、即通过管芯1070接收其电源其中之一，并且从下面、即从安装衬底1072与其电源或地中的另一个耦合。
图11是根据一个实施例、形成低电感电容器的方法说明1100。
在1110，该方法包括形成电容器第一结构。在一个非限制性示例中，该方法包括形成如图1所示的第一电极110和第一电介质112、第二电极114和第二电介质116。
在1112，该方法包括N次重复形成第一电极和第一电介质、第二电极和第二电介质，直至装配了选定量的电极，作为电容器第一结构。
在1120，该方法包括在电容器第一结构上形成隔离片。在一个非限制性示例中，该方法包括形成如图1所示的隔离片103。
在1122，在一个非限制性示例中，该方法包括形成如图5所示的具有至少一个漂浮电极542的隔离片503。
在1130，该方法包括形成电容器第二结构。在一个非限制性示例中，该方法包括形成如图1所示的第一电极118和第一电介质120、第二电极122和第二电介质124。
在1132，该方法包括N次重复形成第一电极和第一电介质、第二电极和第二电介质，直至装配了选定量的电极，作为电容器第二结构。
在1140，通过在充电和放电期间使用电容器能进行观测，电容器第一结构具有第一特征电感，而电容器第二结构具有与第一特征电感不同的第二特征电感。如本公开中所述，第一特征电感和第二特征电感能相互抵消。如本公开中所述，第一特征电感和第二特征电感在质或量中能够不同。
在1150，该方法包括固化电容器。固化能在高于环境、直至仅低于电极的固相线温度的温度完成。在一个实施例中，固化在还原气氛中完成，使得避免电极的氧化。在一个实施例中，固化可在非反应气氛中完成，使得避免电极的反应。
在1160，一种方法包括将成品电容器装配到安装衬底上。在一个非限制性示例中，安装衬底是底板。在一个非限制性示例中，安装衬底是主要由半导体材料制成的微电子装置。
图12是示出根据一个实施例的计算系统的切开的透视图。低电感电容器的上述实施例的一个或多个可用在计算系统中、例如图12的计算系统1200。下文中，独立的或者与任何其它实施例组合的任何低电感电容器实施例称作实施例配置。
计算系统1200包括例如装入封装1210中的至少一个处理器(未示出)、数据存储系统1212、例如键盘1214的至少一个输入装置以及例如监测器1216的至少一个输出装置。计算系统1200包括处理数据信号的处理器，并且可包括例如可向Intel公司购买的微处理器。例如，除了键盘1214之外，计算系统1200还能包括另一个用户输入装置、例如鼠标1218。
对于本公开的目的，包含根据要求权利的主题的组件的计算系统1200可包括采用微电子装置系统的任何系统，微电子装置系统可包括例如与诸如动态随机访问存储器(DRAM)、聚合物存储器、闪速存储器和相变存储器等数据存储装置耦合的至少一个低电感电容器实施例。在这个实施例中，实施例通过与处理器耦合来与这些功能性的任何组合进行耦合。但是，在一个实施例中，本公开中阐明的实施例配置与这些功能性的任一个耦合。对于一个示例实施例，数据存储装置包括管芯上的嵌入式DRAM缓存。另外，在一个实施例中，与处理器(未示出)耦合的实施例配置是具有与DRAM缓存的数据存储装置耦合的实施例配置的系统的组成部分。另外，在一个实施例中，实施例配置与数据存储系统1212耦合。
在一个实施例中，计算系统1200还能包括包含数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或者微处理器的管芯。在这个实施例中，实施例配置通过与处理器耦合来与这些功能性的任何组合进行耦合。对于一个示例实施例，DSP(未示出)是芯片组的部分，它可包括独立处理器以及底板1220上作为芯片组的独立部分的DSP。在这个实施例中，实施例配置与DSP耦合，并且可存在与封装1210中的处理器耦合的独立实施例配置。另外，在一个实施例中，实施例配置与DSP耦合，该DSP安装在与封装1210相同的底板1220上。现在能够理解，结合通过本公开中的低电感电容器的各种实施例及其等效物所阐明的实施例配置，实施例配置能如针对计算系统1200所述地进行组合。
图13是根据一个实施例的计算系统的示意图。所示的电子系统1300能包含图12所示的计算系统1200，但示意示出该电子系统。电子系统1300结合了至少一个电子部件1310，例如图10所示的IC封装。在一个实施例中，电子系统1300是计算机系统，它包括电耦合电子系统1300的各个组件的系统总线1320。根据各种实施例，系统总线1320是单总线或者总线的任何组合。电子系统1300包括电压源1330，它向集成电路1310供电。在一些实施例中，电压源1330通过系统总线1320向集成电路1310供应电流。
在一个实施例中，低电感电容器1380在电气上位于电压源1330与集成电路1310之间。在一个实施例中，该位置是在安装衬底中，并且低电感电容器1380集成到安装衬底。在一个实施例中，低电感电容器1380的该位置是在安装衬底上，安装衬底为集成电路1310和低电感电容器1380提供座位，例如分别在底板上在彼此的旁边相邻地安装的处理器和低电感电容器组件。
根据一个实施例，集成电路1310电耦合到系统总线1320，并且包括任何电路或者电路的组合。在一个实施例中，集成电路1310包括能够是任何类型的处理器1312。本文所使用的“处理器”1312表示任何类型的电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器或者另一种处理器。能包含在集成电路1310中的其它类型的电路是定制电路或ASIC，例如用于诸如蜂窝电话、寻呼机、便携计算机、双向无线电和类似电子系统等无线装置的通信电路1314。在一个实施例中，处理器1310包括例如静态随机访问存储器(SRAM)的管芯上存储器1316。在一个实施例中，处理器1310包括例如嵌入式动态RAM(eDRAM)的管芯上存储器1316。
在一个实施例中，电子系统1300还包括外部存储器1340，它又可包括适合于特定应用的一个或多个存储器元件，例如采取RAM形式的主存储器1342、一个或多个硬盘驱动器1344和/或处理诸如磁盘、光盘(CD)、数字视频光盘(DVD)、闪速存储器密钥以及本领域已知的其它可移动介质之类的可移动介质1346的一个或多个驱动器。
在一个实施例中，电子系统1300还包括显示装置1350和音频输出1360。在一个实施例中，电子系统1300包括例如键盘、鼠标、轨迹球、游戏控制器、麦克风、语音识别装置或者将信息输入电子系统1300的任何其它装置的输入装置1370。
如本文所示，集成电路1310能在许多不同的实施例中实现，包括电子封装、电子系统、计算机系统、制作集成电路的一种或多种方法、以及制作包括本文在各个实施例中所阐明的低电感电容器实施例和集成电路及它们的行业公认的等同物的电子部件的一种或多种方法。元件、材料、几何形状、尺寸和操作序列均能改变以适合特定封装要求。
现在能够理解，本公开中阐明的低电感电容器实施例能适用于与常规计算机不同的装置和设备。例如，管芯能采用实施例配置来封装，并放置在例如无线通信器的便携装置或者例如个人数据助理的手持装置以及诸如此类中。另一个示例是能采用实施例配置来封装并放置在例如汽车、机车、船只、飞机或太空船等交通工具中的管芯。
“摘要”是根据要求允许读者快速确定技术公开的性质和要点的摘要的37C.F.R.§1.72(b)来提供的。应当理解，它的提交并不是用于解释或限制权利要求的范围或含义。
在以上详细描述中，各种特征集中到单一实施例中，用于简化本公开。这种公开的方法不应解释为反映了要求权利的本发明的实施例要求的特征多于各权利要求中明确记载的特征的意图。相反，如以下权利要求所反映的那样，发明主题在于少于单个公开实施例的全部特征。因此，以下权利要求由此结合到详细说明中，其中各权利要求本身代表独立优选实施例。
本领域的技术人员将易于理解，在不脱离所附权利要求中所表达的本发明的原理和范围的情况下，可对为解释本发明的性质而已经描述和示出的部分和方法阶段的细节、材料及设置进行各种其它变更。

Claims (7)

1.一种用于形成电容器的方法，包括：
形成电容器第一结构；
在所述电容器第一结构上形成隔离片；以及
在所述隔离片上形成电容器第二结构，其中所述电容器第一结构在充电和放电期间呈现第一特征电感，而其中所述电容器第二结构在充电和放电期间呈现第二特征电感，以及其中充电和放电期间的所述第一特征电感在质中与充电和放电期间的所述第二特征电感不同，
其中形成所述隔离片包括其中形成至少一个漂浮电极。
2.如权利要求1所述的方法，其中所述电容器第一结构和所述电容器第二结构各包括至少两个电极以及它们之间相互交叉的电介质材料，所述方法还包括固化所述电介质材料。
3.如权利要求1所述的方法，其中所述电容器第一结构包括至少一个电源电极和至少一个地电极，其中所述电容器第二结构包括至少一个电源电极和至少一个地电极，还包括：
形成与所述电容器第一结构的所述至少一个电源电极和所述电容器第二结构的所述至少一个电源电极耦合的至少一个电源端子；
形成与所述电容器第一结构的所述至少一个地电极和所述电容器第二结构的所述至少一个地电极耦合的至少一个地端子，以及其中所述至少一个电源端子和至少一个地端子以共面配置来安置。
4.一种电容器的封装，包括：
底板；以及
安置在所述底板上的电容器，其中所述电容器包括：
电容器第一结构，在充电和放电期间呈现第一特征电感；
电容器第二结构，在充电和放电期间呈现第二特征电感，其中充电和放电期间的所述第一特征电路在质中与充电和放电期间的所述第二特征电感不同；以及
隔离片，在所述电容器第一结构与所述电容器第二结构之间倚靠住所述电容器第一结构与所述电容器第二结构安置，
其中所述隔离片包括安置于其中的至少一个漂浮电极。
5.如权利要求4所述的封装，还包括包含以下各项的系统：
与所述电容器耦合的微电子管芯；以及
与所述微电子管芯耦合的动态随机访问存储器。
6.如权利要求5所述的封装，其中所述系统安置在计算机、无线通信器、手持装置、汽车、机车、飞机、船只和太空船其中之一中。
7.如权利要求5所述的封装，其中所述微电子管芯从数据存储装置、数字信号处理器、微控制器、专用集成电路和微处理器中选取。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5605342B2 (ja) * 2010-11-09 2014-10-15 株式会社村田製作所 電子部品及び基板モジュール
US8378453B2 (en) * 2011-04-29 2013-02-19 Georgia Tech Research Corporation Devices including composite thermal capacitors
WO2013048522A1 (en) * 2011-10-01 2013-04-04 Intel Corporation On-chip capacitors and methods of assembling same
JP2015019045A (ja) * 2013-07-15 2015-01-29 サムソン エレクトロ−メカニックス カンパニーリミテッド． アレイ型積層セラミック電子部品及びその実装基板
KR101525672B1 (ko) * 2013-07-15 2015-06-03 삼성전기주식회사 어레이형 적층 세라믹 전자 부품 및 그 실장 기판
EP3042608A4 (en) * 2013-09-05 2016-08-31 Ts Tech Co Ltd SEAT
DE202013008747U1 (de) * 2013-10-01 2013-10-23 Abb Technology Ag Energieversorgungseinrichtung für explosionsgeschützte elektronische Funktionseinheiten
DE202013009990U1 (de) * 2013-11-04 2013-11-25 Abb Technology Ag Energieversorgungseinrichtung für explosionsgeschützte elektronische Funktionseinheiten
TWI550283B (zh) * 2015-05-08 2016-09-21 High voltage detection module of high voltage detection device and its detection method
CN117133545A (zh) 2017-05-15 2023-11-28 京瓷Avx元器件公司 多层电容器和包括其的电路板
JP2020013908A (ja) * 2018-07-18 2020-01-23 住友電工デバイス・イノベーション株式会社 電子部品の実装構造
WO2021079565A1 (ja) * 2019-10-24 2021-04-29 株式会社村田製作所 複合キャパシタ
KR20210001935U (ko) 2020-02-19 2021-08-27 이재윤 흑당 쫀드기 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923523A (en) * 1996-04-30 1999-07-13 Herbert; Edward High current, low inductance capacitor packages
US6657848B2 (en) * 2000-01-28 2003-12-02 Tdk Corporation Multilayer electronic device and method for producing same
CN1551260A (zh) * 2003-05-06 2004-12-01 马维尔国际贸易有限公司 超低电感多层陶瓷电容器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0438810A (ja) * 1990-06-04 1992-02-10 Hitachi Ltd ４端子型コンデンサ
JPH07263269A (ja) * 1994-03-22 1995-10-13 Tdk Corp 積層セラミックコンデンサ
US5666004A (en) 1994-09-28 1997-09-09 Intel Corporation Use of tantalum oxide capacitor on ceramic co-fired technology
JPH0982568A (ja) * 1995-09-19 1997-03-28 Murata Mfg Co Ltd セラミック電子部品
JP3357314B2 (ja) 1999-03-23 2002-12-16 ニチコン株式会社 低インダクタンスコンデンサ
JP3337018B2 (ja) * 1999-11-19 2002-10-21 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
US6262877B1 (en) 1999-11-23 2001-07-17 Intel Corporation Low inductance high capacitance capacitor and method of making same
US6801422B2 (en) 1999-12-28 2004-10-05 Intel Corporation High performance capacitor
JP2002289467A (ja) * 2001-03-23 2002-10-04 Kyocera Corp 積層セラミックコンデンサおよび実装基板
JP4392530B2 (ja) 2003-06-11 2010-01-06 株式会社指月電機製作所 低インダクタンスコンデンサ
US7019346B2 (en) 2003-12-23 2006-03-28 Intel Corporation Capacitor having an anodic metal oxide substrate
US7132743B2 (en) 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US7218504B2 (en) 2004-03-02 2007-05-15 Intel Corporation Capacitor device and method
US20060001068A1 (en) 2004-06-30 2006-01-05 Mosley Larry E Multi-layer capacitor using dielectric layers having differing compositions
US7173804B2 (en) 2004-09-28 2007-02-06 Intel Corporation Array capacitor with IC contacts and applications
US7216406B2 (en) 2004-09-29 2007-05-15 Intel Corporation Method forming split thin film capacitors with multiple voltages
US7180724B2 (en) 2004-09-30 2007-02-20 Intel Corporation Electrolytic polymer capacitors for decoupling power delivery, packages made therewith, and systems containing same
KR100884902B1 (ko) * 2004-12-24 2009-02-19 가부시키가이샤 무라타 세이사쿠쇼 적층 커패시터 및 그 실장구조
US7149071B2 (en) 2005-03-17 2006-12-12 Intel Corporation Controlled resistance capacitors
US7505248B2 (en) 2005-06-30 2009-03-17 Intel Corporation Controlled-resistance capacitors, and methods of assembling same
US7428138B2 (en) 2005-10-06 2008-09-23 Intel Corporation Forming carbon nanotube capacitors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923523A (en) * 1996-04-30 1999-07-13 Herbert; Edward High current, low inductance capacitor packages
US6657848B2 (en) * 2000-01-28 2003-12-02 Tdk Corporation Multilayer electronic device and method for producing same
CN1551260A (zh) * 2003-05-06 2004-12-01 马维尔国际贸易有限公司 超低电感多层陶瓷电容器

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