KR20130056365A - 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템 - Google Patents

패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템 Download PDF

Info

Publication number
KR20130056365A
KR20130056365A KR1020137012718A KR20137012718A KR20130056365A KR 20130056365 A KR20130056365 A KR 20130056365A KR 1020137012718 A KR1020137012718 A KR 1020137012718A KR 20137012718 A KR20137012718 A KR 20137012718A KR 20130056365 A KR20130056365 A KR 20130056365A
Authority
KR
South Korea
Prior art keywords
core
solder mask
sectional
die
view
Prior art date
Application number
KR1020137012718A
Other languages
English (en)
Inventor
존 제이. 탕
시앙 인 젱
지앙치 헤
딩 하이
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20130056365A publication Critical patent/KR20130056365A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09436—Pads or lands on permanent coating which covers the other conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

물품은 솔더 마스크에 매립된 상부 전극을 포함한다. 물품은 코어 구조 상에 있는 상부 전극을 포함한다. 상부 전극을 형성하는 방법은 솔더 마스크 두께를 감소시키는 단계와, 감소된 두께의 솔더 마스크 상에 상부 전극을 형성하는 단계를 포함한다. 상부 전극을 형성하는 방법은 코어 구조의 패턴화된 부분 내에 있는 하이 K 유전체 위에 상부 전극을 형성하는 단계를 포함한다.

Description

패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템{INTEGRATED CAPACITORS IN PACKAGE-LEVEL STRUCTURES, PROCESSES OF MAKING SAME, AND SYSTEMS CONTAINING SAME}
실시예들은 일반적으로 칩 패키지에서의 커패시터에 관한 것이다.
커패시터, 인덕터 및 저항과 같은 수동 소자는 집적 회로 (IC) 칩 패키지에서 중요해지고 있다. 예컨대 커패시터는 디커플링, 프로세서 부하에 대한 응답, 동조와 변조의 무선 주파수(RF) 적용 등의 기능을 제공한다. 사용자 편의를 위해 패키지를 소형화하려면 수동 RF 소자가 소형화되어야 한다. 결과적으로 커패시터나 기타 다른 수동 RF 소자는 이러한 소형 패키지에 배치하기가 어렵다.
본 명세서에서 실시예들은 솔더 마스크 구조와 코어 구조 내에 배치된 매립형 수동 소자에 관한 것이다. 일 실시예는 솔더 마스크 구조에 상부 전극을 포함하는 커패시터를 포함한다. 솔더 마스크 구조는 기존의 솔더 마스크 구조 내에 제로 프로파일(zero-profile) 커패시터를 수용할 수 있도록 변경된다. 마찬가지로 코어 구조도 도금 관통홀 근처에 제로 프로파일 커패시터를 수용할 수 있도록 변경된다.
실시예를 얻는 방식을 그림으로 묘사하기 위하여 위에서 간략히 기술된 실시예를 첨부 도면에 도시된 예시적인 실시예를 통해 더 자세히 설명한다. 이 도면은 단지 대표적인 실시예만 도시한 것이며, 이들 실시예는 반드시 일정 비율에 따라 그려진 것은 아니며 따라서 그 범위를 한정하는 것으로 보면 안 된다. 이하에서는 실시예들에 대해서 첨부 도면을 통해 추가적인 특성과 세부 사항을 갖고서 기술될 것이다.
도 1A는 실시예에 따른, 처리 중의 다이(die)의 코어 지지 구조의 단면도.
도 1B는 실시예에 따른, 패터닝 후의 도 1A에 도시된 코어 지지 구조의 단면도.
도 1C는 실시예에 따른, 유전체막을 등사(stenciling)하고 도포(applying)한 후의 도 1B에 도시된 코어 지지 구조의 단면도.
도 1D는 실시예에 따른, 상부 및 하부 전극과 도금 관통홀의 형성 후의 도 1C에 도시된 코어 지지 구조의 단면도.
도 1E는 실시예에 따른, 솔더 마스크층의 형성 후의 도 1D에 도시된 코어 지지 구조의 단면도.
도 2A는 실시예 따른, 매립형 코어 커패시터를 가진 조립 중의 칩 패키지의 단면도.
도 2B는 실시예 따른, 처리 후의 도 2A에 도시된 칩 패키지의 단면도.
도 2는 실시예 따른, 매립형 코어 커패시터를 가진 칩 패키지의 단면도.
도 3은 실시예 따른, 매립형 코어 커패시터를 가진 칩 패키지의 단면도.
도 4A는 실시예에 따른, 처리 중의 와이어 본드(wire-bond) 실장 기판의 단면도.
도 4B는 실시예에 따른, 솔더 마스크 박막 제작 후의 도 4A에 도시된 와이어 본드 실장 기판의 단면도.
도 4C는 실시예에 따른, 솔더 마스크 박막 패터닝 후의 도 4B에 도시된 와이어 본드 실장 기판의 단면도.
도 4D는 실시예에 따른, 솔더 마스크 구조의 일 부분의 높이 감소 후의 도 4C에 도시된 와이어 본드 실장 기판의 단면도.
도 4E는 실시예에 따른, 높이 감소된 솔더 마스크와 다이 영역을 노출시키는 도 4D에 도시된 코어 지지 구조의 단면도.
도 4F는 실시예에 따른, 상부 전극을 형성하고 다이 영역에 다이를 설치하는 처리 후의 도 4E에 도시된 코어 지지 구조의 단면도.
도 5는 실시예에 따른,도 4F로부터 취해진 기판 내의 솔더 마스크 매립 커패시터의 평면도.
도 6은 방법 흐름 실시예들을 기술하는 플로우 차트.
도 7은 실시예에 따른 컴퓨팅 시스템을 도시한 절단도.
도 8은 실시예에 따른 컴퓨팅 시스템의 배선도.
하기의 설명은 상부, 하부, 제1, 제2 등과 같은 용어들을 포함하는데, 이들 용어는 단지 설명을 위해서만 사용되고 한정적으로 의미로 해석해서는 아니 된다. 여기서 설명된 장치나 물품의 실시예들은 많은 응용 분야에서 제조, 이용 또는 선적될 수 있다. "다이"와 "칩"이라는 용어는 일반적으로 여러 가지 처리 작업에 의해서 원하는 집적 회로 소자로 변환되는 기본 소재인 물리적 대상체를 말한다. 다이는 통상적으로 웨이퍼로부터 단품화되며, 웨이퍼는 반도체, 비반도체 재료, 또는 이들의 조합으로 만들어질 수 있다. 보드는 통상적으로 다이용 실장 기판으로 기능하는 수지 함침 섬유 유리 구조이다.
이제 도면을 참조하여 설명한다. 도면에서 동일 구조에 대해서는 동일 참조번호를 병기한다. 여러 가지 실시예의 구조를 명료하게 보여주기 위하여 여기에 포함된 도면은 집적 회로 구조의 도식적 표현이다. 따라서 제조된 구조의 예컨대 현미경 사진 속에서의 실제 모습은 설명된 실시예들의 기본 구조와는 다르게 보일 것이다. 더욱이, 도면은 설명된 실시예들을 이해하는데 필요한 구조를 보여준다. 본 기술 분야에 공지된 추가적인 구조는 도면의 명료함을 유지하기 위해 포함시키지 않았다.
도 1A는 실시예에 따른, 처리 중의 다이의 코어 지지 구조(100)의 단면도이다. 코어 지지 구조(이후 "코어 구조"라고 함)(100)는 실시예에 따라 유기-무기 복합물이다. 코어 구조(100)는 실시예에 따라 FR4-수지 함침 섬유 유리와 같은 딱딱한 유기물이다. 코어 구조(100)는 실시예에 따라 비스말데 트리아진(BT) 재료와 같은 유기물과 무기물의 조합이다.
도 1B는 실시예에 따른, 패터닝 후의 도 1A에 도시된 코어 지지 구조(100)의 단면도이다. 패터닝된 코어 구조(101)는 주변 패턴화된 구조층(110)와 내부 패턴화된 구조층(112)을 포함한다. 제1 리세스(114)는 유전체막을 수용하기 위해 주변 패턴화된 구조층(110)에 인접하여 구비된다. 패턴화된 코어 구조(101)는 이어서 제조될 도금 관통홀(PTH)을 위해 구비되는 제2 리세스도 포함한다.
도 1C는 실시예에 따른, 유전체막(118)을 등사하고 도포한 후의 도 1B에 도시된 코어 지지 구조(101)의 단면도이다. 등사층(stencil layer; 120)은 코어 구조(102) 위에 배치되며 유전체막(118)은 제1 리세스(114)를 채우는 등사 개구(stencil opens)를 통해 흐른다.
일 실시예에서 유전체막(118) 형성 후의 코어 구조(102)는 거의 동일 평면상에 있는 제1 유전체면(122)과 제1 코어면(124)을 갖고 있다. 마찬가지로 일 실시예에서 유전체막(118) 형성 후의 코어 구조(102)는 거의 동일 평면상에 있는 제2 유전체면(126)과 제2 코어면(128)을 갖고 있다. 실시예들에 따라서는 코어 구조(102)는 구조층(102)이라고도 한다.
제1 리세스(114)에서 유전체막(118)을 등사 또는 형성한 후에 유전체막(118)은 코어 구조(102)를 더 처리하기 위해 충분한 안전성을 갖도록 경화 또는 적어도 B-스테이징된다(B-staged). 일 실시예에서 유전체막(118)은 유전율(Er)이 약 20(약 17.7 피코패럿/mm2(pF/mm2)을 나타냄)인 하이 K(high-K) 재료이다. 일 실시예에서 유전체막(118)은 유전율(Er)이 약 50(44pF/mm2)이다. 일 실시예에서 유전체막(118)은 유전율(Er)이 약 15 내지 60 사이이다.
도 1D는 실시예에 따른, 상부 전극(130) 및 하부 전극(132)과 도금 관통홀(PTH)(134)의 형성 후의 도 1C에 도시된 코어 지지 구조(102)의 단면도이다. 이 전극들과 구조층을 형성하는 프로세스는 몇 가지 단계로 실시될 수 있다. 예컨대, 상부 전극(130)과, 제1 코어면에 또는 그 근처에 있는 PTH(134)의 일부는 무전해 도금에 의해 제1 유전체면(122)과 제1 코어면(124) 상에 시드(seed) 층으로서 형성된다. 그 후, 전기도금 프로세스가 실시되어 상부 전극(130)의 설계 두께를 달성여, 제1 코어면(124)에 또는 그 근처에 있는 PTH(134)의 소정 두께를 달성하게 될 것이다. 그 후, 코어 구조(103)는 제2 유전체면(126)과 제2 코어면(128) 상에 도금된다. 그 결과, 제2 리세스(126)를 채우는 PTH(134)는 내부에 도금 심(plating seam)을 갖게 될 것이다.
도 1E는 실시예에 따른, 솔더 마스크층(136)의 형성 후의 도 1D에 도시된 코어 지지 구조(103)의 단면도이다. 일 실시예에서 솔더 마스크층(136)은 상부 전극(130)과 하부 전극(132) 중 적어도 어느 하나 상에 배치된 솔더 마스크와 밀봉층으로서 기능한다. 코어 지지부(104)는 이것을 패터닝하여 RF 응용을 위한 프로세서나 주문형 집적 회로(ASIC) 등과 같은 마이크로 전자 디바이스에의 적용에 대비하여 솔더 마스크층(136)으로 덮여진다.
도 2A는 실시예 따른, 매립형 코어 커패시터를 가진 조립 중의 칩 패키지(200)의 단면도이다. 칩 패키지(200)는 도 1E에 도시된 코어 구조(104)와 유사한 코어 구조(238)를 포함한다. 솔더 마스크층(236)은 일 실시예에 따라서 커패시터 마스크 개구(240)를 형성하도록 패턴화되었다. 또한 솔더 마스크층(236)은 일 실시예에 따라서 PTH 마스크 개구(242)를 형성하도록 패턴화되었다. 활성면(246)과 후면(248)을 가진 플립 칩(244)은 코어 구조(238)와 접합되도록 하는 방향 화살표로 나타낸다. 플립 칩(244)은 일 실시예에 따라서 커패시터 마스크 개구(240)의 패터닝과 부합하도록 구성된 솔더 범프(250)를 포함한다. 다른 솔더 범프(250)는 일 실시예에 따라서 PTH 마스크 개구(242)의 패터닝과 부합하도록 구성된다.
일 실시예에서 솔더 마스크층(236)의 패터닝은 이용되지 않고 솔더 마스크층(236)은 B 스테이징된다. 그 후, 솔더 범프(250)를 가진 플립 칩(244)은 솔더 마스크층(236) 내로 밀어 넣어지고, 그러지 않으면 커패시터 마스크 개구(240)와 PTH 마스크 개구(242)에 의해 작성될 위치에 솔더 마스크층(236)을 변위시킴으로써 전기적 접촉이 이루어진다.
도 2B는 실시예에 따른, 처리 후의 도 2A에 도시된 칩 패키지(200)의 단면도를 나타낸다. 칩 패키지(201)는 코어 구조(201)를 가진 플립 칩(244)의 접합을 나타낸다. 그 후, 플립 칩(244)과 코어 구조(238) 간에 전기적 연결부와 기타 다른 구조를 보호하기 위하여 언더필(underfill) 재료(252)가 삽입된다.
도 3은 실시예에 따른, 매립형 코어 커패시터를 가진 칩 패키지(300)의 단면도이다. 도 2A에 도시된 칩 패키지(201)와 유사하게 플립 칩(344)과 코어 구조(338)는 짝을 이룬다. 이 실시예에서 솔더 범프(350)의 수는 도 2B에 도시된 것의 약 두 배이다. 따라서 두 개의 솔더 범프(350)는 코어 구조(338) 내에 매립된 상부 전극(330)에 영향을 미친다. 전기적 연결부와 기타 다른 구조를 보호하기 위하여 플립 칩(344)과 코어 구조(338) 간에 언더필 재료(352)가 삽입된다.
도 4A는 실시예에 따른, 처리 중의 와이어 본드 실장 기판(WBMS)(400)의 단면도이다. WBMS(400)는 일 실시예에 따라서 WBMS 코어(454), 상부 코팅(456) 및 하부 코팅(458)을 포함한다. 일 실시예에서 WBMS(400)는 무선 장치와 같은 휴대형 장치 제조를 위해 선택된다. WBMS(400)는 일 실시예에 따라서 제1 본드 핑커(460) 패드를 포함한다. 마찬가지로 WBMS(400)가 내부에 커패시터를 갖는 것으로 선택된 경우에는 WBMS(400)는 하부 전극(432)을 포함한다. 일 실시예에서 WBMS(400)는 제2 본드 핑커(462) 패드를 포함한다.
도 4B는 실시예에 따른, 솔더 마스크막(464) 제작 후의 도 4A에 도시된 WBMS(400)의 단면도이다. WBMS(401)은 하부 전극(432)과 일치하도록 패턴화된 제1 마스크(466)를 포함한다. 솔저 마스크막(464)의 제1 패터닝은 제1 마스크(466)를 통해 노출되는 솔더 마스크막(464) 전부를 제거하도록 도시되어 있다.
도 4C는 실시예에 따른, 솔더 마스크막(465)의 제2 패터닝 후의 도 4B에 도시된 WBMS(401)의 단면도이다. WBMS(402)는 하부 전극(432)을 덮은 유전체막(468)을 포함한다. 유전체막(468)은 일 실시예에 따라서 높은 유전율을 갖도록 선택된다. 일 실시예에서 도 4C에 도시된 패터닝 방식은 제1 마스크(466)를 제거하기 전에 유전체막(468) 상에 도금 시드층을 형성하는데 이용된다.
도 4D는 실시예에 따른, 추가 처리 후의 도 4C에 도시된 WBMS(402)의 단면도이다. WBMS(403)는 제2 패턴화된 솔더 마스크막(465)을 얻기 위하여 도 4C에 도시된 솔더 마스크막(464)에 대해 제2 패터닝을 실시함으로써 처리되었다. 일 실시예에 따라서 제1 본드 핑커 패드(460)와 제2 본드 핑커 패드(462) 뿐만 아니라 WBMS(403)의 대략 중심에서 다이 영역(472)을 노출시키는 제2 마스크(470)가 사용되었다.
도 4E는 실시예에 따른, 추가 처리 후의 도 4D에 도시된 코어 지지 구조(403)의 단면도이다. 코어 구조(404)는 제2 마스크(470)가 제거되어 없다. 일 실시예에서 유전체막(468) 형성 후의 코어 구조(404)는 반드시 동일 평면 상에 있는 것은 아닌 제1 유전체면(474)과 제1 구조층면(476)을 보여준다. 일 실시예에서 유전체막(468) 형성 후의 코어 구조(404)는 실질적으로 동일 평면 상에 있는 제2 유전체면(478)과 제2 구조층면(480)을 보여준다.
도 4F는 실시예에 따른, 추가 처리 후의 도 4E에 도시된 코어 지지 구조(404)의 단면도이다. 지지 구조(405)는 유전체막(468) 상에 도금된 상부 전극(482)을 포함한다. 마찬가지로 제1 본드 핑거 패드(460)에는 제1 본드 핑거 상부(484)가 도금되어 있으며, 제2 본드 핑거 패드(464)에는 제2 본드 핑거 상부(486)가 도금되어 있다. 일 실시예에서 상부 전극(482), 제1 본드 핑거 상부(484) 및 제2 본드 핑거 상부(486)는 하나의 도금막으로부터 패턴화되며, 패터닝은 기본적으로 제3 마스크(488)와는 반대이다.
도 4G는 실시예에 따른, 추가 처리 후의 도 4E에 도시된 코어 지지 구조(404)의 단면도이다. 코어 지지 구조(405)는 다이 영역(472) 상에 다이(490)를 설치하도록 처리되었다. 코어 지지 구조(405)는 이 처리 단계에서 제작되어 다이(490)의 코어 지지 구조(405)에의 와이어 본딩 결합을 수용한다.
일 실시예에서 하부 전극(432)은 코어 지지 구조(405) 내의 접지 링(432)의 일부이며, 제1 본드 패드(460)는 전력 링(460)의 일부이다. 일 실시예에서 하부 전극(432)은 코어 지지 구조(405) 내의 전력 링(432)의 일부이며, 제1 본드 패드(460)는 접지 링(460)의 일부이다. 일 실시예에서 따르면, 전력 링과 접지 링은 함께 다이(490)에 충분한 전력을 공급하는 전기 회로를 제공한다.
상부 전극(482)과 하부 전극(432)은 커패시터의 일부로서 도시되지만, 여러 가지 실시예에 따라서 매립형 인덕터나 매립형 저항과 같은 다른 구조도 마찬가지로 제조될 수 있다.
도 5는 실시예에 따른, 기판(500) 내의 솔더 마스크 매립 커패시터의 평면도이다. 단면선(4G-4G)은 도 4G에서의 코어 지지 구조(405)와 유사한 구조로부터 취해진 단면도를 제공한다. 다이(590)는 다이 영역 위치에서 기판(500) 상에 배치된다. 전력 링(532)은 다이(590)를 둘러싸는 일점 쇄선으로 도시되어 있다. 접지 링(560)도 전력 링(532)과 다이(590)를 둘러싸는 일점 쇄선으로 도시되어 있다. 상부 전극(582)은 도 4G에 도시된 제2 패턴화된 솔더 마스크막(465)과 같은 제2 패턴화된 솔더 마스크막일 수 있는 솔더 마스크(565)를 통해 노출된다. 제1 본드 핑거 상부(584)도 솔더 마스크(565)를 통해 노출되는 것으로 도시되어 있다. 상부 전극(582)과 제1 본드 핑거 상부(584)는 도 4G에서 상부 전극(482)과 제1 본드 핑거 상부(484)에 대해 도시된 것과 같은 전체 구조로서 나타난다.
다이(590)와 기판(500) 간의 전기적 통신은 제1 본드 와이어(594)에 의해서 제1 다이 본드 핑거(592)와 제1 본드 핑거 상부(584) 사이에서 실시된다. 다이(590)와 기판(500) 간의 전기적 통신은 제2 본드 와이어(598)에 의해서 제2 다이 본드 핑거(596)와 제2 본드 핑거 상부(586) 사이에서도 실시된다. 따라서 일 실시예에 따라서 매립형 수동 소자, 예컨대 병렬판 커패시터는 코어 지지 구조(500)의 수직 폼 팩터(form factor)에 추가되지 않고 제조된다.
도 6은 방법 흐름 실시예들을 기술하는 플로우 차트이다.
단계(610)에서 프로세스는 솔더 마스크와 코어 중 어느 하나인 구조층에 인접하여 접촉한 유전체막을 형성하는 것을 포함한다.
단계(620)에서 프로세스는 유전체막 상에 상부 전극을 형성하는 것을 포함한다. 일 실시예에서 프로세스는 단계(610)에서 개시하여 단계(620)에서 종료한다.
단계(630)에서 프로세스는 상부 전극을 다이에 결합시키는 것을 포함한다. 일 실시예에서 프로세스는 단계(630)에서 종료한다.
도 7은 실시예에 따른 컴퓨팅 시스템(700)을 도시한 절결도이다. 코어 매립형 수동 소자 또는 솔더 마스크 매립형 수동 소자의 전술한 실시예들 중 하나 또는 그 이상은 도 7의 컴퓨팅 시스템(700)과 같은 컴퓨팅 시스템에 이용될 수 있다. 이후, 임의의 코어 매립형 수동 소자 또는 솔더 마스크 매립형 수동 소자 실시예는 단독으로 또는 다른 실시예와 조합하여 실시예 구성이라 한다.
컴퓨팅 시스템(700)은 예컨대 IC 칩 패키지(710)에 넣어진 적어도 하나의 프로세서(미도시), 데이터 저장 시스템(712), 키보드(714)와 같은 적어도 하나의 입력 장치, 및 모니터(716)와 같은 적어도 하나의 출력 장치를 포함한다. 컴퓨팅 시스템(700)은 데이터 신호를 처리하는 프로세서를 포함하며, 예컨대 인텔사에서 시판하는 마이크로프로세서를 포함할 수 있다. 키보드(714) 이외에도 컴퓨팅 시스템(700)은 예컨대 마우스(718)와 같은 다른 입력 장치를 포함할 수 있다. 컴퓨팅 시스템(700)은 도 1G 및 도 2 내지 5에 도시된 바와 같이 주어진 코어 매립형 수동 소자나 솔더 마스크 매립형 수동 소자 실시예를 처리한 후의 구조를 포함할 수 있다.
이 공개의 목적으로 청구범위의 청구 대상에 따라서 구성 요소들을 구체화하는 컴퓨팅 시스템(700)은 예컨대 다이나믹 랜덤 액세스 메모리(DRAM), 폴리머 메모리, 플래시 메모리 및 상변화 메모리와 같은 데이터 스토리지에 결합된 코어 매립형 수동 소자 또는 솔더 마스크 매립형 수동 소자 실시예들 중 적어도 하나를 포함할 수 있는 마이크로 전자 디바이스 시스템을 이용하는 임의의 시스템을 포함할 있다. 이 실시예에서 실시예(들)는 프로세서에 결합됨으로써 이러한 기능들의 임의의 조합에 결합된다. 그러나 일 실시예에서 본 명세서에 기재된 실시예 구성은 이들 기능들 중 임의의 기능에 결합된다. 예시적인 실시예에 있어서 데이터 스토리지는 다이 상의 매립형 DRAM 캐시를 포함한다. 추가적으로 일 실시예에서 프로세서(미도시)에 결합된 실시예 구성은 DRAM 캐시의 데이터 스토리지에 결합된 실시예 구성을 가진 시스템의 일부이다. 추가적으로 일 실시예에서 실시예 구성은 데이터 스토리지(712)에 결합된다.
일 실시예에서 컴퓨팅 시스템(700)은 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서를 포함하는 다이를 포함할 수도 있다. 이 실시예에서 실시예 구성은 프로세서에 결합됨으로써 이들 기능들의 임의의 조합에 결합된다. 예시적인 실시예에서 있어서 DSP는 독립형 프로세서와 DSP를 보드(720) 상의 칩셋의 개별 부품으로서 포함할 수 있는 칩셋의 부품이다. 이 실시예에서 실시예 구성은 DSP에 결합되며, IC 칩 패키지(710) 내의 프로세서에 결합되는 별도의 실시예 구성이 존재할 수 있다. 추가적으로 일 실시예에서 실시예 구성은 동일 보드(720) 상에 IC 칩 패키지(710)로서 실장된 DSP에 결합된다. 이제 실시예 구성은 컴퓨팅 시스템(700)에 대해 설명한 바와 같이 조합될 수 있으며, 본 명세서와 그 등가물 내에서 코어 매립형 수동 소자나 솔더 마스크 매립형 수동 소자의 각종 실시예에 의해 설명된 바와 같은 실시예 구성과 조합될 수 있음을 잘 알 수 있을 것이다.
이제 본 명세서에 기재된 실시예들은 종래의 컴퓨터가 아닌 디바이스와 장치에 적용될 수 있음을 잘 알 수 있을 것이다. 예컨대 다이는 실시예 구성과 패키지될 수 있으며, 개인 휴대 정보 단말 등과 같은 무선 통신 장치나 핸드헬드 장치와 같은 휴대형 장치에 배치될 수 있다. 다른 예는 실시예 구성과 패키지될 수 있으며 자동차, 기관차, 선박, 항공기 또는 우주선과 같은 운송 수단에 배치될 수 있는 다이이다.
도 8은 실시예에 따른 전자 시스템(800)의 배선도이다. 도시된 전자 시스템(800)은 도 7에 도시된 컴퓨팅 시스템(700)을 구체화할 수 있으나, 이 전자 시스템은 더 일반적으로 도시되어 있다. 전자 시스템(800)은 도 2 내지 5에 도시된 IC 다이와 같은 적어도 하나의 전자 조립체(810)를 내장한다. 일 실시예에서 전자 시스템(800)은 전자 시스템(800)의 각종 구성 요소를 전기적으로 결합시키는 시스템 버스(820)를 포함하는 컴퓨터 시스템이다. 시스템 버스(820)는 여러 가지 실시예에 따른 단일 버스 또는 임의의 버스 조합이다. 전자 시스템(800)은 집적 회로(810)에 전력을 공급하는 전압원(830)을 포함한다. 일부 실시예에서 전압원(830)은 시스템 버스(820)를 통해 집적 회로(810)에 전류를 공급한다.
집적 회로(810)는 일 실시예에 따라 시스템 버스(820)에 전기적으로 결합되며 임의의 회로 또는 회로 조합을 포함한다. 일 실시예에서 집적 회로(810)는 임의 형태의 프로세서(812)를 포함한다. 여기서 사용된 프로세서(812)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서 또는 기타 다른 프로세서(이에 한정되지 않음)와 같은 임의 형태의 회로를 의미한다. 집적 회로(810)에 포함될 수 있는 다른 형태의 회로는 셀룰러 전화, 페이저, 휴대형 컴퓨터, 송수신 겸용 무선장치, 및 이와 유사한 전자 시스템과 무선 장치에 사용되는 통신 회로와 같은 전용 회로나 ASIC이다. 일 실시예에서 프로세서(810)는 SRAM과 같은 온 다이(on-die) 메모리(816)를 포함한다. 일 실시예에서 프로세서(810)는 eDRAM과 같은 온 다이 메모리(816)를 포함한다.
일 실시예에서 전자 시스템(800)은 RAM 형태의 메인 메모리(842), 하나 또는 그 이상의 하드 드라이브(826), 및/또는 디스켓, 컴팩 디스크(CD), 디지털 비디오 디스크(DVD), 플래시 메모리 키, 및 기타 당업계에 공지된 착탈식 매체와 같은 착탈식 매체(848)를 처리하는 하나 또는 그 이상의 드라이브와 같은, 특정 응용에 적합한 하나 또는 그 이상의 메모리 소자를 포함할 수 있는 외부 메모리(840)도 포함한다.
일 실시예에서 전자 시스템(800)은 디스플레이 장치(850)와 오디오 출력부(860)도 포함한다. 일 실시예에서 전자 시스템(800)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰, 음성 인식 장치, 또는 전자 시스템(800)에 정보를 입력하는 임의의 기타 장치와 같은 컨트롤러(870)를 포함한다.
여기에 나타낸 바와 같이 집적 회로(810)는 전자 패키지, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 또는 그 이상의 방법, 및 여기서 각종 실시예와 그 등가물에 기재된 집적 회로 및 RF 수동 소자 포함층을 포함하는 전자 조립체를 제조하는 하나 또는 그 이상의 방법을 포함하는 많은 여러 가지 실시예들로 구현될 수 있다. 소자, 재료, 기하학적 배열, 치수 및 동작 순서는 모두 특정의 패키징 요건에 맞도록 변경될 수 있다.
요약서는 독자가 발명의 특성을 확인할 수 있도록 하는 요약서를 요구하는 37 C.F.R. §1.72(b)에 따라 제출된다. 제출된 요약서는 청구 범위의 범위나 의미를 해석하거나 한정하는데 이용되어서는 안된다.
전술한 상세한 설명에서는 여러 가지 특성은 본 발명을 능률화하기 위하여 하나의 실시예에서 함께 그룹화된다. 본 발명의 방법은 발명 대상의 실시예가 각 청구항에 명시적으로 기재된 것 이상의 특성을 필요로 하는 의도를 반영하는 것으로 해석되어서는 안된다. 그러기보다는, 청구 범위가 반영하는 바와 같이, 발명 대상의 특성은 하나의 실시예의 모든 특성보다 적다. 따라서 여기서 청구 범위는 상세한 설명에 포함되는 것이며, 각 청구항은 그 자체가 독립된 바람직한 실시예를 기재한 것이다.
당업자라면 본 발명의 특성을 설명하기 위하여 설명된 부품과 방법 단계들의 세부 사항, 재료, 및 배치에 대해서 청구 범위에 기재된 발명의 본질과 범위에서 벗어남이 없이 여러 가지로 변경될 수 있음을 잘 알 것이다.

Claims (1)

  1. 하부 전극;
    제1 면과 제2 면을 포함하며, 상기 하부 전극 위에 배치된 유전체막;
    상기 유전체막에 인접하여(adjacent) 이와 접촉(contact)하여 배치되며, 상기 제1 면과 상기 제2 면 중 적어도 어느 하나 상에서 상기 유전체막과 동일 평면상에 있으며, 솔더 마스크(solder mask)와 코어층(core layer) 중 적어도 어느 하나인 구조층(structural layer); 및
    상기 유전체막 위에 배치된 상부 전극을
    포함하는 제품(article).
KR1020137012718A 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템 KR20130056365A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/323,312 2005-12-30
US11/323,312 US7670919B2 (en) 2005-12-30 2005-12-30 Integrated capacitors in package-level structures, processes of making same, and systems containing same
PCT/US2006/047331 WO2007078714A2 (en) 2005-12-30 2006-12-11 Integrated capacitors in package-level structures, processes of making same, and systems containing same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020117021787A Division KR101312135B1 (ko) 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템

Publications (1)

Publication Number Publication Date
KR20130056365A true KR20130056365A (ko) 2013-05-29

Family

ID=38050158

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020117021787A KR101312135B1 (ko) 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템
KR1020087015675A KR20080081291A (ko) 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및이를 포함한 시스템
KR1020137012718A KR20130056365A (ko) 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020117021787A KR101312135B1 (ko) 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템
KR1020087015675A KR20080081291A (ko) 2005-12-30 2006-12-11 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및이를 포함한 시스템

Country Status (5)

Country Link
US (2) US7670919B2 (ko)
KR (3) KR101312135B1 (ko)
CN (1) CN101351873B (ko)
TW (1) TWI334615B (ko)
WO (1) WO2007078714A2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670919B2 (en) 2005-12-30 2010-03-02 Intel Corporation Integrated capacitors in package-level structures, processes of making same, and systems containing same
US7477197B2 (en) * 2006-12-29 2009-01-13 Intel Corporation Package level integration of antenna and RF front-end module
FR2961345A1 (fr) * 2010-06-10 2011-12-16 St Microelectronics Tours Sas Circuit integre passif
US9923101B2 (en) 2012-09-13 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
WO2018125241A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Microelectronic devices designed with capacitive and enhanced inductive bumps

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354316A (ja) * 1991-05-31 1992-12-08 Sumitomo Electric Ind Ltd コンデンサ素子
US6023407A (en) * 1998-02-26 2000-02-08 International Business Machines Corporation Structure for a thin film multilayer capacitor
US6108212A (en) * 1998-06-05 2000-08-22 Motorola, Inc. Surface-mount device package having an integral passive component
US6424034B1 (en) * 1998-08-31 2002-07-23 Micron Technology, Inc. High performance packaging for microprocessors and DRAM chips which minimizes timing skews
US6542379B1 (en) * 1999-07-15 2003-04-01 International Business Machines Corporation Circuitry with integrated passive components and method for producing
US6316828B1 (en) * 1999-11-09 2001-11-13 Advanced Semiconductor Engineering, Inc. Structure of a solder mask for the circuit module of a BGA substrate
TW479311B (en) * 2000-05-26 2002-03-11 Ibm Semiconductor high dielectric constant decoupling capacitor structures and process for fabrication
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6511873B2 (en) * 2001-06-15 2003-01-28 International Business Machines Corporation High-dielectric constant insulators for FEOL capacitors
US6706584B2 (en) * 2001-06-29 2004-03-16 Intel Corporation On-die de-coupling capacitor using bumps or bars and method of making same
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP3817463B2 (ja) * 2001-11-12 2006-09-06 新光電気工業株式会社 多層配線基板の製造方法
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
KR100467834B1 (ko) * 2002-12-23 2005-01-25 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
WO2005048307A2 (en) * 2003-11-08 2005-05-26 Chippac, Inc. Flip chip interconnection pad layout
US7132743B2 (en) * 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US7027289B2 (en) * 2004-03-25 2006-04-11 Intel Corporation Extended thin film capacitor (TFC)
TWI251456B (en) * 2004-09-21 2006-03-11 Advanced Semiconductor Eng A manufacturing method of a multi-layer circuit board with embedded passive components
US20060081998A1 (en) * 2004-10-15 2006-04-20 Zeng Xiang Y Methods of forming in package integrated capacitors and structures formed thereby
US20060113631A1 (en) * 2004-11-26 2006-06-01 Wei-Chun Yang Structure of embedded capacitors and fabrication method thereof
US7670919B2 (en) 2005-12-30 2010-03-02 Intel Corporation Integrated capacitors in package-level structures, processes of making same, and systems containing same

Also Published As

Publication number Publication date
KR101312135B1 (ko) 2013-09-26
KR20080081291A (ko) 2008-09-09
TW200733161A (en) 2007-09-01
CN101351873A (zh) 2009-01-21
CN101351873B (zh) 2010-09-01
WO2007078714A3 (en) 2007-10-04
US20070158818A1 (en) 2007-07-12
US20100059858A1 (en) 2010-03-11
KR20110107876A (ko) 2011-10-04
US7670919B2 (en) 2010-03-02
US7989916B2 (en) 2011-08-02
WO2007078714A2 (en) 2007-07-12
TWI334615B (en) 2010-12-11

Similar Documents

Publication Publication Date Title
US7224571B2 (en) Forming a substrate core with embedded capacitor and structures formed thereby
CN102656686B (zh) 凹陷型嵌入式管芯无核封装
US8809124B2 (en) Bumpless build-up layer and laminated core hybrid structures and methods of assembling same
US10504854B2 (en) Through-stiffener inerconnects for package-on-package apparatus and methods of assembling same
US8093717B2 (en) Microstrip spacer for stacked chip scale packages, methods of making same, methods of operating same, and systems containing same
US20080047740A1 (en) Circuit Board Assembly Having Passive Component and Stack Structure Thereof
KR20090081424A (ko) 내장된 컴포넌트들 및 스페이서 층을 포함하는 마이크로 전자 기판 및 그 형성 방법
JP2015536046A (ja) コアレス基板内に埋め込みｒｆダイを有するシステムインパッケージ
KR101312135B1 (ko) 패키지 레벨 구조에서의 집적 커패시터, 그 제조 방법 및 이를 포함한 시스템
JP2021093516A (ja) 集積回路パッケージのためのコンポジットブリッジダイツーダイ相互接続
US11756948B2 (en) In situ package integrated thin film capacitors for power delivery
US11545464B2 (en) Diode for use in testing semiconductor packages
US11432405B2 (en) Methods for attaching large components in a package substrate for advanced power delivery
CN111696970A (zh) 半导体装置
KR102326494B1 (ko) 내장형 컴포넌트를 구비한 집적회로 패키징 시스템 및 그 제조방법
JP2005353944A (ja) 素子搭載基板
US7852189B2 (en) Packaged spiral inductor structures, processes of making same, and systems containing same
CN112956019B (zh) 一种集成有至少两个裸片的芯片
CN109983570A (zh) 具有晶片级有源管芯和外部管芯底座的半导体封装
WO2007101364A1 (en) Chip-level integrated radio frequency passive devices, methods of making same, and systems containing same
US20240113033A1 (en) Dynamic random-access memory in a molding beneath a die
US20230197767A1 (en) Hybrid bonded capacitors
TW200824015A (en) A structure of a coreless substrate with direct electrical connections to the chip and a manufacturing method thereof

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application