KR20090081424A - 내장된 컴포넌트들 및 스페이서 층을 포함하는 마이크로 전자 기판 및 그 형성 방법 - Google Patents

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Abstract

마이크로 전자 기판, 그것을 형성하는 방법, 및 그것을 포함하는 시스템이 개시된다. 마이크로 전자 기판은, 도전성 층; 도전성 유전체 층 위로 배치된 스페이서 층; 스페이서 층 위로 배치된 유전체 빌드업 층; 및 유전체 빌드업 층 내에 내장된 액티브 또는 패시브 마이크로 전자 컴포넌트들을 포함하고, 스페이서 층은 경화 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성을 갖고, 경화 동안 그의 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어진다.
마이크로 전자 기판, 마이크로 전자 패키지, 유전체 층, 스페이서 층, 경화

Description

내장된 컴포넌트들 및 스페이서 층을 포함하는 마이크로 전자 기판 및 그 형성 방법{MICROELECTRONIC SUBSTRATE INCLUDING EMBEDDED COMPONENTS AND SPACER LAYER AND METHOD OF FORMING SAME}
본 발명의 실시예들은 일반적으로 마이크로 전자 제조 분야에 관한 것이다. 더욱 구체적으로, 본 발명의 실시예들은 거기에 내장된 액티브 또는 패시브 컴포넌트들을 포함하는 마이크로 전자 기판들에 관한 것이다.
예를 들어, 디커플링(decoupling), RF 튜닝 또는 전압 조절 응용들을 위한 마이크로 전자 기판 위로 미리 형성된 액티브 또는 패시브 컴포넌트들을 내장하는(embedding) 것은, 기판의 기존의 도전성 상호접속 층들에 대한 그들 컴포넌트들 상의 비아들과 같은 전기 접촉들의 신뢰성 있는 접속을 가능하게 하기 위해 기판 위로 이러한 컴포넌트들의 정확한 배치를 필요로 한다.
현재, 내장된 액티브 및/또는 패시브 컴포넌트들은 기판의 패널 사이즈의 유전체 빌드업(build-up) 층 위로 배치되고, 빌드업 층은 후속하여 경화된다. 그러나, 불리하게도, 경화전 유전체 빌드업 층의 점착성이 내장 프로세스 동안 상당한 위치 변경(shifts)을 일으킬 수 있고, 그에 따라 내장된 컴포넌트들에 대해 상당한 위치 오류를 일으킬 수 있다. 그러므로, 마이크로 전자 기판 위로 컴포넌트들을 내장하는 종래 기술의 방법들은 그것들이 내장되는 기판 위로 이러한 컴포넌트들의 물리적 배치 및/또는 신뢰성 있는 전기 접속과 관련하여 예측 불가능할 수 있어, 이러한 방식으로는 성능 및 수율에 나쁜 영향을 미칠 수 있다.
도 1은 코어, 도전성 층들 및 유전체 빌드업 층들을 포함하는 종래의 중간 기판의 개략 단면도.
도 2는 실시예에 따른 스페이서 층을 더 갖는 도 1의 중간 기판을 포함하는 제1 중간 구조의 개략도.
도 3은 거기에 경화전 유전체 빌드업 층을 더 갖는 도 2의 구조를 포함하는 제2 중간 구조의 개략도.
도 4는 경화전 유전체 빌드업 층 내로 내장되는 컴포넌트들을 제공하는 프로세스에서 도 3의 구조를 포함하는 제3 중간 구조의 개략도.
도 5는 경화전 유전체 빌드업 층의 경화 후에 도 4의 구조를 포함하는 제4 중간 구조의 개략도.
도 6은 도 5의 구조로부터 형성되는 마이크로 전자 기판을 포함하는 패키지의 개략도.
도 7은 도 6의 기판과 유사한 마이크로 전자 기판을 포함하는 시스템의 개략도.
예시의 단순함 및 명확함을 위해, 도면들의 요소들은 반드시 축척으로 그려지지는 않았다. 예를 들어, 요소들 중 일부의 치수들은 명확함을 위해 다른 요소 들에 비해 과장될 수 있다. 적절하다고 고려되는 경우, 참조 번호들은 대응하는 또는 유사한 요소들을 나타내기 위해 도면들 사이에서 반복되었다.
다음의 상세한 설명에서, 마이크로 전자 기판, 마이크로 전자 패키지, 그 기판의 형성 방법, 그 패키지의 형성 방법, 및 그 기판을 포함하는 시스템이 개시된다. 예시에 의해, 도시된 첨부 도면들, 본 발명이 실시될 수 있는 특정 실시예들에 대해 참조가 이루어진다. 다른 실시예들이 존재할 수 있고, 다른 구조적 변경들이 본 발명의 범위 및 사상에서 벗어나지 않고 행해질 수 있다는 것을 이해할 것이다.
본원에서 사용되는 바와 같이 '상에(on)', '위로(onto)', '위에(above)', '아래에(below)' 및 '인접한(adjacent)'이라는 용어들은 다른 요소들에 대한 한 요소의 위치를 나타낸다. 이와 같이, 제2 요소 '상에', '위로', '위에', 또는 '아래에' 배치된 제1 요소는 제2 요소와 직접 접해 있을 수 있거나, 또는 하나 이상의 개재 요소를 포함할 수 있다. 또한, 제2 요소의 옆에 또는 제2 요소에 인접하여 배치된 제1 요소는 제2 요소와 직접 접해 있을 수 있거나, 또는 하나 이상의 개재 요소를 포함할 수 있다.
본 실시예 및 다른 실시예의 양태들이 이하 도 1 내지 도 7과 관련하여 본원에서 논의될 것이다. 그러나, 도면들은 한정하는 것으로 받아들여져서는 안 되며, 설명 및 이해의 목적으로 의도된다.
먼저 도 6을 참조하면, 실시예에 따른 거기에 컴포넌트들(104)을 내장한 마 이크로 전자 기판(102), 잘 알려진 방식으로 땜납 접합(101) 및 언더필(underfill) 물질(101')을 이용하여 기판(102) 위로 탑재된 플립-칩인 마이크로 전자 다이(106)를 포함하는 패키지(100)를 도시하고 있다. 다이(106)를 위한 다른 탑재 구성들은 실시예들의 범위 내에 있다. 이하 더 상세하게 설명되는 바와 같이, 예를 들어, 도 6에 도시된 패키지(100)와 같은, 실시예들에 따른 패키지는, 내장된 컴포넌트들(104)과 각각의 하부 도전성 층들(114 및 116) 사이와 같이 기판의 내장된 컴포넌트들과 하부 도전성 층 사이에 배치된, 스페이서 층들(138 및 140)과 같은, 적어도 하나의 스페이서 층의 존재에 의해 유사한 종래 기술의 패키지들과 상이하다. 실시예들에 따른 스페이서 층은 스페이서 층이 이용되지 않는 종래 기술의 구조에 비해 내장된 컴포넌트들의 배치와 관련하여 위치 오류를 완화한다.
도 6을 더 상세하게 참조하면, 패키지(100)는 예를 들어, 회로 보드에 컴포넌트들(104) 및/또는 다이(106)를 연결하기 위해, 또는 응용 요구에 따라 마더보드에 프로세서 또는 프로세싱 시스템을 연결하기 위해 이용될 수 있다. 기판(102)은 코어(108)를 포함하며, 코어(108)는 예를 들어, 유전체 물질로서 FR4, FR5 또는 BT(Bismaleimide Triazine)와 같은 유기 물질들을 이용하는 상업적으로 이용가능한 코어일 수 있다. 코어는 구리 클래딩(cladding)을 갖는 유리 강화 에폭시 PCB 물질을 더 포함할 수 있다. 다른 유형의 코어는 실시예들의 범위 내에 있다. 도시된 기판(102)은 도전성 층들(110, 112, 114, 116, 118 및 120)과, 또한 유전체 빌드업 층들(122, 124, 126, 128, 130 및 132)을 더 포함하며, 이 층들은 다층 기판 구조들에서 일반적으로 이용되는 바와 같이 이러한 층들을 위한 종래의 구성들에 따를 수 있다. 도전성 층들 및 빌드업 층들은 도면에 개략적으로 도시되어 있으며, 이들 층들은 개략도에서 제안된 것으로 보이는 바와 같이 반드시 연속 층들일 필요는 없으며, 이 기술분야의 전문가에 의해 쉽게 인식되는 바와 같이 다층 기판 내의 다양한 레벨에서 전기/신호의 라우팅을 허용하도록 적응되는 구성을 갖는다는 것을 이해해야 한다. 그러므로, 예시적으로, 도전성 층들(110-120) 각각은 대응하는 빌드업 층 위로 판으로 덮고, 그 다음에 응용 요구에 따라 그로부터 트레이스들을 형성하기 위해 패터닝될 수 있는데, 각각의 트레이스 층은 본원에서 도전성 층이라고 지칭된다. 유사하게, 유전체 빌드업 층들(122-132) 각각은 각각의 도전성 층들을 서로 접속하기 위해, 예를 들어, 비아들(134)과 같은, 관통해서 연장되는 바이들을 구비할 수 있다. 비아들(136)은 또한 응용 요구에 따라 도시된 바와 같이 코어(108)를 관통해서 제공될 수 있다. 도 6에서 볼 수 있는 바와 같이, 빌드업 층들(126 및 128) 각각은 거기에 내장된 마이크로 전자 컴포넌트들(104)을 포함하며, 컴포넌트들(104) 각각은 기판을 위한 미리 결정된 특정 설계에 의해 지시되는 바와 같이 액티브 또는 패시브이다. 마이크로 전자 컴포넌트들의 유전체 빌드업 층(예를 들어, 층들(126 또는 128)) 내로의 내장은 이 기술분야에 잘 알려져 있다. 도 6의 실시예에 도시된 바와 같은 유전체 빌드업 층들(126 및 128)은 거기에 내장된 마이크로 전자 컴포넌트들을 포함한다는 점에서, 본원에서는 이하 내장 유전체 빌드업 층들(126 및 128)이라고 지칭될 수 있다. 마이크로 전자 컴포넌트들(104)은 미리 형성된 액티브 또는 패시브 컴포넌트들을 포함할 수 있다. 액티브 컴포넌트들은 예를 들어, 트랜지스터들, MOSFET들, 접합 다이오드들 등을 포함할 수 있다. 패시브 컴포넌트들은 예를 들어, 캐패시터들, 인덕터들, 저항들 등을 포함할 수 있다. 마이크로 전자 컴포넌트들(104)은 이 기술분야의 전문가에 의해 인식되는 바와 같이, 디커플링, 무선 주파수 튜닝 또는 전압 조절을 위한 컴포넌트들을 포함할 수 있다. 도전성 층들(114 및 116)은 내장 유전체 빌드업 층들에 인접해 있다는 의미에서 내장 유전체 빌드업 층들(126 및 128)의 각각의 층의 "아래에 놓인다"는 점에서, 도전성 층들(114 및 116)은 때때로 본원에서 하부 도전성 층들(114 및 116)이라고 지칭될 수 있다. 예를 들어, 유전체 빌드업 층들(122, 124, 126, 128, 130 및 132)은 예를 들어 ABF GX13 등과 같은 ABF를 포함하는 중합 유전체 물질로 이루어질 수 있다.
여전히 도 6을 참조하면, 도시된 실시예에 따른 기판(102)은 대응하는 하부 도전성 층(114 및 116)으로부터 내장 빌드업 층들(126 및 128) 각각을 제각기 분리하는 스페이서 층들(138 및 140)을 더 포함한다. 스페이서 층들 각각은 경화 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성(shrinkage)을 가지며, 경화 동안 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어질 수 있다. 내장 유전체 빌드업 층들의 물질은, 내장 유전체 빌드업 층들의 물질을 산출하는 시점인 그것의 완전(full) 경화 이전의 단계에 있을 때, 본원에서 이용되는 바와 같이 "경화전(pre-cure)" 형태에 있다. 그러므로, 층들(126 및 128)과 같은 내장 유전체 빌드업 층들의 경화 동안, 내장 유전체 빌드업 층들은 경화 동안 및 경화 후에 수축하고 흐를 수 있지만, 스페이서 층의 물질은, 층들(126 및 128)의 경화가 달성된 후에 내장 유전체 빌드업 층들 내에 내장되어 있는 마이 크로 전자 컴포넌트들의 더 신뢰성 있는 배치를 보증하는 방식으로, 실시예들에 따라 그러한 경화 동안 덜 수축하고 덜 흐를 수 있다. 실시예들에 따른 스페이서 층은 또한 (1) 예를 들어, 거기에 래미네이트(laminate)되는 것에 의해 또는 이 기술분야의 전문가에 의해 인식되는 바와 같은 다른 본딩 프로세스들을 통해 기판의 하부 도전성 층과 본딩하도록 적응되는 물질로 이루어질 수 있고, (2) 스페이서 물질이 기판의 하부 도전성 층에 존재하는 갈라진 곳들(discontinuitiew) 내를 흐를 수 있도록 적응되는 점착성을 가질 수 있고, (3) 그에 대응하는 내장 유전체 빌드업 층의 유전 상수의 약 20% 내, 그리고, 바람직하게는, 그에 대응하는 내장 유전체 빌드업 층의 유전 상수의 약 5%와 약 20% 사이의 퍼센티지 내에 있는 유전 상수를 가질 수 있고, (4) 경화전 유전체 물질의 경화 온도보다 낮거나 같은 경화 온도를 갖는 물질로 이루어질 수 있고, 및/또는 (5) 비아 홀들의 형성을 위해 레이저 드릴링되도록 적응되는 물질로 이루어질 수 있다. 일 실시예에 따르면, 스페이서 층의 물질은 그에 대응하는 내장 유전체 빌드업 층의 유전 상수와 실질적으로 동일한 유전 상수를 가질 수 있다. 바람직한 실시예에 따르면, 스페이서 층들(138 및 140)은 예를 들어, 실리콘 또는 유리 필러(filler)를 갖는 에폭시 프리프레그(prepreg) 또는 폴리아미드 프리프레그와 같은 프리프레그 물질로 이루어진다. 스페이서 층이 실시예에 따른 프리프레그를 포함하는 경우, 특정 유형의 프리프레그의 선택은 예를 들어, 스페이서 층의 물질에 대해 상기에 열거된 요건들 (1)-(5)와 같은 응용 요건들에 따를 수 있다. 실시예는 그 위에 놓이는 유전체 빌드업 층으로서 ABF(GX13)와 함께 프리프레그(GX13-PP)를 이용하는 것을 생각한다. 예를 들어, 실 리콘 산화물 입자들의 존재와 같은, 실시예에 따른 프리프레그에서의 입자 소재의 존재는, 프리프레그가 내장 유전체 빌드업 층의 경화 전 및 경화 동안에 대응하는 내장 유전체 빌드업 층의 물질보다 더 점착성이 있게 할 수 있다. 실시예들은 단일 물질로 이루어진 스페이서 층의 이용으로 한정되지 않으며, 본 발명의 범위 내에서, 예를 들어, 상이한 물질들의 다수의 서브 층들을 포함하는 스페이서 층과 같은 그의 체적(volume)에 걸쳐서 상이한 물질들로 이루어진 스페이서 층을 포함한다.
스페이서 층은 이롭게는 그 사이에 주어진 내장 유전체 빌드업 층을 삽입하는 2개의 연속하는(successive) 도전성 층 사이에 미리 결정된 격리 거리(separation)의 유지를 허용한다. 미리 결정된 격리 거리는 상기 언급한 2개의 연속하는 도전성 층 사이에 존재하는 층들 모두의 총 두께를 가리킨다. 이하, 참조의 용이성을 위해, 2개의 연속하는 도전성 층 사이에 존재하는 층들 모두의 총계는 스페이서 층(138) 및 내장 유전체 빌드업 층(126)을 포함하는 컴포넌트 지지 층(142)으로서, 또는 스페이서 층(140) 및 내장 유전체 빌드업 층(128)을 포함하는 컴포넌트 지지 층(144)으로서 도 6에 예시적으로 도시되어 있는 "컴포넌트 지지 층"으로 지칭될 것이다. 실시예에 따른 미리 결정된 격리 거리는 특히 기판 내의 원하는 신호 무결성을 실현하도록 적응되는 컴포넌트 지지 층의 최소 두께를 가리킨다. 미리 결정된 격리 거리에 대한 예시적인 값은 약 30 마이크로미터이다. 이러한 최소 두께는 그 중에서도 특히 컴포넌트 지지 층의 유효 유전 상수로부터 결정될 수 있다. "유효 유전 상수"에 의해, 이 설명의 문맥에서 의미하는 것은, 컴 포넌트 지지 층이 그의 체적에 걸쳐서 단일 물질로 이루어진 것처럼 컴포넌트 지지 층에 적용가능한 유전 상수의 값이다. 미리 결정된 격리 거리를 결정함에 있어서, 내장된 컴포넌트들의 용량 및 저항 둘다가 고려될 수 있다. 이 기술분야의 전문가라면, 저항은 높은 누설을 방지하기 위해 비교적 높을 필요가 있고, 용량/유전 상수는 높은 신호 임피던스를 방지하기 위해 비교적 낮을 필요가 있다는 것을 인식할 것이다. 미리 결정된 격리 거리의 결정은 그 다음에 임피던스 매칭으로부터 결과가 나올 것이고, 임피던스 매칭은 기판을 통한 신호 경로를 따르는 상당한 임피던스 변경들이 존재하지 않는다는 것을 확인함으로써 야기될 것이다. 임피던스 매칭은 이 기술분야에 잘 알려져 있다. 캐패시터 유전체 빌드업 층과 유사한 유전 상수를 가지는 물질을 갖는 스페이서 층을 선택함으로써, 스페이서 층이 전기적 목적으로 캐패시터 유전체 빌드업 층을 효과적으로 대체할 수 있게 한다. 미리 결정된 격리 거리를 결정함에 있어서 다른 인자는, 스페이서 층이 층(114)에 존재하는 갈라진 곳들에 침투하기에 충분히 두껍다는 것을 보증함으로써 하부 도전성 층(114)의 밀도 및 두께의 고려이다. 스페이서 층들(138 및 140)과 같은 실시예들에 따른 스페이서 층을 이용함으로써, 이롭게는 층들(126 및 128)과 같은 내장 유전체 빌드업 층의 두께를 각각 감소시키면서, 상기에 정의된 바와 같은 미리 결정된 격리 거리를 유지할 수 있게 된다. 이롭게도, 스페이서 층의 이용과 함께 더 적은 내장 유전체 빌드업 층은, 내장 유전체 빌드업 층의 경화 동안 컴포넌트 지지 층의 감소된 점착성 흐름을 일으킴으로써, 최종 제품에서 내장된 컴포넌트들의 더 신뢰성 있는 배치를 야기한다. 실시예들에 따르면, 스페이서 층은 컴포넌트 지지 층의 약 30% 내지 약 70%인 두께를 가질 수 있다.
다음으로 도 1 내지 도 5를 참조하면, 전술한 도 6의 기판(102)과 같은 기판의 형성에서의 상이한 단계를 도시한다. 도 1 내지 도 5는 도 1의 중간 기판(103)과 같은 중간 기판의 한쪽 측면 상에, 스페이서 층 및 내장 유전체 빌드업 층을 포함하는 컴포넌트 지지 층의 제공을 도시하고 있지만, 도 1 내지 도 5와 관련하여 설명된 프로세스들은 중간 기판의 양쪽 측면 상에 컴포넌트 지지 층들을 제공하는 데 이용될 수 있다는 것을 이해해야 한다. 또한, 도 1 내지 도 5와 관련하여 설명된 프로세스들은 이 기술분야의 전문가에 의해 인식되는 바와 같이 중간 기판의 임의의 주어진 측면 상에 임의의 수의 컴포넌트 지지 층을 제공하기 위해 마찬가지로 동일하게 적용될 수 있다. 도 1 내지 도 5에 도시된 구조들은 도 6의 기판(105)과 같은 기판의 제조에서의 단계들을 나타낸다는 점에서, 도 6의 유사한 컴포넌트들에 대응하는 도 1 내지 도 5의 컴포넌트들은 동일한 참조 번호들로 나타내었다. 또한 도 6에 도시된 도전성 비아들의 도시는 예시의 명확함을 위해 도 1 내지 도 5의 구조들로부터 생략되었다.
먼저 도 1을 참조하면, 방법 실시예는 중간 기판(103)과 같은 중간 기판을 제공하는 것을 포함한다. "중간 기판"에 의해, 본 설명의 문맥에서 의미하는 것은, 내장 유전체 빌드업 층의 제공 이전의 다층 기판 구조이다. 도 1의 중간 기판은 도 6의 실시예에 대해 이미 전술한 코어 층(108), 도전성 층들(110, 112, 114 및 116), 및 유전체 빌드업 층(122 및 124)을 포함한다. 기판(103)과 같은 중간 기판의 제공은 이 기술분야에 잘 알려져 있으며, 그 결과로서, 그의 제조는 본원에 서 설명하지 않을 것이다. 도 1에 예시적으로 도시되어 있는 바와 같이 중간 기판의 제공은 도 6과 관련하여 전술한 바와 같이 하부 도전성 층(114)에 대응하는 도전성 층(114)의 제공을 수반한다.
다음으로 도 2를 참조하면, 방법 실시예는 하부 도전성 층(114)과 같은 하부 도전성 층 위로, 스페이서 층(138)과 같은 스페이서 층을 제공하는 것을 포함한다. 바람직하게는, 도 6과 관련하여 상기에 언급한 바와 같이, 스페이서 층은 프리프레그 층을 포함한다. 스페이서 층(138)은 잘 알려진 방식으로 하부 도전성 층(114) 위로 래미네이트될 수 있다. 바람직한 실시예에 따르면, 스페이서 층의 제공은 하부 도전성 층(114) 위로 프리프레그 층(138)을 래미네이트하는 것을 포함한다. 프리프레그 층의 래미네이트는 약 섭씨 100도 내지 약 섭씨 150도의 온도 범위 내에서 실시예에 따라 일어날 수 있다. 스페이서 층은 스페이서 층의 물질에 따라 스핀-온/스프레이-온(spin-on/spray-on) 및 경화 기술의 이용을 통해서와 같이 임의의 다른 잘 알려진 방식으로 하부 도전성 층 위로 제공될 수 있다. 도전성 층 위로 프리프레그 층의 래미네이트를 위한 프로세스 파라미터들의 결정은 이 기술분야의 당업자에 의해 인식되는 바와 같이 그 중에서도 특히 이용되는 프리프레그 물질의 유형에 따른다. 그러나, 실시예들은 래미네이트를 통한 스페이서 층의 제공에 한정되지 않고, 이 기술분야의 전문가에 의해 인식되는 바와 같이 한 층을 다른 층 위로 제공하는 잘 알려진 방법들 중 어느 하나에 따른 스페이서 층의 제공을 그 범위 내에 포함한다. 스페이서 층(138)의 제공 동안, 바람직하게는, 스페이서 층은 하부 도전성 층(114)의 표면 상의 불규칙성들(irregularities) 사이에 그의 물질의 흐름을 허용하는 점착성을 지닌다. 스페이서 층(138)의 제공 후에, 스페이서 층은 잘 알려진 방식으로 예를 들어 레이저 드릴링 및 전자도금에 의해 도전성 비아들(도 6에 도시되어 있음)을 구비할 수 있다.
다음으로 도 3을 참조하면, 방법 실시예는 스페이서 층(138) 위로와 같이, 스페이서 층 위로, 경화전 유전체 빌드업 층(146)과 같은 경화전 유전체 빌드업 층을 제공하는 것을 포함한다. 경화전 유전체 빌드업 층(146)은, 거기에 컴포넌트들(104)을 내장한 후 완전(full) 경화 전의 단계에서, "경화전(pre-cure)" 형태로, 즉, 전술한 바와 같이, 도 3에 도시되어 있다(도 4 및 도 5와 관련하여 더 상세하게 설명될 것임). 경화전 유전체 빌드업 층(146)은 상기한 도 6과 관련하여 설명된 내장 유전체 빌드업 층(126)에 대해 나열된 가능한 물질들 중 임의의 것의 경화전 형태에 대응할 수 있다. 바람직하게는, 경화전 유전체 빌드업 층(146)은 잘 알려진 방식으로 스페이서 층(138) 위로 래미네이트된다. 선택적으로, 경화전 유전체 빌드업 층(146)은 거기에 컴포넌트들(104)을 내장하기 전 및 그 동안 그의 점착성을 증가시키기 위해 잘 알려진 방식으로 부분적으로 경화될 수 있다.
다음으로 도 4를 참조하면, 방법 실시예는 층(146)과 같은 경화전 유전체 빌드업 층 내에 컴포넌트들(104)과 같은 액티브 또는 패시브 컴포넌트들을 내장하는 것을 포함한다. 내장하는 것은 예를 들어 탑재기(mounter)(148)를 이용하는 것과 같이 유전체 층 내에 액티브 또는 패시브 컴포넌트들을 내장하기 위한 종래의 방법들 중 어느 하나에 따라 일어날 수 있다.
다음으로 도 5를 참조하면, 방법 실시예는 층(146)을 경화하는 것과 같이, 내장한 후에 경화전 유전체 빌드업 층을 경화하는 것을 포함한다. 경화하는 것은 유전체 물질을 경화하기 위한 종래의 방법들 중 어느 하나에 따라 일어날 수 있다. 예를 들어, 도 4에 도시된 구조는 잘 알려진 방식으로 유전체 층(146)의 경화를 야기하기 위해 약 섭씨 200도의 온도 범위에서 경화 오븐에 놓일 수 있다. 경화전 유전체 빌드업 층(146)의 경화는 상기한 도 6과 관련하여 설명된 바와 같이 내장 유전체 빌드업 층(126)을 산출한다. 경화전 유전체 빌드업 층(146)의 경화는 또한 스페이서 층의 경화를 야기할 수 있다. 경화 전 및 경화 동안, 경화전 유전체 빌드업 층과 스페이서 층 둘다는 어떤 흐름을 나타낼 수 있고, 컴포넌트들(104)은 경화전 유전체 빌드업 층 내로, 그리고 일부 실시예들에서, 도 5에 도시된 바와 같은 스페이서 층 내로 가라앉을 수 있다. 경화한 후에, 내장 유전체 빌드업 층은 잘 알려진 방식으로 예를 들어 레이저 드릴링 및 전기도금에 의해 도전성 비아들(도 6에 도시되어 있음)을 구비할 수 있다. 경화하는 것에 후속하여, 추가적인 도전성 및 유전체 빌드업 층들과 같은 추가적인 층들이 종래의 방식으로 내장 유전체 빌드업 층(126) 위로 제공될 수 있고, 도 6의 기판(102)과 유사한 기판을 산출하기 위해, 종래의 방식으로 도전성 비아들을 구비할 수 있다.
이롭게는, 실시예들은 그 사이에 내장 유전체 빌드업 층을 삽입하는 2개의 연속하는 도전성 층들 사이에 미리 결정된 격리 거리를 유지하면서 빌드업 층에 내장된 컴포넌트들의 위치 오류들을 완화하기 위해 다층 기판의 내장 유전체 빌드업 층과 하위 도전성 층 사이에 스페이서 층을 제공한다. 또한, 이롭게는, 실시예들은 다층 기판을 형성하기 위한 기존 및 구축된 프로세스들의 이용을 허용함과 동시 에 위치 오류들의 완화를 제공한다. 또한, 이롭게는, 실시예들은 기판의 나머지에 대한 내장된 컴포넌트들의 적절한 접착을 제공하기 위해 내장 빌드업 층으로서 충분한 유전체 빌드업 물질의 이용을 허용한다.
도 7을 참조하면, 본 발명의 실시예들이 이용될 수 있는 많은 가능한 시스템들(900) 중 하나가 예시되어 있다. 일 실시예에서, 전자 조립체(1000)는 도 6의 패키지(100)와 같은 마이크로 전자 패키지를 포함할 수 있다. 조립체(1000)는 또한 마이크로프로세서를 포함할 수 있다. 대안적인 실시예에서, 전자 조립체(1000)는 ASIC(application specific IC)를 포함할 수 있다. 칩셋들(예를 들어, 그래픽, 사운드, 및 컨트롤 칩셋들)에서 발견되는 집적 회로들은 또한 본 발명의 실시예들에 따라 패키징될 수 있다.
도 7에 의해 도시된 실시예의 경우, 시스템(900)은 또한 도시된 바와 같이 주 메모리(1002), 그래픽 프로세서(1004), 대용량 저장 디바이스(1006), 및/또는 버스(1010)에 의해 서로 연결된 입출력 모듈(1008)을 포함할 수 있다. 메모리(1002)의 예들은 SRAM(static random access memory) 및 DRAM(dynamic random access memory)을 포함하며, 이것으로 한정되지 않는다. 대용량 저장 디바이스(1006)의 예들은 하드 디스크 드라이브, 컴팩트 디스크 드라이브(CD), DVD(digital versatile disk drive) 등을 포함하며, 이것으로 한정되지 않는다. 입출력 모듈(1008)의 예들은 키보드, 커서 제어 구성들, 디스플레이, 네트워크 인터페이스 등을 포함하며, 이것으로 한정되지 않는다. 버스(1010)의 예들은 PCI(peripheral control interface) 버스 및 ISA(Industry Standard Architecture) 버스 등을 포함하며, 이것으로 한정되지 않는다. 다양한 실시예들에서, 시스템(900)은 무선 이동 전화, PDA(personal digital assistant), 포켓 PC, 태블릿 PC, 노트북 PC, 데스크톱 컴퓨터, 셋톱 박스, 미디어 센터 PC, DVD 플레이어, 및 서버일 수 있다.
전술한 다양한 실시예들은 한정으로서가 아니라 예시적으로 제시되었다. 그에 따라 본 발명의 실시예들을 상세하게 설명하였으며, 첨부된 특허청구범위에 의해 정의되는 본 발명은 상기한 설명에 정의된 특정 상세들에 의해 한정되지 않으며, 본 발명의 사상 및 범위로부터 벗어나지 않고 그의 많은 변형이 가능하다는 것을 이해할 것이다.

Claims (30)

  1. 마이크로 전자 기판으로서,
    도전성 층;
    상기 도전성 층 위로 배치된 스페이서 층;
    상기 스페이서 층 위로 배치된 유전체 빌드업(build-up) 층; 및
    상기 유전체 빌드업 층 내에 내장된 액티브 또는 패시브 마이크로 전자 컴포넌트들
    을 포함하고,
    상기 스페이서 층은 경화(curing) 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성(shrinkage)을 갖고, 경화 동안 그의 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어지는 마이크로 전자 기판.
  2. 제1항에 있어서, 상기 스페이서 층은 프리프레그(prepreg) 층을 포함하는 마이크로 전자 기판.
  3. 제1항에 있어서, 상기 스페이서 층은 결합된 상기 유전체 빌드업 층 및 상기 스페이서 층의 두께의 약 30%와 약 70% 사이에 있는 두께를 갖는 마이크로 전자 기판.
  4. 제2항에 있어서, 상기 프리프레그 층은 폴리아미드, 에폭시 수지 및 필러 물질 중 하나를 포함하는 마이크로 전자 기판.
  5. 제1항에 있어서, 상기 도전성 층은 제2 도전성 층이고, 상기 유전체 빌드업 층은 제2 유전체 빌드업 층이고, 상기 기판은 코어 층, 상기 코어 층 위로 배치된 제1 도전성 층, 및 상기 제1 도전성 층 위로 배치된 제1 유전체 빌드업 층을 더 포함하고, 상기 제2 도전성 층은 상기 제1 유전체 빌드업 층 위로 배치되는 마이크로 전자 기판.
  6. 제5항에 있어서, 상기 코어는 유기 물질을 포함하는 마이크로 전자 기판.
  7. 제5항에 있어서, 상기 유전체 빌드업 층들은 ABF를 포함하는 마이크로 전자 기판.
  8. 마이크로 전자 패키지로서,
    마이크로 전자 기판; 및
    상기 마이크로 전자 기판 위로 탑재되는 마이크로 전자 다이
    를 포함하고,
    상기 마이크로 전자 기판은,
    도전성 층;
    상기 도전성 층 위로 배치된 스페이서 층;
    상기 스페이서 층 위로 배치된 유전체 빌드업 층; 및
    상기 유전체 빌드업 층 내에 내장된 액티브 또는 패시브 마이크로 전자 컴포넌트들
    을 포함하고,
    상기 스페이서 층은 경화 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성을 갖고, 경화 동안 그의 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어지는 마이크로 전자 패키지.
  9. 제8항에 있어서, 상기 스페이서 층은 프리프레그 층을 포함하는 마이크로 전자 패키지.
  10. 제8항에 있어서, 상기 스페이서 층은 결합된 상기 유전체 빌드업 층 및 상기 스페이서 층의 두께의 약 30%와 약 70% 사이에 있는 두께를 갖는 마이크로 전자 패키지.
  11. 제9항에 있어서, 상기 프리프레그 층은 폴리아미드, 에폭시 수지 및 필러 물질 중 하나를 포함하는 마이크로 전자 패키지.
  12. 제8항에 있어서, 상기 도전성 층은 제2 도전성 층이고, 상기 유전체 빌드업 층은 제2 유전체 빌드업 층이고, 상기 기판은 코어 층, 상기 코어 층 위로 배치된 제1 도전성 층, 및 상기 제1 도전성 층 위로 배치된 제1 유전체 빌드업 층을 더 포함하고, 상기 제2 도전성 층은 상기 제1 유전체 빌드업 층 위로 배치되는 마이크로 전자 패키지.
  13. 제12항에 있어서, 상기 코어는 유기 물질을 포함하는 마이크로 전자 패키지.
  14. 제12항에 있어서, 상기 유전체 빌드업 층들은 ABF를 포함하는 마이크로 전자 패키지.
  15. 마이크로 전자 기판을 형성하는 방법으로서,
    도전성 층을 제공하는 단계;
    상기 도전성 층 위로 스페이서 층을 제공하는 단계;
    상기 스페이서 층 위로 경화전(pre-cure) 유전체 빌드업 층을 제공하는 단계;
    상기 경화전 유전체 빌드업 층 내에 액티브 또는 패시브 컴포넌트들을 내장하는 단계; 및
    내장한 후에 상기 경화전 유전체 빌드업 층을 경화하여 내장 유전체 빌드업 층을 산출하는 단계
    를 포함하고,
    상기 스페이서 층은 경화 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성을 갖고, 경화 동안 그의 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어지는 마이크로 전자 기판 형성 방법.
  16. 제15항에 있어서, 상기 스페이서 층을 제공하는 단계는, 프리프레그 층을 제공하는 단계를 포함하는 마이크로 전자 기판 형성 방법.
  17. 제15항에 있어서, 상기 스페이서 층을 제공하는 단계는, 상기 도전성 층 위로 상기 스페이서 층을 래미네이트하는(laminating) 단계를 포함하는 마이크로 전자 기판 형성 방법.
  18. 제15항에 있어서, 상기 스페이서 층을 제공하는 단계는, 결합된 상기 내장 유전체 빌드업 층 및 상기 스페이서 층의 두께의 약 30%와 약 70% 사이에 있는 두께를 갖는 스페이서 층을 제공하는 단계를 포함하는 마이크로 전자 기판 형성 방법.
  19. 제15항에 있어서, 상기 도전성 층은 제2 도전성 층이고, 상기 내장 유전체 빌드업 층은 제2 유전체 빌드업 층이고,
    상기 방법은,
    코어 층을 제공하는 단계;
    상기 코어 층 위로 제1 도전성 층을 제공하는 단계; 및
    상기 제1 도전성 층 위로 제1 유전체 빌드업 층을 제공하는 단계
    를 더 포함하고,
    상기 제2 도전성 층은 상기 제1 유전체 빌드업 층 위로 배치되는 마이크로 전자 기판 형성 방법.
  20. 제19항에 있어서, 상기 코어는 유기 물질을 포함하는 마이크로 전자 기판 형성 방법.
  21. 제19항에 있어서, 상기 유전체 빌드업 층들은 ABF를 포함하는 마이크로 전자 기판 형성 방법.
  22. 제15항에 있어서, 상기 경화전 유전체 빌드업 층을 제공하는 단계는, 상기 스페이서 층 위로 상기 경화전 유전체 빌드업 층을 래미네이트하는 단계를 포함하는 마이크로 전자 기판 형성 방법.
  23. 제15항에 있어서,
    내장하기 전에 상기 경화전 유전체 빌드업 층을 부분적으로 경화하는 단계를 더 포함하는 마이크로 전자 기판 형성 방법.
  24. 마이크로 전자 패키지를 제공하는 방법으로서,
    마이크로 전자 기판을 제공하는 단계; 및
    상기 마이크로 전자 기판 위로 마이크로 전자 다이를 탑재하는 단계
    를 포함하고,
    상기 마이크로 전자 기판을 제공하는 단계는,
    도전성 층을 제공하는 단계;
    상기 도전성 층 위로 스페이서 층을 제공하는 단계;
    상기 스페이서 층 위로 경화전 유전체 빌드업 층을 제공하는 단계;
    상기 유전체 빌드업 층 내에 액티브 또는 패시브 컴포넌트들을 내장하는 단계; 및
    내장한 후에 상기 유전체 빌드업 층을 경화하는 단계
    를 포함하고,
    상기 스페이서 층은 경화 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성을 갖고, 경화 동안 그의 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어지는 마이크로 전자 패키지 제공 방법.
  25. 제24항에 있어서, 상기 스페이서 층은 프리프레그 층을 포함하는 마이크로 전자 패키지 제공 방법.
  26. 제24항에 있어서, 상기 스페이서 층은 결합된 상기 유전체 빌드업 층 및 상 기 스페이서 층의 두께의 약 30%와 약 70% 사이에 있는 두께를 갖는 마이크로 전자 패키지 제공 방법.
  27. 제25항에 있어서, 상기 프리프레그 층은 폴리아미드, 에폭시 수지 및 필러 물질 중 하나를 포함하는 마이크로 전자 패키지 제공 방법.
  28. 제24항에 있어서, 상기 도전성 층은 제2 도전성 층이고, 상기 유전체 빌드업 층은 제2 유전체 빌드업 층이고, 상기 기판은 코어 층, 상기 코어 층 위로 배치된 제1 도전성 층, 및 상기 제1 도전성 층 위로 배치된 제1 유전체 빌드업 층을 더 포함하고, 상기 제2 도전성 층은 상기 제1 유전체 빌드업 층 위로 배치되는 마이크로 전자 패키지 제공 방법.
  29. 시스템으로서,
    마이크로 전자 기판을 포함하는 전자 조립체; 및
    상기 전자 조립체에 연결된 주 메모리
    를 포함하고,
    상기 마이크로 전자 기판은,
    도전성 층;
    상기 도전성 층 위로 배치된 스페이서 층;
    상기 스페이서 층 위로 배치된 유전체 빌드업 층; 및
    상기 유전체 빌드업 층 내에 내장된 액티브 또는 패시브 마이크로 전자 컴포넌트들
    을 포함하고,
    상기 스페이서 층은 경화 동안 내장 유전체 빌드업 층의 물질보다 낮은 수축성을 갖고, 경화 동안 그의 경화전 형태로 내장 유전체 빌드업 층의 물질보다 높은 점착성을 갖는 물질로 이루어지는 시스템.
  30. 제29항에 있어서, 상기 스페이서 층은 프리프레그 층을 포함하는 시스템.
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